KR101137934B1 - 반도체 집적회로 - Google Patents

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Abstract

효율적인 전원 분배를 위한 반도체 집적회로에 관한 것으로, 반도체 칩과, 반도체 칩을 수직으로 관통하며 반도체 칩의 제1 방향으로 열을 이루어 배치된 복수의 제1 전원용 칩관통비아와, 제1 전원용 칩관통비아와 나란히 열을 이루어 배치된 복수의 제2 전원용 칩관통비아와, 각각 반도체 칩의 제1 방향과 수직한 제2 방향으로 인접한 제1 및 제2 전원용 칩관통비아의 일측에 제2 방향으로 배치되며 제1 전원용 칩관통비아에 접속된 다수의 제1 전원라인과, 각각 반도체 칩의 제2 방향으로 인접한 제1 및 제2 전원용 칩관통비아의 타측에 제2 방향으로 배치되며 제2 전원용 칩관통비아에 접속된 다수의 제2 전원라인을 구비하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로에 관한 것이다.
일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack) 패키지에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지는 크게 개별 반도체 칩들을 스택한 후 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하는 방법으로 제조할 수 있으며, 스택 패키지의 개별 반도체칩들은 금속 와이어 또는 관통 실리콘 비아(TSV : Through Silicon Via) 등을 통하여 전기적으로 연결된다. 특히, 관통 실리콘 비아를 이용한 스택 패키지는 반도체 칩 내에 관통 실리콘 비아를 형성해서 관통 실리콘 비아에 의해 수직으로 반도체 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
도 1에는 스택 패키징된 반도체 집적회로의 구성이 사시도로 도시되어 있다.
도 1을 참조하면, 반도체 집적회로(100)에는 수직으로 스택된 제1 내지 제3 반도체 칩(110 내지 130)과, 제1 내지 제3 반도체 칩(110 내지 130) 각각을 관통하며 제1 내지 제3 반도체 칩(110 내지 130)들 간에 신호 및 전원 등을 인터페이스하기 위한 다수의 관통 실리콘 비아(140 내지 160)가 구비된다.
제1 내지 제3 반도체 칩(110 내지 130)은 기능에 따라 마스터 칩과 슬레이브 칩으로 나눌 수 있다. 예컨대, 제3 반도체 칩(130)이 마스터 칩 기능을 수행하고, 제1 및 제2 반도체 칩(110, 120)이 슬레이브 칩 기능을 수행할 수 있다. 이러한 경우, 제3 반도체 칩(130)이 외부로부터 신호 및 전원을 인가받아 제1 및 제2 반도체 칩(110, 120)으로 신호 및 전원을 전달하며 제1 및 제2 반도체 칩(110, 120)을 제어하게 된다.
다수의 관통 실리콘 비아(140 내지 160)는 신호 및 전원 등을 인터페이스하기 위한 것으로, 전도도가 우수한 금속, 예컨대 구리(Cu)가 사용된다. 이러한 다수의 관통 실리콘 비아(140, 150, 160)는 각각 대응하는 반도체 칩(110 내지 130)에 적게는 수백 개에서 많게는 수천 개가 관통되어 배치된다.
도 2에는 도 1의 반도체 집적회로가 평면도로 도시되어 있다.
이때, 도 2를 설명함에 있어, 도 1의 반도체 집적회로(100)에서 가장 최상위에 구비된 제1 반도체 칩(110)을 예로 들어 설명한다.
도 2를 참조하면, 제1 반도체 칩(110)을 수직으로 관통하는 다수의 관통 실리콘 비아(140)는 반도체 칩(110)에 격자(格子) 모양으로 배치된다. 즉, 관통 실리콘 비아(140)는 반도체 칩(110)을 관통하여 배치되되 오(伍)와 열(列)이 일정한 간격으로 배치되고 있는 것이다. 이는 관통 실리콘 비아(140) 사이에 일정한 간격을 두어 서로 간에 간섭을 방지하기 위함이다.
한편, 다수의 관통 실리콘 비아(140)는 신호 전달을 목적으로 하는 신호용 관통 실리콘 비아(142)와 전원 공급을 목적으로 하는 전원용 관통 실리콘 비아(144)로 나눌 수 있다. 이때 전원용 관통 실리콘 비아(144)는 신호용 관통 실리콘 비아(142)에 비해 상대적으로 적게 구성된다. 그러나, 전원용 관통 실리콘 비아(144)는 제1 반도체 칩(110)의 모든 영역에 전원을 안정하게 공급하기 위해서 제1 반도체 칩(110)의 표면 전체 영역에 균일하게 배치된다. 다시 말해, 신호용 관통 실리콘 비아(142)가 적어도 하나 이상의 열로 배치되는 다수의 제1 영역(A)과 전원용 관통 실리콘 비아(144)가 두 개의 열로 배치되는 다수의 제2 영역(B)이 교대로 형성되고 있다.
도 3에는 도 2의 반도체 집적회로(100)를 더욱 자세하게 설명하기 위한 도 2의 Q부분의 상세 도면이 도시되어 있다.
도 3을 참조하면, 앞서 설명한 바와 같이, 반도체 집적회로(100)에는 제1 영역(A)과 제2 영역이(B)이 교대로 형성되는데, 특히 제2 영역(B)은 하나의 열에 배치된 전원전압(VDD)용 관통 실리콘 비아(146a 내지 146e)를 포함하는 제3 영역(B1)과, 다른 하나의 열에 배치된 접지전압(VSS)용 관통 실리콘 비아(148a 내지 148e)를 포함하는 제4 영역(B2)으로 나눌 수 있다. 이때, 전원용 관통 실리콘 비아(144)는 전원전압(VDD)용 관통 실리콘 비아(146a 내지 146e) 및 접지전압(VSS)용 관통 실리콘 비아(148a 내지 148e)로 구성됨을 알 수 있다.
그리고 반도체 집적회로(100)에는 수평방향으로 인접한 신호용 관통 실리콘 비아(142a 내지 142e), 전원전압(VDD)용 관통 실리콘 비아(146a 내지 146e) 및 접지전압(VSS)용 관통 실리콘 비아(148a 내지 148e)를 사이에 두고 쌍을 이루며 교대로 제1 및 제2 전원라인(170a, 170b 및 180a, 180b)이 배치된다. 예컨대, 수평방향으로 홀수 번째 동일 축 상에 인접하게 배치된 신호용 관통 실리콘 비아(142a, 142c, 142e), 전원전압(VDD)용 관통 실리콘 비아(146a, 146c, 146e) 및 접지전압(VSS)용 관통 실리콘 비아(148a, 148c, 148e)를 사이에 두고 각각 한 쌍의 제1 전원라인(170a, 170b)이 구비되고, 수평방향으로 짝수 번째 동일 축 상에 인접하게 배치된 신호용 관통 실리콘 비아(142b, 142d), 전원전압(VDD)용 관통 실리콘 비아(146b, 146d) 및 접지전압(VSS)용 관통 실리콘 비아(148b, 148d)를 사이에 두고 각각 한 쌍의 제2 전원라인(180a, 180b)이 구비된다. 이때 제1 전원라인(170a, 170b)은 전원전압(VDD)용 전원라인으로, 전원전압(VDD)용 관통 실리콘 비아(142a, 142c, 142e)와 전기적으로 연결되고, 제2 전원라인(180a, 180b)은 접지전압(VSS)용 전원라인으로, 접지전압(VSS)용 관통 실리콘 비아(148b, 148d)와 전기적으로 연결된다. 한편, 제1 및 제2 전원라인(170a, 170b 및 180a, 180b)에 연결되지 않은 관통 실리콘 비아(146b, 146d, 148a, 148c, 148e)는 도면에 자세하게 도시되지 않았지만, 도 3에 도시된 부분을 상부 메탈 층이라 한다면, 하부 메탈 층에 전기적으로 연결된다. 예컨대, 하부 메탈 층은 층간절연막에 의해 상부 메탈 층과 서로 분리된 층을 말한다.
한편, 반도체 집적회로(100)에는 신호용 관통 실리콘 비아(142a 내지 142e)와 접속되는 신호라인(190)이 구비된다. 신호라인(190)은 본 발명의 실시예와 무관한 구성으로, 본 발명의 요지가 흐트러지지 않도록 하기 위해 자세한 설명은 생략하도록 한다.
상기와 같은 구성을 가지는 종래의 반도체 집적회로(100)는 다음과 같은 문제점이 있다.
먼저, 도 3을 다시 참조하면, 제1 및 제2 전원라인(170a, 170b 및 180a, 180b)은 서로 간에 이격 거리가 불규칙하게 배치되고 있다. 즉, 한 쌍의 제1 전원라인(170a, 170b) 사이에 이격 거리(D1)는 임의의 한 쌍의 제1 전원라인(170a, 170b)과 다음 한 쌍의 제1 전원라인(170a, 170b) 사이에 이격 거리(D2)와 다르게 배치되고 있는 것이다(D1 ≠ D2). 물론, 제2 전원라인(180a, 180b)도 동일하게 배치되고 있다. 이와 같이 제1 및 제2 전원라인(170a, 170b 및 180a, 180b)이 불규칙적으로 배치되면, 전압 드롭(drop) 현상이 발생하여 전원이 불안정하게 되는 문제점이 있다.
또한, 전원용 관통 실리콘 비아(144) 중에는 제1 및 제2 전원라인(170a, 170b 및 180a, 180b)과 전기적으로 연결되지 않는 전원용 관통 실리콘 비아(146b, 146d, 148a, 148c, 148e)들이 존재한다. 이는 상부 메탈 층의 입장에서 볼 때 전원 연결이 취약함을 단적으로 보여 주는 것으로, 전원용 관통 실리콘 비아(144)가 제1 및 제2 전원라인(170a, 170b 및 180a, 180b)으로 전원을 안정하게 공급하는데 한계가 있다.
본 발명은 전압 드롭 현상을 방지하면서도 전원 연결이 최적화된 반도체 집적회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 전압 드롭 현상을 방지하면서도 면적을 최소화시킨 반도체 집적회로를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 반도체 칩과, 반도체 칩을 수직으로 관통하며 반도체 칩의 제1 방향으로 열을 이루어 배치된 복수의 제1 전원용 칩관통비아와, 제1 전원용 칩관통비아와 나란히 열을 이루어 배치된 복수의 제2 전원용 칩관통비아와, 각각 반도체 칩의 제1 방향과 수직한 제2 방향으로 인접한 제1 및 제2 전원용 칩관통비아의 일측에 제2 방향으로 배치되며 제1 전원용 칩관통비아에 접속된 다수의 제1 전원라인과, 각각 반도체 칩의 제2 방향으로 인접한 제1 및 제2 전원용 칩관통비아의 타측에 제2 방향으로 배치되며, 제2 전원용 칩관통비아에 접속된 다수의 제2 전원라인을 구비한다.
본 발명의 다른 측면에 따르면, 본 발명은 반도체 칩과, 반도체 칩을 수직으로 관통하며 반도체 칩의 제1 영역에 제1 방향으로 열을 이루어 교대로 배치된 복수의 제1 및 제2 전원용 칩관통비아와, 반도체 칩의 제2 영역에 제1 방향으로 열을 이루어 교대로 배치되되 복수의 제1 및 제2 전원용 칩관통비아의 배치 순서가 제1 영역의 배치 순서와 반대로 배치된 복수의 제1 및 제2 전원용 칩관통비아와, 각각 반도체 칩의 제1 방향과 수직한 제2 방향으로 인접한 제1 및 제2 전원용 칩관통비아의 일측에 제2 방향으로 배치되며 제1 전원용 칩관통비아에 접속된 다수의 제1 전원라인과, 각각 반도체 칩의 제2 방향으로 인접한 제1 및 제2 전원용 칩관통비아의 타측에 제2 방향으로 배치되며 제2 전원용 칩관통비아에 접속된 다수의 제2 전원라인을 구비한다.
본 발명은 제1 및 제2 전원라인 각각의 이격 거리를 동일하게 함으로써, 전압 드롭 현상을 방지하여 전원을 안정화하는 효과가 있다.
그리고, 다수의 전원용 관통 실리콘 비아가 그에 대응하는 전원라인과 모두 접속되기 때문에, 종래에 비해 전원이 안정화되어 효율적인 전원 분배가 가능해지는 효과도 있다.
또한, 제1 및 제2 전원라인 각각의 이격 거리가 동일한 배치 구조를 가짐에 따라 전원용 관통 실리콘 비아의 개수를 줄일 수 있어, 면적 개선의 효과를 기대할 수도 있다.
도 1은 스택 패키지 구조를 가지는 종래의 반도체 집적회로의 사시도.
도 2는 도 1의 반도체 집적회로의 평면도.
도 3은 도 2의 반도체 집적회로를 더욱 자세하게 설명하기 위한 도 2의 Q부분의 상세 도면.
도 4는 본 발명의 제1 실시예에 의한 반도체 집적회로의 평면도.
도 5는 도 4의 반도체 집적회로를 더욱 자세하게 설명하기 위한 도 4의 Q'부분의 상세 도면.
도 6은 본 발명의 제2 실시예에 의한 반도체 집적회로의 평면도.
도 7은 도 6의 반도체 집적회로를 더욱 자세하게 설명하기 위한 도 6의 Q''부분의 상세 도면.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에 의한 반도체 집적회로는 설명의 편의를 위해 다수의 관통 실리콘 비아(TSV : Through Silicon Via)가 관통하는 하나의 반도체 칩을 예로 들어 설명하고 있지만, 도 1과 같이 다수의 반도체 칩이 스택된 반도체 집적회로에 적용됨은 당연하다.
도 4에는 본 발명의 제1 실시예에 의한 반도체 집적회로가 평면도로 도시되어 있다.
도 4를 참조하면, 반도체 집적회로(200)에는 반도체 칩(210)과, 반도체 칩(210)을 관통하는 다수의 관통 실리콘 비아(240)가 구비된다.
반도체 칩(210)은 각종 디바이스(예 : MOS 트랜지스터 등)들이 구비되는 통상의 실리콘 기판을 말한다.
다수의 관통 실리콘 비아(240)는 스택된 반도체 칩(도면에 미도시) 간에 신호 또는 전원 등을 인터페이스하는 역할을 수행한다. 그렇기 때문에, 다수의 관통 실리콘 비아(240)는 전도성이 우수한 금속, 예컨대 구리(Cu)로 이루어지는 것이 좋다. 이러한 다수의 관통 실리콘 비아(240)는 적게는 수백 개에서 많게는 수천 개가 반도체 칩(210)을 관통하여 배치되며, 이 중에는 신호 전달을 목적으로 하는 신호용 관통 실리콘 비아(242)와 전원 공급을 목적으로 하는 전원용 관통 실리콘 비아(244)가 구비된다. 이때 전원용 관통 실리콘 비아(244)는 신호용 관통 실리콘 비아(242)에 비해 상대적으로 적게 구성된다. 그러나, 전원용 관통 실리콘 비아(244)는 반도체 칩(210)의 모든 영역에 전원을 안정하게 공급하기 위해서 반도체 칩(210)의 표면 전체 영역에 균일하게 배치된다. 다시 말해, 신호용 관통 실리콘 비아(242)가 적어도 하나 이상의 열로 배치되는 다수의 제1 영역(A')과 전원용 관통 실리콘 비아(244)가 두 개의 열로 배치되는 다수의 제2 영역(B')이 교대로 형성된다.
도 5에는 도 4의 반도체 집적회로(200)를 더욱 자세하게 설명하기 위한 도 4의 Q'부분의 상세 도면이 도시되어 있다.
도 5를 참조하면, 제1 영역(A')에는 수직방향으로 적어도 하나 이상의 열을 이루어 복수의 신호용 관통 실리콘 비아(242a 내지 242e)가 배치된다.
제2 영역(B')에는 수직방향으로 하나의 열을 이루어 복수의 전원전압(VDD)용 관통 실리콘 비아(246a 내지 246e)가 배치되고, 복수의 전원전압(VDD)용 관통 실리콘 비아(246a 내지 246e)와 나란히 열을 이루어 복수의 접지전압(VSS)용 관통 실리콘 비아(248a 내지 248e)가 배치된다. 다시 말해, 제2 영역(B')은 복수의 전원전압(VDD)용 관통 실리콘 비아(246a 내지 246e)가 배치되는 영역(B'1)과, 복수의 접지전압(VSS)용 관통 실리콘 비아(248a 내지 248e)가 배치되는 영역(B'2)을 포함한다. 따라서, 전원용 관통 실리콘 비아(244)는 복수의 전원전압(VDD)용 관통 실리콘 비아(246a 내지 246e)와 복수의 접지전압(VSS)용 관통 실리콘 비아(248a 내지 248e)를 포함함을 알 수 있다.
한편, 반도체 집적회로(200)에는 반도체 칩(210)의 수평방향으로 인접한 신호용 관통 실리콘 비아(242a 내지 242e)와 전원전압(VDD)용 관통 실리콘 비아(246a 내지 246e)와 접지전압(VSS)용 관통 실리콘 비아(248a 내지 248e)의 일측에 수평방향으로 각각 배치되는 다수의 제1 전원라인(270a 내지 270e)이 구비된다. 다수의 제1 전원라인(270a 내지 270e)은 전원전압(VDD)용 전원라인으로, 각각의 전원전압(VDD)용 관통 실리콘 비아(246a 내지 246e)에 전기적으로 연결된다. 그리고, 다수의 제1 전원라인(270a 내지 270e)은 서로 동일한 간격(D3)으로 배치되어 균일한 배치 구조를 가진다.
또한, 반도체 집적회로(200)에는 반도체 칩(210)의 수평방향으로 인접한 신호용 관통 실리콘 비아(242a 내지 242e)와 전원전압(VDD)용 관통 실리콘 비아(246a 내지 246e)와 접지전압(VSS)용 관통 실리콘 비아(248a 내지 248e)의 타측에 수평방향으로 각각 배치되는 다수의 제2 전원라인(280a 내지 280e)이 구비된다. 다수의 제2 전원라인(280a 내지 280e)은 접지전압(VSS)용 전원라인으로, 복수의 접지전압(VSS)용 관통 실리콘 비아(248a 내지 248e)와 전기적으로 연결된다. 그리고, 다수의 제2 전원라인(280a 내지 280e)은 제1 전원라인(270a 내지 270e)와 같이 서로 동일한 간격(D3)으로 배치되어 균일한 배치 구조를 가진다.
다시 말해, 제1 및 제2 전원라인(270a 내지 270e, 280a 내지 280b)은 수평방향의 동일 축 상에 인접하게 배치된 신호용 관통 실리콘 비아(242a 내지 242e)와 전원전압(VDD)용 관통 실리콘 비아(246a 내지 246e)와 접지전압(VSS)용 관통 실리콘 비아(248a 내지 248e)을 각각 사이에 두고 쌍을 이루며 배치된다. 그렇기 때문에, 수직방향으로 열을 이루어 배치된 전원전압(VDD)용 관통 실리콘 비아(246a 내지 246e) 및 접지전압(VSS)용 관통 실리콘 비아(248a 내지 248e) 모두는 각각 대응하는 제1 및 제2 전원라인(270a 내지 270e, 280a 내지 280e)에 접속될 수 있다.
이와 같은 본 발명의 제1 실시예에 따르면, 제1 및 제2 전원라인(270a 내지 270e, 280a 내지 280e)의 이격 거리(D3)가 균일하게 배치되며, 전원전압(VDD)용 관통 실리콘 비아(246a 내지 246e) 및 접지전압(VSS)용 관통 실리콘 비아(248a 내지 248e) 모두가 각각 대응하는 제1 및 제2 전원라인(270a 내지 270e, 280a 내지 280e)에 접속되기 때문에, 반도체 칩(210) 전체의 전원이 안정화되는 이점이 있다.
도 6에는 본 발명의 제2 실시예에 의한 반도체 집적회로가 평면도로 도시되어 있다.
도 6을 참조하면, 반도체 집적회로(300)에는 반도체 칩(310)과, 반도체 칩(310)을 관통하는 다수의 관통 실리콘 비아(340)가 구비된다.
반도체 칩(310)은 각종 디바이스(예 : MOS 트랜지스터 등)들이 구비되는 통상의 실리콘 기판을 말한다.
다수의 관통 실리콘 비아(340)는 스택된 반도체 칩(도면에 미도시) 간에 신호 또는 전원 등을 인터페이스하는 역할을 수행한다. 그렇기 때문에, 다수의 관통 실리콘 비아(340)는 전도성이 우수한 금속, 예컨대 구리(Cu)로 이루어지는 것이 좋다. 이러한 다수의 관통 실리콘 비아(340)는 적게는 수백 개에서 많게는 수천 개가 반도체 칩(310)을 관통하여 배치되며, 이 중에는 신호 전달을 목적으로 하는 신호용 관통 실리콘 비아(342)와 전원 공급을 목적으로 하는 전원용 관통 실리콘 비아(344)가 구비된다. 이때 전원용 관통 실리콘 비아(344)는 신호용 관통 실리콘 비아(242)에 비해 상대적으로 적게 구성된다. 그러나, 전원용 관통 실리콘 비아(344)는 반도체 칩(310)의 모든 영역에 전원을 안정하게 공급하기 위해서 반도체 칩(310)의 표면 전체 영역에 균일하게 배치된다. 다시 말해, 신호용 관통 실리콘 비아(342)가 적어도 하나 이상의 열로 배치되는 다수의 제1 영역(A'')과 전원용 관통 실리콘 비아(344)가 하나의 열로 배치되는 다수의 제2 영역(B'')이 교대로 형성된다.
도 7에는 도 6의 반도체 집적회로(300)를 더욱 자세하게 설명하기 위한 도 6의 Q''부분의 상세 도면이 도시되어 있다.
다수의 제1 영역(A'')에는 수직방향으로 다수의 열을 이루어 복수의 신호용 관통 실리콘 비아(342)가 배치된다.
다수의 제2 영역(B'')에는 하나의 열을 이루어 복수의 전원용 관통 실리콘 비아(344)가 배치된다. 이때, 전원용 관통 실리콘 비아(344)는 전원전압(VDD)용 관통 실리콘 비아(344a)와 접지전압(VSS)용 관통 실리콘 비아(344b)를 포함한다. 이러한 전원전압(VDD)용 관통 실리콘 비아(344a)와 접지전압(VSS)용 관통 실리콘 비아(344b)는 다수의 제2 영역(B'')에 교대로 배치된다. 이때, 임의의 제2 영역(B'')과 그 임의의 제2 영역(B'')에 인접한 제2 영역(B'')에 배치되는 전원전압(VDD)용 관통 실리콘 비아(344a)와 접지전압(VSS)용 관통 실리콘 비아(344b)의 배치순서는 서로 반대가 되는 것이 좋다. 예컨대, 임의의 제2 영역(B'') - 도면에서 우측에 도시된 영역 - 의 배치순서가 전원전압(VDD)용 관통 실리콘 비아(334a)를 시작으로 접지전압(VSS)용 관통 실리콘 비아(334b)와 교대로 배치되면, 임의의 제2 영역(b'')과 인접한 제2 영역 - 도면에서 좌측에 도시된 영역 - 의 배치순서는 접지전압(VSS)용 관통 실리콘 비아(334b)를 시작으로 전원전압(VDD)용 관통 실리콘 비아(334a)와 교대로 배치되는 것이다. 이와 같이 배치되면, 수직방향으로 인접한 전원전압(VDD)용 관통 실리콘 비아(334a)와 접지전압(VSS)용 관통 실리콘 비아(334b) 사이에는 기생 캐패시터(Parasitic Capacitor)가 형성된다. 이렇게 형성된 기생 캐패시터는 전원전압(VDD)용 관통 실리콘 비아(334a)와 접지전압(VSS)용 관통 실리콘 비아(334b)에 노이즈가 유입되더라도 노이즈에 강인성을 보이게 된다. 이는 리저브 캐패시터(Reservoir Capacitor)와 동일한 역할을 하는 것이다.
한편, 반도체 집적회로(300)에는 각각 반도체 칩(310)의 수평방향으로 인접한 전원전압(VDD)용 관통 실리콘 비아(344a)와 접지전압(VSS)용 관통 실리콘 비아(344b)의 일측에 수평방향으로 다수의 제1 전원라인(370a 내지 370e)이 배치된다. 제1 전원라인(370a 내지 370b)은 전원전압(VDD)용 전원라인으로, 제2 영역(B'')에 배치된 각각의 전원전압(VDD)용 관통 실리콘 비아(344a)와 전기적으로 연결된다. 그리고, 다수의 제1 전원라인(370a 내지 370e)은 본 발명의 제1 실시예와 같이, 서로 동일한 간격(D4)으로 배치되어 균일한 배치 구조를 가진다.
또한, 반도체 집적회로(300)에는 반도체 칩(310)의 수평방향으로 인접한 전원전압(VDD)용 관통 실리콘 비아(344a)와 접지전압(VSS)용 관통 실리콘 비아(344b)의 타측에 수평방향으로 다수의 제2 전원라인(380a 내지 380e)이 구비된다. 다수의 제2 전원라인(380a 내지 380e)은 접지전압(VSS)용 전원라인으로, 제2 영역(B'')에 배치된 각각의 접지전압(VSS)용 관통 실리콘 비아(344b)와 전기적으로 연결된다. 그리고, 다수의 제2 전원라인(380a 내지 380e)은 제1 전원라인(370a 내지 370e)과 같이 서로 동일한 간격(D4)으로 배치되어 균일한 배치 구조를 가진다.
다시 말해, 제1 및 제2 전원라인(370a 내지 370e, 380a 내지 380b)은 수평방향의 동일 축 상에 인접하게 배치된 전원전압(VDD)용 관통 실리콘 비아(344a)와 접지전압(VSS)용 관통 실리콘 비아(344b)를 각각 사이에 두고 쌍을 이루며 배치된다. 그렇기 때문에, 수직방향으로 열을 이루어 교대로 배치된 전원전압(VDD)용 관통 실리콘 비아(344a)와 접지전압(VSS)용 관통 실리콘 비아(344b) 모두는 각각 대응하는 제1 및 제2 전원라인(370a 내지 370e, 380a 내지 380e)에 접속될 수 있다.
이와 같은 본 발명의 제2 실시예에 따르면, 제1 및 제2 전원라인(270a 내지 270e, 280a 내지 280e)의 이격 거리(D3)가 균일하게 배치되어 반도체 칩(210) 전체의 전원이 안정화되며, 기생 캐패시터로 인해 노이즈에 강인성을 가지게 되는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 집적회로 210 : 반도체 칩
240 : 다수의 관통 실리콘 비아 242 : 신호용 관통 실리콘 비아
244 : 전원용 관통 실리콘 비아
246a 내지 246e : 전원전압(VDD)용 관통 실리콘 비아
248a 내지 248e : 접지전압(VSS)용 관통 실리콘 비아
270a 내지 270e : 제1 전원라인 280a 내지 280e : 제2 전원라인
290 : 신호용 전원라인 A' : 제1 영역
B' : 제2 영역

Claims (15)

  1. 반도체 칩;
    상기 반도체 칩을 수직으로 관통하며, 상기 반도체 칩의 표면에 평행한 제1 방향으로 열을 이루어 배치된 복수의 제1 전원용 칩관통비아;
    상기 제1 전원용 칩관통비아와 나란히 열을 이루어 배치된 복수의 제2 전원용 칩관통비아;
    각각 상기 제1 방향과 수직한 제2 방향 - 상기 반도체 칩의 표면에 평행함 - 으로 인접한 제1 및 제2 전원용 칩관통비아의 일측에 상기 제2 방향으로 배치되며, 상기 제1 전원용 칩관통비아에 접속된 다수의 제1 전원라인; 및
    각각 상기 반도체 칩의 상기 제2 방향으로 인접한 제1 및 제2 전원용 칩관통비아의 타측에 상기 제2 방향으로 배치되며, 상기 제2 전원용 칩관통비아에 접속된 다수의 제2 전원라인
    을 구비하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 다수의 제1 및 제2 전원라인은 각각 서로 간에 이격 거리가 동일하게 구비되는 반도체 집적회로.
  3. 제1항 또는 제2항에 있어서,
    상기 복수의 제1 전원용 칩관통비아는 전원전압을 인터페이스하기 위한 칩관통비아이고,
    상기 복수의 제2 전원용 칩관통비아는 접지전압을 인터페이스하기 위한 칩관통비아인 반도체 집적회로.
  4. 제3항에 있어서,
    상기 다수의 제1 전원라인은 전원전압용 전원라인이고,
    상기 다수의 제2 전원라인은 접지전압용 전원라인인 반도체 집적회로.
  5. 제1항에 있어서,
    상기 복수의 제1 및 제2 전원용 칩관통비아와 나란히 열을 이루어 배치된 복수의 신호용 칩관통비아를 더 구비하는 반도체 집적회로.
  6. 제5항에 있어서,
    상기 복수의 제1 및 제2 전원용 칩관통비아는 다수의 제1 영역에 구비되고,
    상기 복수의 신호용 칩관통비아는 다수의 제2 영역에 구비되며,
    상기 다수의 제1 및 제2 영역은 상기 제2 방향으로 교대로 구성되는 반도체 집적회로.
  7. 제5항 또는 제6항에 있어서,
    상기 복수의 제1 및 제2 전원용 칩관통비아 각각의 사이에는 상기 다수의 제1 및 제2 전원라인과 평행하게 상기 복수의 신호용 칩관통비아에 접속된 다수의 신호라인을 더 구비하는 반도체 집적회로.
  8. 제1항에 있어서,
    상기 칩관통비아는 관통 실리콘 비아(Through Silicon Via:TSV)인 반도체 집적회로.
  9. 반도체 칩;
    상기 반도체 칩을 수직으로 관통하며, 상기 반도체 칩의 제1 영역에 제1 방향 - 상기 반도체 칩의 표면에 평행함 - 으로 열을 이루어 교대로 배치된 복수의 제1 및 제2 전원용 칩관통비아;
    상기 반도체 칩의 제2 영역에 상기 제1 방향으로 열을 이루어 교대로 배치되되, 상기 복수의 제1 및 제2 전원용 칩관통비아의 배치 순서가 상기 제1 영역의 배치 순서와 반대로 배치된 복수의 제1 및 제2 전원용 칩관통비아;
    각각 상기 제1 방향과 수직한 제2 방향 - 상기 반도체 칩의 표면에 평행함 - 으로 인접한 제1 및 제2 전원용 칩관통비아의 일측에 상기 제2 방향으로 배치되며, 상기 제1 전원용 칩관통비아에 접속된 다수의 제1 전원라인; 및
    각각 상기 반도체 칩의 상기 제2 방향으로 인접한 제1 및 제2 전원용 칩관통비아의 타측에 상기 제2 방향으로 배치되며, 상기 제2 전원용 칩관통비아에 접속된 다수의 제2 전원라인
    을 구비하는 반도체 집적회로.
  10. 제9항에 있어서,
    상기 다수의 제1 및 제2 전원라인은 각각 서로 간에 이격 거리가 동일하게 구비되는 반도체 집적회로.
  11. 제9항 또는 제10항에 있어서,
    상기 제1 영역 및 상기 제2 영역에 배치된 복수의 제1 전원용 칩관통비아는 전원전압을 인터페이스하기 위한 칩관통비아이고,
    상기 제1 영역 및 상기 제2 영역에 배치된 복수의 제2 전원용 칩관통비아는 접지전압을 인터페이스하기 위한 칩관통비아인 반도체 집적회로.
  12. 제11항에 있어서,
    상기 다수의 제1 전원라인은 전원전압용 전원라인이고,
    상기 다수의 제2 전원라인은 접지전압용 전원라인인 반도체 집적회로.
  13. 제9항에 있어서,
    상기 제1 영역과 상기 제2 영역 사이의 제3 영역에 복수의 제1 및 제2 전원용 칩관통비아와 나란히 열을 이루어 배치된 복수의 신호용 칩관통비아를 더 구비하는 반도체 집적회로.
  14. 제13항에 있어서,
    상기 제1 영역 및 상기 제2 영역에 배치된 복수의 제1 및 제2 전원용 칩관통비아 각각의 사이에는 상기 다수의 제1 및 제2 전원라인과 평행하게 상기 복수의 신호용 칩관통비아에 접속된 다수의 신호라인을 더 구비하는 반도체 집적회로.

  15. 제9항에 있어서,
    상기 칩관통비아는 관통 실리콘 비아(Through Silicon Via:TSV)인 반도체 집적회로.
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