CN105720026B - 具有tsv互连的半导体封装组件 - Google Patents

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Abstract

本发明提供了一种具有TSV互连的半导体封装组件。所述半导体封装组件包括安装在基底上的第一半导体晶粒。第一半导体晶粒包括半导体衬底。TSV互连的第一阵列和TSV互连的第二阵列由半导体衬底形成，其中TSV互连的第一阵列和第二阵列被间隔区域分隔开。第一接地TSV互连位于间隔区域内。第二半导体晶粒安装在第一半导体晶粒上，其上具有接地衬垫。第一半导体晶粒的第一接地TSV互连具有耦接到第二半导体晶粒的接地衬垫上的第一端子以及耦接到位于半导体衬底的正面上的互连结构上的第二端子。本发明通过以上技术方案可以有效地增加集成度。

Description

具有TSV互连的半导体封装组件
交叉引用
本申请要求于2014年12月23日提交的申请序列号为62/095880的美国临时申请的权利，本申请通过引用包含其全部内容。
技术领域
本发明涉及一种半导体封装组件，具体涉及具有TSV互连的半导体封装组件。
背景技术
在电子工程上，硅通孔技术(Through Silicon Via，简称TSV)是一种完全穿过硅晶圆或晶粒的垂直电气连接。与例如堆叠封装这样的可替代方案相比，TSV是由高性能技术构成的。TSV被用于创建三维(3D)半导体封装和3D集成电路。由于连接长度更短，通过TSV的密度大幅度高于可替代方案的密度。
对于增加了集成度等级、以及提高了性能、带宽、延迟期、功率、重量和形状因素的存储器应用，信号垫与地线垫的比例对于提高耦合效果变得重要。
因此，需要一种新的3D半导体封装。
发明内容
有鉴于此，本发明提供以下技术方案：
提供了一种用硅通孔技术(TSV)互连的半导体封装组件。用TSV互连的半导体封装组件的典型实施例包括安装在基底上的第一半导体晶粒。第一半导体晶粒包括半导体衬底。TSV互连的第一阵列和TSV互连的第二阵列由半导体衬底形成，其中TSV互连的第一阵列和第二阵列被间隔区域分隔开。第一接地TSV互连位于间隔区域内。第二半导体晶粒安装在第一半导体晶粒上，所述第二半导体晶粒上具有接地衬垫。第一半导体晶粒的第一接地TSV互连具有耦接到第二半导体晶粒的接地衬垫上的第一端子和耦接到位于半导体衬底正面的互连结构上的第二端子。
用TSV互连的半导体封装组件的另一个实施例包括安装在基底上的第一半导体晶粒。第一半导体晶粒包括半导体衬底。TSV互连的第一阵列和TSV互连的第二阵列由半导体衬底形成。TSV互连的第一阵列和第二阵列被间隔区域分隔开。第一接地TSV互连设置在间隔区域内，所述第一接地TSV互连耦接到设置在半导体衬底正面的互连结构上。导电层图案设置在半导体衬底的背面，与到第一半导体晶粒的TSV互连的第一阵列的第一接地TSV互连和第二接地TSV互连相连，或与到第一半导体晶粒的TSV互连的第二阵列的第一接地TSV互连和第二接地TSV互连相连。
用TSV互连的半导体封装组件的另一个典型实施例包括安装在基底上的第一半导体晶粒。第一半导体晶粒包括半导体衬底。TSV互连的第一阵列和TSV互连的第二阵列由半导体衬底形成。其中TSV互连的第一阵列和第二阵列被间隔区域分隔开。第一接地TSV互连设置在间隔区域内。第一半导体晶粒的第一接地TSV互连具有耦接到TSV互连的第一阵列的第二接地TSV互连的或耦接到第一半导体晶粒的TSV互连的第二阵列的第一端子，以及耦接到输入信号地线(Vss)的第二端子。第一接地TSV互连以第一距离与TSV互连的第一阵列分隔开，所述第一距离大于TSV互连的第一阵列的节距。
本发明通过以上技术方案可以有效地增加集成度。
附图说明
参考所附的示意图，通过阅读下面的详细描述和例子，将能更充分地理解本发明，其中：
图1是根据本发明的一些实施例的用硅通孔技术互连的半导体封装组件的剖视图。
图2是根据本发明的一些实施例的用硅通孔技术互连的半导体封装组件的半导体晶粒的仰视图，其示出了半导体封装的TSV阵列区域的设置。
图3A至3G是根据本发明的一些实施例的图2的放大图，其示出了位于TSV阵列之间的间隔区域内的接地TSV互连的设置。
具体实施方式
下面的描述是执行本发明的最佳预期模式。该描述是为了说明本发明的一般原理并且不应理解为是对其的限制。参考附加的权利要求以确定本发明的范围。
将针对几个特殊的实施例并结合特定附图对本发明进行描述，但本发明并不受限于此而仅受限于权利要求。所描述的附图仅仅是示意性和非限制性的。在这些附图中，为了说明的目的一些元件的尺寸可能被放大和未按比例绘制。尺寸和相对尺寸不对应本发明实践中的实际尺寸。
图1是根据本发明的一些实施例的具有TSV互连的半导体封装组件500的剖视图。在一些实施例中，半导体封装组件500可以充当三维(3D)半导体封装组件500。在一些实施例中，3D半导体封装组件500包括至少两个垂直堆叠的半导体晶粒。在这个实施例中，3D半导体封装组件500包括片上系统(SOC)晶粒，例如直接堆叠在SOC晶粒上的逻辑晶粒、存储器晶粒，所述存储器晶粒例如动态随机存取存储器(DRAM)封装。如图1所示，3D半导体封装组件500包括安装在基底200上的第一半导体晶粒300，和堆叠在第一半导体晶粒300上的第二半导体晶粒400。在一些实施例中，第一半导体晶粒300是通过TSV技术制造的。而直接堆叠在第一半导体晶粒300上且与其耦接的第二半导体晶粒400，靠近第一半导体晶粒300的背面形成多个TSV互连。靠近结合在基底200上的第一半导体晶粒300的正面形成多个导电凸块。
如图1所示，第一半导体晶粒300可以包括半导体衬底302，根据本发明的一些实施例所述衬底具有正面306和与正面306相对的背面308。在一个实施例中，半导体衬底302可以包含硅。在可选的实施例中，锗化硅、块状半导体、应变半导体、复合半导体、绝缘硅(SOI)和其他通用的半导体衬底能够用于作为半导体衬底302。通过在半导体衬底302中植入p型或者n型的杂质可以使其具有期望的导电类型。在一些实施例中，在半导体衬底302的正面306上形成集成电路装置(未示出)，例如晶体管。在半导体衬底302的正面306上、在介电层层叠结构304中形成多个互连结构(包括互连结构318、320、322和324)。在一个实施例中，互连结构322可以由触体、通孔和金属层图案构成，并且所述金属层图案垂直地设置在触体与通孔和/或不同层级中的多个通孔之间。金属层图案的数量取决于第一半导体晶粒300的设计，而本发明的范围并不受限于此。
一些如图1所示的实施例中，第一半导体晶粒300可以进一步包括成型为从半导体衬底302的背面308穿过半导体衬底302的TSV互连310a、310b、314和316。如图1所示，TSV互连310a被设置为具有节距P1的第一阵列。而且，TSV互连310b被设置为具有节距P2的第二阵列。在一些实施例中，第一阵列的节距P1可以设计为与第二阵列的节距P2相等。在一些实施例中，TSV互连310a的第一阵列和TSV互连310b的第二阵列用于从第二半导体晶粒400将输入/输出(I/O)、接地或功率信号传输至基底200。在一些实施例中，TSV互连310a的第一阵列和TSV互连310b的第二阵列被间隔区域346分隔开以遵循安装在其上的第二半导体晶粒400的引脚分配规则(例如JEDECWide I/O存储器规格)。在一些实施例中，间隔区域346可以具有比TSV互连310a的第一阵列的节距P1和TSV互连310b第二阵列的节距P2大的宽度W。应该注意的是，阵列中的TSV互连的数量是由安装在其上的第一半导体晶粒300和第二半导体晶粒400的设计来限定的，并且本发明的范围并不受限于此。而且，TSV互连的第一阵列和第二阵列的TSV互连数量是由安装在其上的第一半导体晶粒300和第二半导体晶粒400的设计来限定的，并且本发明的范围并不受限于此。
在一些如图1所示的实施例中，TSV互连的第一阵列的每个TSV互连310a具有两个端子309a和311a。端子309a与半导体衬底302的背面308对齐，而端子311a靠近(或对齐)半导体衬底302的正面306。类似地，根据本发明的一些实施例，TSV互连的第二阵列的每个TSV互连310b具有两个端子309b和311b。端子309b与半导体衬底302的背面308对齐，而端子311b靠近(或对齐)半导体衬底302的正面306。在一些如图1所示的实施例中，TSV互连的第一阵列的每个TSV互连310a的端子311a可以与互连结构318的第一层金属图案(M1)相连。而且，互连结构318分别对应于TSV互连的第一阵列的每个TSV互连310a。在一些如图1所示的实施例中，TSV互连的第二阵列的每个TSV互连310b的端子311b可以与互连结构322的第一层金属图案(M1)相连。而且，互连结构322分别对应于TSV互连的第二阵列的TSV互连310b。
在一些如图1所示的实施例中，导电凸块334a、334b、336、338位于第一半导体晶粒300的互连结构318、320和324上并且与基底200相接触。导电凸块334a、334b、336、338可以通过在介电层层叠结构304上形成的再分配层(RDL)图案与互连结构318、320、322和324耦接。导电凸块334a设置为对应于TSV互连310a的第一阵列的阵列并且连接到相应的TSV互连310a上。而且，导电凸块334b设置为对应于导电凸块326b的第二阵列的阵列。
在一些如图1所示的实施例中，第二半导体晶粒400安装在第一半导体晶粒300上。在一些实施例中，第二半导体晶粒400可以包括存储器晶粒，例如，动态随机存取存储器(DRAM)晶粒，所述第二半导体晶粒400上带有一些衬垫402、404和406以传输其中的集成电路装置和/或电路所产生的输入/输出、接地或功率信号。如图1所示，第二半导体晶粒400的衬垫402设置在阵列上，衬垫406也设置在另一个阵列上。衬垫402的阵列和衬垫406的阵列由间隔区域(对应于间隔区域346)相互分隔开以遵循针脚分配规则(例如JEDECWide I/O存储器规格)。如图1所示，第一半导体晶粒300的TSV互连310a的第一阵列对应于衬垫402的阵列设置。而且，第一半导体晶粒300的TSV互连310b的第二阵列对应于衬垫406的阵列设置。第二半导体晶粒400的衬垫402通过设置在TSV互连310a的端子309a上的导电凸块326a耦接到第一半导体晶粒300的TSV互连310a上。导电凸块326a与第二半导体晶粒400的衬垫402以及第一半导体晶粒300的TSV互连310a相接触。第二半导体晶粒400的衬垫406通过位于TSV互连310b的端子309b上的导电凸块326b耦接到第一半导体晶粒300的TSV互连310b上。导电凸块326b与第二半导体晶粒400的衬垫406以及第一半导体晶粒300的TSV互连310b相接触。应该注意的是导电凸块326a和326b的尺寸(例如宽度)设计为比导电凸块334a、334b、336和338的尺寸(例如宽度)小。
图2是如图1所示的半导体封装组件500的第一半导体晶粒300的仰视图。图2示出了来自半导体衬底302背面308的TSV阵列区域的设置。为了描述TSV阵列区域344-A、344-B、344-C和344-D之间的耦合效果，此处没有对TSV互连314和316进行描述。在一些实施例中，四个阵列区域，例如TVS阵列区域344-A、344-B、344-C和344-D，设置在第一半导体晶粒300的半导体衬底302内。阵列区域344-A、344-B、344-C和344-D中的每一个提供位于其内部的TSV互连阵列(例如，如图1所示的TSV互连310a的第一阵列或TSV互连310b的第二阵列)。位于TSV阵列区域344-A、344-B、344-C和344-D内的TSV互连阵列用于将输入/输出(I/O)、接地或功率信号从存储器晶粒(例如，第二半导体晶粒400)传输至基底200。而且，TSV阵列区域344-A、344-B、344-C和344-D由间隔区域346相互分隔开。在一些实施例中，间隔区域346是十字形的并且沿着相互垂直的方向410和420延伸。应该注意的是，TSV互连阵列的数量由安装在其上的第一半导体晶粒300和第二半导体晶粒400的设计限定，并且本发明的范围并不受限于此。相应地，间隔区域346可以具有对应于TSV阵列区域而设置的各种形状，并且本发明的范围并不受限于此。
如图2所示，到设置在TSV阵列区域344-A、344-B、344-C和344-D内的且靠近沿着方向410的间隔区域346的接地TSV信号互连的比例可以不同于到靠近沿着方向420的间隔区域346的接地TSV信号互连的比例。例如，为了遵循JEDECWide I/O存储器规格，到靠近沿着方向410的间隔区域346的接地TSV信号互连的比例小于到靠近沿着方向420的间隔区域346的接地TSV信号互连的比例。因此，TSV阵列区域344-A和344-B之间的耦合效应可以不同于TSV阵列区域344-A和344-D之间(或TSV阵列区域344-A内部)的耦合效应。例如，TSV阵列区域344-A和344-B之间的耦合远远小于TSV阵列区域344-A和344-D之间(或TSV阵列区域344-A内部)的耦合。
在一些如图1所示的实施例中，半导体封装组件500的第一半导体晶粒300可以具有一个或多个接地TSV互连，例如，接地TSV互连314和/或316，其设置在间隔区域346内。接地TSV互连314和/或316设计为用于提供附加的接地通路以平衡沿着不同方向(例如，方向410和420)的多个TSV阵列区域(344-A至344-D)之间的耦合效应。在一些实施例中，接地TSV互连314具有与半导体衬底302的背面308对齐的第一端子313和与第一端子313相对的第二端子315。TSV接地结构314的第一端子313设计为耦接到第二半导体晶粒400的附加接地衬垫404上。在一些实施例中，第二半导体晶粒400的附加接地衬垫404也提供附加的接地通路以平衡衬垫(例如，衬垫402和406)的阵列区域之间的耦合效应。而且，接地TSV互连314的第二端子315设计为耦接到位于半导体衬底300的正面306上的附加互连结构324上。在一些实施例中，接地TSV互连314的第二端子315可以通过互连结构324耦接到输入信号地线(Vss)。而且，互连结构324通过导电凸块336耦接到基底200上。如图1所示，接地TSV互连314分别以第一距离A1和第二距离A2与TSV互连310a的第一阵列和TSV互连310b的第二阵列分隔开。在一些实施例中，第一距离A1和第二距离A2中至少一个设计为大于TSV互连310a第一阵列的节距P1或TSV互连310b第二阵列的节距P2。
如图1所示，接地TSV互连316具有与半导体衬底302的背面308对齐的第一端子317和与第一端子317相对的第二端子319。在一些实施例中，导电层图案342，例如再分配层(RDL)图案342，设计为位于半导体衬底302的背面308上。导电层图案342与接地TSV互连316的第一端子317相连，并且与TSV互连的第一阵列的接地TSV互连或第一半导体晶粒300的TSV互连的第二阵列相连。例如，如图1所示，导电层图案342与接地TSV互连316的第一端子317和接地TSV互连的第一端子309b相连，所述第一端子309b属于TSV互连310b的第二阵列。接地TSV互连316还可以通过位于属于互连310b的第二阵列的接地TSV互连上的导电凸块330耦接到第二半导体晶粒400的接地衬垫(衬垫406中的一个)上。在一些实施例中，接地TSV互连316的第二端子319可以通过位于半导体衬底300的正面306上的互连结构320耦接到输入信号地线(Vss)上。而且，互连结构320通过导电凸块338耦接到基底200上。如图1所示，接地TSV互连316分别以第一距离B1和第二距离B2与TSV互连310a的第一阵列和TSV互连310b的第二阵列分隔开。在一些实施例中，第一距离B1和第二距离B2中的至少一个设计为大于TSV互连310a第一阵列的节距P1或TSV互连310b第二阵列的节距P2。于是，第一半导体晶粒300的附加接地TSV互连314和/或316可以用于平衡沿着不同方向(例如，方向410和420)的第二半导体晶粒400的衬垫402和406的阵列之间的耦合效应。
图3A至3G是图2中的区域360的放大视图，其示出了根据本发明一些实施例的在TSV阵列区域344-A至344-D之间的位于间隔区域346内的接地TSV互连的各种设置。如图3A至3G所示，元件G以TSV阵列区域344-A至344-D充当接地TSV互连。元件S/P以TSV阵列区域344-A至344-D充当信号或功率TSV互连。在一些实施例中，如图3A所示，仅一个接地TSV互连414可以位于间隔区域346内。接地TSV互连414可以配置为靠近沿着方向420的部分用于平衡沿着不同方向(例如，方向410和420)的TSV阵列区域344-A至344-D之间的耦合效应。图3B至3G示出了设置在间隔区域346内的双接地TSV互连(接地TSV互连416a和416b)、四TSV互连(接地TSV互连418a至418b)、六TSV互连(接地TSV互连420a至420f)、八TSV互连(接地TSV互连422a1、422a2、422b1、422b2、42c1、42c2、422d1和422d2)、十TSV互连(接地TSV互连422a1、422a2、422b1、422b2、42c1、42c2、422d1、422d2、422e和422f)，和二十接地TSV互连(例如沿着420方向设置为一排的十个接地TSV互连426a和另一排十个接地TSV互连426b)。类似地，在图3B至3G示出的接地TSV互连可以设置在间隔区域346内。接地TSV互连414可以配置为靠近沿着方向420的部分用于平衡沿着不同方向(例如，方向410和420)的TSV阵列区域344-A至344-D之间的耦合效应。
如图1至图3G所示的实施例提供了多种用于三维(3D)半导体封装组件500的接地TSV互连设置。3D半导体封装组件500包括第一半导体晶粒300，例如逻辑晶粒，其位于基底200上并且提供给第二半导体晶粒400，例如直接堆叠的DRAM晶粒。至少一个接地TSV互连314和/或316设计为位于用于使半导体晶粒300的TSV阵列区域344-A至344-D分隔开的间隔区域内。附加接地TSV互连314和/或316设计为提供附加的接地通路用于平衡沿着不同方向(例如，方向410和420)的TSV阵列区域344-A至344-D之间的耦合效应。位于间隔区域346内的附加接地TSV互连具有第一端子和第二端子。第一端子和第二端子分别耦接到第二半导体晶粒400的接地衬垫和位于半导体衬底300的正面306上的互连结构上。在一些实施例中，第一端子与第一半导体晶粒300的背面对齐并且通过位于其上的导电凸块耦接到第二半导体晶粒400的接地衬垫上。在一些其他的实施例中，与第一半导体晶粒300的背面对齐的第一端子通过导电层图案342，例如再分配层(RDL)图案，耦接到TSV互连310a第一阵列的至少一个接地TSV互连上或耦接到第一半导体晶粒300的TSV互连310b的第二阵列上。在一些实施例中，附加接地TSV互连的第二端子可以通过位于其上的互连结构耦接到输入信号地线(Vss)上。于是，第一半导体晶粒300的附加接地TSV互连可以用于平衡沿着不同方向(例如，方向410和420)的第二半导体晶粒400的衬垫402和406阵列之间的耦合效应。
当通过举例以及根据优选实施例对本发明进行描述时，其应被理解为本发明不受限于公开的实施例。相反，其适用于覆盖多种变体和相似的设置(对本领域的技术人员是显而易见的)。因此，附加的权利要求的范围应当符合包括所有的这些变体和相似的设置的最宽泛的解释。

Claims (19)

1.一种具有TSV互连的半导体封装组件，其特征在于，包括：
安装在基底上的第一半导体晶粒，所述第一半导体晶粒包括：
半导体衬底；
通过所述半导体衬底形成的TSV互连的第一阵列和TSV互连的第二阵列，其中所述TSV互连的第一阵列和第二阵列被间隔区域分隔开；以及
位于所述间隔区域内的第一接地TSV互连；
其中所述TSV互连的第一阵列或第二阵列包括第二接地TSV互连；
位于所述半导体衬底的背面上的导电层图案，与所述第一接地TSV互连和第二接地TSV互连相连；以及
安装在所述第一半导体晶粒上的第二半导体晶粒，所述第二半导体晶粒具有接地衬垫，
其中所述第一半导体晶粒的所述第一接地TSV互连具有耦接到所述第二半导体晶粒的所述接地衬垫上的第一端子和耦接到位于所述半导体衬底正面的互连结构上的第二端子。
2.根据权利要求1所述的具有TSV互连的半导体封装组件，其特征在于，所述第一端子靠近与所述正面相对的所述半导体衬底的背面。
3.根据权利要求1所述的具有TSV互连的半导体封装组件，其特征在于，所述第二端子与所述半导体衬底的所述正面对齐。
4.根据权利要求1所述的具有TSV互连的半导体封装组件，其特征在于，所述第二端子与所述互连结构的第一层金属图案相连。
5.根据权利要求1所述的具有TSV互连的半导体封装组件，其特征在于，所述第二半导体晶粒的所述接地衬垫对应于所述第一半导体晶粒的所述TSV互连第一阵列或所述TSV互连第二阵列的第二接地TSV互连。
6.根据权利要求1所述的具有TSV互连的半导体封装组件，其特征在于，所述间隔区域具有比所述TSV互连第一阵列的节距和所述TSV互连第二阵列的节距大的宽度。
7.根据权利要求1所述的具有TSV互连的半导体封装组件，其特征在于，所述第二端子耦接到输入信号地线上。
8.根据权利要求1所述的具有TSV互连的半导体封装组件，其特征在于，所述第一半导体晶粒进一步包括：
位于所述第一半导体晶粒上且与所述基底相连的导电凸块的第一阵列和第二阵列，其中所述导电凸块的第一阵列对应于所述TSV互连的第一阵列，所述导电凸块的第二阵列对应于所述TSV互连的第二阵列。
9.根据权利要求8所述的具有TSV互连的半导体封装组件，其特征在于，所述第一半导体晶粒进一步包括：
位于所述第一半导体晶粒上的所述间隔区域内且与所述基底相连的第一接地导电凸块，其中所述第一接地导电凸块耦接到所述第一接地TSV互连上。
10.一种具有TSV互连的半导体封装组件，其特征在于，包括：
位于基底上的第一半导体晶粒，所述第一半导体晶粒包括：
半导体衬底；
通过所述半导体衬底形成的TSV互连的第一阵列和TSV互连的第二阵列，其中所述TSV互连的第一阵列和第二阵列被间隔区域分隔开；和
位于所述间隔区域内的第一接地TSV互连，耦接到位于所述半导体衬底正面的互连结构上；和
其中所述TSV互连的第一阵列或第二阵列包括第二接地TSV互连；
位于所述半导体衬底背面的导电层图案，与所述第一接地TSV互连和第二接地TSV互连相连。
11.根据权利要求10所述的具有TSV互连的半导体封装组件，其特征在于，其进一步包括：
安装在所述第一半导体晶粒上的第二半导体晶粒，所述第二半导体晶粒上具有接地衬垫，其中所述第一半导体晶粒的所述导电层图案耦接到所述第二半导体晶粒的所述接地衬垫上。
12.根据权利要求10所述的具有TSV互连的半导体封装组件，其特征在于，所述间隔区域具有比所述TSV互连第一阵列的节距和所述TSV互连第二阵列的节距大的宽度。
13.根据权利要求10所述的具有TSV互连的半导体封装组件，其特征在于，所述第一半导体晶粒进一步包括：
位于所述第一半导体晶粒上并且与所述基底相连的导电凸块的第一阵列和第二阵列，其中所述导电凸块的第一阵列对应于所述TSV互连的第一阵列，所述导电凸块的第二阵列对应于所述TSV互连的第二阵列。
14.根据权利要求13所述的具有TSV互连的半导体封装组件，其特征在于，所述第一半导体晶粒进一步包括：
位于所述第一半导体晶粒上的所述间隔区域内且与所述基底相连的第一接地导电凸块，其中所述第一接地导电凸块耦接到所述第一接地TSV互连上。
15.一种具有TSV互连的半导体封装组件，其特征在于，包括：
安装在基底上的第一半导体晶粒，所述第一半导体晶粒包括：
半导体衬底；
通过所述半导体衬底形成的TSV互连的第一阵列和TSV互连的第二阵列，其中所述TSV互连的第一阵列和第二阵列被间隔区域分隔开；和
位于所述间隔区域内的第一接地TSV互连，其中所述第一半导体晶粒的所述第一接地TSV互连具有耦接到所述第一半导体晶粒的所述TSV互连第一阵列或第二阵列的第二接地TSV互连上的第一端子和耦接到输入信号地线上的第二端子，
其中所述TSV互连的第一阵列或第二阵列包括第二接地TSV互连；
位于所述半导体衬底的背面上的导电层图案，与所述第一接地TSV互连和第二接地TSV互连相连；
并且，其中所述第一接地TSV互连以第一距离与所述TSV互连的第一阵列分隔开，所述第一距离大于所述TSV互连第一阵列的节距。
16.根据权利要求15所述的具有TSV互连的半导体封装组件，其特征在于，所述第一半导体晶粒进一步包括：
位于所述半导体衬底背面上的导电层图案，与所述第一接地TSV互连和所述第二接地TSV互连的第一端子相连。
17.根据权利要求16所述的具有TSV互连的半导体封装组件，其特征在于，进一步包括：
安装在所述第一半导体晶粒上的第二半导体晶粒，所述第二半导体晶粒上具有接地衬垫，其中所述第一半导体晶粒的所述导电层图案耦接到所述第二半导体晶粒的接地衬垫上。
18.根据权利要求15所述的具有TSV互连的半导体封装组件，其特征在于，所述第一半导体晶粒进一步包括：
位于所述第一半导体晶粒上并且与所述基底相连的导电凸块的第一阵列和第二阵列，其中所述导电凸块的第一阵列对应于所述TSV互连的第一阵列，所述导电凸块的第二阵列对应于所述TSV互连的第二阵列。
19.根据权利要求15所述的具有TSV互连的半导体封装组件，其特征在于，所述第一半导体晶粒进一步包括：
位于所述第一半导体晶粒上的所述间隔区域内且与所述基底相连的第一接地导电凸块，其中所述第一接地导电凸块耦接到所述第一接地TSV互连上。
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