CN112018075A - 半导体封装 - Google Patents

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CN112018075A CN202010458391.7A CN202010458391A CN112018075A CN 112018075 A CN112018075 A CN 112018075A CN 202010458391 A CN202010458391 A CN 202010458391A CN 112018075 A CN112018075 A CN 112018075A
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文盛煜
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Abstract

一种半导体封装可以包括：第一钝化层，与一个或多个第一凸块形成电连接；衬底层，包括第二钝化层和硅层；形成在衬底层上的后道工序(BEOL)层；以及形成在BEOL层上的第三钝化层，与一个或多个第二凸块形成电连接，其中衬底层包括：第一信号硅通孔(TSV)，在BEOL层与第一下焊盘之间传输第一信号；第二信号TSV，在BEOL层与第二下焊盘之间传输第二信号；以及接地TSV，设置在第一信号TSV与第二信号TSV之间并被形成为使得其一端连接到BEOL层，而其另一端浮置。

Description

半导体封装
本申请要求于2019年5月28日向韩国知识产权局(KIPO)提交的第10-2019-0062277号韩国专利申请的优先权权益，其全部公开内容通过引用一并于此。
技术领域
本发明构思的各种示例实施例涉及一种半导体封装。
背景技术
随着电子工业和用户需求的飞速发展，用于电子设备中的半导体封装要求小型化、高性能、低功耗等，并且具有三维堆叠芯片形式的三维集成电路(IC)已受到关注，以实现这种要求。另外，持续进行对为了实现三维IC而包括硅通孔(TSV)的半导体封装的研究和开发。
TSV在更先进的半导体芯片、半导体封装及半导体系统如三维IC中起着非常重要的作用，但是它具有串扰噪声的问题。串扰可能是由于TSV之间不期望的相互作用而发生的，或者可能是由于有源元件如金属氧化物半导体场效应晶体管(MOSFET)与TSV之间不期望的相互作用而发生的。由于串扰增加了噪声容限，这降低了信号可靠性并增加了信号传输中的误码率，因此需要减少串扰的方案。
发明内容
涉及本发明构思的各种示例实施例的各方面提供了一种半导体封装，能够减少半导体封装内部的TSV之间发生的串扰。
根据本发明构思的一些示例实施例，一种半导体封装包括：第一钝化层，包括第一下焊盘和第二下焊盘，第一下焊盘和第二下焊盘与一个或多个第一凸块形成电连接，第一钝化层包括第一背金属和第二背金属；衬底层，包括第二钝化层和硅层，衬底层形成在第一钝化层上；后道工序(BEOL)层，包括多个金属层，BEOL层形成在衬底层上；形成在BEOL层上的第三钝化层，第三钝化层包括第一上焊盘和第二上焊盘，第一上焊盘和第二上焊盘与一个或多个第二凸块形成电连接；以及衬底层还包括：第一信号硅通孔(TSV)，被配置成通过第一背金属在BEOL层与第一下焊盘之间传输第一信号；第二信号TSV，被配置成通过第二背金属在BEOL层与第二下焊盘之间传输第二信号；以及接地TSV，设置在第一信号TSV与第二信号TSV之间，接地TSV包括连接到BEOL层的接地TSV的第一端和被配置成浮置的接地TSV的第二端。
根据本发明构思的一些示例实施例，一种半导体封装包括：第一钝化层，包括第一下焊盘和第二下焊盘，第一钝化层与一个或多个第一凸块形成电连接；形成在第一钝化层上的衬底层；形成在衬底层上的后道工序(BEOL)层；以及衬底层包括：第一信号硅通孔(TSV)，被配置成在第一下焊盘与BEOL层之间传输第一信号；第二信号TSV，被配置成在第二下焊盘与BEOL层之间传输第二信号；以及至少一个接地TSV，该至少一个接地TSV未物理地连接到第一凸块。
根据本发明构思的一些示例实施例，一种半导体封装包括：封装衬底；通过一个或多个第一凸块键合在封装衬底上的中间层，中间层包括：第一钝化层，第一钝化层包括第一下焊盘和第二下焊盘，第一下焊盘和第二下焊盘与一个或多个第一凸块形成电连接，第一钝化层包括第一背金属和第二背金属；后道工序(BEOL)层，包括多个金属层，BEOL层形成在衬底层上；衬底层包括：第二钝化层和硅层，衬底层形成在第一钝化层上；第一信号硅通孔(TSV)，被配置成通过第一背金属在BEOL层与第一下焊盘之间传输第一信号；第二信号TSV，被配置成通过第二背金属在BEOL层与第二下焊盘之间传输第二信号；以及接地TSV，设置在第一信号TSV与第二信号TSV之间，接地TSV包括第一端和第二端，第一端连接到BEOL层，第二端被配置成浮置；以及形成在BEOL层上的第三钝化层，第三钝化层包括第一上焊盘和第二上焊盘，第三钝化层与一个或多个第二凸块形成电连接；以及第一半导体芯片，通过一个或多个第二凸块键合在中间层上。
然而，本发明构思的示例实施例的各方面不限于本文所阐述的方面。通过参考下面给出的本发明构思的示例实施例的详细描述，示例实施例的以上和其他方面对于示例实施例所属领域的普通技术人员将变得更加清楚。
附图说明
通过参考附图详细描述其示例实施例，本发明构思的上述以及其他方面和特征将变得更加清楚，附图中：
图1是用于说明根据本发明构思的至少一个示例实施例的半导体封装的图；
图2是用于说明根据本发明构思的至少一个示例实施例的半导体封装的图；
图3是用于说明根据本发明构思的至少一个示例实施例的中间层(interposer)的图；
图4至图8是用于说明根据本发明构思的各种示例实施例的中间层的水平横截面的图；以及
图9至图12是用于说明根据本发明构思的一些示例实施例的中间层的图。
具体实施方式
在下文中，将参考附图描述本发明构思的各种示例实施例。
图1是用于说明根据本发明构思的至少一个示例实施例的半导体封装的图。
参照图1，根据本发明构思的至少一个示例实施例的半导体封装1可以包括第一半导体芯片5、中间层(interposer)10、第二半导体芯片12和、封装衬底20和/或印刷电路板30等，但是不限于此，并且可以包括更多或更少数量的组成元件。
中间层10可以通过一个或多个第一凸块C4 Bump(例如，第一C4凸块等)键合在封装衬底20上，但是示例实施例不限于此。
第一半导体芯片5可以通过一个或多个第二凸块uBump(例如，第二uBump凸块)键合在中间层10上，但是示例实施例不限于此。在本发明构思的一些示例实施例中，第一半导体芯片5可以包括专用集成电路(ASIC)，但是示例实施例不限于此。
如图1中所示，第一凸块C4 Bump的尺寸大于第二凸块uBump的尺寸，换言之，C4凸块大于uBump，但是示例实施例不限于此。
第二半导体芯片12可以与中间层10并行设置并且键合在封装衬底20上，但是示例实施例不限于此。第二半导体芯片12也可以使用一个或多个第一C4凸块键合到封装衬底20，但是示例实施例不限于此。封装衬底20可以通过球栅阵列(BGA)键合到印刷电路板30，但是不限于此。即，印刷电路板30可以通过BGA键合到封装衬底20的下部。
在所示的示例实施例中，中间层10可以在半导体芯片如第一半导体芯片5与第二半导体芯片12等之间传输信号。例如，中间层10可以将从第一半导体芯片5发送的信号传输到第二半导体芯片12，或可以将从第二半导体芯片12发送的信号传输到第一半导体芯片5等。
图2是用于说明根据本发明构思的至少一个示例实施例的半导体封装的图。
参照图2，根据本发明构思的至少一个示例实施例的半导体封装件2可以包括第一半导体芯片5、中间层10、封装衬底20、第三半导体芯片22和/或印刷电路板30等，但是示例实施例不限于此。
中间层10可以通过一个或多个第一C4凸块键合在封装衬底20上，但是示例实施例不限于此。
第一半导体芯片5可以通过一个或多个第二uBump凸块键合在中间层10上，但是示例实施例不限于此。在本发明构思的一些示例实施例中，第一半导体芯片5可以包括专用集成电路(ASIC)，但是示例实施例不限于此，第一半导体芯片可以是其他半导体器件。
如图2中所示，第一凸块C4 Bump的尺寸大于第二凸块uBump的尺寸，但是尺寸不限于此。
封装衬底20可以通过球栅阵列(BGA)键合在印刷电路板30上，但是不限于此。即，印刷电路板30可以通过BGA键合到封装衬底20的下部。
第三半导体芯片22可以与封装衬底20并行设置并且可以键合在印刷电路板30上，但是示例实施例不限于此。第三半导体芯片22也可以使用BGA键合到印刷电路板30，但是示例实施例不限于此。
根据至少一个示例实施例，中间层10可以在半导体器件如第一半导体芯片5与第三半导体芯片22等之间传输信号。即，中间层10可以将从第一半导体芯片5发送的信号传输到第三半导体芯片22和/或可以将从第三半导体芯片22发送的信号传输到第一半导体芯片5等。
图3是用于说明根据本发明构思的至少一个示例实施例的中间层的图。
参照图3，根据本发明构思的至少一个示例实施例的中间层10可以包括第一钝化层100、衬底层110、BEOL层120和/或第三钝化层130等，但是不限于此。
第一钝化层100可以包括至少一个下焊盘，例如第一下焊盘104a和/或第二下焊盘104b等，但是不限于此。第一下焊盘104a和第二下焊盘104b可以与一个或多个第一凸块C4Bump等形成电连接。因此，中间层10通过一个或多个第一凸块(例如，C4 Bump)键合到封装衬底20，该一个或多个第一凸块(例如，C4凸块)与第一下焊盘104a和第二下焊盘104b形成电连接，并且中间层10可以发送和/或接收信号，例如通过下焊盘、第一凸块和封装衬底20等向/从第二半导体芯片12同时发送和/或接收信号。
同时，第一钝化层100也可以包括连接到所述至少一个下焊盘的至少一个背金属层，例如第一背金属102a和/或第二背金属102b，但是不限于此。第一背金属102a和第二背金属102b可以分别与第一下焊盘104a和第二下焊盘104b形成电连接。
另外，第一钝化层100也可以包括其他元件，例如第一背金属102a与第二背金属102b之间的第三背金属102c等。不同于与第一凸块C4Bump形成电连接的第一背金属102a和第二背金属102b，第三背金属102c不与第一凸块C4 Bump形成电连接，而是可以“浮置”。
根据至少一个示例实施例，尽管第一钝化层100被示为包括两个下焊盘和三个背金属，但是本领域普通技术人员将理解，下焊盘和背金属的数量可以变化。
衬底层110形成在第一钝化层100上。衬底层110可以包括第二钝化层112和/或硅层114等，但是示例实施例不限于此，衬底层110中可以包括其他组成元件。另外，衬底层110可以形成在第一钝化层100上。硅层114可以包括Si。
BEOL层120形成在衬底层110上。BEOL层120可以包括多个金属层121至129，但是不限于此。例如，多个金属层(例如，金属层121至129)可以包括第一金属层121、形成在第一金属层121上的第一通孔层122、形成在第一通孔层122上的第二金属层123、形成在第二金属层123上的第二通孔层124、形成在第二通孔层124上的第三金属层125、形成在第三金属层125上的第三通孔层126、形成在第三通孔层126上的第四金属层127、形成在第四金属层127上的第四通孔层128以及形成在第四通孔层128上的LR层129等。
根据至少一个示例实施例，所述一个或多个金属层可以包括一个或多个相应的金属和/或一个或多个通孔，例如，第一金属层121、第二金属层123、第三金属层125和第四金属层127可以分别包括第一金属Mi1、第二金属Mil2、第三金属Mil3和第四金属Mi4，并且第一通孔层122、第二通孔层124和第三通孔层126可以分别包括第一通孔Via1、第二通孔Via2和第三通孔Via3。根据其他示例实施例，例如，如果需要，第四通孔层128也可以包括第四通孔(未示出)等。此外，LR层129可以包括第一LR和第二LR，但是不限于此。
在本发明构思的一些示例实施例中，第一至第四金属Mil至Mi4可以包括例如Cu等，但是示例实施例的范围不限于此。同时，在本发明构思的一些示例实施例中，第一LR和第二LR可以包括Al等，但是示例实施例不限于此。
第三钝化层130形成在BEOL层120上。第三钝化层130可以包括至少一个上焊盘，例如第一上焊盘132a和第二上焊盘132b等。第一上焊盘132a和第二上焊盘132b可以与一个或多个第二凸块uBump等形成电连接。因此，中间层10通过与第一上焊盘132a和第二上焊盘132b形成电连接的一个或多个第二凸块uBump键合到第一半导体芯片5，并且可以在半导体芯片之间同时发送或接收信号。
在至少一个示例实施例中，衬底层110可以包括至少一个信号TSV，用于在BEOL层与一个或多个第一凸块之间传输信号，例如第一信号TSV 116a和/或第二信号TSV 116b等，但是示例实施例不限于此。
例如，第一信号TSV 116a可以通过第一背金属102a在BEOL层120与第一下焊盘104a之间传输第一信号。即，第一信号TSV 116a可以将第一信号从BEOL层120传输到第一下焊盘104a和/或可以将通过第一下焊盘104接收的第一信号传输到BEOL层120等。
第二信号TSV 116b可以通过第二背金属102b在BEOL层120与第二下焊盘104b之间传输第二信号。即，第二信号TSV 116b可以将第二信号从BEOL层120传输到第二下焊盘104b和/或可以将通过第二下焊盘104b接收的第二信号传输到BEOL层120等。然而，示例实施例不限于此，例如，可以存在少于或多于两个的信号TSV/下焊盘/背金属等。
这里，第一信号TSV 116a可以对应于引起串扰噪声的侵扰信号TSV，第二信号TSV116b可以对应于受由第一信号TSV 116a引起的串扰噪声影响的受扰信号TSV。即，串扰噪声是由于衬底层110中形成的TSV之间不期望的相互作用而发生的，这可能会降低信号可靠性，增加误码率和/或引起中间层和所连接的半导体器件的其他不期望的性能问题等。
为了减少这种串扰噪声，衬底层110还可以包括至少一个接地TSV，例如接地TSV118a。接地TSV 118a不起到携带信号的作用(例如，接地TSV未被配置成发送/接收信号)，而是起到减少第一信号TSV 116a与第二信号TSV 116b之间的串扰噪声的作用。
根据至少一个示例实施例，接地TSV 118a设置在第一信号TSV 116a与第二信号TSV 116b之间，并且被形成为使得其一端连接到BEOL层120，而另一端浮置(例如，接地TSV是电断开的等)。
由于接地TSV 118a不携带信号，因此在其下部处不形成第一凸块C4 Bump。换言之，因为接地TSV 118a不需要具有携带信号的功能，所以不需要和/或必需将第一凸块C4Bump分配给接地TSV 118a。通过在衬底层110上形成接地TSV 118a而不分配和/或连接到第一凸块C4 Bump，接地TSV 118a可以具有在第一信号TSV116a与第二信号TSV 116b之间的数量相对不同的各种布置，如下面参考图4至8所述。
在至少一个示例实施例中，接地TSV 118a的一端与BEOL层120的多个金属层121至129中包括的第一金属Mi1形成电连接。同时，第一钝化层110还可以包括接地TSV 118a下方的第三背金属102c(例如，第三背金属102c被形成为使得其物理地连接到接地TSV 118a的一端)。接地TSV 118a的另一端可以与第三背金属102c形成电连接。
在至少一个示例实施例中，由图3中的虚线指示的浮置区F1包括接地TSV 118a的另一端。即，浮置区F1指示接地TSV 118a浮置。换言之，接地TSV 118a可以是电断开的(例如，开路)。此外，换言之，接地TSV 118a不连接到第一凸块C4 Bump和/或封装衬底(例如，封装衬底20)。
换言之，接地TSV 118a可以被形成为从BEOL层120延伸到第三背金属102c的上表面，但是不限于此。
这样形成的接地TSV 118a可以减轻和/或减小第一信号TSV 116a与第二信号TSV116b之间的串扰噪声。
随后，将描述衬底层110沿A-A’线的水平横截面。
图4至图8是用于说明根据本发明构思的一些示例实施例的中间层的水平横截面的图。
参照图4，在至少一个示例实施例中，示出了总共十六个TSV以及区域R1中形成的单个接地TSV 118a，但是示例实施例不限于十六个TSV和一个接地TSV，而可以包括更多或更少数量的TSV和/或接地TSV。从左上方开始顺序地，在一个第一凸块C4 Bump(例如，第一C4凸块)上形成两个TSV，这两个TSV形成一个接地信号，然后在另一个第一凸块C4 Bump(例如，第二C4凸块)上形成两个TSV，这两个TSV形成另一个接地信号。这四个TSV形成接地对。
接下来，在右上方，在一个第一凸块C4 Bump上形成两个TSV，这两个TSV形成第一信号(例如，形成第一信号的两个TSV连接到第一C4凸块)，然后在另一个第一凸块C4 Bump上形成两个TSV，这两个TSV形成第二信号(例如，形成第二信号的两个TSV连接到第二C4凸块)。这四个TSV形成第一信号对。根据至少一个示例实施例，形成第一信号的两个TSV之一可以对应于图3的第二信号TSV 116b。
接下来，在左下方，在一个第一凸块C4 Bump上形成两个TSV，这两个TSV形成第三信号(例如，形成第三信号的两个TSV连接到第三C4凸块)，然后在另一个第一凸块C4 Bump上形成两个TSV，这两个TSV形成第四信号(例如，形成第四信号的两个TSV连接到第四C4凸块)。这四个TSV形成第二信号对。根据至少一个示例实施例，形成第四信号的两个TSV之一可以对应于图3的第一信号TSV 116a。
接下来，在右下方的情况下，由于说明内容与左上方的情况相同，因此将不再赘述。
根据至少一个示例实施例，在衬底层110的水平横截面中，一个接地TSV 118a可以设置在第一信号TSV 116a与第二信号TSV 116b之间的区域R1中，但是不限于此。这使得可以减轻第一信号TSV 116a与第二信号TSV 116b之间可能发生的串扰噪声。
随后，参照图5，在至少一个示例实施例中，示出了总共十六个TSV以及区域R2中形成的两个接地TSV 11 8a，由于其说明与关于图4的说明相同，因此这里将不再赘述。
根据至少一个示例实施例，在衬底层110的水平横截面中，两个接地TSV 118a可以设置在第一信号TSV 116a与第二信号TSV 116b之间的区域R2中。具体地，两个接地TSV118a可以被设置成沿水平方向布置。这使得可以更有效地减轻第一信号TSV 116a与第二信号TSV 116b之间可能发生的串扰噪声。
随后，参照图6，在至少一个示例实施例中，示出了总共十六个TSV以及区域R3中形成的四个接地TSV 118a，由于其说明与关于图4的说明相同，因此这里将不再赘述。
根据至少一个示例实施例，在衬底层110的水平横截面中，四个接地TSV 118a可以设置在第一信号TSV 116a与第二信号TSV 116b之间的区域R3中。具体地，四个接地TSV118a可以被设置成沿水平方向布置。当然，本发明构思的示例实施例的范围不限于此，例如，区域R3可以包括四个或更多个接地TSV 118a。这使得可以更有效地减轻第一信号TSV116a与第二信号TSV 116b之间可能发生的串扰噪声。
随后，参照图7，在至少一个示例实施例中，示出了总共十六个TSV以及区域R4中形成的两个接地TSV 118a，由于其说明与关于图4的说明相同，因此这里将不再赘述。
根据至少一个示例实施例，在衬底层110的水平横截面中，两个接地TSV 118a可以设置在第一信号TSV 116a与第二信号TSV 116b之间的区域R4中，但是不限于此。具体地，两个接地TSV 118a可以被设置成沿竖直方向布置。这使得可以更有效地减轻第一信号TSV 116a与第二信号TSV 1 16b之间可能发生的串扰噪声。
随后，参照图8，在至少一个示例实施例中，示出了总共十六个TSV以及区域R5中形成的两个接地TSV 1 1 8a，由于其说明与关于图4的说明相同，因此这里将不再赘述。
根据至少一个示例实施例，在衬底层110的水平横截面中，两个接地TSV 118a可以设置在第一信号TSV 116a与第二信号TSV 116b之间的区域R5中。具体地，两个接地TSV118a可以被设置成沿倾斜方向布置。这使得可以更有效地减轻第一信号TSV 1 16a与第二信号TSV 1 16b之间可能发生的串扰噪声。
在下文中，将描述图3中所描绘的接地TSV的各种修改示例。
图9至图12是用于描述根据本发明构思的各种示例实施例的中间层的图。
参照图9，根据本发明构思的另一示例实施例的中间层10可以包括第一钝化层100、衬底层110、BEOL层120和第三钝化层130等，但是不限于此。由于其大部分说明与关于图3的说明相同，因此将不再赘述，而将说明接地TSV。
在至少一个示例实施例中，尽管将接地TSV 118b设置在第一信号TSV 116a与第二信号TSV 116b之间并且将接地TSV 118b形成为使得其一端连接到BEOL层120且接地TSV118b的另一端浮置的配置与根据图3的至少一个示例实施例的接地TSV 1 18a相同，但是本示例实施例的不同之处在于，接地TSV 1 18b的另一端(例如，第二端)不与第三背金属102c形成电连接。
即，接地TSV 1 18b的第一端与BEOL层120的多个金属层121至129中包括的第一金属Mi1形成电连接，但是TSV 118b的第二端不与第三背金属102c形成电连接。
在本示例实施例中，由图9中的虚线指示的浮置区F2包括接地TSV 1 18b的另一端(例如，第二端)。即，浮置区F2指示接地TSV 1 18b浮置，换言之，接地TSV 1 18b可以是电断开的。此外，换言之，接地TSV 1 18b不连接到C4 Bump，例如第一凸块C4 Bump等。
换言之，可以将接地TSV 118b形成为从BEOL层120延伸到第二钝化层112。此外，接地TSV 118b可以具有图4至图8的水平横截面中的布置，但是不限于此。
这样形成的接地TSV 118b可以减轻第一信号TSV 116a与第二信号TSV 116b之间的串扰噪声。
参照图10，根据本发明构思的又一示例实施例的中间层10可以包括第一钝化层100、衬底层110、BEOL层120和第三钝化层130等，但是不限于此。由于其大部分说明与关于图3的说明相同，因此将不再赘述，而将说明接地TSV。
在至少一个示例实施例中，将接地TSV 118c设置在第一信号TSV 116a与第二信号TSV 116b之间并且将接地TSV 118c形成为使得接地TSV 118c的一端(例如，第一端)连接到BEOL层120且接地TSV 118c的另一端(例如，第二端)浮置的配置与根据图3的至少一个示例实施例的接地TSV 118a相同，并且接地TSV 118c的另一端(例如，第二端)不与第三背金属102c形成电连接的配置与根据图9的至少一个示例实施例的接地TSV 118b相同。
即，接地TSV 118c的一端与BEOL层120的多个金属层121至129中包括的第一金属Mi1形成电连接，但是TSV 118c的另一端不与第三背金属102c形成电连接。
在本示例实施例中，由图10中的虚线指示的浮置区F3包括接地TSV 118c的另一端。即，浮置区F3指示接地TSV 118c浮置，换言之，接地TSV 118c可以是电断开的。此外，换言之，接地TSV 118c不连接到C4凸块，例如第一凸块C4 Bump等。
然而，在本示例实施例中，可以将接地TSV 118c形成为不从BEOL层120延伸到第二钝化层112，而仅延伸到硅层114。此外，接地TSV 118c可以具有图4至图8的水平横截面中的布置，但是不限于此。
即使接地TSV 118c仅延伸到硅层114，而不是第二钝化层112，由于中间层10的竖直长度远大于中间层10的下表面与封装衬底20之间的间隔(例如，距离)，因此这样形成的接地TSV 118c也可以减轻第一信号TSV 116a与第二信号TSV 116b之间的串扰噪声等。
参照图11，根据本发明构思的又一示例实施例的中间层10与图9的至少一个示例实施例基本相同，除了在与接地TSV 118d的下部重叠的第一钝化层110中未形成背金属之外，或换言之，第一钝化层110不包括物理地连接到接地TSV 118d的下部的背金属。
在至少一个示例实施例中，由图11中的虚线指示的浮置区F4包括接地TSV 118d的另一端(例如，第二端)。即，浮置区F4指示接地TSV 118d浮置，换言之，接地TSV 118d可以是电断开的。此外，换言之，接地TSV 118d不连接到C4凸块，例如第一凸块C4 Bump等。
参照图12，根据本发明构思的又一示例实施例的中间层10与图10的至少一个示例实施例基本相同，并且不同于图1的至少一个示例实施例，除了在与接地TSV 1 18e的下部重叠的第一钝化层110上未形成背金属之外。
在至少一个示例实施例中，由图12中的虚线指示的浮置区F5包括接地TSV 118e的另一端(例如，第二端)。即，浮置区F5指示接地TSV 118e浮置，换言之，接地TSV 118e可以是电断开的。此外，换言之，接地TSV 118e不连接到C4凸块，例如第一凸块C4 Bump。
通过在引起串扰噪声的侵扰信号TSV(例如，第一信号TSV)与受串扰噪声影响的受扰信号TSV(例如，第二信号TSV)之间形成根据本发明构思的各种示例实施例的接地TSV，与其他传统的减小串扰噪声的尝试相比，可以仅用较少的成本和更简单的制造工艺来有效地减轻和/或减小串扰噪声。
本领域技术人员将理解，可以在不实质上脱离本发明构思的原理的情况下对示例实施例进行许多变化和修改。因此，所公开的本发明构思的示例实施例仅在一般性和描述性意义上使用，而不是出于限制的目的。
已经参考附图描述了本发明构思的示例实施例，但是本领域普通技术人员可以理解，本发明构思可以由本领域普通技术人员在不改变本发明构思的技术构思或基本特征的情况下以其他具体形式实现。此外，上述示例实施例仅是示例，而并不限制本发明构思的权利范围。

Claims (20)

1.一种半导体封装，包括：
第一钝化层，包括第一下焊盘和第二下焊盘，所述第一下焊盘和所述第二下焊盘与一个或多个第一凸块形成电连接，所述第一钝化层包括第一背金属和第二背金属；
衬底层，包括第二钝化层和硅层，所述衬底层形成在所述第一钝化层上；
后道工序BEOL层，包括多个金属层，所述BEOL层形成在所述衬底层上；以及
形成在所述BEOL层上的第三钝化层，所述第三钝化层包括第一上焊盘和第二上焊盘，所述第一上焊盘和所述第二上焊盘与一个或多个第二凸块形成电连接，以及
所述衬底层还包括：
第一信号硅通孔TSV，被配置成通过所述第一背金属在所述BEOL层与所述第一下焊盘之间传输第一信号；
第二信号TSV，被配置成通过所述第二背金属在所述BEOL层与所述第二下焊盘之间传输第二信号；以及
接地TSV，设置在所述第一信号TSV与所述第二信号TSV之间，所述接地TSV包括连接到所述BEOL层的所述接地TSV的第一端和被配置成浮置的所述接地TSV的第二端。
2.根据权利要求1所述的半导体封装，其中，所述一个或多个第一凸块未物理地连接到所述接地TSV。
3.根据权利要求1所述的半导体封装，其中，
所述第一钝化层还包括与所述接地TSV的下部重叠的第三背金属；以及
所述第三背金属不与所述一个或多个第一凸块形成电连接。
4.根据权利要求3所述的半导体封装，其中，所述接地TSV的所述第二端与所述第三背金属形成电连接。
5.根据权利要求3所述的半导体封装，其中，所述接地TSV被形成为从所述BEOL层延伸到所述第三背金属的上表面。
6.根据权利要求3所述的半导体封装，其中，所述接地TSV的所述第二端不与所述第三背金属形成电连接。
7.根据权利要求3所述的半导体封装，其中，所述接地TSV被形成为从所述BEOL层延伸到所述第二钝化层。
8.根据权利要求3所述的半导体封装，其中，所述接地TSV被形成为从所述BEOL层延伸到所述硅层。
9.根据权利要求1所述的半导体封装，其中，所述第一钝化层不包括与所述接地TSV的下部重叠的背金属。
10.根据权利要求1所述的半导体封装，其中，
所述多个金属层包括第一金属；以及
所述接地TSV的所述第一端与所述第一金属形成电连接。
11.一种半导体封装，包括：
第一钝化层，包括第一下焊盘和第二下焊盘，所述第一钝化层与一个或多个第一凸块形成电连接；
形成在所述第一钝化层上的衬底层；以及
形成在所述衬底层上的后道工序BEOL层，
所述衬底层包括：
第一信号硅通孔TSV，被配置成在所述第一下焊盘与所述BEOL层之间传输第一信号；
第二信号TSV，被配置成在所述第二下焊盘与所述BEOL层之间传输第二信号；以及
至少一个接地TSV，所述至少一个接地TSV未物理地连接到所述第一凸块。
12.根据权利要求11所述的半导体封装，其中，所述至少一个接地TSV包括连接到所述BEOL层的第一端和被配置成浮置的第二端。
13.根据权利要求11所述的半导体封装，其中，在所述衬底层的水平横截面中，所述至少一个接地TSV设置在所述第一信号TSV与所述第二信号TSV之间。
14.根据权利要求11所述的半导体封装，其中，
所述至少一个接地TSV包括两个接地TSV；以及
在所述衬底层的水平横截面中，
所述两个接地TSV设置在所述第一信号TSV与所述第二信号TSV之间；以及
所述两个接地TSV沿水平方向布置。
15.根据权利要求11所述的半导体封装，其中，
所述至少一个接地TSV包括四个或更多个接地TSV；以及
在所述衬底层的水平横截面中，
所述四个或更多个接地TSV设置在所述第一信号TSV与所述第二信号TSV之间；以及
所述四个或更多个接地TSV沿水平方向布置。
16.根据权利要求11所述的半导体封装，其中，
所述至少一个接地TSV包括两个接地TSV；以及
在所述衬底层的所述水平横截面中，
所述两个接地TSV设置在所述第一信号TSV与所述第二信号TSV之间；以及
所述两个接地TSV沿竖直方向布置。
17.根据权利要求11所述的半导体封装，其中，
所述至少一个接地TSV包括两个接地TSV；以及
在所述衬底层的所述水平横截面中，
所述两个接地TSV设置在所述第一信号TSV与所述第二信号TSV之间；以及
所述两个接地TSV沿倾斜方向布置。
18.一种半导体封装，包括：
封装衬底；
通过一个或多个第一凸块键合在所述封装衬底上的中间层，所述中间层包括：
第一钝化层，所述第一钝化层包括第一下焊盘和第二下焊盘，所述第一下焊盘和所述第二下焊盘与所述一个或多个第一凸块形成电连接，所述第一钝化层包括第一背金属和第二背金属；
后道工序BEOL层，包括多个金属层，所述BEOL层形成在衬底层上；
所述衬底层包括：
第二钝化层和硅层，所述衬底层形成在所述第一钝化层上；
第一信号硅通孔TSV，被配置成通过所述第一背金属在所述BEOL层与所述第一下焊盘之间传输第一信号；
第二信号TSV，被配置成通过所述第二背金属在所述BEOL层与所述第二下焊盘之间传输第二信号；以及
接地TSV，设置在所述第一信号TSV与所述第二信号TSV之间，所述接地TSV包括第一端和第二端，所述第一端连接到所述BEOL层，所述第二端被配置成浮置；以及
形成在所述BEOL层上的第三钝化层，所述第三钝化层包括第一上焊盘和第二上焊盘，所述第三钝化层与一个或多个第二凸块形成电连接；以及
第一半导体芯片，通过所述一个或多个第二凸块键合在所述中间层上。
19.根据权利要求18所述的半导体封装，还包括：
第二半导体芯片，与所述中间层并行设置，所述第二半导体芯片键合在所述封装衬底上，
其中，所述中间层被配置成从所述第一半导体芯片向所述第二半导体芯片传输信号，或从所述第二半导体芯片向所述第一半导体芯片传输信号。
20.根据权利要求18所述的半导体封装，还包括：
印刷电路板，通过球栅阵列BGA键合到所述封装衬底的下部；以及
第三半导体芯片，与所述封装衬底并行设置并且键合在所述印刷电路板上，
其中，所述中间层被配置成从所述第一半导体芯片向所述第三半导体芯片传输信号，或从所述第三半导体芯片向所述第一半导体芯片传输信号。
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