CN117878080A - 包括管芯间接口的三维半导体集成电路装置 - Google Patents

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integrated circuit
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semiconductor integrated
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崔在承
金炳洙
朴琫一
郭昶硕
朴仙熙
千尙埈
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种包括管芯间接口的三维半导体集成电路装置。所述三维半导体集成电路装置包括顶部管芯和底部管芯，顶部管芯包括设置在顶部管芯的顶表面上的多个微单元、设置在顶部管芯的底表面上的多个微凸块以及将多个微单元连接到多个微凸块的布线图案，底部管芯包括设置在其顶表面上的多个宏单元，其中，多个宏单元分别电连接到多个微凸块，其中，设置多个微单元的区域的尺寸小于设置多个微凸块的区域的尺寸。

Description

包括管芯间接口的三维半导体集成电路装置
技术领域
示例实施例涉及一种半导体装置，更具体地，涉及一种包括管芯间接口的三维半导体集成电路装置。
背景技术
系统级封装件(SIP)可以包括安装到单个封装件中的多个半导体装置。为了减小封装件中由半导体装置占据的区域，并且为了实现半导体装置之间的高速通信，需要开发一种利用硅通孔(TSV)来竖直堆叠多个半导体装置的三维半导体集成电路装置。
竖直堆叠多个半导体装置的三维半导体集成电路装置可以占据较小的区域。然而，从设计的角度来看，难以布置这些装置和用于将这些装置集成到多层堆叠件中的布线。
发明内容
一个或更多个示例实施例可以提供一种三维半导体集成电路装置，在该三维半导体集成电路装置中利用简化的层间互连件提供被实施为模板图案的管芯间接口，同时降低了每个层的设计复杂度。
一个或更多个示例实施例可以提供一种降低了设计复杂度且不浪费顶部管芯区域的具有管芯间接口的三维半导体集成电路装置。
本公开的实施例不限于下述一个或更多个示例实施例。可以基于以下描述来理解根据未提及的一个或更多个示例实施例的其他目的和优点，而是可以通过以下对一个或更多个示例实施例的描述来更清楚地理解。此外，将容易理解的是，可以实现根据一个或更多个示例实施例的目的和优点。
根据一个或更多个示例实施例的一方面，一种三维半导体集成电路装置包括：顶部管芯，包括设置在顶部管芯的第一侧上的多个微单元、设置在顶部管芯的第二侧上的多个微凸块以及将多个微单元连接到多个微凸块的布线图案；以及底部管芯，包括设置在底部管芯的第一侧上的多个宏单元，其中，多个宏单元电连接到多个微凸块，其中，包括多个微单元的区域的尺寸小于包括多个微凸块的区域的尺寸。
根据一个或更多个示例实施例的一方面，一种三维半导体集成电路装置包括：底部管芯；顶部管芯，竖直地堆叠在底部管芯上；以及模板图案，被构造为用于在顶部管芯与底部管芯之间传输和接收信号的接口，其中，顶部管芯包括设置在顶部管芯的底表面上的微凸块和设置在顶部管芯的顶表面上的微单元，并且微凸块和微单元经由模板图案以树状结构的方式分别彼此连接。
根据一个或更多个示例实施例的一方面，一种三维半导体集成电路装置包括：顶部管芯，包括包含顶部管芯的顶表面上的多个微单元的顶部连接区域、包括顶部管芯的底表面上的多个微凸块的下部连接区域以及将多个微单元连接到多个微凸块的布线图案；以及底部管芯，堆叠在顶部管芯下面，其中，底部管芯包括包含底部管芯的顶表面上的多个宏单元的底部连接区域，其中，顶部连接区域的尺寸小于下部连接区域的尺寸。
附图说明
通过参照附图详细描述本公开的示例实施例，本公开的上述和其他方面和特征将变得更加明显，在附图中：
图1示出了根据一个或更多个示例实施例的三维半导体集成电路装置的透视图；
图2示出了根据一个或更多个示例实施例的三维半导体集成电路装置的剖视图；
图3是示出图2的顶部管芯的一个或更多个示例实施例的剖视图；
图4A是根据一个或更多个示例实施例的三维半导体集成电路装置的顶部管芯的顶表面的平面图；
图4B是根据一个或更多个示例实施例的三维半导体集成电路装置的底部管芯的顶表面的平面图；
图4C是根据一个或更多个示例实施例的三维半导体集成电路装置的底部管芯的顶表面的平面图；
图5A是根据一个或更多个示例实施例的三维半导体集成电路装置的顶部管芯的平面图；以及
图5B是根据一个或更多个示例实施例的三维半导体集成电路装置的底部管芯的平面图。
具体实施方式
为了便于描述一个或更多个示例实施例，使用X轴、Y轴和Z轴来表示三维方向。然而，示出的方向是相对的，并且一个或更多个示例实施例不限于此。可以使用Z轴、Y轴和X轴或者使用X轴、Z轴和Y轴来表示三维方向。然而，在下文中，将描述使用X轴、Y轴和Z轴来表示三维方向的示例。
诸如“第一”和“第二”的术语可以用于描述一个或更多个示例实施例的各种组件，但是这些组件不受这些术语的限制。可以出于将一个组件与另一组件区分开的目的来使用这些术语。
图1示出了根据一个或更多个示例实施例的三维半导体集成电路装置的透视图，图2示出了根据一个或更多个示例实施例的三维半导体集成电路装置的剖视图。
参照图1和图2中示出的一个或更多个示例实施例，三维半导体集成电路装置1包括竖直堆叠的顶部管芯100和底部管芯200。
根据一个或更多个示例实施例的顶部管芯100包括构成用作管芯至管芯总线接口的模板图案的顶部连接区域R1和下部连接区域R2。顶部管芯100包括分别在其顶表面和底表面处的连接区域R1和R2。顶部管芯100的顶表面包括逻辑单元区域300和顶部连接区域R1。顶部连接区域R1可以包括多个微单元(micro cell，图2中的115)。根据一个或更多个示例实施例，多个微单元115可以以片(tile)形式设置，并且可以设置在逻辑结构层110的底表面(即，下部结构层120的顶表面)上。微单元115中的每个可以相应地连接到底部管芯200的每个宏单元(macro cell)210。逻辑单元区域300可以是顶部管芯100的顶表面的除了顶部连接区域R1之外的剩余区域。
其中设置有逻辑单元的逻辑结构层110设置在顶部管芯100的顶表面上。至少一个逻辑单元可以形成在逻辑结构层110中并且在逻辑单元区域300中。逻辑单元可以是实现逻辑电路的标准单元。逻辑单元可以电连接到顶部连接区域R1的微单元115中的每个，并且可以将信号传输到微单元115中的每个/从微单元115中的每个接收信号。
下部结构层120设置在逻辑结构层110下方。下部结构层120可以包括形成在基底上的多个布线图案125和绝缘层。布线图案125可以由导电材料制成，导电材料的示例可以包括(但不限于)镍、铜、金、焊料等。绝缘层可以包括(但不限于)例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅的介电常数低的介电常数的低k材料中的至少一种。然而，一个或更多个示例实施例不限于此。
根据一个或更多个示例实施例，顶部管芯100可以包括在其底表面处的下部连接区域R2，并且下部连接区域R2可以包括多个微凸块130。微凸块130可以附着到下部结构层120的底表面(即，顶部管芯100的底表面)，并且可以分别电连接到形成在下部结构层120中的布线图案125。微凸块130可以连接到底部管芯200的宏单元。微凸块130可以由铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)或焊料或者类似材料制成。
根据一个或更多个示例实施例，微单元115和微凸块130可以彼此映射和连接，并且在顶部连接区域R1中的微单元115的数量可以与在下部连接区域R2中的微凸块130的数量相同。例如，微凸块130中的一个可以接收从底部管芯200输出的信号，并且微凸块130中的所述一个可以将接收的信号传输到微单元115中的一个。可选地，逻辑单元区域300的逻辑单元可以将传输信号输出到微单元115中的一个，并且微单元115中的所述一个可以经由微凸块130中的一个将传输信号传输到底部管芯200。
根据一个或更多个示例实施例，微单元115可以包括至少一个重新计时器。因为布线图案125根据微单元115与微凸块130之间的位置关系而具有各种路径，所以根据各种路径长度可能发生延迟。顶部管芯100的逻辑单元可以接收信号，使用重新计时器将该信号的延迟调整到预设时间(或统一值)。重新计时器可以被实现为例如存储元件(诸如寄存器)。数量与信号布线路径的长度对应的重新计时器可以被包括在微单元115中的每个中。
也就是说，微单元115、布线图案125和微凸块130的连接结构可以构成猴面包树状结构的模板图案。如在此使用的，模板图案的结构被称为猴面包树状结构。然而，一个或更多个示例实施例的范围不限于此。模板图案的结构可以具有树状结构或球囊结构或者等效的成形结构。
根据一个或更多个示例实施例，模板图案可以包括屏蔽结构。也就是说，屏蔽结构可以单独地屏蔽微单元115、布线图案125和微凸块130，以防止与用于逻辑结构层110中的逻辑单元的另一布线或同其相邻的另一金属的串扰。
根据一个或更多个示例实施例，在顶部管芯100中，顶部连接区域R1的尺寸可以小于下部连接区域R2的尺寸。此外，根据一个或更多个示例实施例，相邻微单元115之间的间隔(或距离)可以比相邻微凸块130之间的间隔短。
根据一个或更多个示例实施例，底部管芯200包括在其顶表面242处的底部连接区域R3。底部管芯200的顶表面242包括逻辑单元区域400和底部连接区域R3。逻辑单元区域400可以是底部管芯200的顶表面的除了底部连接区域R3之外的剩余区域。
在图1和图2中，上部结构层240设置在顶部管芯100下方。至少一个逻辑单元可以形成在上部结构层240中并且在逻辑单元区域300中。逻辑单元可以是实现逻辑电路的标准单元。例如，底部管芯200的上部结构层240还可以包括用于向三维半导体集成电路装置1供应电力的逻辑单元。逻辑单元可以电连接到底部连接区域R3的每个宏单元210，并且可以经由每个宏单元将信号传输到顶部管芯100/从顶部管芯100接收信号。
上部结构层240可以包括形成在基底上的多个布线图案230、硅通孔(TSV)220和绝缘层。布线图案可以由导电材料制成，导电材料的示例包括(但不限于)镍、铜、金或焊料等。绝缘层可以包括(但不限于)例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅的介电常数低的介电常数的低k材料中的至少一种。然而，一个或更多个示例实施例不限于此。
根据一个或更多个示例实施例，底部管芯200的底部连接区域R3可以具有与顶部管芯100的下部连接区域R2的面积相同的面积。底部连接区域R3可以包括多个宏单元210。多个宏单元210可以以各种方式设置。例如，宏单元可以以与设置多个微凸块130的方式对应的方式来设置。根据另一示例，根据装置的类型，宏单元可以分别与微凸块130对应，而其位置可以不与微凸块130的位置对应。宏单元210中的每个可以连接到顶部管芯100的微凸块130中的每个。
根据一个或更多个示例实施例，顶部连接区域R1可以具有与下部连接区域R2相同或不同的面积大小。可选地，根据一个或更多个示例实施例，顶部连接区域R1可以具有与下部连接区域R2不同的布置。
例如，在顶部连接区域R1中的微单元115可以具有比下部连接区域R2小的尺寸。另外，根据一个或更多个示例实施例，下部连接区域R2可以具有与在底部连接区域R3中设置宏单元210的区域的尺寸相同的区域尺寸。可选地，根据一个或更多个示例实施例，下部连接区域R2可以具有比在底部连接区域R3中设置宏单元210的区域的大小小的面积大小。
根据一个或更多个示例实施例，在顶部管芯100中的顶部连接区域R1可以是与下部连接区域R2不同的面积大小，而下部连接区域R2的微凸块130可以具有与底部连接区域R3的宏单元210相同的布置方式。因此，逻辑单元区域300可以具有比逻辑单元区域400大的面积大小。
根据一个或更多个示例实施例，包括微单元115、微凸块130和宏单元210的模板图案可以作为用于在顶部管芯100与底部管芯200之间传输和接收通用信号的通用总线接口。例如，通用信号可以是电力电压信号、公共控制信号等。可选地，根据一个或更多个示例实施例，包括微单元115、微凸块130和宏单元210的模板图案可以是用于仅在三维半导体集成电路装置中的两个相邻管芯之间使用的局部信号的接口。例如，经由模板图案，局部信号可以仅在第一管芯与第二管芯之间进行交换。可选地，根据一个或更多个示例实施例，模板图案可以被构造为一些微凸块130传输/接收通用信号而其他微凸块130传输/接收局部信号的接口。
在根据一个或更多个示例实施例的三维半导体集成电路装置中，可以首先将用于接口的模板图案放置在顶部管芯100和底部管芯200上，然后可以将逻辑单元放置在顶部管芯100和底部管芯200上。当顶部管芯结合到底部管芯时，每个逻辑单元和顶部管芯的微单元115中的每个经由模板图案彼此连接。因为用于管芯至管芯连接的接口是模板化的，所以不需要担心从另一管芯至逻辑单元的布线连接，而是仅考虑从微单元115至逻辑单元的连接或与该另一管芯的宏单元210的连接。因此，就设计而言，布局布线(Place and Routing，PnR)更容易。
根据一个或更多个示例实施例的三维半导体集成电路装置包括构成作为顶部管芯中的总线接口的模板图案的顶部连接区域R1和下部连接区域R2。根据一个或更多个示例实施例，用作总线接口的模板图案可以使顶部管芯100与底部管芯200之间的信号连接简化，并且可以减少用于总线接口的顶部连接区域R1的区域开销，使得对顶部管芯的设计自由度得到改善。
图3是示出图2的顶部管芯100的一个或更多个示例实施例的剖视图。
参照图3，顶部连接区域R1设置在顶部管芯100的下部结构层120的顶表面处，并且下部连接区域R2设置在顶部管芯100的下部结构层120的底表面处。多个微单元115设置在顶部连接区域R1中，并且微单元115中的每个经由布线图案125连接到下部连接区域R2的微凸块130中的每个。
布线图案125中的每个包括在Z方向上延伸的多个通孔和在X或Y方向上延伸的多条金属布线M。不同层的不同金属布线“M k”(k为正整数)经由过孔“Via k”彼此连接。
顶部管芯100的微单元115、布线图案125和微凸块130可以构成用于向底部管芯200传输信号和从底部管芯200接收信号的模板图案。也就是说，模板图案可以包括顶部管芯100的堆叠布置的下部连接区域R2、微凸块130、布线图案125、顶部连接区域R1和微单元115。
图4A是根据一个或更多个示例实施例的三维半导体集成电路装置的顶部管芯的顶表面的平面图。
根据一个或更多个示例实施例，顶部连接区域R1可以设置在顶部管芯100的顶表面的任何位置处。根据一个或更多个示例实施例，图4A示出了顶部连接区域R1位于顶部管芯100的顶表面的中心处的示例。在下文中，将描述图4A的一个或更多个示例实施例。
顶部连接区域R1可以包括以行和列设置的多个微单元115。微单元115中的每个可以独立地接收不同的信号。微单元115可以设置在沿X方向和Y方向设置的多个行和多个列中。根据一个或更多个示例实施例，微单元115可以在行方向上彼此间隔开第一间隔，并且可以在列方向上彼此间隔开第二间隔。根据一个或更多个示例实施例，第一间隔和第二间隔可以彼此相等。
可选地，在一个或更多个示例实施例中，微单元115可以被分组为使得第一组包括微单元115中的以第一间隔分开的相邻微单元115，并且第二组包括微单元115中的以第二间隔分开的相邻微单元115。在这种情况下，模板图案可以被构造为使得第一组可以是用于通用信号的接口并且第二组可以是用于局部信号的接口。
在图4A中所示的一个或更多个示例实施例中，描述了以3×3阵列设置微单元115的情况。然而，根据一个或更多个示例实施例，微单元115可以设置在一行或一列中。此外，在又一个或更多个示例实施例中，微单元115可以以与如上所述的形式不同的形式设置。另外，尽管已经基于具有9个微单元115的情况描述了一个或更多个示例实施例，但是微单元115的数量可以根据一个或更多个示例实施例而变化。
逻辑单元区域300可以是顶部管芯100的顶表面的除了顶部连接区域R1之外的剩余区域。如参照图2和图3中所示的一个或更多个示例实施例所描述的，微单元115可以设置在逻辑结构层110的底表面上，而逻辑单元不设置在顶部连接区域R1上。用于将逻辑单元连接到微单元115的布线图案可以设置在逻辑结构层110的顶部连接区域R1上。
根据一个或更多个示例实施例，下部连接区域R2的微凸块130可以以与微单元115的布置不同的行列布置来设置。
图4B是根据一个或更多个示例实施例的三维半导体集成电路装置的底部管芯的顶表面的平面图。图4C是根据一个或更多个示例实施例的三维半导体集成电路装置的底部管芯200的顶表面的平面图。为了方便起见，下面省略了相对于上述描述冗余的描述，并且以下描述集中于与上述描述的不同之处。
根据一个或更多个示例实施例，可以以各种方式设置底部管芯200的底部连接区域R3的宏单元210。例如，包括多个宏单元210的一个底部连接区域R3可以设置在底部管芯200的X-Y平面中的任何位置处。可选地，根据一个或更多个示例实施例的底部连接区域R3可以被划分为多个子底部连接区域，每个子底部连接区域包括至少一个宏单元，其中，多个子底部连接区域可以独立地分布在底部管芯200的X-Y平面上。图4B示出了根据一个或更多个示例实施例底部连接区域R3位于底部管芯200的顶表面的中心处的情况。
根据一个或更多个示例实施例，在底部管芯200的顶表面上的微凸块130可以以各种形式设置。图4B和图4C示出了微凸块130以与设置底部管芯200的宏单元210的方式对应的方式设置的一个或更多个示例实施例。
参照图4B和图4C，根据一个或更多个示例实施例，底部连接区域R3可以位于底部管芯200的顶表面的中心处。底部连接区域R3可以包括以行和列设置的多个宏单元210。宏单元210中的每个可以独立地接收不同的信号。宏单元210可以设置在沿X方向和Y方向设置的多个行和多个列中。根据一个或更多个示例实施例，宏单元210中的相邻宏单元可以在行方向上彼此间隔开第三间隔，可以在列方向上彼此间隔开第四间隔。根据一个或更多个示例实施例，第三间隔和第四间隔可以彼此相等。宏单元210可以具有比微单元115大的单位尺寸。也就是说，宏单元210在X方向和Y方向中的每个方向上的长度可以大于微单元115在X方向和Y方向中的每个方向上的长度。宏单元210可以在X和Y方向中的每个方向上具有等于或大于微凸块130的直径的长度。第三间隔和第四间隔中的每个可以等于微凸块130中的相邻的微凸块之间的间隔(即，微凸块节距)。
顶部管芯100的下部连接区域R2可以定位在与底部连接区域R3的位置对应的位置处。也就是说，下部连接区域R2可以位于顶部管芯100的底表面的中心处。下部连接区域R2可以包括以行和列设置的多个微凸块130。微凸块130可以具有小于或等于宏单元210在X方向上的长度和在Y方向上的长度中的每个的直径。
逻辑单元区域400可以是底部管芯200的顶表面的除了底部连接区域R3之外的剩余区域。
根据一个或更多个示例实施例，顶部管芯100的下部连接区域R2和底部管芯200的底部连接区域R3中的每个可以具有与顶部连接区域R1的布置相同的布置。例如，在顶部连接区域R1中的微单元115可以以如图4A中所示的3x3片的形式设置，在下部连接区域R2中的微凸块130可以以如图4B中所示的3x3片的形式设置，并且在底部连接区域R3中的宏单元210可以以如图4B中所示的3x3片的形式设置。在这种情况下，微凸块130可以在行方向上彼此间隔开第三间隔，并且可以在列方向上彼此间隔开第四间隔。根据一个或更多个示例实施例，第三间隔和第四间隔可以彼此相等。然而，第三间隔和第四间隔中的每个可以大于微单元115之间的第一间隔和第二间隔中的每个。
根据一个或更多个示例实施例，顶部管芯100的下部连接区域R2和底部管芯200的底部连接区域R3中的每个可以具有与顶部连接区域R1的布置不同的布置。例如，在顶部连接区域R1中的微单元115可以以如图4A中所示的3×3片的形式设置，在下部连接区域R2中的微凸块130可以以如图4C中所示的1×9片的形式设置，并且在底部连接区域R3中的宏单元210可以以如图4C中所示的1×9片的形式设置。可选地，在一个或更多个示例实施例中，微凸块130和宏单元210可以被分组为使得第一组的微凸块130彼此间隔开第一间隔并且第一组的宏单元210彼此间隔开第一间隔，而第二组的微凸块130彼此间隔开第二间隔并且第二组的宏单元210彼此间隔开第二间隔。在这种情况下，模板图案可以被构造为使得第一组可以用作用于通用信号的接口并且第二组可以用作用于本地信号的接口。
图5A是根据一个或更多个示例实施例的三维半导体集成电路装置的顶部管芯的平面图。参照图5A，根据一个或更多个示例实施例，顶部连接区域R1可以位于顶部管芯100的顶表面的一侧区域(或一个边部区域)中。顶部连接区域R1可以包括以行和列设置的多个微单元115。微单元115中的每个可以独立地接收不同的信号。微单元115可以设置在沿X方向和Y方向设置的多个行和多个列中。根据一个或更多个示例实施例，微单元115中的相邻微单元可以在行方向上彼此间隔开第一间隔，并且可以在列方向上彼此间隔开第二间隔。根据一个或更多个示例实施例，第一间隔和第二间隔可以彼此相等。
在图5A中所示的一个或更多个示例实施例中，描述了以3×3布置设置微单元115的情况。然而，根据一个或更多个示例实施例，微单元115可以设置在一行或一列中。根据一个或更多个示例实施例，微单元115可以以另一种矩阵形式设置。另外，尽管已经基于具有9个微单元115的情况描述了一个或更多个示例实施例，但是微单元115的数量可以根据各种示例实施例而变化。
逻辑单元区域300可以是顶部管芯100的顶表面的除了顶部连接区域R1之外的剩余区域。与图4A的一个或更多个示例实施例不同，顶部连接区域R1可以位于顶部管芯100的顶表面的一侧区域中，使得可以增加设计逻辑单元的布局的自由度。
图5B是根据一个或更多个示例实施例的三维半导体集成电路装置的底部管芯的平面图。在顶部管芯100的底表面上的微凸块130的布置与在底部管芯200的顶表面上的宏单元210的布置对应。因此，下面将描述底部管芯200的宏单元210的布置。
根据一个或更多个示例实施例，底部连接区域R3可以位于顶部管芯100的底表面的一侧区域中。底部连接区域R3可以包括以行和列设置的多个宏单元210。宏单元210中的每个可以独立地接收不同的信号。如图5B中所示，根据一个或更多个示例实施例，在底部连接区域R3中的宏单元210可以以与根据图5A中所示的一个或更多个示例实施例设置微单元115的矩阵形式不同的矩阵形式设置。
例如，在顶部连接区域R1中的微单元115可以以如图5A中所示以3×3片的方式设置，而在下部连接区域R2中的微凸块130可以以直线(例如，以如图5B中所示的1×9片的方式)设置，并且在底部连接区域R3中的宏单元210可以以直线(例如，以如图5B中所示的1×9片的方式)设置。在一个或更多个示例实施例中，微凸块130和宏单元210可以被分组为使得第一组的微凸块130彼此间隔开第一间隔并且第一组的宏单元210彼此间隔开第一间隔，而第二组的微凸块130彼此间隔开第二间隔并且第二组的宏单元210彼此间隔开第二间隔。在这种情况下，模板图案可以被构造为使得第一组可以用作用于通用信号的接口并且第二组可以用作用于局部信号的接口。
可选地，根据一个或更多个示例实施例，下部连接区域R2和底部连接区域R3中的每个可以具有与图5A的微单元115的布置相同的布置。然而，微凸块130可以在行方向上彼此间隔开第三间隔并且可以在列方向上彼此间隔开第四间隔，并且宏单元210可以在行方向上彼此间隔开第三间隔并且可以在列方向上彼此间隔开第四间隔。根据一个或更多个示例实施例，第三间隔和第四间隔可以彼此相等。然而，在微单元115之间第三间隔和第四间隔中的每个大于第一间隔和第二间隔中的每个。
根据当前实施例的三维半导体集成电路装置1具有标准化的模板图案作为顶部管芯100与底部管芯200之间的总线接口，从而降低了设计复杂度并且使得能够在每个管芯中有效地执行PnR(布局和布线)。此外，顶部管芯的顶部连接区域具有比顶部管芯的下部连接区域的尺寸小的尺寸，从而可以减少总线接口的区域开销，因此可以在顶部管芯的顶表面中集成更大数量的逻辑单元。
尽管上面已经参照附图描述了示例实施例，但是本公开的实施例不限于上述示例实施例，而是可以以各种不同的形式实施。对于本领域普通技术人员清楚的是，在不脱离所附权利要求的精神和范围的情况下，本公开可以以其他特定形式实施。因此，应当理解的是，上述示例实施例不是限制性的，而是在所有方面都是说明性的。

Claims (20)

1.一种三维半导体集成电路装置，所述三维半导体集成电路装置包括：
顶部管芯，包括设置在顶部管芯的第一侧上的多个微单元、设置在顶部管芯的第二侧上的多个微凸块以及将所述多个微单元连接到所述多个微凸块的布线图案；以及
底部管芯，包括设置在底部管芯的第一侧上的多个宏单元，
其中，所述多个宏单元电连接到所述多个微凸块，并且
其中，包括所述多个微单元的区域的尺寸小于包括所述多个微凸块的区域的尺寸。
2.根据权利要求1所述的三维半导体集成电路装置，其中，所述多个微单元中的每个微单元的尺寸小于所述多个宏单元中的每个宏单元的尺寸。
3.根据权利要求2所述的三维半导体集成电路装置，其中，所述多个微单元中的相邻微单元之间的间隔比所述多个微凸块中的相邻微凸块之间的间隔短。
4.根据权利要求1所述的三维半导体集成电路装置，其中，所述多个微单元的布置与所述多个微凸块的布置对应。
5.根据权利要求1所述的三维半导体集成电路装置，其中，所述多个微凸块的布置不同于所述多个微单元的布置。
6.根据权利要求1所述的三维半导体集成电路装置，其中，所述多个微凸块的布置与所述多个宏单元的布置对应。
7.根据权利要求1所述的三维半导体集成电路装置，其中，所述多个微单元分别连接到所述多个微凸块，并且
其中，所述多个微单元被构造为分别传输和接收不同的信号。
8.根据权利要求7所述的三维半导体集成电路装置，其中，将所述多个微单元连接到所述多个微凸块的布线图案包括屏蔽结构。
9.根据权利要求1所述的三维半导体集成电路装置，其中，所述多个微单元中的每个微单元包括重新计时器。
10.根据权利要求9所述的三维半导体集成电路装置，其中，连接到所述多个微单元中的每个微单元的重新计时器的数量与连接到所述多个微单元中的每个微单元的布线路径的长度对应。
11.一种三维半导体集成电路装置，所述三维半导体集成电路装置包括：
底部管芯；
顶部管芯，竖直地堆叠在底部管芯上；以及
模板图案，被构造为用于在顶部管芯与底部管芯之间传输和接收信号的接口，
其中，顶部管芯包括设置在顶部管芯的底表面上的微凸块和设置在顶部管芯的顶表面上的微单元，并且
其中，微凸块和微单元分别经由模板图案以树状结构的方式彼此连接。
12.根据权利要求11所述的三维半导体集成电路装置，其中，所述三维半导体集成电路装置被构造为将模板图案放置在顶部管芯和底部管芯上，然后将逻辑单元放置在顶部管芯和底部管芯中的每个上。
13.根据权利要求11所述的三维半导体集成电路装置，其中，模板图案包括：
顶部连接区域，包括设置在顶部管芯的顶表面上的微单元；
下部连接区域，包括设置在顶部管芯的底表面上的微凸块；以及
布线图案，分别将微单元和微凸块彼此连接。
14.根据权利要求13所述的三维半导体集成电路装置，其中，顶部连接区域的尺寸小于下部连接区域的尺寸。
15.根据权利要求14所述的三维半导体集成电路装置，其中，微单元中的相邻微单元之间的间隔比微凸块中的相邻微凸块之间的间隔短。
16.根据权利要求14所述的三维半导体集成电路装置，其中，微单元中的每个微单元的尺寸小于微凸块中的每个微凸块的尺寸。
17.根据权利要求13所述的三维半导体集成电路装置，其中，所述布线图案包括屏蔽结构。
18.根据权利要求11所述的三维半导体集成电路装置，其中，底部管芯包括设置在底部管芯的顶表面上的多个宏单元，并且
其中，微凸块分别设置在与所述多个宏单元对应的位置处。
19.一种三维半导体集成电路装置，所述三维半导体集成电路装置包括：
顶部管芯，包括：顶部连接区域，包括位于顶部管芯的顶表面上的多个微单元；下部连接区域，包括位于顶部管芯的底表面上的多个微凸块；以及布线图案，将所述多个微单元连接到所述多个微凸块；以及
底部管芯，堆叠在顶部管芯下面，
其中，底部管芯包括：底部连接区域，包括位于底部管芯的顶表面上的多个宏单元，并且
其中，顶部连接区域的尺寸小于下部连接区域的尺寸。
20.根据权利要求19所述的三维半导体集成电路装置，其中，所述顶部管芯包括：
逻辑单元，设置在顶部管芯的顶表面的除了顶部连接区域之外的剩余区域中，并且
其中，逻辑单元经由布线图案连接到所述多个微单元。
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