KR20200136580A - 반도체 패키지 - Google Patents

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KR20200136580A
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박준서
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는, 하나 이상의 제1 범프와 전기적 접속을 형성하는 제1 하부 패드 및 제2 하부 패드를 포함하는 제1 패시베이션 층; 상기 제1 패시베이션 층 상에 형성된 제2 패시베이션 층 및 실리콘 층을 포함하는 기판 층; 상기 기판 층 상에 형성된 복수의 메탈 층를 포함하는 BEOL(Back-End-Of-Line) 층; 및 상기 BEOL 층 상에 형성되고, 하나 이상의 제2 범프와 전기적 접속을 형성하는 제1 상부 패드 및 제2 상부 패드를 포함하는 제3 패시베이션 층을 포함하고, 상기 제1 패시베이션 층은 제1 백 메탈(back metal) 및 제2 백 메탈을 포함하고, 상기 기판 층은, 상기 제1 백 메탈 층을 통해 상기 BEOL 층과 상기 제1 하부 패드 사이에 제1 신호를 전송하는 제1 신호 TSV(Through Silicon Via), 상기 제2 백 메탈 층을 통해 상기 BEOL 층과 상기 제2 하부 패드 사이에 제2 신호를 전송하는 제2 신호 TSV 및 상기 제1 신호 TSV와 상기 제2 신호 TSV 사이에 배치되되, 그 일단은 상기 BEOL 층에 연결되고 그 타단은 플로팅(floating)되도록 형성된 그라운드(ground) TSV를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자 기기에 사용되는 반도체 패키지는 소형화, 고성능화, 저전력화 등이 요구되며, 이를 구현하기 위해, 3차원으로 적층된 칩의 형태를 갖는 3 차원 IC(Integrated Circuit)가 주목받고 있다. 나아가 3차원 IC의 구현을 위해 TSV(Through Silicon Via)를 포함하는 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
TSV는 3차원 IC와 같은 더욱 진보된 반도체 칩, 반도체 패키지, 반도체 시스템에 매우 중요한 역할을 하고 있으나, 크로스토크 노이즈(crosstalk noise)의 문제를 가지고 있다. 크로스토크는 TSV들 사이에 원하지 않는 상호 작용으로 인해 발생하거나, MOSFET(metal-oxide-semiconductor field-effect transistor)와 같은 액티브 소자들과 TSV 사이에 원하지 않는 상호 작용으로 인해 발생할 수 있다. 크로스토크는 신호 신뢰도를 저하시키는 노이즈 마진을 증가시키고, 신호 전송에 있어 비트 에러율을 증가시키기 때문에, 크로스토크를 완화시키기 위한 방안이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 패키지 내부의 TSV 사이에서 발생하는 크로스토크를 완화시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제는 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 하나 이상의 제1 범프와 전기적 접속을 형성하는 제1 하부 패드 및 제2 하부 패드를 포함하는 제1 패시베이션 층, 제1 패시베이션 층 상에 형성된 제2 패시베이션 층 및 실리콘 층을 포함하는 기판 층, 기판 층 상에 형성된 복수의 메탈 층를 포함하는 BEOL(Back-End-Of-Line) 층, 및 BEOL 층 상에 형성되고, 하나 이상의 제2 범프와 전기적 접속을 형성하는 제1 상부 패드 및 제2 상부 패드를 포함하는 제3 패시베이션 층을 포함하고, 제1 패시베이션 층은 제1 백 메탈(back metal) 및 제2 백 메탈을 포함하고, 기판 층은, 제1 백 메탈 층을 통해 BEOL 층과 제1 하부 패드 사이에 제1 신호를 전송하는 제1 신호 TSV, 제2 백 메탈 층을 통해 BEOL 층과 제2 하부 패드 사이에 제2 신호를 전송하는 제2 신호 TSV 및 제1 신호 TSV와 제2 신호 TSV 사이에 배치되되, 그 일단은 BEOL 층에 연결되고 그 타단은 플로팅(floating)되도록 형성된 그라운드(ground) TSV를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 하나 이상의 제1 범프와 전기적 접속을 형성하는 제1 하부 패드 및 제2 하부 패드를 포함하는 제1 패시베이션 층, 제1 패시베이션 층 상에 형성된 기판 층, 및 기판 층 상에 형성된 BEOL 층을 포함하고, 기판 층은, 제1 하부 패드와 BEOL 층 사이에서 제1 신호를 전송하는 제1 신호 TSV, 제2 하부 패드와 BEOL 층 사이에서 제2 신호를 전송하는 제2 신호 TSV 및 그라운드 TSV를 포함하되, 그라운드 TSV의 하부에는 제1 범프가 미형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 패키지 기판(package substrate), 하나 이상의 제1 범프를 통해 패키지 기판 상에 본딩된 인터포저(interposer), 및 하나 이상의 제2 범프를 통해 인터포저 상에 본딩된 제1 반도체 칩을 포함하고, 인터포저는, 하나 이상의 제1 범프와 전기적 접속을 형성하는 제1 하부 패드 및 제2 하부 패드를 포함하는 제1 패시베이션 층, 제1 패시베이션 층 상에 형성된 제2 패시베이션 층 및 실리콘 층을 포함하는 기판 층, 기판 층 상에 형성된 복수의 메탈 층를 포함하는 BEOL 층, 및 BEOL 층 상에 형성되고, 하나 이상의 제2 범프와 전기적 접속을 형성하는 제1 상부 패드 및 제2 상부 패드를 포함하는 제3 패시베이션 층을 포함하고, 제1 패시베이션 층은 제1 백 메탈 및 제2 백 메탈을 포함하고, 기판 층은, 제1 백 메탈 층을 통해 BEOL 층과 제1 하부 패드 사이에 제1 신호를 전송하는 제1 신호 TSV, 제2 백 메탈 층을 통해 BEOL 층과 제2 하부 패드 사이에 제2 신호를 전송하는 제2 신호 TSV 및 제1 신호 TSV와 제2 신호 TSV 사이에 배치되되, 그 일단은 BEOL 층에 연결되고 그 타단은 플로팅되도록 형성된 그라운드 TSV를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 인터포저를 설명하기 위한 도면이다.
도 4 내지 도 8은 본 발명의 여러 실시예에 따른 인터포저의 수평 단면을 설명하기 위한 도면들이다.
도 9 내지 도 12는 본 발명의 여러 실시예에 따른 인터포저를 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(1)는 제1 반도체 칩(5), 인터포저(10), 제2 반도체 칩(12) 및 패키지 기판(20)을 포함할 수 있다.
인터포저(10)는 하나 이상의 제1 범프(C4 Bump)를 통해 패키지 기판(20) 상에 본딩될 수 있다.
제1 반도체 칩(5)은 하나 이상의 제2 범프(uBump)를 통해 상기 인터포저(10) 상에 본딩될 수 있다. 본 발명의 몇몇의 실시예에서, 제1 반도체 칩(5)은 주문형 반도체(Application Specific Integrated Circuit, ASIC)를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
도 1에 도시된 것과 같이, 일반적으로 제1 범프(C4 Bump)의 크기는 제2 범프(uBump)의 크기보다 크다.
제2 반도체 칩(12)은 인터포저(10)와 병렬로 배치되어 패키지 기판(20) 상에 본딩될 수 있다. 제2 반도체 칩(12) 역시 제1 범프(C4 Bump)를 이용하여 패키지 기판(20)에 본딩될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
본 실시예에서, 인터포저(10)는, 제1 반도체 칩(5)과 제2 반도체 칩(12) 사이에서 신호를 전달할 수 있다. 즉, 인터포저(10)는, 제1 반도체 칩(5)에서 전송하는 신호를 제2 반도체 칩(12)에 전달하거나, 제2 반도체 칩(12)에서 전송하는 신호를 제1 반도체 칩(5)에 전달할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(2)는 제1 반도체 칩(5), 인터포저(10), 패키지 기판(20), 제3 반도체 칩(22) 및 인쇄 회로 기판(30)을 포함할 수 있다.
인터포저(10)는 하나 이상의 제1 범프(C4 Bump)를 통해 패키지 기판(20) 상에 본딩될 수 있다.
제1 반도체 칩(5)은 하나 이상의 제2 범프(uBump)를 통해 상기 인터포저(10) 상에 본딩될 수 있다. 본 발명의 몇몇의 실시예에서, 제1 반도체 칩(5)은 주문형 반도체(Application Specific Integrated Circuit, ASIC)를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
도 2에 도시된 것과 같이, 일반적으로 제1 범프(C4 Bump)의 크기는 제2 범프(uBump)의 크기보다 크다.
패키지 기판(20)은 BGA(Ball Grid Array)를 통해 인쇄 회로 기판(30) 상에 본딩될 수 있다. 즉, 인쇄 회로 기판(30)은 BGA를 통해 패키지 기판(20)의 하부에 본딩될 수 있다.
제3 반도체 칩(22)은 패키지 기판(20)과 병렬로 배치되어 인쇄 회로 기판(30) 상에 본딩될 수 있다. 제3 반도체 칩(22) 역시 BGA를 이용하여 인쇄 회로 기판(30)에 본딩될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
본 실시예에서, 인터포저(10)는, 제1 반도체 칩(5)과 제3 반도체 칩(22) 사이에서 신호를 전달할 수 있다. 즉, 인터포저(10)는, 제1 반도체 칩(5)에서 전송하는 신호를 제3 반도체 칩(22)에 전달하거나, 제3 반도체 칩(22)에서 전송하는 신호를 제1 반도체 칩(5)에 전달할 수 있다.
도 3은 본 발명의 일 실시예에 따른 인터포저를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 인터포저(10)는 크게 제1 패시베이션 층(100), 기판 층(110), BEOL 층(120) 및 제3 패시베이션 층(130)을 포함할 수 있다.
제1 패시베이션 층(100)은 제1 하부 패드(104a) 및 제2 하부 패드(104b)를 포함할 수 있다. 제1 하부 패드(104a) 및 제2 하부 패드(104b)는 하나 이상의 제1 범프(C4 Bump)와 전기적 접속을 형성할 수 있다. 이에 따라 인터포저(10)는 제1 하부 패드(104a) 및 제2 하부 패드(104b)와 전기적 접속을 형성한 하나 이상의 제1 범프(C4 Bump)를 통해 패키지 기판(20)에 본딩됨과 동시에 신호를 전송하거나 수신할 수 있다.
한편, 제1 패시베이션 층(100)은 제1 백 메탈(102a) 및 제2 백 메탈(102b)을 포함할 수 있다. 제1 백 메탈(102a) 및 제2 백 메탈(102b)은 제1 하부 패드(104a) 및 제2 하부 패드(104b)와 각각 전기적 접속을 형성할 수 있다.
특히, 제1 패시베이션 층(100)은 제1 백 메탈(102a)과 제2 백 메탈(102b) 사이에 제3 백 메탈(102c)을 더 포함할 수 있는데, 제1 범프(C4 Bump)와 전기적 접속을 형성하는 제1 백 메탈(102a) 및 제2 백 메탈(102b)과 달리, 제3 백 메탈(102c)은 제1 범프(C4 Bump)와 전기적 접속을 형성하지 않는다.
본 실시예에서 제1 패시베이션 층(100)은 2 개의 하부 패드 및 3 개의 백 메탈을 포함하는 것으로 도시되었으나, 하부 패드 및 백 메탈의 개수는 구체적인 구현 목적에 따라 얼마든지 달라질 수 있음이 해당 기술 분야의 통상의 기술자에게 자명하다.
기판 층(110)은 제1 패시베이션 층(100) 상에 형성된다. 기판 층(110)은 제1 패시베이션 층(100) 상에 형성된 제2 패시베이션 층(112) 및 실리콘 층(114)을 포함할 수 있다. 실리콘 층(114)은 Si를 포함할 수 있다.
BEOL 층(120)은 기판 층(110) 상에 형성된다. BEOL 층(120)은 복수의 메탈 층(121 내지 129)를 포함할 수 있다. 복수의 메탈 층(121 내지 129)은 제1 메탈 층(121), 제1 메탈 층(121) 상에 형성된 제1 비아 층(122), 제1 비아 층(122) 상에 형성된 제2 메탈 층(123), 제2 메탈 층(123) 상에 형성된 제2 비아 층(124), 제2 비아 층(124) 상에 형성된 제3 메탈 층(125), 제3 메탈 층(125) 상에 형성된 제3 비아 층(126), 제3 비아 층(126) 상에 형성된 제4 메탈 층(127), 제4 메탈 층(127) 상에 형성된 제4 비아 층(128), 그리고 제4 비아 층(128) 상에 형성된 LR 층(129)을 포함할 수 있다.
본 실시예에서, 제1 메탈 층 내지 제4 메탈 층(121, 123, 125, 127)은 각각 제1 메탈 내지 제4 메탈(Mi1~Mi4)을 포함할 수 있고, 제1 비아 층 내지 제3 비아 층(122, 124, 126)은 각각 제1 비아 내지 제3 비아(Via1~Via3)을 포함할 수 있다. 또한, 본 실시예와 다르게, 구체적인 구현 목적에 따라 제4 비아 층(128)은 제4 비아(Via4)를 포함할 수도 있다. 그리고 LR 층(129)은 제1 LR 및 제2 LR을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 제1 메탈 내지 제4 메탈(Mi1~Mi4)은 예컨대 Cu를 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 한편, 본 발명의 몇몇의 실시예에서, 제1 LR 및 제2 LR은 Al을 포함할 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
제3 패시베이션 층(130)은 BEOL 층(120) 상에 형성된다. 제3 패시베이션 층(130)은 제1 상부 패드(132a) 및 제2 상부 패드(132b)를 포함할 수 있다. 제1 상부 패드(132a) 및 제2 상부 패드(132b)는 하나 이상의 제2 범프(uBump)와 전기적 접속을 형성할 수 있다. 이에 따라 인터포저(10)는 제1 상부 패드(132a) 및 제2 상부 패드(132b)와 전기적 접속을 형성한 하나 이상의 제2 범프(uBump)를 통해 제1 반도체 칩(5)과 본딩됨과 동시에 신호를 전송하거나 수신할 수 있다.
본 실시예에서, 기판 층(110)은 제1 신호 TSV(116a) 및 제2 신호 TSV(116b)를 포함할 수 있다.
제1 신호 TSV(116a)는 제1 백 메탈(102a)을 통해 BEOL 층(120)과 제1 하부 패드(104a) 사이에 제1 신호를 전송할 수 있다. 즉, 제1 신호 TSV(116a)는 BEOL 층(120)에서 제1 하부 패드(104a)로 제1 신호를 전송하거나, 제1 하부 패드(104a)를 통해 수신한 제1 신호를 BEOL 층(120)에 전달할 수 있다.
제2 신호 TSV(116b)는 제2 백 메탈(102b)을 통해 BEOL 층(120)과 제2 하부 패드(104b) 사이에 제2 신호를 전송할 수 있다. 즉, 제2 신호 TSV(116b)는 BEOL 층(120)에서 제2 하부 패드(104b)로 제2 신호를 전송하거나, 제2 하부 패드(104b)를 통해 수신한 제2 신호를 BEOL 층(120)에 전달할 수 있다.
여기서 제1 신호 TSV(116a)는 크로스토크 노이즈를 유발하는 어그레서 신호 TSV(aggressor signal TSV)에 해당하고, 제2 신호 TSV(116b)는 제1 신호 TSV(116a)가 유발한 크로스토크 노이즈에 영향을 받는 빅팀 신호 TSV(victim signal TSV)에 해당할 수 있다. 즉, 기판 층(110) 내에 형성된 TSV 사이에서 원하지 않는 상호 작용에 의해 크로스토크 노이즈가 발생하고, 이는 신호 신뢰도를 저하시키거나 비트 에러율을 증가시킬 수 있다.
이와 같은 크로스토크 노이즈를 완화하기 위해, 기판 층(110)은 그라운드 TSV(118a)를 더 포함할 수 있다. 그라운드 TSV(118a)는 신호를 캐리(carry)하기 위한 기능을 하는 것이 아니고, 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이의 크로스토크 노이즈를 완화시키기 위한 기능을 한다.
본 실시예에서, 그라운드 TSV(118a)는 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이에 배치되며, 그 일단은 BEOL 층(120)에 연결되고 그 타단은 플로팅(floating)되도록 형성된다.
그라운드 TSV(118a)는 신호를 캐리하지 않기 때문에, 하부에는 제1 범프(C4 Bump)가 미형성된다. 바꾸어 말하면, 그라운드 TSV(118a)는 신호를 캐리하는 기능이 필요 없기 때문에, 제1 범프(C4 Bump)를 그라운드 TSV(118a)에 할당할 필요가 없다. 제1 범프(C4 Bump)의 할당 없이 그라운드 TSV(118a)를 기판(110)에 형성함으로써, 도 4 내지 도 8에서 후술하는 것과 같이, 그라운드 TSV(118a)는 는 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이에 비교적 다양한 개수로, 다양한 배치를 가질 수 있다.
본 실시예에서, 그라운드 TSV(118a)의 일단은 BEOL 층(120)의 복수의 메탈 층(121 내지 129)에 포함된 제1 메탈(Mi1)과 전기적 접속을 형성한다. 한편, 제1 패시베이션 층(110)은 그라운드 TSV(118a)의 하부에 제3 백 메탈(102c)을 더 포함할 수 있다. 그라운드 TSV(118a)의 타단은 제3 백 메탈(102c)과 전기적 접속을 형성할 수 있다.
본 실시예에서, 도 3에 점선으로 표시된 플로팅 영역(F1)은 그라운드 TSV(118a)의 타단을 포함한다. 즉, 플로팅 영역(F1)은 그라운드 TSV(118a)가 플로팅되어 있음을 나타내며, 이를 바꾸어 말하면, 그라운드 TSV(118a)는 전기적으로 오픈(open)되어 있다고 할 수 있다. 또한, 다르게 말하면, 그라운드 TSV(118a)는 제1 범프(C4 Bump)와 연결되지 않는다.
이를 바꾸어 말하면, 그라운드 TSV(118a)는 BEOL 층(120)부터 제3 백 메탈(102c)의 상면까지 연장되도록 형성될 수 있다.
이와 같이 형성된 그라운드 TSV(118a)는 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이의 크로스토크 노이즈를 완화시킬 수 있다.
이어서, AA'선에 따른 기판 층(110)의 수평 단면에 대해 설명하도록 한다.
도 4 내지 도 8은 본 발명의 여러 실시예에 따른 인터포저의 수평 단면을 설명하기 위한 도면들이다.
도 4를 참조하면, 본 실시예에서는 영역(R1)에 형성된 그라운드 TSV(118a)를 제외하고 총 16 개의 TSV가 도시되어 있다. 좌측 상단부터 차례대로 하나의 그라운드 신호를 이루는 2 개의 TSV가 하나의 제1 범프(C4 Bump) 상에 형성되어 있고, 이어서 다른 하나의 그라운드 신호를 이루는 2 개의 TSV가 다른 하나의 제1 범프(C4 bump) 상에 형성되어 있다. 이들 4 개의 TSV는 그라운드 쌍을 형성한다.
다음으로 우측 상단에는 제1 신호를 이루는 2 개의 TSV가 하나의 제1 범프(C4 Bump) 상에 형성되어 있고, 이어서 제2 신호를 이루는 2 개의 TSV가 다른 하나의 제1 범프(C4 bump) 상에 형성되어 있다. 이들 4 개의 TSV는 제1 신호 쌍을 형성한다. 이 중 제1 신호를 이루는 2 개의 TSV 중 하나가 도 3의 제2 신호 TSV(116b)에 대응한다고 가정하자.
다음으로 좌측 하단에는 제3 신호를 이루는 2 개의 TSV가 하나의 제1 범프(C4 Bump) 상에 형성되어 있고, 이어서 제4 신호를 이루는 2 개의 TSV가 다른 하나의 제1 범프(C4 bump) 상에 형성되어 있다. 이들 4 개의 TSV는 제2 신호 쌍을 형성한다. 이 중 제4 신호를 이루는 2 개의 TSV 중 하나가 도 3의 제1 신호 TSV(116a)에 해당한다고 가정하자.
다음으로 우측 하단의 경우는 좌측 상단의 경우와 그 설명 내용이 동일하므로 중복되는 설명을 생략하도록 한다.
본 실시예에 따르면, 기판 층(110)의 수평 단면에서, 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이의 영역(R1)에 1 개의 그라운드 TSV(118a)가 배치될 수 있다. 이에 따라 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이에서 발생할 수 있는 크로스토크 노이즈를 완화시킬 수 있다.
이어서 도 5를 참조하면, 본 실시예에서는 영역(R2)에 형성된 2 개의 그라운드 TSV(118a)를 제외하고 총 16 개의 TSV가 도시되어 있으며, 이에 대한 설명은 도 4와 관련한 설명과 동일하므로 여기서는 중복되는 설명을 생략하도록 한다.
본 실시예에 따르면, 기판 층(110)의 수평 단면에서, 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이의 영역(R2)에 2 개의 그라운드 TSV(118a)가 배치될 수 있다. 특히 2 개의 그라운드 TSV(118a)는 가로 방향으로 나열되도록 배치될 수 있다. 이에 따라 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이에서 발생할 수 있는 크로스토크 노이즈를 더 효과적으로 완화시킬 수 있다.
이어서 도 6을 참조하면, 본 실시예에서는 영역(R3)에 형성된 4 개의 그라운드 TSV(118a)를 제외하고 총 16 개의 TSV가 도시되어 있으며, 이에 대한 설명은 도 4와 관련한 설명과 동일하므로 여기서는 중복되는 설명을 생략하도록 한다.
본 실시예에 따르면, 기판 층(110)의 수평 단면에서, 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이의 영역(R3)에 4 개의 그라운드 TSV(118a)가 배치될 수 있다. 특히 4 개의 그라운드 TSV(118a)는 가로 방향으로 나열되도록 배치될 수 있다. 물론 본 발명의 범위는 이에 제한되지 않고, 영역(R3)은 4 개 이상의 그라운드 TSV(118a)를 포함할 수 있다. 이에 따라 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이에서 발생할 수 있는 크로스토크 노이즈를 더 효과적으로 완화시킬 수 있다.
이어서 도 7을 참조하면, 본 실시예에서는 영역(R4)에 형성된 2 개의 그라운드 TSV(118a)를 제외하고 총 16 개의 TSV가 도시되어 있으며, 이에 대한 설명은 도 4와 관련한 설명과 동일하므로 여기서는 중복되는 설명을 생략하도록 한다.
본 실시예에 따르면, 기판 층(110)의 수평 단면에서, 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이의 영역(R4)에 2 개의 그라운드 TSV(118a)가 배치될 수 있다. 특히 4 개의 그라운드 TSV(118a)는 세로 방향으로 나열되도록 배치될 수 있다. 이에 따라 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이에서 발생할 수 있는 크로스토크 노이즈를 더 효과적으로 완화시킬 수 있다.
이어서 도 8을 참조하면, 본 실시예에서는 영역(R5)에 형성된 2 개의 그라운드 TSV(118a)를 제외하고 총 16 개의 TSV가 도시되어 있으며, 이에 대한 설명은 도 4와 관련한 설명과 동일하므로 여기서는 중복되는 설명을 생략하도록 한다.
본 실시예에 따르면, 기판 층(110)의 수평 단면에서, 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이의 영역(R5)에 2 개의 그라운드 TSV(118a)가 배치될 수 있다. 특히 4 개의 그라운드 TSV(118a)는 대각선 방향으로 나열되도록 배치될 수 있다. 이에 따라 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이에서 발생할 수 있는 크로스토크 노이즈를 더 효과적으로 완화시킬 수 있다.
이하에서는 도 3에서 설명한 그라운드 TSV에 대한 다양한 변형례에 대해 설명하도록 한다.
도 9 내지 도 12는 본 발명의 여러 실시예에 따른 인터포저를 설명하기 위한 도면들이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 인터포저(10)는 제1 패시베이션 층(100), 기판 층(110), BEOL 층(120) 및 제3 패시베이션 층(130)을 포함할 수 있다. 이에 대한 대부분의 설명은 도 3과 관련한 설명과 동일하므로, 중복되는 설명을 생략하고, 그라운드 TSV에 대해 설명하도록 한다.
본 실시예에서 그라운드 TSV(118b)는 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이에 배치되며, 그 일단은 BEOL 층(120)에 연결되고 그 타단은 플로팅되도록 형성되는 것은 도 3의 실시예에 따른 그라운드 TSV(118a)와 동일하지만, 그라운드 TSV(118b)의 타단이 제3 백 메탈(102c)과 전기적 접속을 형성하지 않는다는 점이 다르다.
즉, 그라운드 TSV(118b)의 일단은 BEOL 층(120)의 복수의 메탈 층(121 내지 129)에 포함된 제1 메탈(Mi1)과 전기적 접속을 형성하되, TSV(118b)의 타단은 제3 백 메탈(102c)과 전기적 접속을 형성하지 않는다.
본 실시예에서, 도 9에 점선으로 표시된 플로팅 영역(F2)은 그라운드 TSV(118b)의 타단을 포함한다. 즉, 플로팅 영역(F2)은 그라운드 TSV(118b)가 플로팅되어 있음을 나타내며, 이를 바꾸어 말하면, 그라운드 TSV(118b)는 전기적으로 오픈되어 있다고 할 수 있다. 또한, 다르게 말하면, 그라운드 TSV(118b)는 제1 범프(C4 Bump)와 연결되지 않는다.
이를 바꾸어 말하면, 그라운드 TSV(118b)는 BEOL 층(120)부터 제2 패시베이션 층(112)까지 연장되도록 형성될 수 있다. 또한, 그라운드 TSV(118b)는 도 4 내지 도 8의 수평 단면에서의 배치를 가질 수 있다.
이와 같이 형성된 그라운드 TSV(118b)는 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이의 크로스토크 노이즈를 완화시킬 수 있다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 인터포저(10)는 제1 패시베이션 층(100), 기판 층(110), BEOL 층(120) 및 제3 패시베이션 층(130)을 포함할 수 있다. 이에 대한 대부분의 설명은 도 3과 관련한 설명과 동일하므로, 중복되는 설명을 생략하고, 그라운드 TSV에 대해 설명하도록 한다.
본 실시예에서 그라운드 TSV(118c)는 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이에 배치되며, 그 일단은 BEOL 층(120)에 연결되고 그 타단은 플로팅되도록 형성되는 것은 도 3의 실시예에 따른 그라운드 TSV(118a)와 동일하고, 그라운드 TSV(118c)의 타단이 제3 백 메탈(102c)과 전기적 접속을 형성하지 않는다는 점은 도 9의 실시예에 따른 그라운드 TSV(118b)와 동일하다.
즉, 그라운드 TSV(118c)의 일단은 BEOL 층(120)의 복수의 메탈 층(121 내지 129)에 포함된 제1 메탈(Mi1)과 전기적 접속을 형성하되, TSV(118c)의 타단은 제3 백 메탈(102c)과 전기적 접속을 형성하지 않는다.
본 실시예에서, 도 10에 점선으로 표시된 플로팅 영역(F3)은 그라운드 TSV(118c)의 타단을 포함한다. 즉, 플로팅 영역(F3)은 그라운드 TSV(118c)가 플로팅되어 있음을 나타내며, 이를 바꾸어 말하면, 그라운드 TSV(118c)는 전기적으로 오픈되어 있다고 할 수 있다. 또한, 다르게 말하면, 그라운드 TSV(118c)는 제1 범프(C4 Bump)와 연결되지 않는다.
다만, 본 실시예에서, 그라운드 TSV(118c)는 BEOL 층(120)부터 제2 패시베이션 층(112)까지 연장되지 않고 실리콘 층(114)까지만 연장되도록 형성될 수 있다. 또한, 그라운드 TSV(118c)는 도 4 내지 도 8의 수평 단면에서의 배치를 가질 수 있다.
그라운드 TSV(118c)가 실리콘 층(114)까지만 연장되더라도, 인터포저(10)의 세로 방향 길이는, 인터포저(10)의 하면과 패키지 기판(20) 사이의 간격보다 매우 크기 때문에, 이와 같이 형성된 그라운드 TSV(118c) 역시 제1 신호 TSV(116a)와 제2 신호 TSV(116b) 사이의 크로스토크 노이즈를 완화시킬 수 있다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 인터포저(10)는, 그라운드 TSV(118d)의 하부와 오버랩되는 제1 패시베이션 층(110)에 백 메탈이 형성되지 않는다는 점을 제외하고는 도 9의 실시예와 실질적으로 동일하다.
본 실시예에서, 도 11에 점선으로 표시된 플로팅 영역(F4)은 그라운드 TSV(118d)의 타단을 포함한다. 즉, 플로팅 영역(F4)은 그라운드 TSV(118d)가 플로팅되어 있음을 나타내며, 이를 바꾸어 말하면, 그라운드 TSV(118d)는 전기적으로 오픈되어 있다고 할 수 있다. 또한, 다르게 말하면, 그라운드 TSV(118d)는 제1 범프(C4 Bump)와 연결되지 않는다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 인터포저(10)는, 그라운드 TSV(118e)의 하부와 오버랩되는 제1 패시베이션 층(110)에 백 메탈이 형성되지 않는다는 점을 제외하고는 도 10의 실시예와 실질적으로 동일하다.
본 실시예에서, 도 12에 점선으로 표시된 플로팅 영역(F5)은 그라운드 TSV(118e)의 타단을 포함한다. 즉, 플로팅 영역(F5)은 그라운드 TSV(118e)가 플로팅되어 있음을 나타내며, 이를 바꾸어 말하면, 그라운드 TSV(118e)는 전기적으로 오픈되어 있다고 할 수 있다. 또한, 다르게 말하면, 그라운드 TSV(118e)는 제1 범프(C4 Bump)와 연결되지 않는다.
이제까지 설명한 본 발명의 다양한 실시예에 따른 그라운드 TSV를 크로스토크 노이즈를 유발하는 어그레서 신호 TSV와, 크로스토크 노이즈에 영향을 받는 빅팀 신호 TSV 사이에 형성함에 따라, 적은 비용과 단순한 제조 공정 만으로 크로스토크 노이즈를 효과적으로 완화시킬 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2: 반도체 패키지 5: 제1 반도체 칩
10: 인터포저 12: 제2 반도체 칩
20: 패키지 기판 22: 제3 반도체 칩
30: 인쇄 회로 기판 100: 제1 패시베이션 층
102a, 102b, 102c: 백 메탈 104a, 104b: 하부 패드
110: 기판 층 112: 제2 패시베이션 층
114: 실리콘 층 116a, 116b: 신호 TSV
118a, 118b, 118c, 118d, 118e: 그라운드 TSV
120: BEOL 층 121: 제1 메탈 층
122: 제1 비아 층 123: 제2 메탈 층
124: 제2 비아 층 125: 제3 메탈 층
126: 제3 비아 층 127: 제4 메탈 층
128: 제4 비아 층 129: LR층
130: 제3 패시베이션 층 132a, 132b: 상부 패드

Claims (20)

  1. 하나 이상의 제1 범프와 전기적 접속을 형성하는 제1 하부 패드 및 제2 하부 패드를 포함하는 제1 패시베이션 층;
    상기 제1 패시베이션 층 상에 형성된 제2 패시베이션 층 및 실리콘 층을 포함하는 기판 층;
    상기 기판 층 상에 형성된 복수의 메탈 층를 포함하는 BEOL(Back-End-Of-Line) 층; 및
    상기 BEOL 층 상에 형성되고, 하나 이상의 제2 범프와 전기적 접속을 형성하는 제1 상부 패드 및 제2 상부 패드를 포함하는 제3 패시베이션 층을 포함하고,
    상기 제1 패시베이션 층은 제1 백 메탈(back metal) 및 제2 백 메탈을 포함하고,
    상기 기판 층은,
    상기 제1 백 메탈을 통해 상기 BEOL 층과 상기 제1 하부 패드 사이에 제1 신호를 전송하는 제1 신호 TSV(Through Silicon Via),
    상기 제2 백 메탈을 통해 상기 BEOL 층과 상기 제2 하부 패드 사이에 제2 신호를 전송하는 제2 신호 TSV 및
    상기 제1 신호 TSV와 상기 제2 신호 TSV 사이에 배치되되, 그 일단은 상기 BEOL 층에 연결되고 그 타단은 플로팅(floating)되도록 형성된 그라운드(ground) TSV를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 그라운드 TSV의 하부에는 상기 제1 범프가 미형성되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 패시베이션 층은 상기 그라운드 TSV의 하부에 제3 백 메탈을 더 포함하되,
    상기 제3 백 메탈은 상기 하나 이상의 제1 범프와 전기적 접속을 미형성하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 그라운드 TSV의 상기 타단은 상기 제3 백 메탈과 전기적 접속을 형성하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 그라운드 TSV는 상기 BEOL 층부터 상기 제3 백 메탈의 상면까지 연장되도록 형성되는 반도체 패키지.
  6. 제3항에 있어서,
    상기 그라운드 TSV의 상기 타단은 상기 제3 백 메탈과 전기적 접속을 미형성하는 반도체 패키지.
  7. 제3항에 있어서,
    상기 그라운드 TSV는 상기 BEOL 층부터 상기 제2 패시베이션 층까지 연장되도록 형성되는 반도체 패키지.
  8. 제3항에 있어서,
    상기 그라운드 TSV는 상기 BEOL 층부터 상기 실리콘 층까지 연장되도록 형성되는 반도체 패키지.
  9. 제1항에 있어서,
    상기 그라운드 TSV의 하부와 오버랩되는 상기 제1 패시베이션 층에는 백 메탈이 미형성되는 반도체 패키지.
  10. 제1항에 있어서,
    상기 복수의 메탈 층는 제1 메탈을 포함하고,
    상기 그라운드 TSV의 상기 일단은 상기 제1 메탈과 전기적 접속을 형성하는 반도체 패키지.
  11. 하나 이상의 제1 범프와 전기적 접속을 형성하는 제1 하부 패드 및 제2 하부 패드를 포함하는 제1 패시베이션 층;
    상기 제1 패시베이션 층 상에 형성된 기판 층; 및
    상기 기판 층 상에 형성된 BEOL(Back-End-Of-Line) 층을 포함하고,
    상기 기판 층은,
    상기 제1 하부 패드와 상기 BEOL 층 사이에서 제1 신호를 전송하는 제1 신호 TSV(Through Silicon Via),
    상기 제2 하부 패드와 상기 BEOL 층 사이에서 제2 신호를 전송하는 제2 신호 TSV 및
    그라운드(ground) TSV를 포함하되,
    상기 그라운드 TSV의 하부에는 상기 제1 범프가 미형성되는 반도체 패키지.
  12. 제1항에 있어서,
    상기 그라운드 TSV의 일단은 상기 BEOL 층에 연결되고, 타단은 플로팅(floating)되는 반도체 패키지.
  13. 제11항에 있어서,
    상기 기판 층의 수평 단면에서 상기 제1 신호 TSV와 상기 제2 신호 TSV 사이에 1 개의 상기 그라운드 TSV가 배치되는 반도체 패키지.
  14. 제11항에 있어서,
    상기 기판 층의 수평 단면에서,
    상기 제1 신호 TSV와 상기 제2 신호 TSV 사이에 2 개의 상기 그라운드 TSV가 배치되고,
    상기 2 개의 그라운드 TSV는 가로 방향으로 나열된 반도체 패키지.
  15. 제11항에 있어서,
    상기 기판 층의 수평 단면에서,
    상기 제1 신호 TSV와 상기 제2 신호 TSV 사이에 4 개 이상의 상기 그라운드 TSV가 배치되고,
    상기 4 개 이상의 그라운드 TSV는 가로 방향으로 나열된 반도체 패키지.
  16. 제11항에 있어서,
    상기 기판 층의 수평 단면에서,
    상기 제1 신호 TSV와 상기 제2 신호 TSV 사이에 2 개의 상기 그라운드 TSV가 배치되고,
    상기 2 개의 그라운드 TSV는 세로 방향으로 나열된 반도체 패키지.
  17. 제11항에 있어서,
    상기 기판 층의 수평 단면에서,
    상기 제1 신호 TSV와 상기 제2 신호 TSV 사이에 2 개의 상기 그라운드 TSV가 배치되고,
    상기 2 개의 그라운드 TSV는 대각선 방향으로 나열된 반도체 패키지.
  18. 패키지 기판(package substrate);
    하나 이상의 제1 범프를 통해 상기 패키지 기판 상에 본딩된 인터포저(interposer); 및
    하나 이상의 제2 범프를 통해 상기 인터포저 상에 본딩된 제1 반도체 칩을 포함하고,
    상기 인터포저는,
    상기 하나 이상의 제1 범프와 전기적 접속을 형성하는 제1 하부 패드 및 제2 하부 패드를 포함하는 제1 패시베이션 층;
    상기 제1 패시베이션 층 상에 형성된 제2 패시베이션 층 및 실리콘 층을 포함하는 기판 층;
    상기 기판 층 상에 형성된 복수의 메탈 층를 포함하는 BEOL(Back-End-Of-Line) 층; 및
    상기 BEOL 층 상에 형성되고, 상기 하나 이상의 제2 범프와 전기적 접속을 형성하는 제1 상부 패드 및 제2 상부 패드를 포함하는 제3 패시베이션 층을 포함하고,
    상기 제1 패시베이션 층은 제1 백 메탈(back metal) 및 제2 백 메탈을 포함하고,
    상기 기판 층은,
    상기 제1 백 메탈을 통해 상기 BEOL 층과 상기 제1 하부 패드 사이에 제1 신호를 전송하는 제1 신호 TSV(Through Silicon Via),
    상기 제2 백 메탈을 통해 상기 BEOL 층과 상기 제2 하부 패드 사이에 제2 신호를 전송하는 제2 신호 TSV 및
    상기 제1 신호 TSV와 상기 제2 신호 TSV 사이에 배치되되, 그 일단은 상기 BEOL 층에 연결되고 그 타단은 플로팅(floating)되도록 형성된 그라운드(ground) TSV를 포함하는 반도체 패키지.
  19. 제18항에 있어서,
    상기 인터포저와 병렬로 배치되되 상기 패키지 기판 상에 본딩된 제2 반도체 칩을 더 포함하고,
    상기 인터포저는,
    상기 제1 반도체 칩에서 전송하는 신호를 상기 제2 반도체 칩에 전달하거나, 상기 제2 반도체 칩에서 전송하는 신호를 상기 제1 반도체 칩에 전달하는 반도체 패키지.
  20. 제18항에 있어서,
    BGA(Ball Grid Array)를 통해 상기 패키지 기판의 하부에 본딩된 인쇄 회로 기판을 더 포함하고,
    상기 패키지 기판과 병렬로 배치되되 상기 인쇄 회로 기판 상에 본딩된 제3 반도체 칩을 더 포함하고,
    상기 인터포저는,
    상기 제1 반도체 칩에서 전송하는 신호를 상기 제3 반도체 칩에 전달하거나, 상기 제3 반도체 칩에서 전송하는 신호를 상기 제1 반도체 칩에 전달하는 반도체 패키지.
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