TWI811103B - 通信介面結構和晶粒對晶粒封裝 - Google Patents

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Abstract

本發明提供一種通信介面結構以及晶粒對晶粒（Die-to-Die）封裝。通信介面結構包括排列成第一列行配置的第一凸塊、排列成第二列行配置的第二凸塊以及設置在第一凸塊和第二凸塊之間以將每個第一凸塊連接到每個第二凸塊的跡線。相鄰列中的第一凸塊彼此交錯配置。第二凸塊設置在第一凸塊下方或上方，其中偶數列中的每個第二凸塊位於從偶數列中的每個第一凸塊的中心沿行方向偏移的位置處，以及奇數列中的每個第二凸塊在列方向上位於偶數列中的兩個第二凸塊之間的位置。

Description

通信介面結構和晶粒對晶粒封裝
本發明是有關於一種用於資料通信的兩個積體電路(integrated circuit；IC)晶粒之間的介面，且特別是有關於一種通信介面結構(communication interface structure)和晶粒對晶粒(Die-to-Die)封裝。
基於半導體積體電路的數位電子設備(例如行動電話、數位相機、個人數位助理(personal digital assistants；PDAs)等)被設計成必須具有更強大的功能性，以適應現代數位世界中的各種應用。然而，作為半導體製造趨勢的數位電子設備希望在具有改進的功能性和更高性能的情況下變得更小和更輕。半導體裝置可封裝成2.5D半導體裝置，其中若干電路晶片可整合為更大的積體電路，其中接觸元件、中介層(interposer)或再分佈層(redistribution layer；RDL)被用於在晶片之間進行連接。
整合扇出型(Integrated Fan-Out；InFO)和基板上晶圓上晶片(chip-on-wafer-on-substrate；CoWoS)的封裝技術已被提 出，來封裝並排組裝的多個晶片。
關於晶粒對晶粒封裝，以GLink(UCIe合規性)多晶粒互連為例，可能需要通過中介層或再分佈層(RDL)將系統單晶片(system on a chip；SOC)晶粒連接到高頻寬記憶體(high bandwidth memory；HBM)晶粒。換句話說，中介層或RDL中的介面包括很多凸塊和跡線以在其間連接。
介面中的交錯凸塊分配已經被開發用於矽可佈線性的通孔。交錯凸塊圖(stagger bump map)比直列式凸塊圖(in-line bump map)具有更高的海濱效率(beachfront efficiency)。然而，在所述交錯凸塊分配中，在W-E(西-東)方向的每個介面上只能提供一條跡線。換句話說，在先進封裝技術(Advanced Packaging Technology；APT)的GLink多晶片互連設計中，微凸塊圖(ubump map)只能支持一個方向(例如，南北方向)的高速互連。
為了增強HBM晶粒和SOC晶粒之間的信號完整性(signal integrity)，需要適當設計RDL的通信介面結構。
本發明是針對一種通信介面結構，具有增強的信號完整性的性能。
本發明還提供一種用於東西向互連的晶粒對晶粒(Die-to-Die)封裝。
在根據本發明的一個實施例，一種通信介面結構包括多 個第一凸塊、設置在多個第一凸塊下方或上方的多個第二凸塊、以及設置在多個第一凸塊和多個第二凸塊之間以將每個第一凸塊連接到每個第二凸塊的多條跡線。多個第一凸塊排列成第一列行配置，其中相鄰列中的第一凸塊彼此交錯配置。多個第二凸塊以第二列行配置排列。偶數列中的每個第二凸塊位於從偶數列中的每個第一凸塊的中心沿行方向偏移的位置處。奇數列中的每個第二凸塊在行方向上位於偶數列中的兩個第二凸塊之間的位置。
根據本發明的另一實施例，晶粒對晶粒封裝包括第一晶粒和第二晶粒，以及用於將第一晶粒連接到第二晶粒的通信介面結構。所述通信介面結構包括多個第一凸塊、多個第二凸塊以及設置在多個第一凸塊和多個第二凸塊之間以將每個第一凸塊連接到每個第二凸塊的多條跡線。多個第一凸塊排列成第一列行配置，其中相鄰列中的第一凸塊彼此交錯配置。多個第二凸塊佈置成第二列行配置並且設置在多個第一凸塊下方或上方。偶數列中的每個第二凸塊位於從偶數列中的每個第一凸塊的中心沿行方向偏移的位置處。奇數列中的每個第二凸塊在行方向上位於偶數列中的兩個第二凸塊之間的位置。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例詳細說明如下。
10211、10212、10221、10222、102’22:凸塊
104、106、106'、300、600、t1、t2:跡線
200、500、706:通信介面結構
20212、20214、20216、20221、20223、20225、20232、20234、20236、20241、20243、20245、20252、20254、20256、20261、20263、20265、502、708:第一凸塊
20411、20412、20413、20421、20422、20423、20431、20432、20433、20441、20442、20443、20451、20452、20453、20461、20462、20463、504:第二凸塊
206、506、710:導線
700:晶粒對晶粒封裝
702:第一晶粒
704:第二晶粒
706T:頂部
706B:底部
712:凸點底部金屬化結構
714:封裝層
716:電觸點
902、904、1002、1004:凸塊圖
Die#0、Die#1、Die#2:晶粒
G:接地跡線
M1、M2、M3、M4:金屬層
RX:接收器區域
s1、s2:間距
S1-S16:信號跡線
TX:發射器區域
圖1為根據本發明的一種通信介面結構的部分平面圖。
圖2為根據本發明的第一實施例的一種通信介面結構的平面圖。
圖3為圖2的通信介面結構的局部視圖。
圖4為根據本發明的一種雙向互連的方塊圖。
圖5為根據本發明的第二實施例的一種通信介面結構的平面圖。
圖6為圖5的通信介面結構的局部視圖。
圖7為根據本發明的第三實施例的一種晶粒對晶粒(Die-to-Die)封裝的剖視圖。
圖8是基於本發明的第一實施例的一個示例中的信號和接地跡線的方塊圖。
圖9是基於本發明的第一實施例的上述示例的UCIe凸塊圖。
圖10是基於本發明的第二實施例的一個示例的UCIe凸塊圖。
下面將參照實施例的附圖更充分地描述本發明。然而，本發明可以以多種不同的形式體現，並且不應限於本文描述的實施例。為了清楚起見，圖中的層和區域的厚度可能被誇大了。在任何以下實施例中，相同或相似的元件被賦予相同或相似的附圖標記。在這點上，可以參考所描述的圖的方向來使用方向術語， 例如上、下、左、右、上、下等。在本發明的一個或一些實施例中提供的元件可以定位在多個不同的方向上。同樣地，方向性術語可以用於說明的目的並且絕不是限制性的。
圖1是根據本發明的通信介面結構的部分平面圖。
請參考圖1，本發明的通信介面結構的概念是改變凸塊的位置。例如，四個凸塊10211、10212、10221和10222以列行配置排列。在南北(N-S)方向上，凸塊10211和凸塊10221之間有空間供多條跡線104通過。然而，在西東(W-E)方向中，凸塊10211和凸塊10221之間只能提供一條跡線106。因此，在本發明中，可以將凸塊10222向下移動到與凸塊10212對齊的位置，從而可以擴大凸塊10221和凸塊102’22之間的空間以供更多跡線106'通過西東(W-E)方向。
基於上述概念，本發明的實施例如下。
圖2為根據本發明的第一實施例的一種通信介面結構的平面圖。
請參考圖2，通信介面結構200適用於連接兩個晶粒，通信介面結構200包括多個第一凸塊20212、20214、20216、20221、20223、20225、20232、20234、20236、20241、20243、20245、20252、20254、20256、20261、20263和20265，多個第二凸塊20411、20412、20413、20421、20422、20423、20431、20432、20433、20441、20442、20443、20451、20452、20453、20461、20462和20463，以及多條導線206。雖然圖2是平面圖，但是應知第二凸塊20411是設置在第一 凸塊20212下方；依此類推。然而，本發明不限於此。在另一個實施例中，第二凸塊可以設置在第一凸塊上方。多個第一凸塊20212-65以第一列行配置(row-column configuration)排列。換句話說，第一列中的第一凸塊20212、20214和20216與鄰近第一列的第二列中的第一凸塊20221、20223和20225交錯配置。在一個實施例中，第一行中的第一凸塊20221、20241和20261與鄰近第一行的第二行中的第一凸塊20212、20232和20252交錯配置。在一個實施例中，奇數列中的第一凸塊彼此對齊，偶數列中的第一凸塊彼此對齊。例如，第一列第一凸塊20212與第三列第一凸塊20232對齊，第二列第一凸塊20221與第四列第一凸塊20241對齊。
請再次參考圖2，所述多個第二凸塊20411-63以第二列行配置排列。偶數列中的每個第二凸塊位於從偶數列中的每個第一凸塊的中心沿行方向偏移的位置處。例如，第2列的第2凸塊20421位於從第2列的第1凸塊20221的中心向行方向偏移的位置。第二列的第二凸塊20422位於從第二列的第一凸塊20223的中心沿行方向偏移的位置，依此類推。因此，在第一實施例中，多個第二凸塊20411-63的行數是多個第一凸塊20212-65的行數的一半。在這種情況下，多個第二凸塊20411-63的列數與多個第一凸塊20212-65的列數相同。
在圖2中，奇數列中的每個第二凸塊在行方向上位於偶數列中的兩個第二凸塊之間的位置。例如，第3列的第二凸塊20431在行方向上位於第2列的第二凸塊20421與第4列的第二凸塊20441 之間的位置，依此類推。多條導線206設置在多個第一凸塊與多個第二凸塊之間，以將每個第一凸塊連接到每個第二凸塊。例如，多條導線206中的一條設置在第一凸塊20212與第二凸塊20411之間，以連接第一凸塊20212與第二凸塊20411，依此類推。
所述通信介面結構200例如是中介層(interposer)或再分佈層(redistribution layer；RDL)。具體來說，所述多個第一凸塊20212-65可以形成在再分佈層(未示出)的頂部以連接晶粒(未示出)的通孔(vias)，並且所述多個第二凸塊20411-63可以形成在設置於多個第一凸塊20212-65下方的再分佈層內。所述多條導線206形成在它們之間的絕緣層中，以便將各個第一凸塊20212-65連接到各個第二凸塊20411-63。在一個實施例中，圖2中的多條導線206中的每一者具有C形或U形。例如，第一凸塊20212位於C形導線206的第一端，而第二凸塊20411位於C形導線206的第二端。然而，本發明不限於此；在另一實施例中，多條導線206中的每一者可以是彎曲線、波浪線或直線。
圖3是圖2的通信介面結構的局部視圖。
請參考圖3，在多個第二凸塊20422、20432、20442、20452、20423、20433、20443和20453下方以東西方向(即沿行方向)設置多個第一跡線300，並且多個第一跡線300位於第二凸塊20422和第二凸塊20423之間。由於根據第一實施例的通信介面結構重新分配所述交錯凸塊(即第一凸塊20212-65)，因此可以增加第一跡線300的數量。每個RDL在西東(W-E)方向，因此所述通信介面 結構可以增強西東(W-E)方向的信號完整性性能。
請參考圖2和圖3，間距s1(在圖3中)大於間距s2(在圖2中)，其中間距s1是在列方向上的多個第二凸塊中的兩個(例如，第二凸塊20422和第二凸塊20423)之間的間距，間距s2是在列方向上的多個第二凸塊之一與多個第一凸塊之一(例如，第二凸塊20432和第一凸塊20234)之間的間距。因此，在兩行第二凸塊(例如第二行第二凸塊20422、20432、20442、20452和第三行第二凸塊20423、20433、20443和20453)之間有空間提供給所述多條第一跡線300。
圖4是根據本發明的雙向互連的方塊圖。
請參考圖4，晶粒Die#0可以通過使用圖2的通信介面結構以西東(W-E)方向連接到晶粒Die#2。晶粒Die#0可以通過使用圖5的通信介面結構以南北N-S方向連接到晶粒Die#1。
圖5為根據本發明的第二實施例的一種通信介面結構的平面圖。在圖5中，通信介面結構500包括多個第一凸塊502、多個第二凸塊504以及多個導線506。多個第一凸塊502和多個第二凸塊504排列在同一列行配置。換句話說，多個第一凸塊502為交錯凸塊，且位於多個第一凸塊502下方或上方的多個第二凸塊504亦為交錯凸塊。在一個實施例中，多個第二凸塊504中的每一個位於從每個第一凸塊502的中心沿行方向偏移的位置處。
圖6是圖5的通信介面結構的局部視圖。
請參考圖6，多條第二跡線600沿南北(N-S)方向(即 沿列方向)設置在多個第二凸塊504下方，且所述多條第二跡線600位於相鄰列中的多個第二凸塊504中的兩個之間。
圖7是根據本發明的第三實施例的一種晶粒對晶粒(Die-to-Die)封裝的剖視圖。
請參考圖7，晶粒對晶粒封裝700包括第一晶粒702和第二晶粒704，以及用於將第一晶粒702連接到第二晶粒704的通信介面結構706，其中第一晶粒702例如是系統單晶片(System on a Chip；SoC)晶粒，並且第二晶粒704例如是高頻寬記憶體(high bandwidth memory；HBM)晶粒。通信介面結構706可包括根據第一實施例的通信介面結構或根據第二實施例的通信介面結構。例如，通信介面結構706包括中介層(interposer)或再分佈層(RDL)，並且通信介面結構706的部分頂部706T包括圖2所示的通信介面結構200。換句話說，部分頂部706T包括多個第一凸塊708、多個第二凸塊(未示出)、以及設置在多個第一凸塊708和多個第二凸塊之間用於將每個第一凸塊708連接到每個第二凸塊的多條導線710。在第三實施例中，多個第一凸塊708分別接合至第一晶粒702和第二晶粒704。例如，晶粒對晶粒封裝700包括在第一晶粒702和第二晶粒704下方用於接合多個第一凸塊708的凸點底部金屬化(under bump metallization；UBM)結構712。在一個實施例中，多個第一跡線t1位於多個第二凸塊下方西東(W-E)方向；或者，在多個第二凸塊下方沿南北(N-S)方向設置多條第二跡線t2。
請再次參考圖7，晶粒對晶粒封裝700還包括用於封裝第一晶粒702和第二晶粒704的封裝層714。封裝層714可以包括例如模塑膠(molding compound)、PI(聚醯亞胺)、環氧基材料、酚類化合物或材料、有有機矽分散的材料、或它們的組合。此外，在通信介面結構706的部分底部706B上，進一步設置電觸點716以提供晶粒對晶粒封裝700和外部元件(例如，外部電路或電路板)之間的電連接。電接觸716可以包括受控的塌落晶片連接(Controlled Collapse Chip Connection；C4)凸塊、球狀柵格陣列(ball grid array；BGA)或格陣列(land grid array；LGA)。
圖8是基於本發明的第一實施例的一個示例中的信號和接地跡線的方塊圖。
請參考圖8，使用通用小晶片互連(Universal Chiplet Interconnect Express；UCIe)作為示例。對於UCIe封裝，可以使用本發明第一實施例中的通信介面結構，因此兩片(two-slice)可以實現西東(W-E)互連的全接地(GND)遮罩拓撲。在圖8中，M1代表第一金屬層，M2代表第二金屬層，M3代表第三金屬層，M4代表第四金屬層，間距s1與圖3中的間距s1相同。相應地，接地跡線G和信號跡線S1-S16可以根據互連佈線規則(interconnect routing rule)交替設置。
圖9是基於本發明的第一實施例的上述示例的UCIe凸塊圖。
請參考圖9，示出了相應於第一晶粒的第一凸塊圖902 和相應於用於西東(W-E)互連的第二晶粒的第二凸塊圖904的平面圖。在一個實施例中，第一晶粒例如是SOC晶粒，而第二晶粒例如是HBM晶粒。第一凸塊圖902和第二凸塊圖904具有與圖2中的第二凸塊20411-63相同的配置，其中不同類型的凸塊代表不同的傳輸信號。由於第一凸塊圖902和第二凸塊圖904是直列式(in-line)凸塊圖，有空間提供給更多跡線來實現西東(W-E)互聯，如圖3所示。第一凸塊圖902可以相對於第二凸塊圖904沿列方向橫向偏移，使得接收器區域(receiver region；RX)連接和發射器區域(transmitter region；TX)連接可以是直線以獲得最小距離。在信號完整性聯合模擬分析之後，眼圖聯合模擬結果顯示通過了UCIe規範。此外，邊帶連接用於路由慢速信號，因此不必是直線。
圖10是基於本發明的第二實施例的一個示例的UCIe凸塊圖。
請參考圖10，示出了相應於第一晶粒的第一凸塊圖1002和相應於用於南北(N-S)互連的第二晶粒的第二凸塊圖1004的平面圖。本發明第二實施例的通信介面結構可用于UCIe封裝。第一凸塊圖1002和第二凸塊圖1004具有與圖5中的第二凸塊504相同的配置。由於第一凸塊圖1002和第二凸塊圖1004是交錯凸塊圖，有更多跡線的空間實現南北(N-S)互連，如圖6所示。第一凸塊圖1002與第二凸塊圖1004沿列方向對齊，並且RX連接和TX連接也是直線以獲得最小距離。由於邊帶連接用於路由低速信 號，其傳輸距離可以比RX連接或TX連接更長。
綜上所述，由於本發明將交錯凸塊轉換為直列式用於晶粒對晶粒互連，因此通信介面結構可以增強信號完整性性能，並且通信介面結構支援兩片西東(W-E)晶粒對晶粒互連。因此，本發明可以在不改變晶粒互連的情況下實現東西向可佈線性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
200:通信介面結構
20212、20214、20216、20221、20223、20225、20232、20234、20236、20241、20243、20245、20252、20254、20256、20261、20263、20265、502、708:第一凸塊
20411、20412、20413、20421、20422、20423、20431、20432、20433、20441、20442、20443、20451、20452、20453、20461、20462、20463、504:第二凸塊
206:導線
s1、s2:間距

Claims (20)

  1. 一種通信介面結構，包括： 多個第一凸塊，以第一列行配置排列，其中相鄰列的所述第一凸塊相互交錯配置； 多個第二凸塊，以第二列行配置排列並設置在多個所述第一凸塊下方或上方，其中偶數列中的每個所述第二凸塊位於從偶數列中的每個所述第一凸塊的中心沿行方向偏移的位置處，奇數列中的每個所述第二凸塊在所述行方向上位於所述偶數列中的兩個所述第二凸塊之間的位置；以及 多條導線，設置在多個所述第一凸塊和多個所述第二凸塊之間，以將每個所述第一凸塊連接到每個所述第二凸塊。
  2. 如請求項1所述的通信介面結構，其中多個所述第二凸塊的列數與多個所述第一凸塊的列數相同，並且多個所述第二凸塊的行數是多個所述第一凸塊的行數的一半。
  3. 如請求項1所述的通信介面結構，更包括： 多條第一跡線，以東西方向設置在多個所述第二凸塊下方，且多條所述第一跡線位於多個所述第二凸塊中的兩個之間。
  4. 如請求項1所述的通信介面結構，更包括： 多條第二跡線，以沿南北方向設置在多個所述第二凸塊下方，且多條所述第二跡線位於多個所述第二凸塊中的兩個之間。
  5. 如請求項1所述的通信介面結構，其中所述奇數列的所述第一凸塊彼此對齊，且所述偶數列的所述第一凸塊彼此對齊。
  6. 如請求項1所述的通信介面結構，其中相鄰行中的所述第一凸塊相互交錯配置。
  7. 如請求項1所述的通信介面結構，其中沿列方向的多個所述第二凸塊中的兩個之間的間距大於沿所述列方向的多個所述第二凸塊之一與多個所述第一凸塊之一之間的間距。
  8. 如請求項1所述的通信介面結構，其中每條所述導線在平面圖中具有C形或U形。
  9. 一種晶粒對晶粒封裝，包括： 第一晶粒和第二晶粒；以及 通信介面結構，將所述第一晶粒連接到所述第二晶粒，其中所述通信介面結構包括： 多個第一凸塊，以第一列行配置排列，其中相鄰列的所述第一凸塊相互交錯配置； 多個第二凸塊，以第二列行配置排列並設置在多個所述第一凸塊下方或上方，其中偶數列中的每個所述第二凸塊位於從所述偶數列中的每個所述第一凸塊的中心沿行方向偏移的位置處，奇數列中的每個所述第二凸塊在所述行方向上位於所述偶數列中的兩個所述第二凸塊之間的位置；以及 多條導線，設置在多個所述第一凸塊和多個所述第二凸塊之間，以將每個所述第一凸塊連接到每個所述第二凸塊。
  10. 如請求項9所述的晶粒對晶粒封裝，其中所述多個第二凸塊的列數與所述多個第一凸塊的列數相同，並且所述多個第二凸塊的行數是所述多個第一凸塊的行數的一半。
  11. 如請求項9所述的晶粒對晶粒封裝，其中所述通信介面結構還包括多條第一跡線，設置在多個所述第二凸塊下方的東西方向，且多條所述第一跡線位於多個所述第二凸塊中的兩個之間。
  12. 如請求項9所述的晶粒對晶粒封裝，其中所述通信介面結構還包括多條第二跡線，沿南北方向設置在多個所述第二凸塊下方，以及多條所述第二跡線位於多個所述第二凸塊中的兩個之間。
  13. 如請求項9所述的晶粒對晶粒封裝，其中所述奇數列的所述第一凸塊彼此對齊，且所述偶數列的所述第一凸塊彼此對齊。
  14. 如請求項9所述的晶粒對晶粒封裝，其中相鄰行中的所述第一凸塊相互交錯配置。
  15. 如請求項9所述的晶粒對晶粒封裝，其中沿列方向的多個所述第二凸塊中的兩個之間的間距大於沿所述列方向的多個所述第二凸塊之一與多個所述第一凸塊之一之間的間距。
  16. 如請求項9所述的晶粒對晶粒封裝，其中每條所述導線在平面圖中具有C形或U形。
  17. 如請求項9所述的晶粒對晶粒封裝，其中所述通信介面結構是中介層或重分佈層。
  18. 如請求項9所述的晶粒對晶粒封裝，更包括在所述第一晶粒和所述第二晶粒下方的凸點底部金屬化結構。
  19. 如請求項9所述的晶粒對晶粒封裝，其中所述第一晶粒是系統單晶片晶粒，並且所述第二晶粒是高頻寬記憶體晶粒。
  20. 如請求項9所述的晶粒對晶粒封裝，其中所述第一晶粒相對於所述第二晶粒沿所述列方向橫向偏移。
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