TW202245183A - 半導體封裝體 - Google Patents

半導體封裝體 Download PDF

Info

Publication number
TW202245183A
TW202245183A TW111110528A TW111110528A TW202245183A TW 202245183 A TW202245183 A TW 202245183A TW 111110528 A TW111110528 A TW 111110528A TW 111110528 A TW111110528 A TW 111110528A TW 202245183 A TW202245183 A TW 202245183A
Authority
TW
Taiwan
Prior art keywords
integrated circuit
die
integrated
backend
dies
Prior art date
Application number
TW111110528A
Other languages
English (en)
Inventor
洪漢堂
楊士億
李明翰
眭曉林
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202245183A publication Critical patent/TW202245183A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本揭露實施例提供一種半導體封裝體，包括：第一積體電路晶粒、第二積體電路晶粒以及整合後端結構。第一積體電路晶粒具有第一後端結構，且第二積體電路晶粒具有第二後端結構。整合後端結構具有與第一後端結構和第二後端結構直接接觸的第一側。在一些實施例中，基底設置在整合後端結構的第二側，以支撐第一積體電路晶粒和第二積體電路晶粒。

Description

半導體封裝體
本揭露實施例係有關於一種半導體封裝體，特別是有關於一種包括與第一後端結構和第二後端結構直接接觸的整合後端結構的半導體封裝體。
透過不斷縮小最小特徵尺寸，半導體產業持續改良各種電子元件（即電晶體、二極體、電阻器、電容器等）的積體密度，這允許將更多元件以至於更多功能整合到給定的區域。每個積體電路晶粒可包括許多輸入/輸出墊以與要和積體電路晶粒一起封裝的其他元件形成內連線。中介層通常用於在半導體封裝體中的兩個或多個積體電路晶粒之間提供輸入/輸出。然而，因積體密度增加，僅透過中介層來連接積體電路晶粒可能變得具有挑戰性。
本揭露實施例提供一種半導體封裝體，包括：第一積體電路晶粒、第二積體電路晶粒以及整合後端結構。第一積體電路晶粒具有第一後端結構，且第二積體電路晶粒具有第二後端結構。整合後端結構具有與第一後端結構和第二後端結構直接接觸的第一側。
本揭露實施例提供一種半導體封裝體，包括：並排放置的兩個或更多個積體電路晶粒以及具有與兩個或更多個積體電路直接接觸的一側的多個介電層。兩個或更多個積體電路晶粒中的每一者包括沿其周緣延伸的第一保護環結構。多個介電層包括從第一保護環結構延伸穿過多個介電層的第二保護環結構。第二保護環結構包括在多個介電層之其中一者中的橋接部分。橋接部分延伸跨越兩個或更多個積體電路晶粒中任何直接相鄰的兩個晶粒。
本揭露實施例提供一種積體電路裝置的製造方法，包括：提供至少第一晶圓和第二晶圓。第一晶圓包括第一積體電路晶粒的陣列。第二晶圓包括第二積體電路晶粒的陣列。第一晶圓和第二晶圓分別被切割成多個單獨的第一積體電路晶粒和第二積體電路晶粒。單獨的第一積體電路晶粒和單獨的第二積體電路晶粒結合在一起。整合後端結構形成為具有與第一積體電路晶粒和第二積體電路晶粒直接接觸的第一側。多個導電接頭形成在整合後端結構的第二側。整合後端結構透過導電接頭與基底連接。
以下的揭露內容提供許多不同的實施例或範例以實施本揭露實施例的不同特徵。以下敘述構件及配置的特定範例，以簡化本揭露實施例的說明。當然，這些特定的範例僅為示範並非用以限定本揭露實施例。舉例而言，在以下的敘述中提及第一特徵形成於第二特徵上或上方，即表示其可包括第一特徵與第二特徵是直接接觸的實施例，亦可包括有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵可能未直接接觸的實施例。另外，除非另外說明，在所有揭露內容中，不同圖式中以相同的參考標號標示相同或相似的元件。此重複是為了簡潔及清楚的目的，本身並不表示所述的不同實施例及/或配置之間具有任何關係。
此外，在此可使用與空間相關用詞。例如「底下」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，以便於描述圖式中繪示的一個元件或特徵與另一個（些）元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位（旋轉90度或其他方位），且在此使用的空間相關詞也可依此做同樣的解釋。
本揭露的實施例是有關於半導體封裝體及其製造方法。特別的是，本揭露的實施例有關於偽三維積體電路（2.5D integrated circuit；2.5D IC）封裝，其指的是將積體電路晶粒組合在單一個封裝體中而不堆疊成具有矽通孔（through-silicon via；TSV）的三維積體電路（3D IC）。在偽三維積體電路中，積體電路晶粒是並排地放置而非堆疊在一起，以減少熱量的累積。為了支持偽三維積體電路的異質整合，已經進行了多次嘗試。舉例而言，在基底上晶圓上晶片（Chip-on-Wafer-on-Substrate；CoWoS）中，中介層已用於支持晶片上系統（System-on-Chip；SoC）和隨機存取記憶體（Random-Access-Memory；RAM）或其他並排放置的晶片上系統，且透過基底將晶片上系統和隨機存取記憶體（或另一個晶片上系統）與外部結構形成內連線。亦發展包括矽橋的嵌入式多晶粒內連線橋（Embedded Multi-die Interconnect Bridge；EMIB）。嵌入式多晶粒內連線橋的尺寸小於中介層的尺寸，以橋接晶片上系統與隨機存取記憶體（或另一個晶片上系統）。中介層的製造成本非常高，需要形成矽通孔和雙面後端（back-end-of-the-line；BEOL），而嵌入式多晶粒內連線橋由於其本身的嵌入公差，而使嵌入式多晶粒內連線橋在超細間距方面具有挑戰性。
本揭露的實施例提供包括兩個或更多個積體電路晶粒的異質積體電路以及用於形成異質積體電路的方法，在測試之後將異質積體電路並排地配置，接著透過共同內連線結構連接在一起。共同內連線結構可以使用後端製程製造。
第1圖示意性地繪示根據本揭露的一些實施例之積體電路半導體封裝體100。積體電路半導體封裝體100包括並排放置的第一積體電路晶粒10和第二積體電路晶粒20，以及形成在積體電路晶粒10和20正上方的整合後端結構30。整合後端結構30作為中介層或偽三維積體電路技術中的矽橋。積體電路製造通常包括兩個主要階段，分別為製程前端（Front-End-Of-The-Line；FEOL）階段和後端階段。在前端階段，隔離的半導體裝置（例如電晶體、電容器、電阻器或其他裝置）形成在晶圓（例如半導體基底）上。在後端階段，在介電材料中形成導電特徵（例如導線和通孔），以連接和與隔離的裝置（例如電晶體、電容器和電阻器）形成內連線。後端階段可以包括各種製程操作，例如形成第一金屬層，形成金屬間介電（inter-metal dielectric；IMD）層，形成通孔以連接第一金屬層、第二金屬層和其他金屬層，以及形成鈍化層。以下將參照第2E圖進一步說明後端的製程和結構。
在第1圖所示的實施例中，第一積體電路晶粒10和第二積體電路晶粒20彼此並排放置，且整合為偽三維積體電路裝置。在一些實施例中，第一積體電路晶粒10可以是晶片上系統晶粒。第二積體電路晶粒20可以是隨機存取記憶體晶粒或另一晶片上系統晶粒。在一些實施例中，積體電路半導體封裝體可以包括支持第5代移動（5 thgeneration；5G）網路的設備。
在一些實施例中，第一積體電路晶粒10和第二積體電路晶粒20中的每一者可以具有在約1mm x 1mm和10cm x 10cm之間的範圍內的主表面積。舉例而言，第一積體電路晶粒10和第二積體電路晶粒20中的每一者可以具有在約2mm × 2mm和10cm × 10cm之間的範圍內的主表面積。儘管第一積體電路晶粒10和第二積體電路晶粒20看起來具有如第1圖所示的相同高度和表面積，但是第一積體電路晶粒10的高度及/或尺寸可以不同於第二積體電路晶粒20的高度及/或尺寸。第一積體電路晶粒10的底面10a（即形成後端結構102的一側）和第二積體電路晶粒20的底面20a（即形成後端結構202的一側）與在同一平面上相互齊平。換言之，底面10a和底面20a可以大致共平面。
在底面10a、20a 大致在同一平面上齊平的情況下，第一積體電路晶粒10和第二積體電路晶粒20使用成型塑料110接合。成型塑料110可以包括環氧樹脂、聚醯亞胺、苯並環丁烯（benzocyclobutene；BCB）、聚苯並噁唑（polybenzoxazole；PBO）或前述的組合，其中嵌入或不嵌入填充物以實現所需的結構特性及/或熱特性。在一些實施例中，成型塑料110可以包括碳填充物或玻璃填充物。在一些實施例中，成型塑料110的熱膨脹係數（coefficient of thermal expansion；CTE）的範圍可介於約1μm·m -1·K -1和約5μm·m -1·K -1之間。在一些實施例中，成型塑料110的熱膨脹係數（CTE）可介於約2.3μm·m -1·K -1和約2.7μm·m -1·K -1之間的範圍內。在一些實施例中，可選擇能夠承受高達500°C的製程溫度的材料來形成成型塑料110。
第一積體電路晶粒10可以是其他邏輯晶粒，而不是晶片上系統晶粒，例如中央處理單元（central processing unit；CPU）、專用積體電路（application specific IC；ASIC）、現場可程式化邏輯閘陣列（field programmable gate array；FPGA）、微控制器也可以是整合到積體電路產品中。類似地，第二積體電路晶粒20可以是其他積體電路晶粒，例如動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）晶粒、寬輸入/輸出（input/output；I/O）晶粒、磁阻式隨機存取記憶體（Magnetoresistive Random Access MemoryM-RAM）晶粒、電阻式隨機存取記憶體（Resistive random-access memory；R-RAM）晶粒、快閃記憶體（NAND）晶粒、靜態隨機存取記憶體（Static Random Access Memory；SRAM） 晶粒、記憶體立方體（例如高帶寬記憶體（high bandwidth memory；HBM）和混合記憶體立方體（hybrid memory cube；HMC））。
在第1圖所示的實施例中，第一積體電路晶粒10可以包括前端結構101和後端結構102。前端結構101可以包括裝置部分（如陰影區域所示，其中形成有各種裝置）和基底部分。後端結構102將形成在前端結構101中的裝置與外部裝置及/或電源形成內連線。相似地，第二積體電路晶粒20也可以包括前端結構201和後端結構202。在前端結構201中形成的各種裝置透過後端結構202連接到外部裝置及/或電源。
除了分別具有後端結構102和202的第一積體電路晶粒10和第二積體電路晶粒20之外，積體電路半導體封裝體100包括形成在後端結構102和202下方的整合後端結構30。在一些實施例中，整合後端結構30用以連接到積體電路晶粒10、20，類似於中介層或矽橋。在一些實施例中，在根據本揭露的積體電路半導體封裝體100中省略中介層或矽橋。
整合後端結構30形成為整體覆蓋後端結構102和後端結構202，以作為支撐第一積體電路晶粒10和第二積體電路晶粒20的共同平台。如第1圖所示，整合後端結構30的第一側30a與第一積體電路晶粒10的後端結構102和第二積體電路晶粒20的後端結構202直接接觸。整合後端結構30提供第一積體電路晶粒10和第二積體電路晶粒20之間的內連線以及與外部裝置的連接。
整合後端結構30可以包括一或多個金屬間介電層。在一些實施例中，整合後端結構30可以包括1至10個金屬間介電層。整合後端結構30的金屬間介電層可以透過適合的BEOL製程形成，例如單鑲嵌或雙鑲嵌製程。在一些實施例中，整合後端結構30可以包括單鑲嵌結構。單鑲嵌結構的寬度可介於約2nm至約1000nm之間的範圍內。單鑲嵌結構可以具有介於約1至約5之間的範圍內的縱深比。在其他實施例中，整合後端結構30可以包括雙鑲嵌結構。雙鑲嵌結構的寬度可以介於約2nm至約1000nm之間的範圍內。雙鑲嵌結構的縱深比可介於約1到約小於10之間的範圍內。
導電接頭40形成為與整合後端結構30的第二側30b直接接觸，以在整合後端結構30和基底50之間建立電性連接。接著基底50透過整合後端結構30將第一積體電路晶粒10、第二積體電路晶粒20與外部裝置或系統電性連接。導電接頭40可以包括SnAgCu（SAC）焊點、銅（Cu）柱接頭和具有等效功能的其他結構。SAC接頭的尺寸範圍介於約1μm到約 300μm。銅柱接頭的尺寸範圍可以從約1μm到約50μm。
第2A圖至第2E圖繪示根據本揭露的實施例之形成異質積體電路結構（例如第1圖所示的異質積體電路半導體封裝體100）的製程。第2A圖的上半部顯示獨立的半導體晶圓1、2和3的俯視圖，第2A圖的下半部顯示晶圓1、2和3分別沿切割線I-I、II-II'和III-III'的剖視圖。晶圓1、2和3中的至少一者可以包括邏輯積體電路晶粒陣列，而其餘晶圓可以包括相同或不同類型的邏輯晶粒或相同或不同類型的記憶體晶粒陣列。舉例而言，第一晶圓1可以包括第一晶片上系統晶粒的陣列，例如第1圖所示的第一積體電路晶粒10。第二晶圓2可以包括其他晶片上系統晶粒或隨機存取記憶體晶粒的陣列，例如第1圖所示的第二積體電路晶粒20。第三晶圓3可以包括第三積體電路晶粒30的陣列。第三積體電路晶粒30可以是晶片上系統晶粒或隨機存取記憶體晶粒。如剖視圖所示，晶圓1可以包括相互堆疊的前端結構11和後端結構12。晶圓2可以包括前端結構21和後端結構22，且晶圓3可以包括前端結構31和後端結構32。
晶圓1、2和3中的每一者都經過切割製程以分離出單獨的積體電路晶粒10、20和30。在一些實施例中，在切割製程之後，在單獨的積體電路晶粒10、20和30中的每一者上執行已知良好晶粒（Known-Good-Die；KGD）測試。在其他實施例中，可以在切割出單獨的積體電路晶粒10、20和30之前執行已知良好晶粒測試。已知良好晶粒測試應用於每個單獨的積體電路晶粒10、20和30以確定功能正常，進而防止選擇任何損壞的晶粒或具有異常功能的晶粒且將其整合到所需的最終產品中。這確保所需最終產品的更高良率。
如第2B圖所示，選擇通過已知良好晶粒測試的單獨積體電路晶粒10、20和30，分別表示為已知良好晶粒10A、已知良好晶粒20A、已知良好晶粒30A，用於進一步的製造。接著將選定的已知良好晶粒10A、20A和30A重新配置為重新配置的晶圓。第2C圖繪示根據一些實施例之重新配置的晶圓4的俯視圖和剖視圖。透過將已知良好晶粒10A和已知良好晶粒20A與成型塑料410整合來形成重新配置的晶圓4。在一些實施例中，可以使用未圖示的載體晶圓來使已知良好晶粒10A和已知良好晶粒20A能夠配置在成型塑料410中。在形成成型塑料410且與上方配置的已知良好晶粒10A和已知良好晶粒20A固化之後，可以移除載體晶圓。成型塑料410可以類似於第1圖的成型塑料110。已知良好晶粒10A（由白色框表示）和已知良好晶粒20A（由陰影框表示）以棋盤圖案交替配置在重新配置的晶圓4中，如第2C圖上半部的俯視圖所示。每個已知良好晶粒10A包括前端結構11A和後端結構12A，且每個已知良好晶粒20A包括前端結構21A和後端結構22A。
形成整合後端結構402以覆蓋已知良好晶粒10A的後端結構12A和已知良好晶粒20A的後端結構22A。整合後端結構402與後端結構12A和22A直接接觸以提供已知良好晶粒10A和20A與外部裝置之間的電性連接。整合後端結構402可以類似於第1圖中的整合後端結構202。
在第2D圖中，重新配置的晶圓4沿著虛線被切割成單獨的積體電路裝置4A。在第2A圖至第2E圖的實施例中，每個單獨的積體電路裝置4A包括一對積體電路晶粒10A和20A。這些積體電路裝置4A可以再次接受已知良好晶粒測試，隨後在封裝之前與其他裝置封裝或組合。
第2E圖繪示從重新配置的晶圓4切割的單獨積體電路裝置4A的詳細結構的剖視圖。如圖所示，每個切割的積體電路裝置4A包括整合在同一基底上的兩個積體電路晶粒10A、20A。第一積體電路晶粒可以包括已知良好晶粒10A。第二積體電路晶粒可以包括已知良好晶粒20A，其可以是與已知良好晶粒10A相同的類型或不同的類型。第二積體電路晶粒可以包括例如隨機存取記憶體或其他不同的記憶體晶粒的記憶體晶粒。第一積體電路晶粒10A包括前端結構11A和後端結構12A，第二積體電路晶粒20A包括前端結構21A和後端結構22A。第一積體電路晶粒10A和第二積體電路晶粒20A透過成型塑料410相互接合且由共同後端結構（即整合後端結構402）支撐。整合後端結構402位於第一積體電路晶粒10A、第二積體電路晶粒20A和共同基底405之間。整合後端結構402透過多個導電接頭403連接到基底405。形成導電接頭403以透過基底405將積體電路晶粒10A、20A與外部裝置形成內連線。形成導電接頭403的材料和尺寸與第1圖所示的導電接頭40類似。
如上所述，一旦在前端階段形成各種裝置，即執行後端階段中的製程操作以透過金屬化製程在各個裝置之間形成內連線。在金屬化製程期間，沉積各個裝置之間的金屬線，接著形成接點和介電結構。後端階段通常在第一層導電金屬沉積在晶圓頂部（前端結構）時開始。在金屬層上形成光阻層。接著用金屬線的所需佈局來圖案化光阻層。執行蝕刻製程以移除未受保護的金屬層以獲得連接積體電路晶粒或晶片的不同元件的線路圖案。多數積體電路晶粒需要不止一層的線路來形成所有必要的連接。在一些實施例中，在後端製程中增加約5至約12個金屬層。這些金屬層由介電層隔離，以防止線路與其他金屬層產生短路。各種金屬層透過在介電層中蝕刻形成的孔洞（通孔）形成內連線。整合後端結構402也可用類似的方式形成。
在第2E圖中，已知良好晶粒晶粒10A的後端結構12A包括多個介電層12a和多個導電特徵12b，例如形成在介電層12a中的通孔。相似地，積體電路晶粒20A的後端結構22A包括多個介電層22a和位於介電層22a中的多個導電特徵22b。整合後端結構402亦包括多個介電層402a和形成在介電層402a中的多個導電特徵402b。
後端結構12A、後端結構22A和後端結構402中的介電層12a、22a、402a可以由介電材料例如SiO x、SiO xC yH z、SiO xC y、SiC x、SiN x或相關的低介電常數介電材料、前述的化合物、前述的複合物、前述的組合等形成。被認為具有低介電常數值的介電材料可以具有小於二氧化矽的介電常數值。介電層12a、22a、402a可以逐層沉積、圖案化且填充導電材料。 後端結構12A、後端結構22A和後端結構402中的導電特徵12b、22b、402b可以由銅（Cu）、鈷（Co）、鋁（Al）、釕（Ru）、銥（Ir）、鉑（Pt）、石墨烯、奈米碳管 （carbon nanotube；CNT）、其他金屬或前述的合金製成。用於形成導電特徵12b、22b、402b的製程可以包括物理氣相沉積（physical vapor deposition；PVD）、物理氣相沉積回流、原子層沉積（atomic layer deposition；ALD）、化學氣相沉積（chemical vapor deposition；CVD）、電漿增強原子層沉積 （plasma-enhanced atomic layer deposition；PEALD）、電漿增強化學氣相沉積 （plasma-enhanced chemical vapor deposition；PECVD）、電化學鍍覆（electrochemical plating；ECP）或無電式沉積 （electroless deposition；ELD）。在形成介電層之後執行例如化學機械拋光（chemical mechanical polishing；CMP）的平坦化製程。
在第2A圖至第2E圖的一些實施例中，最靠近整合後端結構402的介電層12a和22a相互合併以提供跨越積體電路晶粒10A和20A之間的間隙的絕緣或隔離。最底部介電層402a中的導電特徵402b與導電接頭403接觸，以通過形成在基底405中的導電特徵（未圖示）提供從積體電路晶粒10A和20A到外部裝置的連接。
如第2E圖所示的積體電路裝置4A更包括保護環（密封環）結構404，從前端結構11A和21A的裝置部分延伸通過後端結構12A、22A和402，朝向整合後端結構402形成導電接頭403的外側402t。如以下將更詳細說明的，保護環結構404可以與介電層12a、22a、402a中的導電特徵12b、22b、402b在相同的製程中逐層製造。保護環結構404是位於內部電路區的外邊緣或周邊的保護部分。保護環結構404可作為後端結構12A、22A和402中的導電特徵12b、22b、402b與外部環境（例如濕氣）之間的屏障。
可以使用各種保護環設計來實現特定的保護環配置和保護環有效性。在第2E圖所示的實施例中，保護環結構404包括第一保護環404A，其包括形成在不同介電層12a中且連接在一起以形成第一保護環404A的多個導電特徵402b。第一保護環404A沿著第一積體電路晶粒10的周緣延伸以環繞其中的後端結構12A的導電特徵12b。保護環結構404亦包括第二保護環404B，其包括形成在不同介電層22a中且連接在一起以形成第二保護環404B的導電特徵402b。第二保護環404B沿著第二積體電路晶粒20的周緣延伸以環繞其中的後端結構22A的導電特徵22b。保護環結構404更包括整合後端結構402中的第三保護環404C以環繞其中的整合後端結構402的導電特徵402b。保護環404C包括與第一保護環404A和第二保護環404B的外部對齊且重疊的周緣部分404C-1，以及與第一保護環404A和第二保護環404B的內部對齊且重疊的內部分404C-2。
第三保護環404C亦包括橋接部分404D，其在第一保護環404A和第二保護環404B的內部之間延伸以橋接積體電路晶粒10A和積體電路晶粒20A的近側之間的間隙412（填充有成型塑料410）。在一些實施例中，橋接部分404D可以是形成在整合後端結構402中的介電層402a中的導電板。導電板連接第三保護環404C的內部分404C-2之間的導電特徵402b。在一些實施例中，橋接部分404D形成在最靠近後端結構12A和後端結構22A的介電層402a中。在一些實施例中，可以在橋接部分404D下方的介電層402a中形成額外的環結構以提供結構對稱性。保護環結構404的結構和配置最終增強了電路功能的電性隔離的有效性。如第2E圖中所示的積體電路裝置4A進一步接受後製造製程，包括積體電路封裝和最終裝置測試。
第3A圖到第3D圖是積體電路半導體封裝體的剖視圖，繪示用於形成如第2E圖所示的整合後端結構402的製程。在第3A圖中，將重新配置的積體電路晶粒10A和20A並排地放置在載體晶圓300上。雖然第3A圖到第3D圖繪示具有不同高度的積體電路晶粒10A和20A，但是此製程也可以應用於具有相同高度的積體電路晶粒，如第2E圖所示。此外，可以在積體電路半導體封裝體中封裝兩個以上的積體電路晶粒。積體電路晶粒10A和20A透過成型塑料410在載體晶圓300上相互接合，且基底302形成在成型塑料410上，如第3B圖所示。隨後將接合的積體電路晶粒10A和20A倒置，使得後端結構12A和22A在頂部，且基底302在底部。接下來如第3C圖所示移除載體晶圓300。接著在積體電路晶粒10A的後端結構12A和積體電路晶粒20A的後端結構22A上形成整合後端結構402，如第3D圖所示。後端結構中形成的保護環結構和導電特徵可以參照第2E圖。
第4圖是參照第2E圖和第3D圖繪示形成整合後端結構402的步驟的流程圖。在步驟S501中，在後端結構12A和22A上形成第一介電層402a。在步驟S502中，將第一介電層402a圖案化，以具有與保護環404A、404B以及後端結構12A、22A的導電特徵12b和22b的至少一部分對準或重疊的孔洞。隨後在步驟S503中施加導電材料以填充孔洞以形成部分保護環404C和導電特徵402b，且在步驟S504中對第一介電層402a進行平坦化製程。在步驟S505中，在第一介電層402a上形成第二介電層402a。在步驟S506中，將第二介電層402a圖案化以具有與保護環404C和第一介電層402a中的至少一部分導電特徵402b對齊或重疊的孔洞。圖案化的第二介電層402a包括穿過第一積體電路晶粒10A和第二積體電路晶粒20A之間的間隙412延伸的孔洞。因此，在步驟S506中施加導電材料以填充孔洞之後，形成跨越間隙412延伸的橋接部分404D，如第2E圖和第3D圖所示。隨後對第二介電層402a進行第二平坦化製程。步驟S509重複步驟S501至504，直到形成所需數量的具有保護環404C和導電特徵402b的介電層。
第5圖繪示根據一些實施例之重新配置的晶圓5的局部俯視圖。重新配置的晶圓5包括積體電路裝置5A的陣列，每個積體電路裝置與三個不同尺寸的積體電路晶粒整合。如第2B圖所示，每個積體電路裝置5A可以包括一個已知良好晶粒10A、一個已知良好晶粒20A和一個已知良好晶粒30A。亦即，三個已知良好晶粒10A、20A和30A的其中一者可能是晶片上系統晶粒，而其餘兩個已知良好晶粒中的每一者可能是晶片上系統晶粒或隨機存取記憶體晶粒。在第3圖所示的範例中，積體電路晶粒10A的尺寸大於積體電路晶粒20A和30A的尺寸。在實際操作中，積體電路晶粒10A、20A和30A的尺寸可能會有所不同。積體電路晶粒10A、20A和30A的位置也可以改變。積體電路晶粒10A、20A和30A中的每一者都經過已知良好晶粒測試以確保積體電路裝置的功能正常。積體電路晶粒10A、20A和30A透過類似於如第1圖所示的成型塑料110的成型塑料接合在一起。每個積體電路晶粒10A、20A和30A包括前端結構和後端結構。整合後端結構形成為積體電路晶粒10A、20A和30A的共同支撐。積體電路晶粒10A、20A和30A的高度可以彼此相同或不同。當積體電路晶粒10A、20A和30A的高度不同時，積體電路晶粒10A、20A和30A的一側相互齊平且被整合後端結構支撐，而積體電路晶粒10A、 20A和30A的另一側可以延伸至不同的水平。整合後端結構通過導電接頭（例如第1圖中所示的導電接頭40）接合或連接到共同基底。此外在第5圖中，積體電路晶粒10A和一對積體電路晶粒20A和30A交替地配置。相似地，重新配置的晶圓5被切割成單獨的積體電路裝置5A，接著個別進行封裝。
第6圖繪示根據另一個實施例之重新配置的晶圓6的局部俯視圖。晶圓6包括積體電路裝置6A的陣列。每個積體電路裝置6A包括整合在共同基底上的五個積體電路晶粒61、62、63、64和65。第一積體電路晶粒61可以是晶片上系統晶粒，例如第2A圖至第2E圖中所示的第一積體電路晶粒10A。剩餘的積體電路晶粒62、63、64和65中的每一者可以包括與第一積體電路晶粒10A相同或不同類型的另一晶片上系統晶粒，或者例如第2A圖中所示的第二積體電路晶粒20A的記憶體晶粒。積體電路晶粒61至65透過與如第1圖所示的成型塑料110類似的成型塑料接合在一起。每個積體電路晶粒61至65包括前端結構和後端結構。整合後端結構形成為積體電路晶粒61至65的共同支撐。積體電路晶粒61至65的高度可以彼此相同或不同。當積體電路晶粒61至65的高度不同時，積體電路晶粒61至65的第一側相互齊平且由整合後端結構支撐，而積體電路晶粒61至65的另一側可延伸在不同的水平。整合後端結構通過導電接頭（例如第1圖中所示的導電接頭40）接合或連接到共同基底。類似於重新配置的晶圓5，重新配置的晶圓6被切割成單獨的積體電路裝置6A，接著個別進行封裝。
應注意的是，根據電路設計，可以在重新配置的晶圓6中的每個積體電路裝置6A中配置更多或更少的積體電路晶粒。在一些實施例中，在重新配置的晶圓6中的積體電路裝置6A中組合的積體電路晶粒的數量可介於2和20之間。
第7圖繪示根據本揭露的實施例之製造偽三維積體電路的方法700的製程的流程圖。偽三維積體電路可以是如第2E圖、第3圖和第4圖所示的異質積體電路裝置。為了製造偽三維積體電路，在操作S701中提供至少兩個晶圓。每個晶圓包括在其中和上方製造的積體電路晶粒陣列，例如第2A圖中的晶圓1、2、3的積體電路晶粒10、20、30。第一晶圓的積體電路晶粒可以與第二晶圓的積體電路晶粒相同或不同。在一些實施例中，晶圓之其中一者包括晶片上系統陣列，而另一個晶圓可以包括晶片上系統或隨機存取記憶體陣列。
在操作S702中，對每個晶圓執行切割製程以將單獨的積體電路晶粒彼此分離。在操作S703中，對每個單獨的積體電路晶粒進行已知良好晶粒測試，以得出已知良好晶粒，如圖2B所示。在一些實施例中，操作S703可以在操作S702之前進行。
在操作S704中，選擇具有正常功能的積體電路晶粒以形成重新配置的晶圓，例如第2C圖中的晶圓4。來自第一晶圓的已知良好晶粒和來自第二晶圓的已知良好晶粒在重新配置的晶圓上沿著多行和多列中的每一者交替排列。使用成型塑料將來自第一晶圓的已知良好晶粒接合到來自第二晶圓的已知良好晶粒。來自第一晶圓和第二晶圓的每個已知良好晶粒包括透過形成在對應已知良好晶粒中的後端結構形成內連線的各種裝置。在操作S704之後，已知良好晶粒中最上方的金屬間介電層是齊平的，以用於後續的製造。
在操作S705中，在已知良好晶粒的後端結構上方形成整合後端結構。整合後端結構（例如第1圖中的整合後端結構30和第2C圖中的整合後端結構402）作為來自至少兩個晶圓的已知良好晶粒的共同支撐。整合後端結構形成為一側與來自第一晶圓和第二晶圓的積體電路晶粒的後端結構直接接觸。整合後端結構亦作為內連線層以連接來自至少兩個晶圓的每對已知良好晶粒。整合後端結構可透過後端製程形成，例如透過鑲嵌製程。可以形成和圖案化一或多個介電層以形成溝槽及/或通孔開口。溝槽及/或通孔開口可以是透過單鑲嵌或雙鑲嵌製程形成的單鑲嵌結構或雙鑲嵌結構。在一些實施例中，溝槽及/或通孔開口是具有介於約2nm到約1000nm的範圍內的開口以及介於約1到約5的範圍內的縱深比的單鑲嵌結構。在一些實施例中，溝槽及/或通孔開口是雙鑲嵌結構，其開口介於約2nm到約1000nm的範圍內，縱深比介於約1到約10之間的範圍內。然後透過適合的沉積填充溝槽及/或通孔開口，例如物理氣相沉積、物理氣相沉積回流、原子層沉積、化學氣相沉積、電漿增強原子層沉積、電漿增強化學氣相沉積、電化學鍍覆或無電式沉積。接著進行化學機械拋光以將形成在其中的導電特徵平坦化。在一些實施例中，整合後端結構中的導電特徵可以包括Cu、Co、Al、W、Ru、Ir、Pt、石墨烯、奈米碳管（CNT）或前述的合金。
一旦單獨的積體電路裝置被分離，重新配置的晶圓可以進一步接受切割製程和其他後製造製程，例如封裝。在操作S706中，在整合後端結構的另一側形成多個導電接頭，例如第1圖中的導電接頭40和第2E圖中的導電接頭403。在操作S707中，提供共同基底以透過導電接頭連接整合後端結構。
本揭露的實施例提供一種積體電路，其將積體電路晶粒組合在單一個封裝體中，而非堆疊成需要矽通孔（TSV）的三維積體電路（3D IC）。積體電路晶粒可以選自具有相同或不同結構和功能的積體電路晶粒。將積體電路並排地放置，且透過整合後端結構連接，以相對較低的成本結合到積體電路晶粒的佈線中。透過使用整合後端結構，本揭露的實施例在不使用中介層或嵌入式橋的情況下實現積體電路半導體封裝體中的並排晶粒異質整合，因此在積體電路中實現更低的功耗及/或更高的帶寬。本揭露的實施例亦允許在整合之前進行已知良好晶粒測試，進而提高製造良率。本揭露的實施例在整合和封裝製程中使用後端製程，因此易於遵循且能夠與其他3D積體電路封裝技術結合。
本揭露的一些實施例提供了一種積體電路（IC）半導體封裝體，包括具有第一後端（BEOL）結構的第一積體電路晶粒、具有第二後端結構的第二積體電路晶粒、以及具有與第一後端結構和第二後端結構直接接觸的第一側的整合後端結構。在一些實施例中，積體電路半導體封裝體更包括設置在整合後端結構的第二側以支撐第一積體電路晶粒和第二後端結構的基底。
在一些實施例中，第一積體電路晶粒包括晶片上系統（SoC），且第二積體電路晶粒包括晶片上系統或隨機存取記憶體（RAM）。
在一些實施例中，半導體封裝體更包括成型塑料，第一積體電路晶粒和第二積體電路晶粒透過成型塑料接合在一起。
在一些實施例中，半導體封裝體更包括接合到第一積體電路晶粒和第二積體電路晶粒，且與整合後端結構直接接觸的第三積體電路晶粒。
在一些實施例中，半導體封裝體更包括設置在整合後端結構的第二側以支撐第一積體電路晶粒和第二積體電路晶粒兩者的基底。
在一些實施例中，成型塑料具有介於約1μm·m -1·K -1至約5μm·m -1·K -1的範圍內的熱膨脹係數（CTE）。
在一些實施例中，成型塑料由能夠承受高達500℃的製程溫度的材料製成。
在一些實施例中，整合後端結構包括其中形成有導電特徵的多個介電層。
在一些實施例中，半導體封裝體更包括連接整合後端結構和基底的多個導電接頭。
在一些實施例中，導電接頭包括銅（Cu）柱接頭或SnAgCu（SAC）焊球。
在一些實施例中，第一積體電路晶粒的高度不同於第二積體電路晶粒的高度。
在一些實施例中，半導體封裝體更包括位於第一積體電路晶粒和第二積體電路晶粒中的每一者的周緣處的保護環結構。
在一些實施例中，保護環結構包括環繞第一積體電路晶粒的第一保護環以及環繞第二積體電路晶粒的第二保護環。
在一些實施例中，保護環結構更包括橫跨第一積體電路晶粒和第二積體電路晶粒之間的間隙的橋接部分。
本揭露的一些實施例提供了一種積體電路半導體封裝體，其包括並排放置的兩個或更多個積體電路晶粒以及具有與兩個或更多個積體電路直接接觸的一側的多個介電層。兩個或更多個積體電路晶粒中的每一者包括沿其周緣延伸的第一保護環結構。多個介電層包括從第一保護環結構延伸穿過多個介電層的第二保護環結構。第二保護環結構包括在多個介電層之其中一者中的橋接部分。橋接部分延伸跨越兩個或更多個積體電路晶粒中任何直接相鄰的兩個晶粒。
在一些實施例中，兩個或更多個積體電路晶粒包括至少一個晶片上系統晶粒。
在一些實施例中，半導體封裝體更包括接合兩個或更多個積體電路晶粒的成型塑料。
本揭露的一些實施例提供了一種製造積體電路裝置的方法。此方法包括提供至少第一晶圓和第二晶圓。第一晶圓包括第一積體電路晶粒的陣列。第二晶圓包括第二積體電路晶粒的陣列。此方法包括將第一晶圓和第二晶圓分別切割成多個單獨的第一積體電路晶粒和第二積體電路晶粒。此方法包括將單獨的第一積體電路晶粒和單獨的第二積體電路晶粒結合在一起，其中第一積體電路晶粒和第二積體電路晶粒是交替地排列。此方法包括將整合後端（BEOL）結構形成為具有與第一積體電路晶粒和第二積體電路晶粒直接接觸的第一側。此方法包括將多個導電接頭形成在整合後端結構的第二側。此方法包括將整合後端結構透過導電接頭與基底連接。
在一些實施例中，此方法更包括將單獨的第一積體電路晶粒和第二積體電路晶粒重新配置到重新配置的晶圓上，且重新配置的晶圓包括第一積體電路晶粒和第二積體電路晶粒的其中至少一者。
在一些實施例中，形成整合的後端結構更包括：形成與第一積體電路晶粒的第一後端結構和第二積體電路晶粒的第二後端結構直接接觸的第一介電層，其中第一介電層包括一或多個導電特徵。接著，在第一介電層上形成第二介電層，其中第二介電層包括與第一介電層的一或多個導電特徵對齊且直接接觸的一或多個導電特徵。
以上概述了許多實施例的特徵，使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露的各實施例。本揭露所屬技術領域中具有通常知識者應可理解，可以本揭露實施例為基礎輕易地設計或改變其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到與在此介紹的實施例相同的優點。本揭露所屬技術領域中具有通常知識者也應了解，這些相等的結構並未背離本揭露的精神與範圍。在不背離後附申請專利範圍的精神與範圍之前提下，可對本揭露實施例進行各種改變、置換及變動。
1, 2, 3, 4, 5, 6:晶圓 4A, 5A, 6A:積體電路裝置 10:第一積體電路晶粒 10A, 20A, 30A:積體電路晶粒（已知良好晶粒） 10a:底面 11, 11A:前端結構 12, 12A:後端結構 12a, 22b:介電層 12b, 22b:導電特徵 20:第二積體電路晶粒 20a:底面 21, 21A:前端結構 22, 22A:後端結構 30:整合後端結構 30a:第一側 30b:第二側 31:前端結構 32:後端結構 40:導電接頭 50:基底 61, 62, 63, 64, 65:積體電路晶粒 100:積體電路半導體封裝體 101, 201:前端結構 102, 202:後端結構 110:成型塑料 300:載體晶圓 302:基底 402:整合後端結構 402a:第一介電層、第二介電層 402b:導電特徵 402t:外側 403:導電接頭 404:保護環結構 404A, 404B:保護環 404C:保護環 404C-1:周緣部分 404C-2:內部分 404D:橋接部分 405:基底 410:成型塑料 412:間隙 700:方法 I-I’, II-II’, III-III’:切割線 S501, S502, S503, S504, S505, S506, S507, S508, S509, S701, S702, S703, S704, S705, S706, S707:步驟
根據以下的詳細說明並配合所附圖式以更好地了解本揭露實施例的概念。應注意的是，根據本產業的標準慣例，圖式中的各種特徵未必按照比例繪製。事實上，可能任意地放大或縮小各種特徵的尺寸，以做清楚的說明。在通篇說明書及圖式中以相似的標號標示相似的特徵。 第1圖示意性地繪示根據本揭露實施例之積體電路半導體封裝體。 第2A圖至第2E圖示意性地繪示根據本揭露實施例之形成積體電路半導體封裝體的各個階段。 第3A圖至第3D圖繪示如第2A圖至第2E圖所示之形成積體電路半導體封裝體的後端結構的各個階段。 第4圖繪示製造積體電路半導體封裝體的後端結構的方法的流程圖。 第5圖和第6圖示意性地繪示根據本揭露實施例之具有不同組合的積體電路晶粒的積體電路。 第7圖繪示根據本揭露實施例之製造積體電路半導體封裝體的方法的流程圖。
10:第一積體電路晶粒
10a:底面
20:第二積體電路晶粒
20a:底面
30:整合後端結構
30a:第一側
30b:第二側
40:導電接頭
50:基底
100:積體電路半導體封裝體
101,201:前端結構
102,202:後端結構
110:成型塑料

Claims (1)

  1. 一種半導體封裝體，包括： 一第一積體電路晶粒，具有一第一後端結構； 一第二積體電路晶粒，具有一第二後端結構；以及 一整合後端結構，具有與該第一後端結構和該第二後端結構直接接觸的一第一側。
TW111110528A 2021-05-06 2022-03-22 半導體封裝體 TW202245183A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163184955P 2021-05-06 2021-05-06
US63/184,955 2021-05-06
US17/474,461 US12051683B2 (en) 2021-05-06 2021-09-14 Semiconductor packages and methods for forming the same
US17/474,461 2021-09-14

Publications (1)

Publication Number Publication Date
TW202245183A true TW202245183A (zh) 2022-11-16

Family

ID=83197237

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111110528A TW202245183A (zh) 2021-05-06 2022-03-22 半導體封裝體

Country Status (3)

Country Link
US (1) US12051683B2 (zh)
CN (1) CN115064504A (zh)
TW (1) TW202245183A (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7087452B2 (en) * 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9583462B2 (en) * 2015-01-22 2017-02-28 Qualcomm Incorporated Damascene re-distribution layer (RDL) in fan out split die application

Also Published As

Publication number Publication date
US20220359483A1 (en) 2022-11-10
CN115064504A (zh) 2022-09-16
US12051683B2 (en) 2024-07-30

Similar Documents

Publication Publication Date Title
US11705449B2 (en) Through silicon via design for stacking integrated circuits
US9686852B2 (en) Multi-dimensional integrated circuit structures and methods of forming the same
US9240349B2 (en) Interconnect structures for substrate
TW202044436A (zh) 半導體結構及其製造方法
TW202017138A (zh) 半導體結構
US9978637B2 (en) Mechanism for forming patterned metal pad connected to multiple through silicon vias (TSVs)
TW201911515A (zh) 半導體封裝及製作半導體封裝的方法
US11462495B2 (en) Chiplets 3D SoIC system integration and fabrication methods
KR20150043933A (ko) Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US11817305B2 (en) Front end of line interconnect structures and associated systems and methods
US20240136295A1 (en) Front end of line interconnect structures and associated systems and methods
TW202245169A (zh) 半導體封裝體
US20240088077A1 (en) Chiplets 3d soic system integration and fabrication methods
TWI795700B (zh) 積體電路封裝及其形成方法
TWI842267B (zh) 半導體佈置及其形成方法及半導體結構
TWI842221B (zh) 半導體結構、半導體配置及其形成方法
US11854987B2 (en) Semiconductor packages with interconnection features in a seal region and methods for forming the same
US20220068820A1 (en) Front end of line interconnect structures and associated systems and methods
US12051683B2 (en) Semiconductor packages and methods for forming the same
US20230187406A1 (en) Packages With Deep Bond Pads and Method Forming Same