TW202017138A - 半導體結構 - Google Patents

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island
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張豐願
劉欽洲
錢清河
黃博祥
穆罕默德 艾杜維蒂爾 諾
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台灣積體電路製造股份有限公司
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Abstract

本揭露的一些實施方式說明一種半導體結構。半導體結構包括第一晶片，第一晶片具有第一導線與形成在第一導線上的第一導電島。第一晶片更包括複數第一通孔，第一通孔形成在第一導電島中，且電性耦接至第一導線。半導體結構更包括接合至第一晶片的第二晶片，其中第二晶片包括第二導線與形成在第二導線上的第二導電島。第二晶片更包括複數第二通孔，第二通孔形成在第二導電島中，且電性耦接至第二導線。

Description

半導體結構
本揭露的一些實施方式是有關於一種半導體結構與用於形成半導體結構的方法。
三維積體電路(3D integrated circuit；3DIC)包括具有兩層或更多層的主動電子組件的半導體元件，主動電子組件集成(例如，垂直堆疊與連接)以形成積體電路。目前正在開發各種形式的三維積體電路技術，包括晶粒在晶粒上堆疊(die-on-die stacking)、晶粒在晶圓上堆疊(die-on-wafer stacking)，以及晶圓在晶圓上堆疊(wafer-on-wafer stacking)。相較於二維的對應物，具有增加的晶片密度的三維積體電路系統可以表現出高的IR位降(例如，電壓降)。積體晶片結構上的三維系統中的功耗增加，會導致高功耗與較差的元件性能。
在一些實施方式中，半導體結構包括第一晶片，第一晶片包括第一導線與形成在第一導線上的第一導電島。第一晶片還包括形成在第一導電島中並且電性耦接至第一導 線的複數第一通孔。半導體結構還包括接合至第一晶片的第二晶片，其中第二晶片包括第二導線與形成在第二導線上的第二導電島。第二晶片還包括形成在第二導電島中並且電性耦接至第二導線的複數第二通孔。
100‧‧‧三維積體電路結構
100A、100B、100C、100D‧‧‧晶片層
110‧‧‧晶片
120‧‧‧垂直導電結構
130‧‧‧外圍結構
140‧‧‧電源
150、152、154‧‧‧IR位降
200‧‧‧三維積體電路結構
201‧‧‧方向
202‧‧‧底層
202A‧‧‧邏輯晶片
204‧‧‧虛設區
210、220、230、240‧‧‧晶片
210A、240A、240B‧‧‧方塊
203、212、226、227‧‧‧電網線
205、211‧‧‧矽通孔
207、217、223‧‧‧第一介電層
209、225‧‧‧第二介電層
211A、211B、211C、211D‧‧‧矽通孔
214A、214B、214C、214D‧‧‧導線
221‧‧‧底通孔
222‧‧‧頂電網線
224‧‧‧底電網線
228‧‧‧網壁
229‧‧‧頂通孔
290‧‧‧封裝凸塊
302‧‧‧均勻網通孔陣列
304‧‧‧非均勻網通孔陣列
402‧‧‧元件區
406‧‧‧通孔
408‧‧‧被動/主動元件
420‧‧‧晶片
500‧‧‧三維積體電路結構
510‧‧‧第一晶片
512、522‧‧‧基板
514、524、528‧‧‧電網線
516、526、526A‧‧‧通孔
519、529‧‧‧通孔島
520‧‧‧第二晶片
521‧‧‧介電層
600‧‧‧三維積體電路結構
600A‧‧‧第一晶片
600B‧‧‧第二晶片
601A、601B‧‧‧部分
602、604、606、612、614、616‧‧‧電網線
603‧‧‧區域
622、642‧‧‧通孔島
624、644、644A、644B‧‧‧通孔
700‧‧‧三維積體電路結構
700A‧‧‧第一晶片
700B‧‧‧第二晶片
702、712‧‧‧電網線
704、714‧‧‧通孔
706、716‧‧‧導電墊
800‧‧‧方法
802、804、806、808‧‧‧步驟
A-A’、B-B’、C-C’‧‧‧平面
d1、d2、d3、d4‧‧‧間隔
ht‧‧‧高度
ha‧‧‧厚度
L‧‧‧長度
W、WPG‧‧‧寬度
D‧‧‧偏移
當結合圖式進行閱讀時得以自以下詳細描述最佳地理解本揭露的一些實施方式之態樣。應注意，根據產業上之標準實務，各種特徵並未按比例繪製。實際上，為了論述清楚可任意地增大或減小各種特徵之尺寸。
第1圖是根據本揭露之一些實施方式的積體晶片結構上的三維系統的局部等距視圖。
第2圖是根據本揭露之一些實施方式的具有下降的IR位降的積體晶片結構上的三維系統的剖面圖。
第3A圖至第7B圖是根據本揭露之一些實施方式的具有IR位降下降結構的各種配置的積體晶片結構上的三維系統的剖面圖。
第8圖是根據本揭露之一些實施方式的用於形成具有通孔島的積體晶片結構上的三維系統的示例方法的流程圖。
以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施方式或示例。以下描述部件及佈置之特定示例以簡化本揭露的一些實施方式。當然，此等僅為示例且並 不意欲為限定性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上的形成可包括其中第一及第二特徵直接接觸形成之實施方式，且亦可包括其中額外特徵可在第一及第二特徵之間形成而使得第一及第二特徵可不直接接觸的實施方式。
另外，為了描述簡單起見，可在本揭露的一些實施方式中使用諸如「在...之下」、「在...下方」、「下方」、「在...上方」、「上方」以及其類似術語的空間相對術語，以描述如圖式中所說明之一個元件或特徵相對於另一(其他)元件或特徵的關係。除了圖式中所描繪之定向以外，所述空間相對術語意欲亦涵蓋在使用中或操作中部件的不同定向。裝置可以其他方式定向(旋轉90度或在其他定向上)，且本揭露的一些實施方式中所使用之空間相對描述詞可同樣相應地作出解釋。
這裡使用的術語「標稱的(nominal)」是指在產品或製程的設計階段期間設定的組件或過程操作的特徵或參數的期望值或目標值，以及高於及/或低於期望值的值。值的範圍典型上是由於製造的製程或公差的微小變化。
這裡使用的術語「垂直的(vertical)」是指標稱的垂直於基板的表面。
這裡使用的術語「實質上(substantially)」與「大約(about)」表示給定量的值，其可以表示在例如目標(或預期)值的±5%內變化的給定量的值(例如±1%、±2%、±3%、±4%或±5%的值)。
三維(three-dimension；3D)積體電路(3D integrated circuit；3DIC)結構是非單片的垂直結構，其包括例如通過各種接合技術(例如混合接合)彼此堆疊的兩至八個二維(2D)的覆晶(flip chip)。二維覆晶可以是具有不同功能的晶片的彙編，例如邏輯晶片、記憶體晶片、射頻(radio frequency；RF)晶片等。作為示例而非限制，邏輯晶片可以包括中央處理單元(central process units；CPUs)，並且記憶體晶片可以包括靜態存取記憶體(static access memory；SRAM)陣列、動態隨機存取記憶體(dynamic random access memory；DRAM)陣列、磁隨機存取記憶體(magnetic random access memory；MRAM)陣列，或其他類型的記憶體陣列。在三維積體電路結構中，每個二維晶片可以通過微凸塊、矽通孔(through silicon vias；TSV)、混合接合，或其他類型的內連接結構連接，其可以短於二維積體電路的結構中使用的內連接。因此，三維積體電路結構可以比二維對應物更快，更密集並具有附加功能。此外，相較於二維積體電路的結構，三維積體電路結構可具有更小的覆蓋區(footprint)。
三維積體電路由包括電源線和地線的電源線網(power wire grids)供電。由於三維積體電路結構具有增加的晶片密度與減小的覆蓋區，因此與二維積體電路的結構相比，它們具有更高的每單位面積功率密度，並且更容易受到功耗問題的影響。電源線網通常電性連接到三維積體電路封裝的一端，並通過導電結構(例如由矽通孔形成的電網柱)向每個覆晶供電。然而，隨著更多芯片堆疊在彼此之上，三維積體電路 結構中矽通孔的增加的深度可導致電阻增與大的IR位降(例如，大於5%的電壓降)。例如，深的矽通孔會增加內連接與矽通孔的電阻，降低晶片的性能，並縮短三維積體電路結構的壽命。
為了解決上述的缺點，本揭露的一些實施方式的描述涉及減少三維積體電路結構中的IR位降。例如，示例性的實施方式至少包括以下數點：(1)包括降低電網(power grid；PG)電阻的矽通孔的電網通孔陣列；(2)包括通孔的網壁(grid wall)可以沿著晶片的周邊形成，並圍繞主動元件；(3)通過在相鄰金屬層或晶片的電網線之間形成的島；(4)若電網線未對齊(例如，不是以水平偏移直接在彼此上方)，則在電網線之間提供附加接觸區的導電接合焊盤。應當注意，本揭露的一些實施方式中描述的結構和方法也可以應用於其他導電結構，例如信號承載線、地線與任何其他適當的導電結構。
根據本揭露的一些實施方式，第1圖是三維積體電路結構100的等距視圖。三維積體電路結構100包括四個晶片層，例如100A、100B、100C與100D。然而，晶片層100A至100D的數量並非限制的，並且可能有更少或更多的晶片層(例如，2、6或8)。出於說明目的，第1圖包括三維積體電路結構100的選定部分，並且可包括其他部分(未繪示)。例如，可以包括微凸塊(micro-bumps)、模塑區、虛設區、黏合層、散熱器、內連接，球網陣列(ball grid array；BGA)連接器、矽中介層，以及其他組件或結構元件。在一些實施方式中，外圍結構130可提供機械支撐及/或提供熱傳導以用於散熱。每 個晶片層可以包括一個或多個晶片110，其通過垂直導電結構120電性連接到相鄰晶片層中的晶片。在一些實施方式中，垂直導電結構120可以包括矽通孔、介電通孔(through dielectric vias；TDV)或其他類型的垂直內連接結構。作為示例而非限制，底部晶片層100A可包括一個或多個微處理器或CPU，而晶片層100B至100D可包括一個或多個記憶體晶片(例如，SRAM晶片、DRAM晶片、MRAM晶片，或其他類型的記憶體晶片或其組合)。在堆疊之前，每個晶片的接觸表面被平面化，並且使用合適的接合技術在這些接觸表面處接合晶片，例如混合接合、熔接、陽極接合、直接接合、室溫接合、壓力接合及/或其組合。
在一些實施方式中，電源140通過內連接(例如BGA連接器)電性連接至底部晶片層100A。通過垂直導電結構120向所有晶片層100A至100D供電。當通過晶片層100A至100D串聯提供電源時，每個晶片層的電阻將在隨後黏合的電壓源中引入IR位降(IR drop)，此將導致不期望的功耗增加。例如，由於電網結構與混合接合表面引起的電阻，在晶片層100A至100D之間可能發生IR位降150、152或154，並且晶片層100D將接收比電源140低得多的電壓供應，提供給晶片層100A。隨著越來越多的晶片堆疊在三維積體電路結構100中，遠離電源(例如，晶片層100D)的晶片層可能經歷不期望的大的IR位降(例如，大於電壓供應的5%)。
第2圖是根據本揭露的一些實施方式的結合電網通孔陣列、網壁與通孔島的各種實施例的三維積體電路結構 200的剖面圖。三維積體電路結構200相似於三維積體電路結構100，但包括額外的電子組件或結構元件。例如，三維積體電路結構200包括堆疊的晶片210、220、230與240、圍繞堆疊的晶片210至240的虛設區204、每個晶片210至240內及/或晶片210至240之間的垂直導電結構120、在堆疊的晶片210至240下方具有邏輯晶片202A的底層202。封裝凸塊290電性耦合至邏輯晶片202A。示例性的三維積體電路結構200可以進一步包括其他適當的結構，且為了簡單起見而未在第2圖中繪示。示例性的三維積體電路結構200中的組件基於方便說明，並未按比例繪製。
虛設區204可以是非功能性結構，其為結合的元件提供結構支撐及/或熱傳導。作為示例而非限制，虛設區204可以為三維積體電路結構200提供結構支撐，並且包括介電材料與金屬或金屬層的組合。三維積體電路結構200中的晶片210至240可以通過垂直導電結構與焊盤電性耦合到相鄰的頂部與底部晶片。封裝凸塊290是導電結構，例如焊球(solder balls)，其可以電性連接到電源或其他封裝，以形成封裝上封裝(package on package；PoP)結構。在一些實施方式中，可以在其各自的封裝凸塊290下面形成凸塊下金屬化(under bump metallization；UBM)結構。在一些實施方式中，外圍結構130可以提供機械支撐及/或提供熱傳導以用於散熱。
晶片210至240與邏輯晶片202A可以堆疊與結合以形成PoP結構。當通過嵌入在它們各自的頂介電層中的導電結構在堆疊芯片之間形成電性連接時，可以使用混合接合(例 如金屬與金屬間的接合製程以及非金屬與非金屬間的接合製程)將這些晶片接合在一起。當電功率及/或信號從最底的晶片傳輸到最頂的晶片時，例如，在方向201所示的方向上，每個後續晶片的電源會由於電阻而減小。電阻可通過例如每個晶片內的內部結構或每個接合晶片之間的內連接結構而產生。在一些實施方式中，每個晶片可以包括電網線與矽通孔，用於向晶片內的元件分配與供電。舉例來說，晶片220包括內部電網線226與227。在一些實施方式中，每個晶片還可以包括在接合晶片之間的接合界面位置的矽通孔與接合墊，以連接至頂電網線與底電網線。
第2圖中的三維積體電路結構200包含各種結構，以減少IR位降，以降低功耗，此將在第3A圖至第8圖中進一步描述。舉例來說，三維積體電路結構200包括電網通孔陣列，其具有在不同金屬層或晶片的平行電網線之間形成的矽通孔，如方塊210A所示。三維積體電路結構200還包括晶片220，其具有沿著晶片220的周邊形成並圍繞其主動元件的網壁。三維積體電路結構200還包括晶片230和240，其具有形成在相鄰金屬層或晶片的電網線之間的通孔島，以及在電網線之間提供額外接觸區的導電接合墊，分別如方塊240A與方塊240B所繪示。
第3A圖與第3B圖繪示根據本揭露的一些實施方式的電網通孔陣列，其包括在不同金屬層或晶片的電網線之間形成的矽通孔/介電通孔(TSVs/TDVs)。第3A圖與第3B圖可以是第2圖的方塊210A以及相鄰結構的放大圖。第3A圖與第 3B圖中的三維積體電路結構的示例性部分包括：第3A圖與第3B圖可以進一步包括其他適當的結構，並且為了簡單起見而未繪示。三維積體電路結構的部分中的組件基於方便說明，並未按比例繪製。
第3A圖是包括在不同金屬晶片層電網線之間形成的矽通孔的示例性三維積體電路結構的剖面圖。第3B圖是從平面A-A'的方塊210A觀看的視圖。底層202包括第一介電層207與第二介電層209。導電結構例如電網線203與矽通孔205，嵌入在第二介電層209中，用於功率及/或信號分配。相似地，第一晶片210包括第一介電層217與嵌入在第一介電層217中的導電結構，例如電網線212與矽通孔211，用於功率及/或信號分配。上述提供了電網線與矽通孔為示例，亦可以包括其他的導電結構，其中定位與配置結構可以根據設計需要而變化。電網線203與212以及矽通孔205與211可以由導電材料所形成，例如銅(copper)、鈷(cobalt)、鋁(aluminum)、鎢(tungsten)、摻雜的多晶矽(doped polysilicon)，其他適當的導電材料，及/或其組合。第3B圖繪示均勻網通孔陣列(uniform grid via arrays)302與非均勻網通孔陣列(non-uniform grid via arrays)304。如均勻網通孔陣列302所示，每個電網線212可包括單行的通孔211。非均勻網通孔陣列304可被形成在每個電網線212包括兩行或更多行的通孔211的區域中。在一些實施方式中，三維積體電路結構可包括均勻網通孔陣列302與非均勻網通孔陣列304的組合，視元件的需要而定。在一些實施方式中，不同電網線的相鄰通孔211之間的間隔d1可以在約 0.4微米(μm)與約0.8微米之間的範圍內，前述的範圍將取決於設計中使用的製程技術節點，並且其值對於不同的製程技術節點而言是不同的。在一些實施方式中，相鄰電網線之間的間隔d2可以在約0.45微米與1.35微米之間的範圍內，前述的範圍將取決於設計中使用的製程技術節點，並且其值對於不同的製程技術節點而言是不同的。在一些實施方式中，電網線中的通孔間距(via pitch)可以不同或相同。例如，相鄰通孔之間的間隔d3與間隔d4可以相同或不同。在一些實施方式中，間隔d3及/或間隔d4可以在約0.4微米與約0.8微米之間的範圍內，前述的範圍將取決於設計中使用的製程技術節點，並且其值對於不同的製程技術節點而言是不同的。作為示例，在均勻網通孔陣列302中，間隔d1與間隔d2可以實質上彼此相等，而間隔d3與間隔d4可以實質上彼此相等。在一些實施方式中，在非均勻網通孔陣列304中，間隔d1與間隔d2可以實質上彼此相等，而間隔d3與間隔d4可以實質上彼此相等或不同。
在一些實施方式中，可以在電網線之間形成信號網絡，用以傳輸電信號。舉例來說，信號網絡可用以傳輸信號，以操作數位電路、模擬電路、混合信號電路、靜態隨機存取記憶體(SRAM)電路、嵌入式SRAM電路、動態隨機存取記憶體(DRAM)電路、嵌入式DRAM電路、非揮發性記憶體電路等。信號網絡可以包括導線，前述的導線用於在一個內連接層或導線與矽通孔之內的不同內連接層間傳輸信號。如第3B圖所示，信號網絡可以包括矽通孔211A、211B、211C、211D以及導線214A、214B、214C、214D，其連接到其他適當的互 連結構(為簡單起見而未在第3B圖中繪示)。在一些實施方式中，信號網絡的矽通孔可以電性連接一條或多條導線。舉例來說，均勻網通孔陣列302中的矽通孔211A可以連接到單個導線214A。在另一示例中，矽通孔211B可以連接到多於一條導線214B，並且形成在均勻網通孔陣列302中。在一些實施方式中，用於信號網絡的矽通孔與導線可以形成在非均勻網通孔陣列304中。舉例來說，矽通孔211C與導線214C可以形成在非均勻網通孔陣列304中。相似地，矽通孔211D與導線214D也可以形成在非均勻網通孔陣列304中。
在一些實施方式中，底層202與第一晶片210在兩個晶片之間的界面處混合接合，並且矽通孔205與矽通孔211通過金屬與金屬間(metal-to-metal)間的接合而接合，而第二介電層209與第一介電層217通過非金屬與非金屬間(nonmetal-to-nonmetal)的接合而接合。在一些實施方式中，電網線203與電網線212的厚度可以由各種因素來確定，例如元件的需求與技術節點。在一些實施方式中，電網線203與電網線212的厚度可以在約0.8微米與約1.25微米的範圍內。在一些實施方式中，電網線212與電網線203可以電性連接到相同的電壓水平，例如積體電路電源線的VSS，如接地電壓參考(ground voltage reference)，或是積體電路電源線的VDD，如電源電壓參考(power supply voltage reference)。在一些實施方式中，電網線203與電網線212可以電性連接到不同的電壓源。
將電網線與相鄰金屬層對齊，使得電網線沿相同方向延伸，以允許在電網線之間形成更多的矽通孔，並降低電網線之間的電阻。在一些實施方式中，可以通過將一個晶片旋轉90°來執行從相鄰金屬層對齊電網線，使得前述的電網線平行或沿實質上相同的方向延伸。如第3A圖所示，電網線203與電網線212都沿相同的水平x方向延伸。因為電阻與導電結構的有效總截面積成反比，故可以沿第3A圖所示的方向201降低電阻。電阻與導體的長度成正比，故保持其他的變量恆定，沿電流方向具有更大長度的導體將表現出更大的電阻。因此，矽通孔沿電流方向(例如，方向201)的總電阻可以由矽通孔的高度(亦即沿z方向所示的高度ht)確定。在一些實施方式中，高度ht可以在約1微米至約3微米的範圍內。例如，矽通孔205與矽通孔211可具有約2.8微米的厚度，對於不同的製程技術節點而言，前述的值會不同。
第4A圖與第4B圖繪示根據一些實施方式的包含網壁(grid wall)的三維積體電路結構的部分的不同視圖。在一些實施方式中，第4A圖與第4B圖所示的三維積體電路結構的部分可相似於如第2圖所示的第二晶片220，並且基於簡化的目的，相似的元件使用相同的標號標記。然而，此重複本身並不限制所討論的各種實施方式及/或配置之間的關係。第4A圖與第4B圖繪示晶片420，晶片420具有第一介電層223、第二介電層225、電網線226、電網線227、頂電網線222、底電網線224、網壁228、頂通孔229以及底通孔221。第4A圖與第4B圖的三維積體電路結構的示例的部分可以進一步包括其他適 當的結構，並且基於簡化的目的而未繪示。三維積體電路結構的部分中的組件基於方便說明的目的，並未按比例繪製。
第4A圖是晶片420的剖面圖，其包括網壁228以增加通孔的有效截面積，進而降低電阻。如第4A圖所示，包括通孔406的網壁228可以沿著晶片420的周邊形成，並且可以延伸穿過多層的三維積體電路。在一些實施方式中，網壁228可以延伸穿過不同介電層並提供電性連接至一個或多個金屬層。舉例來說，網壁228可以電性連接到頂電網線222與底電網線224以及電網線226與電網線227。在一些實施方式中，網壁228也可以連接到其他的導電結構，且基於簡化的目的而未繪示在第4A圖與第4B圖中。在一些實施方式中，電網線可以形成在三維積體電路結構的任何適當的金屬層中。舉例來說，通孔406可以形成在後段製程(back-end-of-line；BEOL)結構的第零金屬層(M0)中。M0金屬線可例如表示第一內連接水平(first interconnect level)並經由通孔電性連接到下面的半導體元件的局部內連接。在一些實施方式中，電網線可以形成在M1層(第一金屬層)中，前述的M1層可以是局部內連接，其表示在第一內連接水平上方的第二內連接水平，並且經由一個或多個通孔電性連接到一個或多個下面的M0金屬線。
第4B圖是晶片420沿平面B-B'的平面視圖。如第4B圖所示，網壁228沿著晶片420的周邊形成並圍繞元件區402。元件區402可以包括被動/主動元件408。在一些實施方式中，被動/主動元件408可以包括電容器、電感器及/或佈置成CMOS電路、RF電路的電晶體等等。在一些實施方式中， 被動/主動元件408可以形成在電網線226下方的介電層中。網壁228可以增加通孔的截面積並且進而降低電阻。在一些實施方式中，網壁228沿第一水平方向(例如，x方向)的寬度可以在約5微米與約10微米之間的範圍內。在一些實施方式中，網壁228沿第二水平方向(例如，y方向)的寬度可以在約5微米至約10微米之間的範圍內。在一些實施方式中，寬度範圍的選擇是彈性的，並且可以是基於總設計功率要求的其他適當的值。舉例來說，網壁228的寬度可以大於約10微米且小於約20微米。在一些實施例中，網壁228可以使用導電材料形成，例如銅、鈷、鋁、鎢、摻雜的多晶矽、其他適當的導電材料，及/或其組合。在一些實施方式中，網壁228可以在金屬層的沉積期間形成，而不附加任何額外的製造步驟。
第5A圖與第5B圖繪示根據本揭露的一些實施方式的包含通孔島的三維積體電路結構的部分的不同視圖，前述的通孔島可以形成在相鄰金屬層或晶片的電網線之間。第5C圖至第5E圖繪示根據本揭露的一些實施方式的用於在三維積體電路結構中形成通孔島的示例性製造製程。通孔島可以在電網線之間提供額外的接觸區，並且允許形成額外的通孔。額外的接觸區與通孔可以降低電阻，進而降低晶片上的IR位降。第5A圖與第5B圖中的三維積體電路結構的示例性部分可進一步包括其他適當的結構，並且基於簡化的目的而未繪示。三維積體電路結構的部分中的組件基於方便說明的目的，並未按比例繪製。
第5A圖是包含可以在混合接合(hybrid-bonded)晶片510與520的電網線之間形成的通孔島519與通孔島529的三維積體電路結構500的部分的剖面圖。如第5A圖所示，第一晶片510包括基板512、電網線514與通孔島519，其中通孔島519中嵌入有通孔516。相似地，第二晶片520包括介電層521、基板522、電網線524、通孔島529，其中通孔島529中嵌入有通孔526。第一晶片510與第二晶片520可使用任何適當的接合技術(例如混合接合技術)接合在一起。舉例來說，通孔島519與通孔島529以及通孔516與通孔526分別彼此對齊，並通過金屬與金屬間的接合製程來接合，而基板512與介電層521通過非金屬與非金屬間的接合製程來接合。在一些實施方式中，電網線514與電網線528實質上彼此垂直。舉例來說，在第5A圖中，電網線528延伸至頁面中(例如為y方向，第5A圖中未繪示，但繪示於第5B圖中)，並且電網線514沿x方向延伸。在一些實施方式中，電網線514與電網線528在不同方向上橫向移動。在一些實施方式中，通孔島519與通孔島529可以在沒有實質偏移的情況下對齊。
第5B圖是從平面C-C'所觀看的三維積體電路結構500的視圖。如上所述，第5A圖繪示在電網線514與電網線528之間形成通孔島529。儘管通孔島529與通孔526形成在三維積體電路結構500的不同層中，但第5B圖繪示電網線514與電網線528，並對應參考通孔島529以清楚說明。在一些實施方式中，電網線514與電網線528經由通孔526A電性連接，通孔526A放置在電網線514與電網線528重疊的區之內。然而， 為了降低電網線514與電網線528之間的電阻，通孔島在第一晶片510與第二晶片520之間的混合接合中提供額外的金屬與金屬間的接合區。因為電阻與導體的有效截面積成反比，更大的金屬與金屬間的接合區可以降低電網線514與電網線528之間的電阻。在一些實施方式中，通孔516與通孔526可選地分別形成在通孔島519和529中，並且可以進一步降低接觸電阻。舉例來說，通孔516與通孔526可以使用具有比通孔島519與通孔島529低的電阻率的導電材料來形成。在一些實施方式中，通孔島529可以具有寬度W，寬度W介於約2微米與約5微米之間的範圍內。在一些實施方式中，通孔島529可具有長度L，長度L介於約2微米與約5微米之間的範圍，但隨製程技術節點而變化。在一些實施方式中，電網線514與電網線528可具有寬度WPG，寬度WPG介於約0.45微米與約11微米之間的範圍內。在一些實施方式中，通孔島529的寬度W可以大於電網線528的寬度WPG。通孔島529的更大表面積(例如，長度乘以寬度)可以導致更低的電阻並且可降低IR位降。另外，通孔島529的尺寸可以取決於各種因素，例如元件的串擾防止(crosstalk prevention)、可用元件面積的量，以及任何其他適當的因素。
第5C圖至第5E圖繪示根據本揭露的一些實施方式的用於在三維積體電路結構中形成通孔島的示例性製造製程。第5C圖至第5E圖的三維積體電路結構的示例性部分可以進一步包括其他適當的結構，並且基於簡化的目的而未繪示。 三維積體電路結構的部分中的組件基於方便說明的目的，並未按比例繪製。
第5C圖繪示第一晶片510，第一晶片510包括基板512與形成在基板512中的電網線514。第一晶片510可以包括附加的結構，例如其他的介電層、導電內連接結構以及被動/主動元件(基於簡化的目的，在第5C圖中未繪示)。
基板512可包括不同適當的半導體結構，並且為簡化之目的統稱為基板512。舉例來說，基板512可以包括各種電晶體元件，例如鰭式場效應電晶體(fin field-effect transistors；finFETs)、全閘極(gate-all-around；GAA)元件，感測器、特殊應用積體電路(application-specific integrated circuit；ASIC)、可程式化邏輯陣列(field programmable gate array；FPGA)、記憶體元件、微機電系統(microelectromechanical system；MEMS)、任何適當的裝置，或其組合。在一些實施方式中，基板512可以包括內連接結構，例如後段製程(BEOL)結構的內連接結構。本揭露的一些實施方式描述的電網線可以在BEOL結構的適當金屬層處形成，例如第一金屬層(如M1層)、第二金屬層(如M2層)，及/或任何適當的層。基板512還可以包括適當的介電層，例如層間介電層(interlayer dielectric layer；ILD)、淺溝槽隔離(shallow trench isolation；STI)。這些結構可以形成在基板512內，並且基於簡化的目的而未繪示。在一些實施方式中，基板512可以是p型基板，例如摻雜有p型摻雜劑(例如，硼)的矽材料。在一些實施方式中，基板512可以是n型基板，例 如摻雜有n型摻雜劑(例如，磷或砷)的矽材料。在一些實施方式中，基板512可包括鍺、金剛石(diamond)、化合物半導體、合金半導體、絕緣體上矽(silicon-on-insulator；SOI)結構、任何其他適當的材料，或其組合。基板522(見第5A圖)可以相似於基板512，並且基於簡化之目的，這裡不再詳細贅述。
電網線514可以是連接到適當的電壓水平的電源線，例如積體電路電源線的VSS(例如，接地電壓參考)或VDD(例如，電源參考電壓)。電網線514可以使用任何適當的導電材料來形成，例如銅、鈷、鋁、鎢、摻雜的多晶矽、其他適當的導電材料，及/或其組合。
第5D圖繪示在基板512中形成通孔島519之後的第一晶片510。在一些實施方式中，在電網線514上形成介電層，並且可以在介電層中形成通孔島519。可以通過使用圖案化製程在基板512中形成一個或多個開口，並在開口中沉積導電層材料來形成通孔島519。圖案化製程可包括形成覆蓋基板512的光阻層、將光阻層暴露於圖案、執行暴光後的烘烤(post-exposure bake)製程，以及顯影光阻層，以形成包括抗蝕劑的遮罩元件。遮罩元件可以保護基板512的區域，而蝕刻製程用於在基板512中形成開口。蝕刻製程可以是反應離子蝕刻(reactive ion etch；RIE)製程及/或其他適當的製程。蝕刻製程可以繼續，直到暴露下面的電網線514。在形成開口之後，可以使用任何適當的沉積方法將導電材料沉積到一個或多個開口中，例如化學氣相沉積(CVD)、等離子體增強 CVD(PECVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、可流動CVD(FCVD)、任何其他適當的方法，或其組合。通孔島519的厚度ha可以在約0.1微米與約1微米之間。在一些實施方式中，導電層材料可以使用任何適當的導電材料形成，例如銅、鈷、鋁、鎢、摻雜的多晶矽、其他適當的導電材料，及/或其組合。根據本揭露的一些實施方式，平坦化製程，例如化學機械拋光製程(chemical polishing process；CMP)可用以平坦化基板512的頂表面與通孔島519的頂表面。
第5E圖繪示在通孔島519中形成通孔516之後的第一晶片510。在一些實施方式中，可以通過在通孔島519中形成開口並使用任何適當的沉積方法沉積導電層材料來形成通孔516，前述的沉積方法可例如是CVD、PECVD、ALD、PVD、FCVD、任何其他適當的製程，或其組合。在一些實施方式中，可以使用任何適當的導電材料形成通孔，例如銅、鈷、鋁、鎢、摻雜的多晶矽、其他適當的導電材料，及/或其組合。在一些實施方式中，通孔島519與通孔516的電阻率可以不同。舉例來說，通孔516可以由導電材料形成，前述的導電材料的電阻率低於形成通孔島519的導電材料的電阻率。根據一些實施方式，平坦化製程(例如，CMP製程)可用於平坦化通孔516的頂表面與通孔島519的頂表面，使得通孔516的頂表面與通孔島519的頂表面實質上是水平的(例如，實質上共平面)。在第一晶片510中形成通孔516與通孔島519之後，可以對齊另一晶片或元件，並將其混合接合到第一晶片510，以形成例如第5A圖與第5B圖所繪示的三維積體電路結構。
第6A圖與第6B圖繪示根據本揭露的一些實施方式的示例性三維積體電路結構，其包括在電網線之間的相對方向所形成的通孔島。在一些實施方式中，電網線可以在每個經粒中交替VDD與VSS的頂金屬線。為了達到更大的接觸面積，頂金屬層的線路可以具有正交的線路延伸部分，以具有更多的用於電網連接的混合接合通孔(hybrid-bonded vias；HB-vias)。在一些實施方式中，混合接合通孔利用相同的網絡(例如，VDD或VSS網絡)連接至兩個金屬頂層，並且形成屬於兩個不同網絡的開放式頂金屬形狀。通孔島可以在電網線之間提供額外的接觸區域，其在不同方向上延伸，並且允許形成額外的通孔。在一些實施方式中，通孔島可以沿著電網線延伸，以最大化接觸面積並降低電阻。在一些實施方式中，電網線彼此重疊，但每個電網線都連接到不同的電壓。在這樣的配置中，電網線之一可以在重疊位置處包括通孔與通孔島，並且其他的電網線可以具有開放式結構，而在重疊位置處沒有通孔或通孔島。這種配置提供了具有均勻圖案密度與增加的重疊電網線之間的電容以及用於高頻操作的改進的動態IR分析的益處。此外，電網線與附加的通孔之間增加的導電面積可以降低電阻，並且降低晶片的IR位降。第6A圖與第6B圖的三維積體電路結構的示例性部分可以進一步包括其他適當的結構，並且基於簡化之目的而未繪示。三維積體電路結構的部分中的組件基於方便說明之目的，並未按比例繪製。
第6A圖三維積體電路結構600的部分的平面圖，其包括在混合接合晶片的電網線之間形成的通孔島622。儘管 第6A圖是平面視圖，但包括來自不同層的結構，以繪示元件與結構的相關位置。第6B圖繪示第6A圖的選定部分601A與601B。第一晶片600A包括在y方向上延伸的電網線602、電網線604與電網線606，第二晶片600B包括在x方向上延伸的電網線612、電網線614與電網線616。在第一晶片600A中形成通孔島622，並且在通孔島622中形成通孔624。通過使用任何適當的接合技術(例如，混合接合技術)來將第一晶片600A與第二晶片600B接合在一起。舉例來說，對應的通孔島622與通孔島642以及通孔624與通孔644分別通過金屬與金屬的接合製程對齊並接合。在一些實施方式中，電網線602至606實質上垂直於電網線612至616。
電網線602至606以及電網線612至616可以基於元件設計與需求而連接至不同的電壓。舉例來說，第一晶片600A的電網線602與電網線606以及第二晶片600B的電網線612與電網線616可以連接至積體電路電源線的VDD(例如，電源參考電壓)。在一些實施方式中，第一晶片600A的電網線604與第二晶片600B的電網線614可以分別連接到VSS(例如，接地電壓參考)。因此，來自第一晶片600A的電網線602可以從第二晶片600B連接到電網線612與電網線616，因為它們共享相同的電壓。然而，電網線602應與電網線614電性絕緣，因為它們連接到不同的電壓。第6A圖中所示的其他的電網線可藉由相似的方式配置。通孔島622可以被配置以在實質上平行於電網線的方向上延伸，以佔據相鄰電網線之間的元件空間，使得這種元件空間可用以降低在相鄰層中形成的電網線 之間的電阻。例如，電網線602可以連接到電網線612與電網線616，並且通孔島622可以沿著電網線612與電網線616的方向(例如，在x方向上)延伸，使得電網線602與電網線604之間的元件空間可完全用以降低第一晶片600A與第二晶片600B之間的電阻。
彼此重疊的電網線也可以連接到不同的電壓。舉例來說，電網線602與電網線606可以連接到與提供給電網線614的電壓源不同的電壓源。在這種配置中，電網線602與電網606電性絕緣於電網線614。在一些實施方式中，這樣通過在重疊部分處的一個晶片上省略通孔與通孔島，可以實現電性絕緣，使得在所選擇的電網線之間不會發生金屬與金屬的接合。舉例來說，如第6B圖所示，第一晶片600A與第二晶片600B是混合接合的。然而，在電網線604與電網線612重疊的區域603中，沒有形成通孔島。另外，在第一晶片600A中的區域603中沒有形成通孔，使得當形成混合接合時，電網線602與電網線612之間不存在電性連接。然而，區域603中的通孔644的形成可以有助於在第二晶片600B中形成的通孔的圖案密度均勻。例如，通孔644、通孔644A與通孔644B可以形成均勻的圖案密度，此有助於製程的均勻性。在一些實施方式中，可以形成開放式混合接合，以避免兩個不同晶粒之間的兩個不同信號的連通性。
第7A圖與第7B圖繪示根據本揭露的一些實施方式的具有導電接合墊的三維積體電路結構的平面圖與剖面圖，前述的導電接合墊可以在實質上平行的電網線之間提供額 外的接觸區域。在一些實施方式中，電網線實質上是平行的，並且導電接合墊可以提供以下優點：(1)額外的截面積，進而可降低電阻；(2)對電網線對齊的更大公差。導電接合墊還可以提供額外的元件區以結合通孔，以進一步降低電阻。第7A圖與第7B圖的三維積體電路結構的示例性還可以進一步包括其他適當的結構，並且基於簡化之目的而未繪示。三維積體電路結構的部分中的組件基於方便說明之目的，並未按比例繪製。
第7A圖與第7B圖繪示示例性的三維積體電路結構700，其包括電網線702與電網線712，電網線702與電網線712分別形成在通過混合接合而接合的兩個晶片700A與700B(第一晶片700A與第二晶片700B)。第一晶片700A還包括通孔704與導電墊706。相似地，第二晶片700B還包括通孔714與導電墊716。第一晶片700A的導電墊706與第二晶片700B的導電墊716可以通過混合接合製程而接合。如第7A圖與第7B圖所示，電網線702與電網線712之間的偏移D將導致通孔704與通孔714之間的電的不連續(electrical disconnection)。然而，導電墊706與導電墊716可以分別形成在第一晶片700A與第二晶片700B上，並且配置以電性連接偏移通孔。因此，相較於彼此對齊的通孔(例如，具有大量重疊)，第7A圖與第7B圖所示的配置可以提供增加的截面積以降低電阻。此外，由於導電墊706與導電墊716可以提供電網線702與電網線712之間的電性連接，偏移D可以提供更大的對準公差，以對齊電網線702與電網線712。在一些實施方式中，偏 移D可以在0.1微米與1.35微米之間的範圍內，但可以根據技術節點來調整。在一些實施方式中，更大的偏移D可以在導電墊706與導電墊716之間提供更大的接觸面積，此可進一步降低電阻，但是需要更大的元件面積來實現。
第8圖是根據本揭露的一些實施方式的形成具有通孔島的三維積體電路結構的示例性方法800的流程圖。基於本揭露的一些實施方式的揭露內容，方法800中的步驟可以以不同的順序執行及/或變化。
在步驟802中，根據本揭露的一些實施方式，提供半導體基板，半導體基板形成有元件於其中。半導體元件形成在半導體結構之上及/或內部。根據一些實施方式，基板可以是矽基板。在一些實施方式中，基板可以是(1)另一半導體，例如鍺；(2)化合物半導體，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、銻化銦(indium antimonide)、磷化砷鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、磷砷化銦鎵(GaInAsP)、其他適當的材料，或其組合；(3)半導體合金，包括矽鍺(SiGe)；(4)上述的組合。在一些實施方式中，基板可以是絕緣層覆矽(semiconductor-on-insulator；SOI)基板。在一些實施方式中，基板可以是磊晶材料。在一些實施方式中，基板還可以包括已處理的積體電路晶圓，包括例如佈置成CMOS電路的電晶體、RF電路等。在一些實施方式中，可以在半導體基板上及/ 或內部形成主動與被動元件，例如電晶體、二極體、電容器、電阻器、電感器等。基板的示例可以是如參考第5C圖繪示的基板512。
在步驟804中，根據一些實施方式，通孔島被沉積在基板或介電層中。通孔島可以設置在基板或介電層中，以提供除通孔外額外的導電區域。通過執行圖案化製程並使用任何適當的沉積方法(例如，PVD製程或CVD製程)沉積導電層材料，以在基板及/或介電層中形成開口。通孔島519(見第5D圖)的厚度ha(見第5D圖)可以在約0.1微米與約1.5微米之間。厚度ha(見第5D圖)可以基於不同的技術節點來調整。在一些實施例方式中，導電層材料可以使用任何適當的導電材料形成，例如銅、鈷、鋁、鎢、摻雜的多晶矽、其他適當的導電材料，及/或其組合。通孔島的示例可以是如參考第5D圖與第5E圖繪示的通道島519。
在步驟806中，可以通過在通孔島中形成開口並使用任何適當的沉積方法在開口中沉積導電層材料，以形成通孔。在一些實施方式中，可以使用任何適當的導電材料形成通孔，例如銅、鈷、鋁、鎢、摻雜的多晶矽、其他適當的導電材料，及/或其組合。在一些實施方式中，通孔島與通孔的電阻率可以不同。舉例來說，通孔可以由導電材料形成，且形成通孔的導電材料的電阻率低於形成通孔島的導電材料的電阻率。通孔的示例可以是如參考第圖5A圖與第5B圖所繪示的通孔516與通孔526。
在步驟808中，可以執行平坦化製程並且可以接合晶片，以形成三維積體電路結構。根據一些實施方式，平坦化製程(例如CMP製程)可用於平坦化通孔的頂表面、通孔島的頂表面，以及基板或介電層的頂表面。在頂表面被平坦化到標稱均勻性之後，可以對齊並接合另一個晶片或元件以形成三維積體電路結構，例如第5A圖與第5B圖繪示的三維積體電路結構。
本揭露的一些實施方式描述的不同實施方式是有關於降低三維積體電路結構中的IR位降。舉例來說，示例性的實施方式至少包括：(1)降低電網電阻的包括矽通孔的電網(power grid；PG)通孔陣列；(2)包括通孔的網壁(grid wall)可以沿著晶片的周邊形成，並圍繞主動元件；(3)形成在相鄰金屬層或晶片的電網線之間形成的通孔島；(4)若電網線未對齊(例如，不是以水平偏移直接在彼此之上)，則在電網線之間提供附加接觸區域的導電接合墊。應當注意，本揭露的一些實施方式中描述的結構與方法也可以應用於其他導電結構，例如信號承載線、地線與任何其他適當的導電結構。
在一些實施方式中，半導體結構包括第一晶片，第一晶片包括第一導線與形成在第一導線上的第一導電島。第一晶片還包括形成在第一導電島中並且電性耦接至第一導線的複數第一通孔。半導體結構還包括接合至第一晶片的第二晶片，其中第二晶片包括第二導線與形成在第二導線上的第二導電島。第二晶片還包括形成在第二導電島中並且電性耦接至第二導線的複數第二通孔。
在一些實施方式中，第一晶片與第二晶片分別在第一導線島的頂表面與第二導電島的頂表面以及在第一通孔的頂表面與第二通孔的頂表面接合。
在一些實施方式中，第一晶片與第二晶片分別包括第一基板與第二基板，且其中第一基板與第二基板彼此接合。
在一些實施方式中，第一導線與第二導線實質上彼此垂直。
在一些實施方式中，第一導線與第二導線包括電網線。
在一些實施方式中，第一導線與第二導線連接至電源與接地參考。
在一些實施方式中，第一導線的電阻率不同於第一通孔的電阻率。
在一些實施方式中，第一通孔包括銅、鈷、鋁、鎢或摻雜的多晶矽。
在一些實施方式中，第一通孔包括銅、鈷、鋁、鎢或摻雜的多晶矽。
在一些實施方式中，第一導線與第二導線通過第一通孔島與第二通孔島電性連接。
在一些實施方式中，半導體結構包括第一晶片，第一晶片包括第一基板與形成在第一基板中的第一電網(PG)線。第一晶片還包括形成在第一基板中與第一電網線上的第一導電島，以及形成在第一導電島中並電性耦接到第一電網線的 複數第一通孔。半導體結構還包括接合至第一晶片的第二晶片。第二晶片包括第二基板與形成在第二基板中的第二電網線。第二晶片還包括形成在第二基板中與第二電網線上的第二導電島。第二晶片還包括形成在第二導電島中並且電性耦接至第二電網線的複數第二通孔。第一晶片與第二晶片分別接合在第一導電島的頂表面與第二導電島的頂表面處，以及第一通孔的頂表面與第二通孔的頂表面。
在一些實施方式中，第一電網線與第二電網線分別連接至電源與電壓參考。
在一些實施方式中，第一基板與第二基板彼此接合。
在一些實施方式中，第一導線與第二導線實質上彼此垂直。
在一些實施方式中，第一導電島的一頂表面與第一通孔的頂表面實質上位於同水平面，第二導電島的頂表面與第二通孔的頂表面實質上位於同水平面。
在一些實施方式中，一種用於形成半導體結構的方法包括以下步驟。在第一晶片中提供第一基板，以及在第一基板中沉積第一導線。前述的方法還包括沉積第一導電島於第一基板中與第一導電線上。前述的方法還包括沉積第一通孔於第一導電島中與第一導電線上。前述的方法還包括平坦化第一導電島的頂表面與第一通孔的頂表面，以及接合第二晶片至第一晶片。
在一些實施方式中，接合第二晶片至第一晶片包括接合第二晶片的第二導電島至第一晶片的第一導電島。
在一些實施方式中，接合第二晶片至第一晶片包括接合第二晶片的第二通孔至第一晶片的第一通孔。
在一些實施方式中，沉積第一導電島包括沉積銅、鈷、鋁、鎢或摻雜的多晶矽。
在一些實施方式中，接合第二晶片至第一晶片包括混合接合第二晶片至第一晶片。
應當理解，本揭露的一些實施方式的部分而非摘要的部分，旨在用於解釋申請專利範圍。摘要部分可以闡述發明人所預期的本揭露的一個或多個實施方式，但不是所有可能的實施方式，因此，並不旨在以任何方式限制所附加的申請專利範圍。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳理解本揭露的一些實施方式之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露的一些實施方式作為設計或修改用於實現相同目的及/或達成本揭露的一些實施方式中的相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露的一些實施方式之精神及範疇，且其可在不脫離本揭露的一些實施方式之精神及範疇的情況下於本揭露的一些實施方式中進行各種改變、代替及替換。
100‧‧‧三維積體電路結構
100A、100B、100C、100D‧‧‧晶片層
110‧‧‧晶片
120‧‧‧垂直導電結構
130‧‧‧外圍結構
140‧‧‧電源
150、152、154‧‧‧IR位降

Claims (1)

  1. 一種半導體結構，包含：一第一晶片包含：一第一導線；一第一導線島，形成在該第一導線上；以及複數第一通孔，形成在該第一導電島中，且電性耦接至該第一導線；以及一第二晶片，接合至該第一晶片，該第二晶片包含：一第二導線；一第二導線島，形成在該第二導線上；以及複數第二通孔，形成在該第二導電島中，且電性耦接至該第二導線。
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