JP5085296B2 - 多層配線基板および半導体装置 - Google Patents

Description

本発明は多層配線基板および半導体装置に関し、より詳細には、多層配線基板に設けられた各配線層に形成される接続用のパッドおよび配線パターンの配置を特徴とする多層配線基板およびこれを用いた半導体装置に関する。

半導体素子をフリップチップ接続によって配線基板に搭載する際には、図１２に示すように、配線基板１０の半導体素子搭載領域に設けられた接続パッド１２と、半導体素子２０の電極端子に形成されたバンプ２２とを相互に位置合わせして搭載する。このため、配線基板１０の半導体素子搭載領域には、半導体素子２０におけるバンプ（電極）２２の平面配列と同一の平面配置に接続パッド１２が配置されている。
半導体素子はI/O数が増大するとともに、電極端子形成面に多数個の電極端子（バンプ）が高密度に配置されるようになってきており、これとともに配線基板に形成される接続パッドの配置もきわめて高密度となってきた。

配線基板１０に形成された接続パッドには外部接続端子１８と電気的に接続する配線パターン１４が接続される。この配線パターン１４はエリアアレイ配置あるいはペリフェラル配置に設けられた接続パッドが配置されている領域（パッド配置領域）に一端が接続され、他端がパッド配置領域から外側に引き出すように設けられる。したがって、パッド配置領域の内側領域に配置されている接続パッド１２に接続する配線パターンについては、パッド間を通過させるようにして引き出す必要がある。
しかしながら、隣り合ったパッド間の間隔が狭くなると、パッド間には何本も配線パターンを通すことができなくなるから、一つの配線層ですべての接続パッドに配線パターンを接続するように配置することができなくなり、図１２に示すように、配線層１５を複数層に積層した構成とし、層ごとに引き出し用の配線パターン１４を設けて、ビア１６を介して接続パッド１２と外部接続端子１８とを電気的に接続するようにされている。

接続パッド１２に接続する配線パターン１４を配置する方法として、最も単純な方法は、配線層１５ごとに、パッド配置領域の最外周列から１列ずつ配線パターン１４を引き出す方法である。しかしながら、パッド配置領域から１列ずつ配線パターン１４を引き出したのでは、効率的に配線パターン１４を引き出すことができず、配線基板を構成する配線層１５の層数が多くなってしまうという問題がある。
このような問題を解決する方法として、本出願人は、エリアアレイ状あるいはペリフェラル状に配置されたパッド配置領域の外周縁部に、接続パッドを配置しない非配置領域を周期的に設ける配置とする方法を提案した。この方法によれば、パッド配置領域から効率的に配線パターンを引き出すことができ、配線基板に形成する配線層の数を減らすことが可能となる。
なお、このようなパッド配置を可能にするには、配線基板における接続パッドの配置に合わせて、半導体素子のバンプ配置をバンプ配置領域の外周縁にバンプを配置しない領域を設けるか、バンプ配置領域の外周縁部に配線基板の接続パッドと接続する必要のない電極を設けるといったように半導体素子を設計する必要がある。
特開平１１−１８６３３２号公報 特開２００１−３５９５０号公報

ところで、半導体素子はI/O数が増大するとともにバンプピッチがますます狭くなってきている。たとえば、バンプピッチとバンプが接続される接続パッドの径との関係で、パッド間に通すことができる配線パターンの本数についてみると、（バンプピッチ／接続パッド径）が（110μm／70μm）の場合には、配線パターンの線幅を８μmとした場合にパッド間には２本の配線パターンを通すことができ、（100μm／70μm）では、線幅８μmとして１本通すことができるが、（90μm／70μm）とすると線幅８μmではパッド間に１本も配線パターンを通すことができない。この場合は、配線パターンの線幅を６μmとしてはじめて配線パターンを１本通すことができるようになる。
しかしながら、従来の有機材料をベース材料とする多層配線基板（ビルドアップ配線基板）の製造方法では、配線パターンの線幅を８μm未満とすることはきわめて困難であり、パッド間に配線パターンを通すことができない条件では、パッド配置領域の外周列については１列分しか配線パターンを引き出すことができず、２列目以降のパッドについては、次の配線層で引き出す設計とせざるを得なくなる。

しかしながら、配線基板を多層化することは配線基板の製造歩留まりを低下させるという問題があり、配線基板の製造歩留まりを向上させるためには、配線基板の配線層の層数をできるだけ抑えることが望まれる。また、配線パターンの形成精度を向上させることによって、より細い線幅の配線パターンを形成できるようにする方法も考えられるが、この場合は製造コストが増大することが避けられない。
このため、従来の製造方法を維持しながら配線層の層数を減らすことができて、配線基板の製造歩留まりを向上させることが求められ、かつ、半導体素子の設計に過負荷を与えない設計とすることが望まれる。

本発明は、フリップチップ接続によって半導体素子を搭載する多層配線基板におけるパッド配置領域における接続パッドの配置を大きく変更することなく、すなわち半導体素子の設計にできるだけ負荷を与えない設計として、かつパッド配置領域から効率的に配線パターンを引き出すことを可能とし、配線基板の製造を容易にして配線基板の製造歩留まりを向上させることができる多層配線基板およびこれを用いた半導体装置を提供することを目的とする。

上記目的を達成するために、本発明は次の構成を備える。
すなわち、基板上に、半導体素子がフリップチップ接続される接続パッドがヘキサゴナルグリッド配置に配置されたパッド配置領域が設けられ、該パッド配置領域に設けられた接続パッドに一端が接続され、他端が前記パッド配置領域から外側に引き出された配線パターンを備えた多層配線基板であって、前記パッド配置領域の外周縁に沿って周期的にパッド非配置領域が設けられ、前記接続パッドのパッドピッチＰ、接続パッド径ｄ、配線パターンの最小配置間隔および配線パターンと接続パッドとの最小間隔ｓ、配線パターンの最小配線幅ｗ、前記パッド非配置領域においてパッドが配置されていない行数をＮdl、前記パッド非配置領域においてパッドが配置されていない列数をＮdrとしたとき、式、（（Ｎdl＋１）Ｐ−ｄ−ｓ）／（ｗ＋ｓ）≧２Ｎdr＋Ｎdl−１を満足する配置に、接続パッドと配線パターンが配置されていることを特徴とする。また、引き出し層数をＮlとし、前記パッド非配置領域間に挟まれた接続パッドの数をパッド非配置領域の間隔としたとき、式、Ｎl≦パッド非配置領域の間隔≦Ｎl＋（Ｎdr−１）を満足して、複数層に配線パターンを引き回すことを特徴とする。

また、前記接続パッドおよび配線パターンが、式、(√3×P-d-s)/(w+s)≧１をさらに満足する配置に設けられていることにより、パッド配置領域に形成された接続パッドからさらに効率的に配線パターンをパッド配置領域外に引き出すことができ、多層配線基板を構成する配線層の層数を効率的に減らすことができる。

また、前記パッド配置領域における接続パッドの配置が、式、P−d＜w＋2sを満足する配置となっている場合は、パッド配置領域に配置された接続パッドの隣接するパッド間から配線パターンを引き出すことができない場合であり、このような条件の場合に、上述した接続パッドおよび配線パターンの配置とすることは、効率的に配線パターンを引き出すことを可能とし、多層配線基板の配線層数を減らす上で有効である。

また、前記パッド非配置領域が、前記パッド配置領域の行方向には１行分、列方向には複数列分の接続パッドを取り除いた領域として設定されていることは、多層配線基板に搭載される半導体素子のバンプ（電極）配置の設計に過負荷を与えずに設計でき、多層配線基板側では配線パターンの引き出しを容易にするという利点がある。

また、前記パッド非配置領域が、前記パッド配置領域の行方向に３行中に１行の周期で、接続パッドの非配置行を１行、非配置列を複数列として設定されていることにより、パッド配置領域のパッド非配置領域が形成されている外周領域に位置する接続パッドについては、一つの配線層のみで引き出すことが可能となる。
また、前記パッド非配置領域が、前記パッド配置領域の行方向に４行中に２行の周期で、接続パッドの非配置行を２行、非配置列を複数列として設定されていることは、接続パッドから配線パターンを引き出す際に配線パターンを配置するスペースをより広く確保することができ、一つの配線層内で配線パターンを引き出すことができる接続パッドの数を増大させることができる。

上記パッド非配置領域が設定されているパッド配置領域の外周域に配置されている接続パッドから一つの配線層内で配線パターンを引き出す場合には、これらの配線パターンに接続する接続パッドについては、半導体素子の信号線等の主要な配線を接続する設計とし、これらの配線パターンについてはビルドアップ法等の高精度に配線パターンを形成できる製造方法を適用することによって、多層配線基板全体としての信頼性を向上させ、また配線基板の製造コストを抑えることが可能となる。

本発明に係る多層配線基板によれば、パッド配置領域の外周縁に沿ってパッド非配置領域を設けることによって、基板上に設けられているパッド配置領域から効率的に配線パターンを引き出すことができ、多層配線基板を構成する配線層の層数を減らすことができ、多層配線基板を製造する上での困難性を緩和し、製造歩留まりを向上させ配線基板の製造コストを低減させることができる。

（多層配線基板の全体構成）
図１は、本発明に係る多層配線基板の接続パッドの配置例を示すもので、多層配線基板３０の半導体素子搭載面を平面方向から見た状態を示す。多層配線基板３０の半導体素子搭載面には、半導体素子をフリップチップ接続するための接続パッド１２が設けられ、半導体素子搭載面と反対側の面には、はんだボール等の外部接続端子が接合されるパッド１８ａ（破線）が設けられている。
接続パッド１２は多層配線基板３０の半導体素子搭載面の略中央部のパッド配置領域Ａに、半導体素子におけるバンプと同一の平面配置に設けられる。半導体素子に形成されたバンプ（電極）径にくらべて接続パッド１２はやや小径に形成されるが、半導体素子のバンプピッチと接続パッド１２のピッチは同一である。

本実施形態の多層配線基板３０において特徴的な構成は、多層配線基板３０に形成する接続パッド１２の配列にある。すなわち、図１は接続パッド１２をスクエアグリッド配置としたものであるが、本実施形態においては、パッド配置領域Ａの外周縁部に沿って、周期的に接続パッド１２を配置しない領域（パッド非配置領域Ｂ）を設けることを特徴とする。
パッド非配置領域Ｂはいろいろな設定方法が可能であるが、本実施形態においては、パッド非配置領域Ｂを設ける場合に、パッド配置領域Ａの「行方向」には１行分のパッドを取り除き、「列方向」には一列または複数列分についてパッドを取り除いた配置とする。なお、本明細書では、パッドの配列方向を、パッド配置領域Ａの外周の辺に沿った方向を「行」と称し、パッド配置領域Ａの辺に対して内外向きとなる方向を「列」と称することにする。

図１は、パッド配置領域Ａの行方向の１辺上に４〜５個所のパッド非配置領域Ｂを設けたものである。
このようにパッド配置領域Ａにパッド非配置領域Ｂを設定することができるようにするには、半導体素子におけるバンプ（電極）の配置を、パッド配置領域Ａにおける接続パッド１２の配置に合わせるように、半導体素子の電極形成面での電極配列を設計する必要がある。なお、パッド配置領域Ａの外周縁部に沿って周期的にパッド非配置領域Ｂを設ける方法であれば、半導体素子の設計をさほど阻害せずに設計できるものと考えられる。

（接続パッドの配置例：スクエアグリッド配置）
図２（ａ）は、スクエアグリッド配置に接続パッド１２を配置した例で、パッド配置領域の外周縁部に沿って６行中に１行の周期で、非配置行を１行、非配置列を３列としたパッド非配置領域Ｂを設けた例を示す。すなわち、パッド非配置領域Ｂは、接続パッド１２が外周縁部まで完全に埋まったとした状態から、１行−３列の３個の接続パッド１２を除いて形成されている。

図２（ｂ）は、一つのパッド非配置領域Ｂを拡大して示したものである。図２（ａ）に示すように、パッド配置領域の外周縁部にパッド非配置領域Ｂを設けると、このパッド非配置領域Ｂが配線パターンを引き出す領域として使えるから、パッド非配置領域Ｂに面して配置されているパッドＰ１〜Ｐ５から配線パターンを引き出すことを考える。

パッド配置領域Ａの最外列にある接続パッドＰ０についてはパッド非配置領域Ｂを利用せずにそのまま引き出されるから、パッド非配置領域Ｂから引き出す配線パターンの本数は５本である。この５本の配線パターンは、パッド非配置領域Ｂの開口部（２つのパッドＰ０の間）から引き出される。

図３（ａ）は、パッド非配置領域Ｂから配線パターンを引き出す際における接続パッドと配線パターンの配置を示している。接続パッドのパッドピッチＰ、接続パッド径Ｄ、配線パターンの最小配置間隔および配線パターンと接続パッドとの最小間隔ｓ、最小配線幅ｗとすると、接続パッドのパッド間隔は（2P-d)となり、パッド間に通過できる配線パターンの本数は、配線間間隔ｓを考慮して（2P-ｄ-s)/(ｗ+ｓ)となる。
パッド間を通過できる配線パターンの本数はパッドの非配置領域に面する接続パッドの数に等しいか、それよりも大きくなる必要がある。パッド非配置領域Ｂにおいてパッドが配置されていない行数をＮdl、パッド非配置領域Ｂにおいてパッドが配置されていない列数をＮdrとして一般化すると、パッド非配置領域Ｂに面する接続パッドからパッド配置領域外へ配線パターンを引き出すことができるようにするには、次式が満足されなければならない。
（(Ndl+1)P-d-s)/(w+s))≧2Ndr+Ndl・・・（１）

上記実施形態においては、パッド非配置領域Ｂにおいてパッドが配置されていない行を１行としたが、この（１）式は、パッド非配置領域Ｂにおいてパッドが配置されていない行が１行の場合に限定されるものではない。（１）式の右辺は、パッド非配置領域Ｂに面する接続パッドの数を意味する。

上記（１）式は、パッド配置領域に配置された接続パッドからパッド配置領域外へ配線パターンを引き出す際に接続パッドと配線パターンが満足すべき一般式である。
パッド配置領域からパッド配置領域外へ配線パターンを引き出す方法には、接続パッドのパッドピッチ、パッド径、配線パターンの線幅等によって、隣り合った接続パッドの間から配線パターンを引き出すことができるか否か等によっていろいろな引き出し方が可能である。

図４は、図２に示したパッド非配置領域Ｂを設定した場合で、パッド非配置領域Ｂに面する接続パッドのすべてから配線パターンを引き出すことができる条件を満足する場合で、最近接パッド間でも斜め方向のパッド間でも配線パターンが１本も通らない条件を仮定した場合に、各配線層において配線パターンが引き出される接続パッドの配置を示したものである。

図４（ａ）〜（ｅ）は、配線層の第１層：Ｌ１、第２層：Ｌ２、第３層：Ｌ３、第４層：Ｌ４、第５層：Ｌ５で、配線パターンが引き出される接続パッドを示す。
第１層では、パッド配置領域の最外列の接続パッド１２ａとパッド非配置領域Ｂに面する５つの接続パッド１２ｂから配線パターンが引き出される。
第２層は、第１層で引き出された接続パッドを除外した残りの接続パッド（実際にはパッド配置領域のパッドに接続するビアの平面配置位置である）のうち、最外列の接続パッド１２ｃとパッド非配置領域Ｂに面する接続パッド１２ｄから配線パターンが引き出される。

第３、４、５層については、パッド非配置領域Ｂが三角形状に形成され、最外列の接続パッド１２ｅ、１２ｇ、１２ｉとパッド非配置領域Ｂに面する接続パッド１２ｆ、１２ｈ、１２ｊから配線パターンが引き出される。
このようにして、順次、接続パッドから配線パターンを引き出すことにより、パッド配置領域に設けられたすべての接続パッドから配線パターンが引き出され、接続パッドと外部接続端子とが電気的に接続される。

図４に示した各配線層における引き出し用の接続パッドの配置は、最近接パッド間にも、斜め配置の接続パッド間にも配線パターンを通すことができない場合である。
最近接パッド間に配線パターンを通すことができない条件は、式、
P−d＜w＋2s
であり、斜め配置のパッド間に配線パターンを通すことができない条件は、図３（ｂ）に示すように、斜め方向のパッド間の間隔は（√2P-d）となるから、
(√2×P-d-s)/(w+s)＜１
となる。

図５は、配線パターンを引き出す条件を上記例よりもやや緩やかにした条件の場合で、最近接パッド間からは１本も配線パターンを引き出すことができないが、斜め方向のパッド間からは配線パターンを通すことができるとした場合で、各配線層から引き出される接続パッドの配置を示す。この場合の条件は、上記（１）式に加えて、
P−d＜w＋2s
(√2×P-d-s)/(w+s)≧１
となる。
この場合には、図２（ｂ）において、接続パッドP1〜P5に加えて、接続パッドP6、P7からも配線パターンを引き出すことができる。

図５は、パッド配置領域の外周縁部に沿って７行中に１行の周期で、非配置行を１行、非配置列を４列としたパッド非配置領域Ｂを設けた例である。図５（ａ）〜（ｄ）は、配線層の第１層：Ｌ１、第２層：Ｌ２、第３層：Ｌ３、第４層：Ｌ４での配線パターンが引き出される接続パッドを示す。
第１層では、パッド配置領域の最外列の接続パッド１２ａとパッド非配置領域Ｂに面する１１個の接続パッド１２ｂから配線パターンが引き出される。第２、３層では、パッド配置領域の最外列の接続パッド１２ｃ、１２ｅとパッド非配置領域Ｂに面する接続パッド１２ｄ、１２ｆから配線パターンが引き出される。第４層以降では、パッド配置領域の最外列の接続パッド１２ｇから配線パターンが引き出される、通常の引き出し方法となる。

図４、５に示すように、パッド配置領域にパッド非配置領域を設定する場合に、パッド非配置領域をどのような周期によって配置するかにより、各々の配線層における配線パターンが引き出される接続パッドの配置が異なってくる。したがって、パッド非配置領域を設定する場合には、できるだけ必要とする配線層数を少なくするように設定するのがよい。この条件としては、「引出し層数Nl」と「パッド非配置領域の間隔」とが次式の関係にあるように設定するのがよい。
Nl≦「パッド非配置領域の間隔」≦2（Nl-1)+2
なお、引出し層数Nlとは、当該配線層から配線パターンを引き出す際に、パッド非配置領域による影響が見られなくなる配線層（図５の例では第３層：L3)までの層数である。また、「パッド非配置領域の間隔」とは、パッド非配置領域間に挟まれた接続パッドの数である。

もちろん、接続パッド間に配線パターンを１本以上通すことができる場合には、一つの配線層内で、パッド配置領域から引き出す配線パターンの本数をさらに増やせるから、配線層の層数をさらに減らすことが可能になる。

（接続パッドの配置例：ヘキサゴナルグリッド配置）
図６は、接続パッドをヘキサゴナルグリッド配置とした場合で、パッド配置領域の外周縁に沿ってパッド非配置領域Ｂを形成した例を示す。図示例のパッド非配置領域Ｂは、パッド配置領域の外周縁部に沿って６行中に１行の周期で、非配置行を１行、非配置列を３列としたものである。
図６（ｂ）は、一つのパッド非配置領域Ｂを拡大して示す。この場合は、パッド非配置領域Ｂに面するP1〜P6の６個の接続パッドから配線パターンを引き出す必要がある。

本実施形態のヘキサゴナルグリッド配置の場合に、前述したスクエアグリッド配置の場合におけると同様に、パッド非配置領域Ｂに面するすべての接続パッドから配線パターンを引き出すことができるようにするには、次式を満足する必要がある。
（(Ndl+1)P-d-s)/(w+s))≧2Ndr+Ndl-1・・・（２）
また、ヘキサゴナルグリッド配置の場合も、最近接パッド間に配線パターンを通すことができない条件は、
P−d＜w＋2s
となる。
また、ヘキサゴナルグリッド配置の場合に、一つおいて隣り合った接続パッドから配線パターンを引き出すことができる条件は、図３（ｃ）に示すように、一つおいて隣り合った接続パッド間の間隔が（√3P-d)であるから、次式で与えられる。
(√3×P-d-s)/(w+s)≧１

図７は、図６に示すパッド非配置領域Ｂを設定した場合で、パッド非配置領域Ｂに面するすべての接続パッドから配線パターンを引き出すことができる条件を満足する場合に各配線層での配線パターンが引き出される接続パッドの配置を示したものである。
図７（ａ）〜（ｅ）は、配線層の第１層：Ｌ１、第２層：Ｌ２、第３層：Ｌ３、第４層：Ｌ４、第５層：Ｌ５の各層において、配線パターンが引き出される接続パッドを示す（斜線または黒丸）。この例では、第５層での接続パッドの引き出しが終了すると、第６層からは、従来のようにパッド配置領域の最外列から順次１列ずつ引き出すことになる。

図８は、接続パッドをヘキサゴナルグリッド配置とした例で、パッドの配置領域の外周縁部に沿って７行中に１行の周期で、接続パッドの非配置行を１行、非配置列を２列としたパッド非配置領域Ｂを設けた例である。
図８（ａ）〜（ｅ）に、第１層〜第５層について、配線パターンが引き出される接続パッドの配置を示す。この例では、第７層からは、通常のヘキサゴナルグリッド配置で最外周列の１列ずつ引き出す配置となる。

このように、パッド配置領域にパッド非配置領域Ｂを設定する場合に、パッド非配置列数を変えたり、パッド非配置領域Ｂを配置する周期を変えることによって、各配線層で配線パターンが引き出される接続パッドの配置が異なるものとなり、パッド配置領域のすべての接続パッドから配線パターンを引き出すのに要する配線層数が異なることとなる。
ヘキサゴナルグリッド配置の場合に、前述した「引き出し層数」と「パッド非配置領域の間隔」についての関係は、
Nl≦「パッド非配置領域の間隔」≦Nl+(Ndr-1)
を満足するように設定するのがよい。

表１は、スクエアグリッド配置における半導体素子のバンプ間ピッチ、接続パッドのパッド径、配線パターンの線幅、配線パターン間の最小間隔をパラメータとし、また、パッド非配置領域Ｂのパッド非配置行数と、非配置列数を変えたときに、特定行数あたりの、配線パターンの引き出し可能本数を、従来方法と本発明方法による場合とで比較した結果を示す。

バンプ間ピッチ80μm、パッド径60μmの場合、（配線幅／間隔）を（10μm/10μm）、（8μm/8μm）とすると接続パッド間に配線を通すことは不可能（最外列から引き出すのみ）である。これに対して、本発明方法によれば、（配線幅／間隔）が（10μm/10μm）のとき、非配置行２行、非配置列２列とすると従来方法の２倍、非配置行４行、非配置列６列とすると従来方法の３倍となる。また、（配線幅／間隔）が（8μm/8μm）のとき、非配置行６行、非配置列１２列とすると従来方法の４倍の配線パターンの引き出しが可能となる。すなわち、従来方法では配線層の層数が２層、３層、４層必要であったものが、本発明方法によれば配線層を１層として構成することが可能となる。

表２は、ヘキサゴナルグリッド配置について従来方法と、パッド非配置領域を設ける本発明方法について、配線パターンの引き出し効率がどうなるかを比較した結果を示す。

表２に示す結果から、バンプ間ピッチ80μm、パッド径60μmの場合、（配線幅／間隔）が（10μm/10μm）、（8μm/8μm）とすると、接続パッド間に配線を通すことは不可能である。これに対して、本発明方法によれば、（配線幅／間隔）が（10μm/10μm）のとき、非配置行１行、非配置列２列とすると従来方法の２倍、非配置行５行、非配置列８列とすると従来方法の３倍以上となる。また、（配線幅／間隔）が（8μm/8μm）のとき、非配置行７行、非配置列１４列とすると従来方法の４倍の配線パターンの引き出しが可能である。
このように、ヘキサゴナルグリッド配置の場合も、同様に、パッド非配置領域を設けることによって、配線パターンの引き出し効率が向上することがわかる。

（接続パッドの配置例：１層引き出し方法）
上述した実施形態で示した多層配線基板は、パッド配置領域に配置されている接続パッドから配線パターンを引き出す際に、配線層の層数をできるだけ抑えて設計することを想定したものである。これに対して、半導体素子を搭載する配線基板側での製造コストを考慮すると、配線基板に形成する配線層のうち、半導体素子の信号線に接続される配線パターンについては高精度で微細な配線パターンとして形成し、接地線あるいは電源線等についてはそれほど微細な配線パターンを形成せずに構成することが考えられる。

配線基板の製造方法において微細な配線パターンを形成する場合に利用されるビルドアップ法は、高精度の配線パターンを形成することができるという利点はあるものの、高精度の加工条件が求められ、製造コストがかかるとともに製造歩留まりを低下させるものとなっている。とくに、ビルドアップ法により配線層を多層に形成することは製造コストおよび製造歩留まりの点から問題となる。
本実施形態の接続パッドの配置方法は、多層配線基板に形成されるパッド配置領域の外周縁部に信号用の電極に配置される接続パッドを集中させ、これらの信号線に接続される接続パッドからは一つの配線層で配線パターンを引き出すように配置することを特徴とする。

図９は、ヘキサゴナルグリッド配置の場合で、上述した配線パターンの引き出し方法を利用して、半導体素子の信号線に接続する接続パッドから配線パターンを一つの配線層内で引き出すことができるようにした配置例である。
図９（ａ）は、パッド配置領域の外周縁に沿って、行方向に３行中に１行の周期で、非配置行を１行とし、非配置列を３列としたパッド非配置領域Ｂを設定した例である。図９（ｂ）は、行方向に３行中に１行の周期で、非配置行を１行とし、非配置列を７列とした、パッド非配置領域Ｂを設定したものである。
図１０は、スクエアグリッド配置の場合で、半導体素子の信号線に接続される接続パッドから、１層の配線層内で配線パターンを引き出す配置としたものである。図１０（ａ）は、パッド配置領域の外周縁に沿って、行方向に３行中に１行の周期で、非配置行を１行、非配置列を３列としたパッド非配置領域Ｂを設定した例である。図１０（ｂ）は、３行中に１行の周期で、非配置行を１行、非配置列を６列とした、パッド非配置領域Ｂを設定したものである。

図９、１０に示したいずれの場合でも、一つのパッド非配置領域Ｂについてパッド非配置領域Ｂに面するすべての接続パッド１２Ａから配線パターンを引き出すことができる条件に設定することにより、図示した接続パッド１２Ａのすべて、いいかえればパッド配置領域の外周域に配置されている接続パッド１２Ａについては、一つの配線層内で引き出すことができる。

本実施形態において、パッド配置領域の外周縁に沿って３行中に１行の周期でパッド非配置領域Ｂを設定しているのは、パッド配置領域を有効に利用してできるだけ多くの接続パッドから配線パターンを引き出すことができるようにするためである。第１層目の配線層でこれらの接続パッド１２Ａから配線パターンを引き出すことにより、第２層目以降についての接続パッド１２Ｂは、通常のヘキサゴナルグリッドあるいはスクエアグリッド配置となり、これらの接続パッド１２Ｂについては、最外列から順次、配線パターンを引き出す。

図１１は、信号線に接続する接続パッドから一つの配線層内で配線パターンを引き出す他の例を示す。上述した図９、１０に示した実施形態では、パッド非配置領域Ｂのパッド非配置行を１行としている。パッドの非配置行を最小の１行とすると、配線パターンを配置するスペースが制約されるから、パッド非配置領域Ｂの列数を多数列とすると、パッド非配置領域Ｂに面するすべての接続パッドから配線パターンを引き出すことが制約される場合がある。そのような場合には、図１１に示すように、パッド配置領域の外周縁に沿って、行方向に４行に２行の周期でパッドの非配置行を配置することによって配線パターンを引き出すスペースを確保して、パッド非配置領域Ｂに面する得る接続パッド１２Ａのすべてから配線パターンを引き出せるようにするとよい。

図９〜１１に示すように、多層配線基板のパッド配置領域のうち、外周列部分に半導体素子の信号線に接続する接続パッドを配置し、これらの接続パッドについては、一つの配線層内で配線パターンを引き出すことができるように設計することができれば、多層配線基板の製造を容易にすることができ、Ｉ／Ｏ数の多い半導体素子であっても容易に搭載可能となる。
もちろん、このようなパッド配置ができるためには、半導体素子におけるバンプ（電極）数あるいはバンプ配列に応じて多層配線基板側で接続パッドを配列できることが要件となる。一般的に、半導体素子に設けられているバンプ（電極）はすべて信号線として利用されているわけではなく、信号線はバンプの一部を占めるにすぎないから、上述したような配線基板の設計とすることは可能である。

また、上述した説明では、半導体素子に設けられている信号線に接続される接続パッドを一つの配線層内で引き出すようにすると述べたが、もちろん信号線以外の配線について引き出すように設定してもかまわない。
また、信号線を引き出す接続パッドから一つの配線層内で配線パターンを引き出すことができないような場合には、信号線あるいは高精度に配線パターンを形成しなければならない配線については２層構造として、各層に必要な配線パターンを形成するようにすればよい。このように、微細なパターンに配線パターンを形成しなければならない配線層が２層もしくは３層等になったとしても、配線層の全層をビルドアップ法のような高精度の処理が必要な配線層を形成する場合と比較すると、多層配線基板の製造ははるかに容易になる。

配線基板の製造工程においては、配線パターンを高密度にかつ微細なパターンに形成することは製造精度上大きな制約となっている。本実施形態のように、一つの配線層内で配線パターンを引き出すことができれば、当該配線層のみを高精度に形成すればよいし、従来の配線基板の製造工程における加工精度をとくに変えることなく配線基板を製造することができるという大きな利点が得られる。

なお、図９〜１１においては、一つの配線層で半導体素子の信号線に接続する配線パターンを引き出すことを考えた。このように、多層配線基板に、半導体素子と電気的に接続する配線パターンを形成する場合に、すべての配線層を同じ加工精度からなる配線層として形成するのではなく、信号線のように重要な作用をなす配線についてはビルドアップ法のような高度の加工精度を備えた製造方法によって形成し、他の配線についてはより緩やかな加工精度による製造方法によって形成することは、多層配線基板全体としての精度を向上させ、かつ製造コストを抑え、製造歩留まりを向上させる上で有効である。

上記実施形態では、前述したヘキサゴナルグリッド配置およびスクエアグリッド配置でのパッド配置における配線パターンの引き出し方法を利用することで、一つの配線層内で信号線のような所要の配線に接続する配線パターンを引き出しているが、このような考え方で配線を引き出す方法は、必ずしも前述した配線パターンの引き出し方法によらなければならないわけではない。
たとえば、前述した配線パターンの引き出し方法では、パッドピッチやパッド配列はパッド配置領域ですべて同一としているが、場合によって、パッド配置領域の外周縁に信号線に接続する接続パッドが集中して配置され、これらから配線パターンを引き出すといった場合には、これらの信号線に接続する接続パッドのピッチをこの領域のみで若干広げて配線パターンを引き出しやすく設計するといったことも考えられる。この場合は半導体素子でのバンプ（電極）配置も、電極形成面の信号線が配列される外周域でバンプピッチを広げるように設計する必要がある。

上述した多層配線基板の半導体素子搭載面に、半導体素子をフリップチップ接続により搭載することによって、図１２に示す半導体装置と同形態の半導体装置が得られる。なお、本実施形態の半導体装置は多層配線基板に形成する配線層の層数を抑えることができ、とくに、図９〜１１に示すような、信号線等の主要な配線を引き出す配線層については１層とした多層配線基板の場合には、多層配線基板の製造歩留まりを向上させることができるとともに、配線パターンの電気的接続等の電気的特性の向上が図られた製品として提供することができる。

多層配線基板の半導体素子搭載面における接続パッドの配置例を示す説明図である。 スクエアグリッド配置でのパッド非配置領域を示す説明図である。 パッド間における配線パターンの配置方法を示す説明図である。 スクエアグリッド配置での各配線層の引き出しパッドの配置を示す説明図である。 スクエアグリッド配置でのパッド非配置領域の他の設定例における各配線層の引き出しパッドの配置を示す説明図である。 ヘキサゴナルグリッド配置でのパッド非配置領域を示す説明図である。 ヘキサゴナルグリッド配置での各配線層の引き出しパッドの配置を示す説明図である。 ヘキサゴナルグリッド配置でのパッド非配置領域の他の設定例における各配線層の引き出しパッドの配置を示す説明図である。 ヘキサゴナルグリッド配置でのパッド非配置領域の形成例の一例を示す説明図である。 スクエアグリッド配置でのパッド非配置領域の形成例の一例を示す説明図である。 ヘキサゴナルグリッド配置（ａ）、スクエアグリッド配置（ｂ）でのパッド非配置領域の形成例の一例を示す説明図である。 多層配線基板に半導体素子を搭載した半導体装置の断面図である。

符号の説明

１０ 配線基板
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ、１２ｉ、１２ｊ、１２Ａ、１２Ｂ 接続パッド
１４ パターン
１４ 配線パターン
１５ 配線層
１６ ビア
１８ 外部接続端子
１８ａ パッド
２０ 半導体素子
２２ バンプ
３０ 多層配線基板

Claims (8)

1. 基板上に、半導体素子がフリップチップ接続される接続パッドがヘキサゴナルグリッド配置に配置されたパッド配置領域が設けられ、
   該パッド配置領域に設けられた接続パッドに一端が接続され、他端が前記パッド配置領域から外側に引き出された配線パターンを備えた多層配線基板であって、
   前記パッド配置領域の外周縁に沿って周期的にパッド非配置領域が設けられ、
   前記接続パッドのパッドピッチＰ、接続パッド径ｄ、配線パターンの最小配置間隔および配線パターンと接続パッドとの最小間隔ｓ、配線パターンの最小配線幅ｗ、前記パッド非配置領域においてパッドが配置されていない行数をＮdl、前記パッド非配置領域においてパッドが配置されていない列数をＮdrとしたとき、式、
   （（Ｎdl＋１）Ｐ−ｄ−ｓ）／（ｗ＋ｓ）≧２Ｎdr＋Ｎdl−１
   を満足する配置に、接続パッドと配線パターンが配置されていることを特徴とする多層配線基板。
2. 引き出し層数をＮl、前記パッド非配置領域間に挟まれた接続パッドの数をパッド非配置領域の間隔としたとき、式、
   Ｎl≦パッド非配置領域の間隔≦Ｎl＋（Ｎdr−１）
   を満足して、複数層に配線パターンを引き回すことを特徴とする請求項１記載の多層配線基板。
3. 前記接続パッドおよび配線パターンが、式、
   （√３×Ｐ−ｄ−ｓ）／（ｗ＋ｓ）≧１
   を満足する配置に設けられていることを特徴とする請求項１または２記載の多層配線基板。
4. 前記パッド配置領域における接続パッドの配置が、式、
   Ｐ−ｄ＜ｗ＋２ｓ
   を満足する配置となっていることを特徴とする請求項１〜３のいずれか一項記載の多層配線基板。
5. 前記パッド非配置領域が、前記パッド配置領域の行方向には１行分、列方向には複数列分の接続パッドを取り除いた領域として設定されていることを特徴とする請求項１〜４のいずれか一項記載の多層配線基板。
6. 前記パッド非配置領域が、前記パッド配置領域の行方向に３行中に１行の周期で、接続パッドの非配置行を１行、非配置列を複数列として設定されていることを特徴とする請求項１〜４のいずれか一項記載の多層配線基板。
7. 前記パッド非配置領域が、前記パッド配置領域の行方向に４行中に２行の周期で、接続パッドの非配置行を２行、非配置列を複数列として設定されていることを特徴とする請求項１〜４のいずれか一項記載の多層配線基板。
8. 請求項１〜７のいずれか一項記載の多層配線基板に、半導体素子がフリップチップ接続によって搭載されていることを特徴とする半導体装置。