JP2009135375A - 多層配線基板および半導体装置 - Google Patents
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Abstract
【解決手段】基板上に、半導体素子がフリップチップ接続される接続パッド12がスクエアグリッド状に配置されたパッド配置領域が設けられ、接続パッド12から他端が前記パッド配置領域の外側に引き出された配線パターンを備えた多層配線基板30であり、前記パッド配置領域の外周縁に沿って周期的にパッド非配置領域が設けられ、接続パッド12のピッチP、接続パッド径d、配線パターン同士および配線パターンと接続パッド12との最小間隔s、配線パターンの最小配線幅w、前記パッド非配置領域においてパッド12が配置されていない行数をNdl、列数をNdrとしたとき、式、((Ndl+1)P-d-s)/(w+s))≧2Ndr+Ndlを満足する配置に、接続パッド12と配線パターンが配置されている。
【選択図】図1
Description
半導体素子はI/O数が増大するとともに、電極端子形成面に多数個の電極端子(バンプ)が高密度に配置されるようになってきており、これとともに配線基板に形成される接続パッドの配置もきわめて高密度となってきた。
しかしながら、隣り合ったパッド間の間隔が狭くなると、パッド間には何本も配線パターンを通すことができなくなるから、一つの配線層ですべての接続パッドに配線パターンを接続するように配置することができなくなり、図12に示すように、配線層15を複数層に積層した構成とし、層ごとに引き出し用の配線パターン14を設けて、ビア16を介して接続パッド12と外部接続端子18とを電気的に接続するようにされている。
このような問題を解決する方法として、本出願人は、エリアアレイ状あるいはペリフェラル状に配置されたパッド配置領域の外周縁部に、接続パッドを配置しない非配置領域を周期的に設ける配置とする方法を提案した。この方法によれば、パッド配置領域から効率的に配線パターンを引き出すことができ、配線基板に形成する配線層の数を減らすことが可能となる。
なお、このようなパッド配置を可能にするには、配線基板における接続パッドの配置に合わせて、半導体素子のバンプ配置をバンプ配置領域の外周縁にバンプを配置しない領域を設けるか、バンプ配置領域の外周縁部に配線基板の接続パッドと接続する必要のない電極を設けるといったように半導体素子を設計する必要がある。
しかしながら、従来の有機材料をベース材料とする多層配線基板(ビルドアップ配線基板)の製造方法では、配線パターンの線幅を8μm未満とすることはきわめて困難であり、パッド間に配線パターンを通すことができない条件では、パッド配置領域の外周列については1列分しか配線パターンを引き出すことができず、2列目以降のパッドについては、次の配線層で引き出す設計とせざるを得なくなる。
このため、従来の製造方法を維持しながら配線層の層数を減らすことができて、配線基板の製造歩留まりを向上させることが求められ、かつ、半導体素子の設計に過負荷を与えない設計とすることが望まれる。
すなわち、基板上に、半導体素子がフリップチップ接続される接続パッドがスクエアグリッド配置に配置されたパッド配置領域が設けられ、該パッド配置領域に設けられた接続パッドに一端が接続され、他端が前記パッド配置領域から外側に引き出された配線パターンを備えた多層配線基板であって、前記パッド配置領域の外周縁に沿って周期的にパッド非配置領域が設けられ、前記接続パッドのパッドピッチP、接続パッド径d、配線パターンの最小配置間隔および配線パターンと接続パッドとの最小間隔s、配線パターンの最小配線幅w、前記パッド非配置領域においてパッドが配置されていない行数をNdl、前記パッド非配置領域においてパッドが配置されていない列数をNdrとしたとき、式、((Ndl+1)P-d-s)/(w+s))≧2Ndr+Ndlを満足する配置に、接続パッドと配線パターンが配置されていることを特徴とする。
また、前記接続パッドおよび配線パターンが、式、(√2×P-d-s)/(w+s)≧1をさらに満足する配置に設けられていることにより、斜め配置となる接続パッド間からも配線パターンを引き出すことができ、パッド配置領域に形成された接続パッドからさらに効率的に配線パターンを引き出すことができ、多層配線基板を構成する配線層の層数を減らすことができる。
また、前記接続パッドおよび配線パターンが、式、(√3×P-d-s)/(w+s)≧1をさらに満足する配置に設けられていることにより、パッド配置領域に形成された接続パッドからさらに効率的に配線パターンをパッド配置領域外に引き出すことができ、多層配線基板を構成する配線層の層数を効率的に減らすことができる。
また、前記パッド非配置領域が、前記パッド配置領域の行方向に4行中に2行の周期で、接続パッドの非配置行を2行、非配置列を複数列として設定されていることは、接続パッドから配線パターンを引き出す際に配線パターンを配置するスペースをより広く確保することができ、一つの配線層内で配線パターンを引き出すことができる接続パッドの数を増大させることができる。
図1は、本発明に係る多層配線基板の接続パッドの配置例を示すもので、多層配線基板30の半導体素子搭載面を平面方向から見た状態を示す。多層配線基板30の半導体素子搭載面には、半導体素子をフリップチップ接続するための接続パッド12が設けられ、半導体素子搭載面と反対側の面には、はんだボール等の外部接続端子が接合されるパッド18a(破線)が設けられている。
接続パッド12は多層配線基板30の半導体素子搭載面の略中央部のパッド配置領域Aに、半導体素子におけるバンプと同一の平面配置に設けられる。半導体素子に形成されたバンプ(電極)径にくらべて接続パッド12はやや小径に形成されるが、半導体素子のバンプピッチと接続パッド12のピッチは同一である。
パッド非配置領域Bはいろいろな設定方法が可能であるが、本実施形態においては、パッド非配置領域Bを設ける場合に、パッド配置領域Aの「行方向」には1行分のパッドを取り除き、「列方向」には一列または複数列分についてパッドを取り除いた配置とする。なお、本明細書では、パッドの配列方向を、パッド配置領域Aの外周の辺に沿った方向を「行」と称し、パッド配置領域Aの辺に対して内外向きとなる方向を「列」と称することにする。
このようにパッド配置領域Aにパッド非配置領域Bを設定することができるようにするには、半導体素子におけるバンプ(電極)の配置を、パッド配置領域Aにおける接続パッド12の配置に合わせるように、半導体素子の電極形成面での電極配列を設計する必要がある。なお、パッド配置領域Aの外周縁部に沿って周期的にパッド非配置領域Bを設ける方法であれば、半導体素子の設計をさほど阻害せずに設計できるものと考えられる。
図2(a)は、スクエアグリッド配置に接続パッド12を配置した例で、パッド配置領域の外周縁部に沿って6行中に1行の周期で、非配置行を1行、非配置列を3列としたパッド非配置領域Bを設けた例を示す。すなわち、パッド非配置領域Bは、接続パッド12が外周縁部まで完全に埋まったとした状態から、1行−3列の3個の接続パッド12を除いて形成されている。
パッド間を通過できる配線パターンの本数はパッドの非配置領域に面する接続パッドの数に等しいか、それよりも大きくなる必要がある。パッド非配置領域Bにおいてパッドが配置されていない行数をNdl、パッド非配置領域Bにおいてパッドが配置されていない列数をNdrとして一般化すると、パッド非配置領域Bに面する接続パッドからパッド配置領域外へ配線パターンを引き出すことができるようにするには、次式が満足されなければならない。
((Ndl+1)P-d-s)/(w+s))≧2Ndr+Ndl・・・(1)
パッド配置領域からパッド配置領域外へ配線パターンを引き出す方法には、接続パッドのパッドピッチ、パッド径、配線パターンの線幅等によって、隣り合った接続パッドの間から配線パターンを引き出すことができるか否か等によっていろいろな引き出し方が可能である。
第1層では、パッド配置領域の最外列の接続パッド12aとパッド非配置領域Bに面する5つの接続パッド12bから配線パターンが引き出される。
第2層は、第1層で引き出された接続パッドを除外した残りの接続パッド(実際にはパッド配置領域のパッドに接続するビアの平面配置位置である)のうち、最外列の接続パッド12cとパッド非配置領域Bに面する接続パッド12dから配線パターンが引き出される。
このようにして、順次、接続パッドから配線パターンを引き出すことにより、パッド配置領域に設けられたすべての接続パッドから配線パターンが引き出され、接続パッドと外部接続端子とが電気的に接続される。
最近接パッド間に配線パターンを通すことができない条件は、式、
P−d<w+2s
であり、斜め配置のパッド間に配線パターンを通すことができない条件は、図3(b)に示すように、斜め方向のパッド間の間隔は(√2P-d)となるから、
(√2×P-d-s)/(w+s)<1
となる。
P−d<w+2s
(√2×P-d-s)/(w+s)≧1
となる。
この場合には、図2(b)において、接続パッドP1〜P5に加えて、接続パッドP6、P7からも配線パターンを引き出すことができる。
第1層では、パッド配置領域の最外列の接続パッド12aとパッド非配置領域Bに面する11個の接続パッド12bから配線パターンが引き出される。第2、3層では、パッド配置領域の最外列の接続パッド12c、12eとパッド非配置領域Bに面する接続パッド12d、12fから配線パターンが引き出される。第4層以降では、パッド配置領域の最外列の接続パッド12gから配線パターンが引き出される、通常の引き出し方法となる。
Nl≦「パッド非配置領域の間隔」≦2(Nl-1)+2
なお、引出し層数Nlとは、当該配線層から配線パターンを引き出す際に、パッド非配置領域による影響が見られなくなる配線層(図5の例では第3層:L3)までの層数である。また、「パッド非配置領域の間隔」とは、パッド非配置領域間に挟まれた接続パッドの数である。
図6は、接続パッドをヘキサゴナルグリッド配置とした場合で、パッド配置領域の外周縁に沿ってパッド非配置領域Bを形成した例を示す。図示例のパッド非配置領域Bは、パッド配置領域の外周縁部に沿って6行中に1行の周期で、非配置行を1行、非配置列を3列としたものである。
図5(b)は、一つのパッド非配置領域Bを拡大して示す。この場合は、パッド非配置領域Bに面するP1〜P6の6個の接続パッドから配線パターンを引き出す必要がある。
((Ndl+1)P-d-s)/(w+s))≧2Ndr+Ndl-1・・・(2)
また、ヘキサゴナルグリッド配置の場合も、最近接パッド間に配線パターンを通すことができない条件は、
P−d<w+2s
となる。
また、ヘキサゴナルグリッド配置の場合に、一つおいて隣り合った接続パッドから配線パターンを引き出すことができる条件は、図3(c)に示すように、一つおいて隣り合った接続パッド間の間隔が(√3P-d)であるから、次式で与えられる。
(√3×P-d-s)/(w+s)≧1
図7(a)〜(e)は、配線層の第1層:L1、第2層:L2、第3層:L3、第4層:L4、第5層:L5の各層において、配線パターンが引き出される接続パッドを示す(斜線または黒丸)。この例では、第5層での接続パッドの引き出しが終了すると、第6層からは、従来のようにパッド配置領域の最外列から順次1列ずつ引き出すことになる。
図8(a)〜(e)に、第1層〜第5層について、配線パターンが引き出される接続パッドの配置を示す。この例では、第7層からは、通常のヘキサゴナルグリッド配置で最外周列の1列ずつ引き出す配置となる。
ヘキサゴナルグリッド配置の場合に、前述した「引き出し層数」と「パッド非配置領域の間隔」についての関係は、
Nl≦「パッド非配置領域の間隔」≦Nl+(Ndr-1)
を満足するように設定するのがよい。
このように、ヘキサゴナルグリッド配置の場合も、同様に、パッド非配置領域を設けることによって、配線パターンの引き出し効率が向上することがわかる。
上述した実施形態で示した多層配線基板は、パッド配置領域に配置されている接続パッドから配線パターンを引き出す際に、配線層の層数をできるだけ抑えて設計することを想定したものである。これに対して、半導体素子を搭載する配線基板側での製造コストを考慮すると、配線基板に形成する配線層のうち、半導体素子の信号線に接続される配線パターンについては高精度で微細な配線パターンとして形成し、接地線あるいは電源線等についてはそれほど微細な配線パターンを形成せずに構成することが考えられる。
本実施形態の接続パッドの配置方法は、多層配線基板に形成されるパッド配置領域の外周縁部に信号用の電極に配置される接続パッドを集中させ、これらの信号線に接続される接続パッドからは一つの配線層で配線パターンを引き出すように配置することを特徴とする。
図9(a)は、パッド配置領域の外周縁に沿って、行方向に3行中に1行の周期で、非配置行を1行とし、非配置列を3列としたパッド非配置領域Bを設定した例である。図9(b)は、行方向に3行中に1行の周期で、非配置行を1行とし、非配置列を7列とした、パッド非配置領域Bを設定したものである。
図10は、スクエアグリッド配置の場合で、半導体素子の信号線に接続される接続パッドから、1層の配線層内で配線パターンを引き出す配置としたものである。図10(a)は、パッド配置領域の外周縁に沿って、行方向に3行中に1行の周期で、非配置行を1行、非配置列を3列としたパッド非配置領域Bを設定した例である。図10(b)は、3行中に1行の周期で、非配置行を1行、非配置列ルを6列とした、パッド非配置領域Bを設定したものである。
もちろん、このようなパッド配置ができるためには、半導体素子におけるバンプ(電極)数あるいはバンプ配列に応じて多層配線基板側で接続パッドを配列できることが要件となる。一般的に、半導体素子に設けられているバンプ(電極)はすべて信号線として利用されているわけではなく、信号線はバンプの一部を占めるにすぎないから、上述したような配線基板の設計とすることは可能である。
また、信号線を引き出す接続パッドから一つの配線層内で配線パターンを引き出すことができないような場合には、信号線あるいは高精度に配線パターンを形成しなければならない配線については2層構造として、各層に必要な配線パターンを形成するようにすればよい。このように、微細なパターンに配線パターンを形成しなければならない配線層が2層もしくは3層等になったとしても、配線層の全層をビルドアップ法のような高精度の処理が必要な配線層を形成する場合と比較すると、多層配線基板の製造ははるかに容易になる。
たとえば、前述した配線パターンの引き出し方法では、パッドピッチやパッド配列はパッド配置領域ですべて同一としているが、場合によって、パッド配置領域の外周縁に信号線に接続する接続パッドが集中して配置され、これらから配線パターンを引き出すといった場合には、これらの信号線に接続する接続パッドのピッチをこの領域のみで若干広げて配線パターンを引き出しやすく設計するといったことも考えられる。この場合は半導体素子でのバンプ(電極)配置も、電極形成面の信号線が配列される外周域でバンプピッチを広げるように設計する必要がある。
12、12a、12b、12c、12d、12e、12f、12g、12h、12i、12j、12A、12B 接続パッド
14 パターン
14 配線パターン
15 配線層
16 ビア
18 外部接続端子
18a パッド
20 半導体素子
22 バンプ
30 多層配線基板
Claims (9)
- 基板上に、半導体素子がフリップチップ接続される接続パッドがスクエアグリッド配置に配置されたパッド配置領域が設けられ、
該パッド配置領域に設けられた接続パッドに一端が接続され、他端が前記パッド配置領域から外側に引き出された配線パターンを備えた多層配線基板であって、
前記パッド配置領域の外周縁に沿って周期的にパッド非配置領域が設けられ、
前記接続パッドのパッドピッチP、接続パッド径d、配線パターンの最小配置間隔および配線パターンと接続パッドとの最小間隔s、配線パターンの最小配線幅w、前記パッド非配置領域においてパッドが配置されていない行数をNdl、前記パッド非配置領域においてパッドが配置されていない列数をNdrとしたとき、式、
((Ndl+1)P-d-s)/(w+s))≧2Ndr+Ndl
を満足する配置に、接続パッドと配線パターンが配置されていることを特徴とする多層配線基板。 - 接続パッドおよび配線パターンが、式、
(√2×P-d-s)/(w+s)≧1
を満足する配置に設けられていることを特徴とする請求項1記載の多層配線基板。 - 基板上に、半導体素子がフリップチップ接続される接続パッドがヘキサゴナルグリッド配置に配置されたパッド配置領域が設けられ、
該パッド配置領域に設けられた接続パッドに一端が接続され、他端が前記パッド配置領域から外側に引き出された配線パターンを備えた多層配線基板であって、
前記パッド配置領域の外周縁に沿って周期的にパッド非配置領域が設けられ、
前記接続パッドのパッドピッチP、接続パッド径d、配線パターンの最小配置間隔および配線パターンと接続パッドとの最小間隔s、配線パターンの最小配線幅w、前記パッド非配置領域においてパッドが配置されていない行数をNdl、前記パッド非配置領域においてパッドが配置されていない列数をNdrとしたとき、式、
((Ndl+1)P-d-s)/(w+s))≧2Ndr+Ndl-1
を満足する配置に、接続パッドと配線パターンが配置されていることを特徴とする多層配線基板。 - 接続パッドおよび配線パターンが、式、
(√3×P-d-s)/(w+s)≧1
を満足する配置に設けられていることを特徴とする請求項2記載の多層配線基板。 - 前記パッド配置領域における接続パッドの配置が、式、
P−d<w+2s
を満足する配置となっていることを特徴とする請求項1〜4のいずれか一項記載の多層配線基板。 - 前記パッド非配置領域が、前記パッド配置領域の行方向には1行分、列方向には複数列分の接続パッドを取り除いた領域として設定されていることを特徴とする請求項1〜5のいずれか一項記載の多層配線基板。
- 前記パッド非配置領域が、前記パッド配置領域の行方向に3行中に1行の周期で、接続パッドの非配置行を1行、非配置列を複数列として設定されていることを特徴とする請求項1〜5のいずれか一項記載の多層配線基板。
- 前記パッド非配置領域が、前記パッド配置領域の行方向に4行中に2行の周期で、接続パッドの非配置行を2行、非配置列を複数列として設定されていることを特徴とする請求項1〜5のいずれか一項記載の多層配線基板。
- 請求項1〜8のいずれか一項記載の多層配線基板に、半導体素子がフリップチップ接続によって搭載されていることを特徴とする半導体装置。
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