KR101033169B1 - 다층 배선 기판 - Google Patents

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KR101033169B1
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에이이치 히라카와
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 탑재면 측에 격자 형상으로 전극이 배열된 전자 부품을 탑재하는 다층 배선 기판을 제공할 때에, 효과적으로 그 적층 수를 감소시키고, 제품으로서의 제조 수율 향상 및 비용의 저감화에 기여할 수 있도록 하는 것을 과제로 한다.
다층 배선 기판의 제 1 층째 배선층에서, 패드 배치 영역(PR1)에서 가장 외주의 패드(P1)와, 상기 영역의 코너부 근방에서 대각선 위에 위치하는 패드(P2)와, 상기 영역의 내측에서 인접하는 열간에서 경사 방향에 위치하는 패드(P3)로부터 배선 패턴(WP)을 인출하고, 제 2 층째 이후의 배선층에서, 상층 배선층에서 배선 패턴(WP)이 인출되지 않은 패드에 비어 홀을 통하여 전기적으로 접속된 패드 중 패드 배치 영역(PR2)에서 가장 외주의 패드(P1)와, 상기 영역의 내측에서 인접하는 열간에서 경사 방향에 위치하는 패드(P3)로부터 배선 패턴(WP)을 인출한다.
패드, 다층 배선 기판, 배선층, 인출, 빌드업, 관통 구멍

Description

다층 배선 기판{MULTILAYER WIRING BOARD}
도 1은 본 발명의 일 실시예에 따른 다층 배선 기판의 구성(일부분)을 모식적으로 나타내는 단면도.
도 2는 도 1의 다층 배선 기판을 구성하는 제 1 층째 배선층(일부분) 및 제 2 층째 배선층(일부분)에서의 패드의 배치와 배선 패턴의 인출(引出) 예를 모식적으로 나타내는 평면도.
도 3은 도 1의 다층 배선 기판을 구성하는 제 3 층째 배선층(일부분)에서의 패드의 배치와 제 5 층째 배선층(일부분)에서의 배선 패턴의 인출 예를 모식적으로 나타내는 평면도.
도 4는 다층 배선 기판에 반도체 칩을 탑재했을 때의 상태를 모식적으로 나타내는 단면도.
도 5는 종래 기술의 일례에 따른 다층 배선 기판의 구성(일부분)을 모식적으로 나타내는 단면도.
도 6은 도 5의 다층 배선 기판을 구성하는 제 1 층째 배선층(일부분) 및 제 2 층째 배선층(일부분)에서의 패드의 배치와 배선 패턴의 인출 예를 모식적으로 나타내는 평면도.
도 7은 도 5의 다층 배선 기판을 구성하는 제 3 층째 배선층(일부분)에서의 패드의 배치와 배선 패턴의 인출 예를 모식적으로 나타내는 평면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 다층 배선 기판(빌드업(build-up) 배선판)
11 : 코어(core) 기판
12 : 배선층
13 : 층간절연층
P, P0, P1∼P4 : 패드
PR1, PR2, PR3 : 패드 배치 영역
TH : 관통 구멍
VH : 비어 홀
WP : 배선 패턴
본 발명은 다층 배선 기판에 관한 것이며, 특히 각 배선층마다 배선 패턴의 인출(팬아웃(fan-out))을 효과적으로 행할 수 있도록 적응된 다층 배선 기판에 관한 것이다.
최근의 반도체 장치에서는, 로직 디바이스의 고기능화 및 고밀도화가 추진되어 입출력 수가 증대하고 있다. 이 때문에, 반도체 소자(칩)의 전극 형성면에 다수의 전극을 배치함으로써, 입출력 수의 증대에 따른 전극 형성 스페이스의 부족을 보충하는 제품이 제공되게 되었다. 예를 들어 플립칩(flip-chip) 접속에 의해 반도체 칩을 배선 기판에 탑재하는 타입의 제품에서는, 반도체 칩의 전극 형성면의 가장자리 부분에만 전극이 배열되어 있을 경우에는, 배선 기판에 배선 패턴을 1층 설치하는 것만으로 모든 전극을 상기 배선 패턴에 접속할 수 있다. 즉, 배선 기판 위에서 칩의 각 전극에 대응하는 위치에 형성된 각 패드로부터 각각 배선 패턴을 인출할 수 있다. 그러나, 반도체 칩의 전극 형성면에 격자 형상 또는 에어리어 어레이(area array) 형상으로 다수의 전극이 배열되어 있을 경우에는, 배선 기판 위에 형성되는 패드의 수나 패드의 배치 간격에도 의존하지만, 1개의 배선층 내에서 모든 패드로부터 배선 패턴을 인출하는 것이 불가능해진다는 결점이 생길 수 있다.
이러한 결점을 해소하기 위한 수법으로서, 반도체 칩을 탑재하는 배선 기판을 다층으로 형성하고, 적층하는 각 배선층에서 배선 패턴을 적절히 배치함으로써 반도체 칩의 모든 전극을 각 배선 패턴에 접속하는 방법이 있다. 그 일례를 도 4에 나타낸다. 도 4에 나타낸 구성 예에서는, 배선층이 4층으로 적층된 다층 배선 기판(1)에 탑재면 측에 격자 형상으로 다수의 전극(6)이 배열된 반도체 칩(5)이 탑재되어 있다. 이러한 다층 배선 기판(1)을 사용함으로써, 반도체 칩(5)의 모든 전극(6)을 배선 패턴(2)에 전기적으로 접속하고, 또한 비어 홀(3)을 통하여 내층(內層)의 배선 패턴(2a)에 전기적으로 접속하며, 비어 홀(3)을 통하여 외부 접속 단자(4)에 전기적으로 접속할 수 있다.
이렇게 반도체 칩을 배선 기판에 탑재할 경우, 전극의 수가 그다지 많지 않을 경우에는 도 4에 예시한 바와 같은 4층 정도의 다층 배선 기판으로 충족되지만, 예를 들어 30×30핀(pin), 40×40핀 등의 매우 많은 전극을 배열한 반도체 칩을 탑재할 경우에는, 1개의 배선층으로부터 팬아웃(배선 패턴의 인출)을 행할 수 있는 열수(列數)에 한계가 있기 때문에, 배선층의 층수(層數)를 더 증대시킬 필요가 있다. 이 경우, 고밀도로 배선 패턴이 형성된 배선층을 적층하여 다층 배선 기판을 구성하기 위해서는, 빌드업 방법 등의 고밀도 배선 방법이 이용된다.
도 5는 빌드업 방법을 이용하여 구성된 종래 기술의 일례에 따른 다층 배선 기판의 구성을 모식적으로 나타낸 것이며, 그 일부분의 단면(斷面) 구조를 나타내고 있다. 도시한 다층 배선 기판(빌드업 배선판)(20)에서는, 코어 기판(21)을 사이에 두어 그 상하에 각각 4층의 배선층(22)이 층간절연층(23)을 통하여 적층되어 있다. 각 배선층(22)은 편의상 위에서부터 차례로 「제 1 층째」, 「제 2 층째」, …, 「제 8 층째」의 배선층이라고 부르기로 한다. 각 배선층(22)에는 각각 소정의 배열 형태로 배치된 복수의 패드(P)와, 각각 한쪽 끝이 복수의 패드 중 어느 1개의 패드(P)에 접속되고, 다른쪽 끝이 외측(外側)(도시한 예에서는 좌측)으로 인출되어 형성된 복수의 배선 패턴(WP)이 포함되어 있다. 다만, 각 배선층(22)에 포함되는 패드(P) 중에는 배선 패턴(WP)이 접속되지 않은 패드(P)도 존재한다. 또한, 상하로 인접하는 배선층(22)(패드(P))은 층간절연층(23)에 형성된 비어 홀(VH)(에 충전된 도체)을 통하여 전기적으로 접속되어 있다. 또한, 제 1 층째 배선층(22)에 설치되는 패드(P)에는 도면 중의 파선(破線)으로 나타낸 바와 같이 반도체 칩이 플립칩 접속에 의해 탑재된다.
도 6은 상기 다층 배선 기판(20)을 구성하는 제 1 층째 배선층(일부분) 및 제 2 층째 배선층(일부분)에서의 패드의 배치와 배선 패턴의 인출 예를 모식적으로 나타낸 것이다. 여기서, 제 1 층째 배선층(22)에 설치되는 각 패드(P1, P2)의 배치는 다층 배선 기판(20)에 탑재되어야 할 반도체 칩의 탑재면 측에 격자 형상으로 배열된 전극의 배치와 일치한다. 또한, 제 1 층째 배선층(도 6의 (a))에서 배선 패턴(WP)이 인출된 패드(P1, P2)에 대해서는 제 2 층째 배선층(도 6의 (b))에 그 패드를 배치할 필요가 없다. 따라서, 제 2 층째에 설치되는 패드는 제 1 층째에서 배선 패턴(WP)이 인출되지 않은 패드이며, 양 패드는 비어 홀(VH)(도 5 참조)을 통하여 층간(層間)에서 전기적으로 접속되어 있다.
도 6에 나타낸 바와 같이, 종래의 배선 패턴(WP)의 인출 방법에서는, 패드가 배치되어 있는 사각형 형상의 영역(PR1, PR2)(이하 「패드 배치 영역」이라고도 함) 외주(外周)로부터 차례로 2열씩 배선 패턴(WP)을 인출하도록 하고 있다. 이 경우, 패드 배치 영역(PR1, PR2)의 내측(외주로부터 2열째)에 위치하는 패드(P2)에 대해서는, 도시한 바와 같이 가장 외주의 인접하는 패드(P1) 사이를 통과시켜 패드 배치 영역(PR1, PR2)의 외측까지 직선적으로 배선 패턴(WP)을 인출하고 있다. 이것에 의해, 패드 배치 영역(PR1, PR2) 외측에서의 배선 패턴(WP)의 배치는, 상기 패드 배치 영역의 가장 외주에 배치된 패드(P1)로부터 인출되는 배선 패턴(WP)과, 상기 패드 배치 영역 내측의 패드(P2)로부터 인출되는 배선 패턴(WP)이 번갈아 배치된다.
상기 종래 기술에 관련되는 기술로서는, 예를 들어 특허문헌 1에 기재되는 바와 같이, 회로 기판이 적층된 다층 회로 기판에 있어서, 전자 부품을 탑재하는 제 1 층째 회로 기판에 대해서, 랜드(land)가 배열된 영역에서 가장 외주에 배치된 모든 랜드와, 상기 영역의 대각선 위에 배치된 랜드 및 대각선 근방에 배치된 랜드로부터 회로 패턴을 인출하고, 제 2 층째 이후의 회로 기판에 대해서, 랜드가 배열된 영역에서 가장 외주에 배치된 모든 랜드와, 상층에서 회로 패턴이 인출되어 대각선 방향으로 형성된 빈 공간의 가장자리 위에 배치된 랜드로부터 회로 패턴을 인출하도록 한 것이 있다.
[특허문헌 1] 일본국 공개특허평11-297885호 공보
상술한 바와 같이 종래의 기술에서는, 30×30핀, 40×40핀과 같은 매우 많은 전극을 배열한 반도체 칩을 배선 기판에 탑재할 경우, 1개의 배선층으로부터 팬아웃(배선 패턴의 인출)을 행할 수 있는 열수에 한계가 있기 때문에 배선층의 층수가 증대하는 경향이 있었다.
그러나, 배선층의 층수를 증대시키는 것은 제품의 제조 수율, 신뢰성, 비용의 점에서 큰 문제가 있다. 즉, 배선 기판을 다층으로 형성할 경우에는, 각층마다 배선 패턴을 형성하는 동시에 비어 홀을 통하여 층간에서 배선 패턴을 전기적으로 접속하여 차례로 적층하기 때문에, 그 제조 프로세스에는 상당히 높은 정밀도가 요구되며, 현재도 제품의 신뢰성은 그다지 높지 않다. 그리고, 다층으로 적층할 경우는 모든 층에서 불량이 없는 것이 필요하기 때문에, 기술적인 곤란이 따른다. 따라서, 다층 배선 기판을 양호한 제조 수율로 제조하기 위해서는 배선층의 층수를 감소시키는 것이 효과적이다.
또한, 각 배선층마다 배선 패턴의 인출(팬아웃)을 행할 때에, 그 인출 방법의 여하에 따라서는, 상측 배선층으로부터 차례로 배선 패턴의 인출을 행하였을 때에 하측 배선층까지 도달할 수 없다(즉, 도중의 배선층에서 배선 패턴의 인출을 행하지 않을 수 없고, 그 하층 배선층에 비어 홀 또는 관통 구멍을 통하여 접속할 수 없다)는 결점이 생길 수 있다.
예를 들어 도 5 및 도 6에 예시한 바와 같은 빌드업 방법을 이용한 다층 배선 기판의 경우, 제 1 층째 및 제 2 층째에서 각각 패드 배치 영역(PR1, PR2)의 외주로부터 차례로 2열씩 배선 패턴(WP)을 인출하도록 하고 있기 때문에, 이 인출 방법을 제 3 층째에 적용하면, 도 7에 나타낸 바와 같이 결점이 생긴다. 즉, 이 제 3 층째에 설치되는 패드(P1)는 제 2 층째(도 6의 (b))에서 배선 패턴(WP)이 인출되지 않은 5개의 패드이며, 이 제 3 층째와 제 2 층째 사이는 5개의 패드(P1) 위에 형성되는 비어 홀(VH)(도 5 참조)을 통하여 전기적으로 접속할 수 있지만, 이 제 3 층째와 그 하층(도 5의 예에서는 코어 기판(21) 위의 제 4 층째 및 제 5 층째) 사이는 코어 기판(21)에 형성해야 할 관통 구멍(TH)(도 7의 (a)참조)의 영역이 서로 겹쳐 공간적으로 관통 구멍을 배치할 수 없기 때문에, 접속할 수 없다. 이 때문에, 도 7의 (b)에 나타낸 바와 같이 제 3 층째에서 배선 패턴(WP)의 팬아웃을 행하지 않을 수 없게 되고, 결과적으로, 빌드업 배선판(20)(도 5)의 제 4 층째 이후의 배선층(22)이 효과적으로 이용되지 않는다는 결점이 있었다.
이러한 결점에 대처하기 위해서는, 코어 기판(21)에 형성해야 할 관통 구멍(TH)의 직경을 작게 하는 것을 생각할 수 있지만, 이러한 관통 구멍은 드릴 가공에 의해 형성되는 경우가 많기 때문에, 관통 구멍의 직경은 커지기 쉬운 것이 현상(現狀)이다(현상 기술에 있어서 250∼300㎛ 정도). 따라서, 관통 구멍의 직경을 작게 하는데도 기술적인 한계가 있어, 효과적인 방법이라고는 할 수 없다. 또한, 상기 결점이 발생하는 원인으로서, 관통 구멍의 사이즈 이외에도, 인접하는 패드 사이를 통과시키는 배선 패턴의 선폭(線幅) 등의 요인을 생각할 수 있지만, 마찬가지로 배선 패턴의 선폭을 작게 하는데도 기술적인 한계가 있다.
본 발명은 이러한 종래 기술에서의 과제를 감안하여 창작된 것으로서, 탑재면 측에 격자 형상으로 전극이 배열된 반도체 소자나 반도체 장치 등의 전자 부품을 탑재하는 다층 배선 기판을 제공할 때에, 효과적으로 그 적층 수를 감소시키고, 더 나아가서는 제품으로서의 제조 수율 향상 및 비용의 저감화에 기여할 수 있도록 하는 것을 목적으로 한다.
상기 종래 기술의 과제를 해결하기 위해, 본 발명에 따른 다층 배선 기판은, 탑재되는 전자 부품의 전극 배치에 대응시켜 격자 형상으로 배열된 복수의 패드와, 각각 한쪽 끝이 상기 복수의 패드 중 어느 1개의 패드에 접속되고, 다른쪽 끝이 상기 패드가 배치된 영역 내로부터 외측으로 인출되도록 형성된 복수의 배선 패턴을 각각 갖는 복수의 배선층이 적층되어 이루어진 다층 배선 기판으로서, 상기 전자 부품이 탑재되는 제 1 층째의 배선층에서, 상기 패드가 배치된 영역의 가장 외주에 배치된 모든 패드와, 당해 영역의 코너부 근방에서 대각선 위에 배치된 패드와, 당해 영역의 내에서 각 열 위에 배치된 패드 중 인접하는 열간(列間)에서 경사 방향에 위치하는 각 패드로부터 각각 배선 패턴이 인출되고, 제 2 층째 이후의 배선층 각각에서, 상층 배선층에서 배선 패턴이 인출되지 않은 패드에 비어 홀을 통하여 전기적으로 접속된 패드 중, 당해 패드가 배치된 영역의 가장 외주에 배치된 모든 패드와, 당해 영역의 내에서 각 열 위에 배치된 패드 중 인접하는 열간에서 경사 방향에 위치하는 각 패드 또는 횡방향으로 소정의 거리만큼 서로 떨어져 위치하는 패드로부터 각각 배선 패턴이 인출되고, 상기 소정의 거리는 횡방향으로 떨어져 있는 패드보다 크고, 상기 횡방향은 인접하는 패드가 가장 가까운 방향이며, 상기 제 1 층과 상기 제 2 층은 비어 홀에 의해 접속되고, 상기 제 2 층과 코어 기판 아래이고 배선 패턴도 포함하는 층은 비어 홀과 관통 구멍에 의해 접속되는 것을 특징으로 한다.
이하, 본 발명에 따른 다층 배선 기판의 실시예에 대해서 도 1 내지 도 3을 참조하면서 설명한다.
도 1은 본 발명의 일 실시예에 따른 다층 배선 기판의 구성을 모식적으로 나타낸 것이며, 그 일부분의 단면 구조를 나타내고 있다. 본 실시예에 따른 다층 배선 기판(10)은 코어 기판(11)의 양면에 각각 필요한 수(도시한 예에서는 3층)의 배선층(12)이 층간절연층(13)을 통하여 적층된 빌드업 배선판이다. 도 5의 예시와 동일하게, 각 배선층(12)은 위에서부터 차례로 「제 1 층째」, 「제 2 층째」, …, 「제 6 층째」 배선층이라고 부르기로 한다. 각 배선층(12)에는 각각 소정의 배열 형태로 배치된 복수의 패드(P)와, 각각 한쪽 끝이 복수의 패드 중 어느 1개의 패드(P)에 접속되고, 다른쪽 끝이 외측(도시한 예에서는 좌측)으로 인출되어 형성된 복수의 배선 패턴(WP)이 포함되어 있다. 다만, 각 배선층(12)에 포함되는 패드(P) 중에는 배선 패턴(WP)이 접속되지 않은 패드(P)도 존재한다. 또한, 제 1 층째 배선층(12)(패드(P))과 제 2 층째 배선층(12)(패드(P))은 층간절연층(13)에 형성된 비어 홀(VH)(에 충전된 도체)을 통하여 전기적으로 접속되어 있고, 제 2 층째 배선 층(12)(패드(P))과 제 5 층째 배선층(12)(패드(P))은 각각의 측의 층간절연층(13)에 형성된 비어 홀(VH)(에 충전된 도체), 코어 기판(11) 위의 제 3 층째 및 제 4 층째에 형성된 패드(P0) 및 상기 패드(P0) 위에 형성된 관통 구멍(TH)(에 충전된 도체)을 통하여 전기적으로 접속되어 있다. 또한, 제 1 층째 배선층(12)에 설치되는 패드(P)에는 도면 중의 파선으로 나타낸 바와 같이 반도체 칩이 플립칩 접속에 의해 탑재된다.
본 실시예에 따른 다층 배선 기판(빌드업 배선판)(10)은, 각층을 구성하는 배선층(12)에서 패드(P)가 배치된 영역 내로부터 배선 패턴(WP)을 인출할 때에, 인접하는 패드(P) 사이를 통과시켜 배선 패턴(WP)을 인출하도록 한다. 인접하는 패드(P) 사이에 적어도 1개의 배선 패턴(WP)을 통과시킬 수 있는 조건은, 패드(P)의 피치(중심간 거리)를 p, 배선 패턴(WP)의 선폭을 w, 배선 패턴(WP)의 간격을 s, 패드(P)의 직경을 c라고 하면, p＞w+2s+c의 관계를 만족시키는 것이다. 따라서, 본 실시예에 따른 빌드업 배선판(10)은 각층을 구성하는 배선층(12)에서의 패드(P)의 피치, 배선 패턴(WP)의 선폭 등이 이 조건을 만족시키는 것이 전제이다.
도 2의 (a)는 본 실시예의 빌드업 배선판(10)을 구성하는 제 1 층째 배선층(일부분)에서의 패드의 배치와 배선 패턴의 인출 예를 모식적으로 나타낸 것이다. 여기서, 제 1 층째 배선층(12)에 설치되는 각 패드(P1, P2, P3)의 배치는 빌드업 배선판(10)에 탑재되어야 할 반도체 칩의 탑재면 측에 격자 형상으로 배열된 전극의 배치와 일치한다.
이 제 1 층째에서의 배선 패턴(WP)의 인출 예에서 특징적인 구성은, 패드 배 치 영역(PR1)에서 가장 외주에 배치된 모든 패드(P1)로부터 배선 패턴(WP)을 인출하는 동시에, 패드 배치 영역(PR1)의 코너부 근방에서 대각선 위에 배치된 패드(P2)와, 패드 배치 영역(PR1)의 내측에서 각 열 위에 배치된 패드 중 인접하는 열간에서 경사 방향에 위치하는 각 패드(P3)로부터 우선적으로 배선 패턴(WP)을 인출하는데 있다.
배선 패턴(WP)이 인출되는 패드 중 패드 배치 영역(PR1)의 내측에 위치하는 패드(P2, P3)에 대해서는, 도시한 바와 같이 인접하는 패드 사이를 통과시켜 패드 배치 영역(PR1)의 외측까지 직선적으로 배선 패턴(WP)이 인출된다. 이것에 의해, 패드 배치 영역(PR1) 외측에서의 배선 패턴(WP)의 배치는, 패드 배치 영역(PR1)의 가장 외주에 배치된 패드(P1)로부터 인출되는 배선 패턴(WP)과, 패드 배치 영역(PR1)의 내측으로부터 인출되는 배선 패턴(WP)이 번갈아 배치된다.
도 2의 (b)는 제 2 층째 배선층(일부분)에서의 패드의 배치와 배선 패턴의 인출 예를 모식적으로 나타낸 것이다. 여기서, 제 1 층째 배선층(도 2의 (a))에서 배선 패턴(WP)이 인출된 패드에 대해서는, 제 2 층째 배선층에 그 패드를 배치할 필요가 없다. 따라서, 제 2 층째에 설치되는 패드는 제 1 층째에서 배선 패턴(WP)이 인출되지 않은 패드이며, 양 패드는 비어 홀(VH)(도 1 참조)을 통하여 층간에서 전기적으로 접속되어 있다.
이 제 2 층째에서의 배선 패턴(WP)의 인출 예에서 특징적인 구성은, 제 1 층째 배선층에서 배선 패턴(WP)이 인출되지 않은 패드에 비어 홀(VH)을 통하여 전기적으로 접속된 패드 중 패드 배치 영역(PR2)에서 가장 외주에 배치된 모든 패드 (P1)와, 패드 배치 영역(PR2)의 내측에서 각 열 위에 배치된 패드 중 인접하는 열간에서 경사 방향에 위치하는 각 패드(P3) 또는 인접하는 열간에서 횡방향으로 소정의 거리만큼 떨어져 위치하는 패드(도 2의 (b)의 예에서는 존재하지 않음)로부터 우선적으로 배선 패턴(WP)을 인출하는데 있다.
제 1 층째 배선층에서의 배선 패턴(WP)의 인출 예와 동일하게, 배선 패턴(WP)이 인출되는 패드 중 패드 배치 영역(PR2)의 내측에 위치하는 패드(P3)에 대해서는, 도시한 바와 같이 가장 외주의 패드(P1) 사이를 통과하도록 직선적으로 배선 패턴(WP)이 인출된다. 이것에 의해, 패드 배치 영역(PR2) 외측에서의 배선 패턴(WP)의 배치는, 패드 배치 영역(PR2)의 가장 외주의 패드(P1)로부터 인출되는 배선 패턴(WP)과, 패드 배치 영역(PR2) 내측의 패드(P3)로부터 인출되는 배선 패턴(WP)이 번갈아 배치된다.
도 3은 제 3 층째 배선층(일부분)에서의 패드의 배치와 제 5 층째 배선층(일부분)에서의 배선 패턴의 인출 예를 모식적으로 나타낸 것이다. 여기서, 제 2 층째 배선층(도 2의 (b))에서 배선 패턴(WP)이 인출된 패드에 대해서는, 제 3 층째 배선층에 그 패드를 배치할 필요가 없다. 따라서, 제 3 층째에 설치되는 패드는 제 2 층째에서 배선 패턴(WP)이 인출되지 않은 6개의 패드이다.
이 제 3 층째와 제 2 층째 사이는 6개의 패드 위에 형성되는 비어 홀(VH)(도 1 참조)을 통하여 전기적으로 접속할 수 있고, 또한 이 제 3 층째와 그 하층(도 1의 예에서는 코어 기판(11)을 사이에 두어 반대측의 제 5 층째) 사이도 코어 기판(11)에 형성해야 할 관통 구멍(TH)(도 3의 (a) 참조)의 영역이 서로 겹치지 않아 공간적으로 관통 구멍(TH)을 배치할 수 있기 때문에, 상호 접속할 수 있다. 즉, 도 3의 (a)에 파선으로 나타낸 바와 같이, 이 제 3 층째에서 배선 패턴(WP)의 팬아웃을 행하는 것도 가능하지만, 관통 구멍(TH)을 통하여 제 5 층째에 전기적으로 접속할 수 있기 때문에, 이 제 5 층째에서 배선 패턴(WP)의 팬아웃을 행하는 것도 가능하다. 도 3의 (b)는 그 일례를 나타낸 것이다.
즉, 이 제 5 층째 배선층에서의 배선 패턴(WP)의 인출 방법은, 제 2 층째 배선층에서의 배선 패턴(WP)의 인출 방법과 동일하게, 제 2 층째 배선층에서 배선 패턴(WP)이 인출되지 않은 패드에 비어 홀(VH)을 통하여 전기적으로 접속된 패드 중 패드 배치 영역(PR3)에서 가장 외주에 배치된 모든 패드(P1)와, 패드 배치 영역(PR3)의 내측에서 각 열 위에 배치된 패드 중 인접하는 열간에서 경사 방향에 위치하는 패드(P3)와, 인접하는 열간에서 횡방향으로 소정의 거리 M만큼 떨어져 위치하는 각 패드(P4)로부터 배선 패턴(WP)을 인출하고 있다.
여기서, 소정의 거리 M은 코어 기판(11)에 형성해야 할 관통 구멍(TH)의 직경 d 이상의 값으로 선정되어 있다. 환언하면, 배치 영역(PR3)의 내측에서 각 열 위에 배치된 패드 중 인접하는 열간에서 횡방향으로 거리 M만큼 떨어지지 않은 패드에 대해서는, 도 7의 (a)에 나타낸 바와 같이 관통 구멍(TH)의 영역이 서로 겹쳐 상기 관통 구멍을 배치할 수 없기 때문에, 도 3의 (a)에 파선으로 나타낸 바와 같이 제 3 층째에서 배선 패턴(WP)의 팬아웃을 행하게 된다.
이상 설명한 바와 같이, 본 실시예에 따른 다층 배선 기판(빌드업 배선판)(10)에 의하면, 각 배선층(12)에서 패드(P(P1∼P4))가 배치된 영역(패드 배치 영 역(PR1∼PR3))으로부터 배선 패턴(WP)을 인출할 때에, 종래와 같이 패드 배치 영역의 외주로부터 차례로 2열씩 배선 패턴을 인출하는 것이 아니라, 가장 외주에 위치하는 패드(P1)에 더하여 패드 배치 영역 내측의 패드(P2∼P4)로부터도 번갈아 배선 패턴(WP)을 인출하도록 하고 있다. 그 결과, 도 3에 예시한 바와 같이 관통 구멍(TH)을 배치할 수 있는 영역을 확보할 수 있어, 코어 기판(11)을 사이에 두어 반대측의 제 5 층째에 배선 패턴을 인출하는 것이 가능해진다. 즉, 종래 기술에 나타난 바와 같은 결점(상측 배선층으로부터 차례로 배선 패턴의 인출을 행하였을 때에, 도중의 배선층에서 배선 패턴의 인출을 행하지 않을 수 없고, 그 하층 배선층에 비어 홀 또는 관통 구멍을 통하여 접속할 수 없어, 결과적으로, 하층 측의 배선층이 효과적으로 이용되지 않음)을 해소할 수 있다.
또한, 종래 기술에 따른 빌드업 배선판(20)의 구성에서는(도 5 참조) 적층하는 배선층의 수는 8층분 필요했던 것에 대하여, 본 실시예에 따른 빌드업 배선판(10)의 구성에서는(도 1 참조) 6층분으로 충족되어, 배선층의 층수를 효과적으로 감소시킬 수 있다. 이것에 의해, 제품(다층 배선 기판)으로서의 제조 수율 향상 및 비용의 저감화를 도모하는 것이 가능해진다. 또한, 관통 구멍(TH)의 직경을 작게 하거나, 또는 배선 패턴(WP)의 선폭을 작게 할 필요가 없기 때문에, 제조 비용의 저감화에 한층 더 기여한다.
또한, 상술한 실시예에서는 다층 배선 기판의 형태로서 빌드업 배선판을 예로 들어 설명했지만, 본 발명의 요지로부터도 명확히 알 수 있듯이, 다층 배선 기판의 형태가 이것에 한정되지는 않는다.
본 발명에 따르면, 탑재면 측에 격자 형상으로 전극이 배열된 반도체 소자나 반도체 장치 등의 전자 부품을 탑재하는 다층 배선 기판을 제공할 때에, 효과적으로 그 적층 수가 감소된다.
또한, 본 발명에 따르면, 제품으로서의 제조 수율 향상 및 비용의 저감화에 기여된다.

Claims (4)

  1. 탑재되는 전자 부품의 전극 배치에 대응시켜 격자 형상으로 배열된 복수의 패드와, 각각 한쪽 끝이 상기 복수의 패드 중 어느 1개의 패드에 접속되고, 다른쪽 끝이 상기 패드가 배치된 영역 내로부터 외측으로 인출되도록 형성된 복수의 배선 패턴을 각각 갖는 복수의 배선층이 적층되어 이루어진 다층 배선 기판으로서,
    상기 전자 부품이 탑재되는 제 1 층째의 배선층에서, 상기 패드가 배치된 영역의 가장 외주(外周)에 배치된 모든 패드와, 당해 영역의 코너부 근방에서 대각선 위에 배치된 패드와, 당해 영역의 내에서 각 열 위에 배치된 패드 중 인접하는 열간(列間)에서 경사 방향에 위치하는 각 패드로부터 각각 배선 패턴이 인출되고,
    제 2 층째 이후의 배선층 각각에서, 상층 배선층에서 배선 패턴이 인출되지 않은 패드에 비어 홀을 통하여 전기적으로 접속된 패드 중, 당해 패드가 배치된 영역의 가장 외주에 배치된 모든 패드와, 당해 영역의 내에서 각 열 위에 배치된 패드 중 인접하는 열간에서 경사 방향에 위치하는 각 패드 또는 횡방향으로 소정의 거리만큼 서로 떨어져 위치하는 패드로부터 각각 배선 패턴이 인출되고, 상기 소정의 거리는 횡방향으로 떨어져 있는 패드보다 크고, 상기 횡방향은 인접하는 패드가 가장 가까운 방향이며,
    상기 제 1 층과 상기 제 2 층은 비어 홀에 의해 접속되고, 상기 제 2 층과 코어 기판 아래이고 배선 패턴도 포함하는 층은 비어 홀과 관통 구멍에 의해 접속되는 것을 특징으로 하는 다층 배선 기판.
  2. 제 1 항에 있어서,
    상기 다층 배선 기판은, 코어 기판의 각 면에 필요한 수의 배선층이 층간절연층을 사이에 두고 적층된 빌드업(build-up) 배선판이며, 상기 코어 기판의 한쪽 면측의 배선층에서 배선 패턴이 인출되지 않은 패드와, 상기 코어 기판의 다른쪽 면측의 배선층에서 배선 패턴이 인출된 패드가, 상기 코어 기판에 형성된 관통 구멍에 의해 서로 전기적으로 접속되어 있는 것을 특징으로 하는 다층 배선 기판.
  3. 제 2 항에 있어서,
    상기 소정의 거리가 상기 관통 구멍의 직경 이상의 값으로 선정되어 있는 것을 특징으로 하는 다층 배선 기판.
  4. 제 1 항에 있어서,
    상기 코어 기판의 바로 위와 상기 코어 기판의 바로 아래 층의 배선 패턴은 겹쳐질 수 있는 것을 특징으로 하는 다층 배선 기판.
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