JP3386977B2 - 多層回路基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体チップあるい
は半導体装置等の電子部品であって、格子状配列あるい
はスタッガー配列で多数個の電極が配置された電子部品
を搭載する多層回路基板に関する。
は半導体装置等の電子部品であって、格子状配列あるい
はスタッガー配列で多数個の電極が配置された電子部品
を搭載する多層回路基板に関する。
【０００２】
【従来の技術】最近の半導体装置ではロジックデバイス
の高機能化、高密度化が進み、入出力数が増大し実装密
度がさらに上昇している。この結果、入出力数の増大に
よる電極形成スペースの不足を半導体チップの電極形成
面でアレイ状に電極を配列して補う製品が製造されるよ
うになってきた。図２５はフリップチップ接続により半
導体チップ４を基板５に実装する従来例を示す。図示例
の半導体チップ４は外周縁部に電極６を配置したもの
で、電極６に回路パターン７を接続して回路パターン７
を引き出すことにより一つの平面内ですべての電極６と
回路パターン７とを接続することができる。
の高機能化、高密度化が進み、入出力数が増大し実装密
度がさらに上昇している。この結果、入出力数の増大に
よる電極形成スペースの不足を半導体チップの電極形成
面でアレイ状に電極を配列して補う製品が製造されるよ
うになってきた。図２５はフリップチップ接続により半
導体チップ４を基板５に実装する従来例を示す。図示例
の半導体チップ４は外周縁部に電極６を配置したもの
で、電極６に回路パターン７を接続して回路パターン７
を引き出すことにより一つの平面内ですべての電極６と
回路パターン７とを接続することができる。
【０００３】図２４は電極形成面の外周縁に沿って２列
で電極６が配列された半導体チップを搭載するための配
線体でのランドの配置とランド８から引き出す回路パタ
ーン７の配置例である。この例ではランド８の中間から
回路パターン７を１本ずつ引き出すことによって、一平
面ですべてのランド８から回路パターン７を引き出すこ
とができる。複数配列のランド８から回路パターン７を
引き出す方法としては、このように外側のランド８の中
間から内側のランド８に接続する回路パターン７を引き
出す方法が普通である。しかしながら、入出力数を増大
させるため電極形成面にアレイ状に多数個の電極を配列
した場合には、ランドの間隔やランド数にもよるが、一
つの平面内ですべてのランドから外側に配線を引き出す
ことができなくなる。
で電極６が配列された半導体チップを搭載するための配
線体でのランドの配置とランド８から引き出す回路パタ
ーン７の配置例である。この例ではランド８の中間から
回路パターン７を１本ずつ引き出すことによって、一平
面ですべてのランド８から回路パターン７を引き出すこ
とができる。複数配列のランド８から回路パターン７を
引き出す方法としては、このように外側のランド８の中
間から内側のランド８に接続する回路パターン７を引き
出す方法が普通である。しかしながら、入出力数を増大
させるため電極形成面にアレイ状に多数個の電極を配列
した場合には、ランドの間隔やランド数にもよるが、一
つの平面内ですべてのランドから外側に配線を引き出す
ことができなくなる。
【０００４】このような問題を解消する方法として、半
導体チップを搭載する回路基板（パッケージ、回路基
板）を多層形成し、積層する回路基板での回路パターン
を適宜配置することによって半導体チップのすべての電
極とランドとを電気的に接続し、かつ回路パターンを引
き出す方法が考えられている。図２６は複数の回路基板
を積層した多層回路基板に半導体チップ４を搭載した例
を示す。このように複数の回路基板を積層する方法によ
れば回路パターンを干渉させることなく、多数個の電極
６がアレイ状に配置された半導体チップ４と外部接続端
子９とを電気的に接続することが可能になる。図２６で
７ａは内層の回路パターン、５ａ〜５ｄは第１層〜第４
層の回路基板を示す。
導体チップを搭載する回路基板（パッケージ、回路基
板）を多層形成し、積層する回路基板での回路パターン
を適宜配置することによって半導体チップのすべての電
極とランドとを電気的に接続し、かつ回路パターンを引
き出す方法が考えられている。図２６は複数の回路基板
を積層した多層回路基板に半導体チップ４を搭載した例
を示す。このように複数の回路基板を積層する方法によ
れば回路パターンを干渉させることなく、多数個の電極
６がアレイ状に配置された半導体チップ４と外部接続端
子９とを電気的に接続することが可能になる。図２６で
７ａは内層の回路パターン、５ａ〜５ｄは第１層〜第４
層の回路基板を示す。
【０００５】
【発明が解決しようとする課題】上記のように、電極を
アレイ状に配置した半導体チップを回路基板に搭載する
場合、電極数がそれほど多くない場合は２層程度の回路
基板を積層すれば済むのであるが、３０×３０ピン、４
０×４０ピンといったきわめて多ピンの半導体チップを
対象とする場合には、６〜１０層といった層数が必要と
なってくる。
アレイ状に配置した半導体チップを回路基板に搭載する
場合、電極数がそれほど多くない場合は２層程度の回路
基板を積層すれば済むのであるが、３０×３０ピン、４
０×４０ピンといったきわめて多ピンの半導体チップを
対象とする場合には、６〜１０層といった層数が必要と
なってくる。
【０００６】高密度に回路パターンが形成された回路基
板を多層に形成する場合はビルドアップ法等の高密度配
線方法が利用されるが、多層形成する場合は製品の歩留
り、信頼性、製造コストの点で大きな問題がある。すな
わち、回路パターンを多層に形成する場合は、１層ごと
に回路パターンと層間で回路パターンを電気的に接続す
るためのビアを形成して順次積み上げていくようにする
から、その製造プロセスには高精度が必要とされ、必ず
しも信頼性が高くはない。そして、多層に形成する場合
はすべての層で不良がないことが要求されるため、さら
に技術的な困難さが増大する。
板を多層に形成する場合はビルドアップ法等の高密度配
線方法が利用されるが、多層形成する場合は製品の歩留
り、信頼性、製造コストの点で大きな問題がある。すな
わち、回路パターンを多層に形成する場合は、１層ごと
に回路パターンと層間で回路パターンを電気的に接続す
るためのビアを形成して順次積み上げていくようにする
から、その製造プロセスには高精度が必要とされ、必ず
しも信頼性が高くはない。そして、多層に形成する場合
はすべての層で不良がないことが要求されるため、さら
に技術的な困難さが増大する。
【０００７】したがって、回路パターンを多層に形成す
る多層回路基板を歩留りよく製造する方法としては、配
線層の層数を減らすことが相当に効果的な解決法とな
る。本発明は実装面側に４０×４０ピンといった多ピン
でアレイ状に電極を配置した半導体チップあるいは実装
面側にアレイ状に電極を配置した半導体装置等の電子部
品を搭載する多層回路基板に関するものであり、より少
ない回路基板の積層数で半導体チップ、半導体装置等の
電子部品を搭載可能とし、製造歩留りを向上させ、信頼
性の高い製品として利用できる多層回路基板を提供する
ことを目的としている。
る多層回路基板を歩留りよく製造する方法としては、配
線層の層数を減らすことが相当に効果的な解決法とな
る。本発明は実装面側に４０×４０ピンといった多ピン
でアレイ状に電極を配置した半導体チップあるいは実装
面側にアレイ状に電極を配置した半導体装置等の電子部
品を搭載する多層回路基板に関するものであり、より少
ない回路基板の積層数で半導体チップ、半導体装置等の
電子部品を搭載可能とし、製造歩留りを向上させ、信頼
性の高い製品として利用できる多層回路基板を提供する
ことを目的としている。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、実装面側に縦横
の格子状配列で多数個の電極が配列された電子部品の前
記電極の配置と同一の配置で形成されたランドと、一端
が前記ランドに接続され他端が前記ランドが配列された
平面領域内から外側に引き出されて形成された回路パタ
ーンとを有する回路基板を複数枚積層して形成された多
層回路基板であって、前記回路基板に形成された回路パ
ターンが、ランドピッチ、ランド径、パターン幅、パタ
ーン間スペース、隣接するランド間に配置することがで
きる回路パターンの数αから、ｎをパラメータとして得
られるｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド
径）−（パターン間スペース）｝÷（パターン幅＋スペ
ース) 、ｌ＝α（ｎ−１）＋（ｎ−２）の両値のうちｍ
＞ｌとなる最小のｎの値に対し、連続して配列されたｎ
個のランド列のうち両端のランド列を除いた残りの（ｎ
−２）個のランド列を各回路基板で回路パターンを優先
的に引き出す共通の引き出し列として選択し、該引き出
し列から回路パターンが引き出されると共に、当該回路
基板の回路パターンが引き出されないランドは次層の回
路基板に形成されたランドとビアを介して電気的に接続
させ、かつ、当該回路基板で回路パターンが引き出され
たランドの形成領域に対応する次層以降の各回路基板の
領域が回路パターンの引き出し領域とされたことを特徴
とする。
するため次の構成を備える。すなわち、実装面側に縦横
の格子状配列で多数個の電極が配列された電子部品の前
記電極の配置と同一の配置で形成されたランドと、一端
が前記ランドに接続され他端が前記ランドが配列された
平面領域内から外側に引き出されて形成された回路パタ
ーンとを有する回路基板を複数枚積層して形成された多
層回路基板であって、前記回路基板に形成された回路パ
ターンが、ランドピッチ、ランド径、パターン幅、パタ
ーン間スペース、隣接するランド間に配置することがで
きる回路パターンの数αから、ｎをパラメータとして得
られるｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド
径）−（パターン間スペース）｝÷（パターン幅＋スペ
ース) 、ｌ＝α（ｎ−１）＋（ｎ−２）の両値のうちｍ
＞ｌとなる最小のｎの値に対し、連続して配列されたｎ
個のランド列のうち両端のランド列を除いた残りの（ｎ
−２）個のランド列を各回路基板で回路パターンを優先
的に引き出す共通の引き出し列として選択し、該引き出
し列から回路パターンが引き出されると共に、当該回路
基板の回路パターンが引き出されないランドは次層の回
路基板に形成されたランドとビアを介して電気的に接続
させ、かつ、当該回路基板で回路パターンが引き出され
たランドの形成領域に対応する次層以降の各回路基板の
領域が回路パターンの引き出し領域とされたことを特徴
とする。
【０００９】また、実装面側にスタッガー配列で多数個
の電極が配列された電子部品の前記電極の配置と同一の
配置で形成されたランドと、一端が前記ランドに接続さ
れ他端が前記ランドが配列された平面領域内から外側に
引き出されて形成された回路パターンとを有する回路基
板を複数枚積層して形成された多層回路基板であって、
前記回路基板に形成された回路パターンが、前記スタッ
ガー配列の対角線方向をランド列とみなして、ランドピ
ッチ、ランド径、パターン幅、パターン間スペース、隣
接するランド間に配置することができる回路パターンの
数αから、ｎをパラメータとして得られるｍ＝｛（ラン
ドピッチ）×（ｎ−１) −（ランド径）−（パターン間
スペース）｝÷（パターン幅＋スペース) 、ｌ＝α（ｎ
−１）＋（ｎ−２）の両値のうちｍ＞ｌとなる最小のｎ
の値に対し、連続して配列されたｎ個のランド列のうち
両端のランド列を除いた残りの（ｎ−２）個のランド列
を各回路基板で回路パターンを優先的に引き出す共通の
引き出し列として選択し、該引き出し列から回路パター
ンが引き出されると共に、当該回路基板の回路パターン
が引き出されないランドは次層の回路基板に形成された
ランドとビアを介して電気的に接続させ、かつ、当該回
路基板で回路パターンが引き出されたランドの形成領域
に対応する次層以降の各回路基板の領域が回路パターン
の引き出し領域とされたことを特徴とする。また、回路
パターンを優先的に引き出す（ｎ−２）個のランド列の
配置としては、ｎ列を繰り返し単位として配列されてい
るもの、あるいは（ｎ−１）列を繰り返し単位として配
列されているものが有効である。また、多層に積層され
た回路基板のうち、電子部品が搭載される側の数層の回
路基板についてのみ上記配列にしたがって回路パターン
が設けられていることを特徴とする。
の電極が配列された電子部品の前記電極の配置と同一の
配置で形成されたランドと、一端が前記ランドに接続さ
れ他端が前記ランドが配列された平面領域内から外側に
引き出されて形成された回路パターンとを有する回路基
板を複数枚積層して形成された多層回路基板であって、
前記回路基板に形成された回路パターンが、前記スタッ
ガー配列の対角線方向をランド列とみなして、ランドピ
ッチ、ランド径、パターン幅、パターン間スペース、隣
接するランド間に配置することができる回路パターンの
数αから、ｎをパラメータとして得られるｍ＝｛（ラン
ドピッチ）×（ｎ−１) −（ランド径）−（パターン間
スペース）｝÷（パターン幅＋スペース) 、ｌ＝α（ｎ
−１）＋（ｎ−２）の両値のうちｍ＞ｌとなる最小のｎ
の値に対し、連続して配列されたｎ個のランド列のうち
両端のランド列を除いた残りの（ｎ−２）個のランド列
を各回路基板で回路パターンを優先的に引き出す共通の
引き出し列として選択し、該引き出し列から回路パター
ンが引き出されると共に、当該回路基板の回路パターン
が引き出されないランドは次層の回路基板に形成された
ランドとビアを介して電気的に接続させ、かつ、当該回
路基板で回路パターンが引き出されたランドの形成領域
に対応する次層以降の各回路基板の領域が回路パターン
の引き出し領域とされたことを特徴とする。また、回路
パターンを優先的に引き出す（ｎ−２）個のランド列の
配置としては、ｎ列を繰り返し単位として配列されてい
るもの、あるいは（ｎ−１）列を繰り返し単位として配
列されているものが有効である。また、多層に積層され
た回路基板のうち、電子部品が搭載される側の数層の回
路基板についてのみ上記配列にしたがって回路パターン
が設けられていることを特徴とする。
【００１０】
【発明の概要】本発明はアレイ状に多数個の電極を配置
した半導体チップあるいは半導体装置等の電子部品を搭
載するため、複数の回路基板を積層して形成した多層回
路基板に係るものであり、各回路基板での回路パターン
の配置を工夫することによって、より少ない回路基板
（配線層）の積層数で多層回路基板を構成することを目
的とする。なお、多層回路基板の製造方法はとくに限定
されずビルドアップ法等の種々の製法が適用できる。前
記電子部品の電極配置としては正規格子状配列とスタッ
ガー格子状配列が通例である。ここで、問題となるのは
電極が正規格子状あるいはスタッガー格子状に配置され
ている場合に回路パターンの配置をどのように設定すれ
ば最も効率的であるかということである。
した半導体チップあるいは半導体装置等の電子部品を搭
載するため、複数の回路基板を積層して形成した多層回
路基板に係るものであり、各回路基板での回路パターン
の配置を工夫することによって、より少ない回路基板
（配線層）の積層数で多層回路基板を構成することを目
的とする。なお、多層回路基板の製造方法はとくに限定
されずビルドアップ法等の種々の製法が適用できる。前
記電子部品の電極配置としては正規格子状配列とスタッ
ガー格子状配列が通例である。ここで、問題となるのは
電極が正規格子状あるいはスタッガー格子状に配置され
ている場合に回路パターンの配置をどのように設定すれ
ば最も効率的であるかということである。
【００１１】回路パターンはランドとランドの間を通過
させるようにするから、実際の製品で回路パターンを設
定する場合はあらかじめ決められているランドピッチ、
ランド径、パターン幅、パターン間の間隔の各条件にし
たがって設定しなければならない。本発明は回路基板を
積層して形成する多層回路基板の各回路基板での回路パ
ターンの配置を決める場合に、以下のような方法にした
がって回路パターンを決めることを特徴とする。そし
て、この方法にしたがって回路パターンを配置すること
によって最も少ない積層数で多層回路基板を形成するこ
とが可能になる。
させるようにするから、実際の製品で回路パターンを設
定する場合はあらかじめ決められているランドピッチ、
ランド径、パターン幅、パターン間の間隔の各条件にし
たがって設定しなければならない。本発明は回路基板を
積層して形成する多層回路基板の各回路基板での回路パ
ターンの配置を決める場合に、以下のような方法にした
がって回路パターンを決めることを特徴とする。そし
て、この方法にしたがって回路パターンを配置すること
によって最も少ない積層数で多層回路基板を形成するこ
とが可能になる。
【００１２】まず、ランドが縦横に均等間隔で並んだ正
規格子状配列の場合についてみる。すなわち、ランドが
ｎ個均等間隔で並ぶ配置で、両端のランドを除いて中間
の（ｎ−２）個のランドがないとした場合、両端のラン
ドを除いて両端のランド間に通す（配置する）ことがで
きる配線の数をｍとすると、ｍは次式で与えられる。 ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋スペース) ここで、ランドピッチとはランドの中心間距離、ランド
径とはランドの直径、パターン間スペースとは隣接する
回路パターン間であけなければならない最小間隔であ
る。
規格子状配列の場合についてみる。すなわち、ランドが
ｎ個均等間隔で並ぶ配置で、両端のランドを除いて中間
の（ｎ−２）個のランドがないとした場合、両端のラン
ドを除いて両端のランド間に通す（配置する）ことがで
きる配線の数をｍとすると、ｍは次式で与えられる。 ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋スペース) ここで、ランドピッチとはランドの中心間距離、ランド
径とはランドの直径、パターン間スペースとは隣接する
回路パターン間であけなければならない最小間隔であ
る。
【００１３】ここで、均等間隔でｎ個のランドを並べた
場合で、隣接するランド間には１本の回路パターンしか
通すことができないという条件になっている場合で考え
ると、両端のランドではさまれた中間に配置できる回路
パターンの数ｌは ｌ＝（ｎ−１）＋（ｎ−２）＝２ｎ−３ である。これは、ｎ個のランドの間には回路パターンを
通過させるチャネルが（ｎ−１）個あることと、両端の
ランドを除いた中間に（ｎ−２）個のランドが含まれ、
これらのランドから１本ずつ回路パターンを引き出すこ
とによる。
場合で、隣接するランド間には１本の回路パターンしか
通すことができないという条件になっている場合で考え
ると、両端のランドではさまれた中間に配置できる回路
パターンの数ｌは ｌ＝（ｎ−１）＋（ｎ−２）＝２ｎ−３ である。これは、ｎ個のランドの間には回路パターンを
通過させるチャネルが（ｎ−１）個あることと、両端の
ランドを除いた中間に（ｎ−２）個のランドが含まれ、
これらのランドから１本ずつ回路パターンを引き出すこ
とによる。
【００１４】したがって、前記ｍとｌとを比較し、ｍ＝
ｌの場合にはｎ個のランドのうち、中間のすべてのラン
ドを消すように回路パターンを配列しても、ランドを消
したことによって回路パターンが増加する効果が得られ
ず、ｍ＞ｌの場合には、中間のランドを消すように回路
パターンを配列することによって回路パターンを増加さ
せる効果が得られることになる。したがって、回路基板
をできるだけ少なくして多層回路基板を構成するには、
整数ｎをパラメータとしてｍ＞ｌとなる最小のｎの値を
選び、そのｎの値にしたがって回路パターンを配列する
ようにデザインすればよい。
ｌの場合にはｎ個のランドのうち、中間のすべてのラン
ドを消すように回路パターンを配列しても、ランドを消
したことによって回路パターンが増加する効果が得られ
ず、ｍ＞ｌの場合には、中間のランドを消すように回路
パターンを配列することによって回路パターンを増加さ
せる効果が得られることになる。したがって、回路基板
をできるだけ少なくして多層回路基板を構成するには、
整数ｎをパラメータとしてｍ＞ｌとなる最小のｎの値を
選び、そのｎの値にしたがって回路パターンを配列する
ようにデザインすればよい。
【００１５】そして、与えられたランドピッチ、ランド
径、パターン幅等の条件からｍの値を求め、これとｌの
値を比較して、ｍ＞ｌとなる最小のｎ（整数）の値を求
めたら、このｎの値に対して（ｎ−２）個のランド列を
消すという条件を定め、それにしたがって（ｎ−２）個
のランド列から優先的に回路パターンを引き出すという
方法で回路パターンをデザインすると最適な配列ができ
る。
径、パターン幅等の条件からｍの値を求め、これとｌの
値を比較して、ｍ＞ｌとなる最小のｎ（整数）の値を求
めたら、このｎの値に対して（ｎ−２）個のランド列を
消すという条件を定め、それにしたがって（ｎ−２）個
のランド列から優先的に回路パターンを引き出すという
方法で回路パターンをデザインすると最適な配列ができ
る。
【００１６】図１はｎ＝３として有効に回路パターンを
増加させて効率的な配列が可能となる例を示す。図でＬ
−Ｌ間はランドピッチで２つ分であり、Ｌ−Ｌ間にラン
ド１０が存在している場合には、中間にある１つのラン
ドから出る回路パターンと、両側のランドと中間のラン
ドとで挟まれた２つのランド間を通す２本の回路パター
ンとで３本の回路パターンが配置できる。
増加させて効率的な配列が可能となる例を示す。図でＬ
−Ｌ間はランドピッチで２つ分であり、Ｌ−Ｌ間にラン
ド１０が存在している場合には、中間にある１つのラン
ドから出る回路パターンと、両側のランドと中間のラン
ドとで挟まれた２つのランド間を通す２本の回路パター
ンとで３本の回路パターンが配置できる。
【００１７】これに対して、Ｌ−Ｌ間にある１つのラン
ドを消して、ランドがあった部位に回路パターンを通す
と、Ｌ−Ｌ間には図のように４本の回路パターンを配置
することができる。すなわち、３つのランドのうち中間
の一つのランドを消して回路パターン７を通すことによ
って、回路パターン数を１本増やすことができる。この
ことから、ランド列で１列おきにランドを消す、すなわ
ち中間の列のランドから回路パターンを優先的に引き出
すことによって回路パターンの引き出し本数を増やすこ
とができ、効率的な配列とすることが可能になる。
ドを消して、ランドがあった部位に回路パターンを通す
と、Ｌ−Ｌ間には図のように４本の回路パターンを配置
することができる。すなわち、３つのランドのうち中間
の一つのランドを消して回路パターン７を通すことによ
って、回路パターン数を１本増やすことができる。この
ことから、ランド列で１列おきにランドを消す、すなわ
ち中間の列のランドから回路パターンを優先的に引き出
すことによって回路パターンの引き出し本数を増やすこ
とができ、効率的な配列とすることが可能になる。
【００１８】対象とする製品ではあらかじめ、ランドピ
ッチ、ランド径、パターン幅、パターン間スペースが決
められているから、これらの値にしたがってｎをパラメ
ータとしてｍの値とｌの値を求めることは簡単であり、
その計算結果に基づいてどのような回路パターンの配置
が効率的かが容易に判断できる。各回路基板での回路パ
ターンのデザイン方法は、後述する実施例で示すよう
に、回路パターンを引き出すランド列（消すランド列）
の位置を各層で共通に設定しておき、前層で回路パター
ンを引き出したランド列については次層でも引き続き同
じランド列から回路パターンを引き出すようにすればよ
い。
ッチ、ランド径、パターン幅、パターン間スペースが決
められているから、これらの値にしたがってｎをパラメ
ータとしてｍの値とｌの値を求めることは簡単であり、
その計算結果に基づいてどのような回路パターンの配置
が効率的かが容易に判断できる。各回路基板での回路パ
ターンのデザイン方法は、後述する実施例で示すよう
に、回路パターンを引き出すランド列（消すランド列）
の位置を各層で共通に設定しておき、前層で回路パター
ンを引き出したランド列については次層でも引き続き同
じランド列から回路パターンを引き出すようにすればよ
い。
【００１９】以上の説明は、隣接するランド間には１本
の回路パターンしか通すことができないという条件の場
合であるが、通常間隔で隣接するランド間にα本の回路
パターンを通すことができる場合であってもまったく同
様な考え方が適用できる。すなわち、この場合であって
も、ランドがｎ個均等間隔で並んだ配置で、中間の（ｎ
−２）個のランドがないとした場合に、両端のランド間
を通すことができる回路パターンの数ｍは、 ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋スペース) である。また、中間のランドを消すことなく、ｎ個のラ
ンドで両端のランド間に配置できる回路パターンの数
は、 ｌ＝α（ｎ−１）＋（ｎ−２） となる。
の回路パターンしか通すことができないという条件の場
合であるが、通常間隔で隣接するランド間にα本の回路
パターンを通すことができる場合であってもまったく同
様な考え方が適用できる。すなわち、この場合であって
も、ランドがｎ個均等間隔で並んだ配置で、中間の（ｎ
−２）個のランドがないとした場合に、両端のランド間
を通すことができる回路パターンの数ｍは、 ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋スペース) である。また、中間のランドを消すことなく、ｎ個のラ
ンドで両端のランド間に配置できる回路パターンの数
は、 ｌ＝α（ｎ−１）＋（ｎ−２） となる。
【００２０】したがって、ｎをパラメータとして求めた
ｍとｌの値を比較し、ｍ＞ｌとなる最小のｎ（整数）の
値を決め、そのｎの値で（ｎ−２）個のランド列から選
択的に回路パターンを引くという条件を定め、その条件
にしたがってランド列を消していくという方法により、
回路パターンの効率的なデザインが可能になる。すなわ
ち、隣接するランド間（チャネル部分）に複数本の回路
パターンを配置することができる条件下でも１本の回路
パターンを配置する場合と同様な考え方を適用して効率
的に回路パターンをデザインすることができる。
ｍとｌの値を比較し、ｍ＞ｌとなる最小のｎ（整数）の
値を決め、そのｎの値で（ｎ−２）個のランド列から選
択的に回路パターンを引くという条件を定め、その条件
にしたがってランド列を消していくという方法により、
回路パターンの効率的なデザインが可能になる。すなわ
ち、隣接するランド間（チャネル部分）に複数本の回路
パターンを配置することができる条件下でも１本の回路
パターンを配置する場合と同様な考え方を適用して効率
的に回路パターンをデザインすることができる。
【００２１】なお、連続して配列されているｎ個のラン
ドから（ｎ−２）個のランドを選択する場合、その選択
するランドはｎ個のランドのうち両端のランドを除いた
残りのランドである。また、複数列で配列されたランド
列のうちから、どの（ｎ−２）個のランドを選択する
か、いいかえれば（ｎ−２）個のランドをどのように配
列するかについては、連続して配列されたｎ個のランド
の最端部のランドを次のｎ個のランドの最端部のランド
と重複させるようにして繰り返し配置する場合（この場
合は（ｎ−１）列が繰り返し単位になる）、ｎ個のラン
ドの最端部のランドを次のｎ個のランドの最端部のラン
ドと隣り合わせて繰り返し配置する場合（この場合はｎ
列が繰り返し単位になる）、ｎ個のランドの最端部のラ
ンドと次のｎ個のランドの最端部のランドとの間に１ま
たは複数の余分のランドを入り込ませるようにして繰り
返し配置する場合がある。
ドから（ｎ−２）個のランドを選択する場合、その選択
するランドはｎ個のランドのうち両端のランドを除いた
残りのランドである。また、複数列で配列されたランド
列のうちから、どの（ｎ−２）個のランドを選択する
か、いいかえれば（ｎ−２）個のランドをどのように配
列するかについては、連続して配列されたｎ個のランド
の最端部のランドを次のｎ個のランドの最端部のランド
と重複させるようにして繰り返し配置する場合（この場
合は（ｎ−１）列が繰り返し単位になる）、ｎ個のラン
ドの最端部のランドを次のｎ個のランドの最端部のラン
ドと隣り合わせて繰り返し配置する場合（この場合はｎ
列が繰り返し単位になる）、ｎ個のランドの最端部のラ
ンドと次のｎ個のランドの最端部のランドとの間に１ま
たは複数の余分のランドを入り込ませるようにして繰り
返し配置する場合がある。
【００２２】ランドの配列がスタッガー格子状配列の場
合にも、上述した正規格子状配列の場合に適用する回路
パターンの配列方法が適用できる。すなわち、スタッガ
ー格子状配列は対角線方向から見ると格子状配列とみな
せるから、対角線方向から見た格子状配列とみなして格
子状配列とまったく同様な考え方を適用することができ
る。すなわち、対角線方向から見た格子状配列とみなし
たときのランドピッチ、ランド径、パターン幅、パター
ン間スペースからｎをパラメータとしてｍとｌの値を求
め、これから有効なｎの値を求め、そのｎの値にしたが
って、上述した格子状配列の場合と同様な考え方で優先
的に回路パターンを引き出すランド列を定めるようにす
ればよい。
合にも、上述した正規格子状配列の場合に適用する回路
パターンの配列方法が適用できる。すなわち、スタッガ
ー格子状配列は対角線方向から見ると格子状配列とみな
せるから、対角線方向から見た格子状配列とみなして格
子状配列とまったく同様な考え方を適用することができ
る。すなわち、対角線方向から見た格子状配列とみなし
たときのランドピッチ、ランド径、パターン幅、パター
ン間スペースからｎをパラメータとしてｍとｌの値を求
め、これから有効なｎの値を求め、そのｎの値にしたが
って、上述した格子状配列の場合と同様な考え方で優先
的に回路パターンを引き出すランド列を定めるようにす
ればよい。
【００２３】なお、正規格子状配列の場合、本発明方法
を適用して有効なのは隣接するランド間に１本のみ回路
パターンを通すことができる場合で、電極配列が６×６
配列以上の場合である。また、通常の半導体チップでは
縦横方向で均等距離となる正規格子状配列あるいは正規
スタッガー格子状配列にしたがって電極を配置している
が、縦横の配置間隔の比率が若干異なる半導体チップに
対しても本発明の考え方を適用することが可能である。
を適用して有効なのは隣接するランド間に１本のみ回路
パターンを通すことができる場合で、電極配列が６×６
配列以上の場合である。また、通常の半導体チップでは
縦横方向で均等距離となる正規格子状配列あるいは正規
スタッガー格子状配列にしたがって電極を配置している
が、縦横の配置間隔の比率が若干異なる半導体チップに
対しても本発明の考え方を適用することが可能である。
【００２４】
（実施例１）３０×３０ピンの正規格子状に電極が配列
された電子部品を搭載する多層回路基板で、下記の条件
の場合の回路パターンの配置を示す。 ランドピッチ ：２５０μｍ、 ランド径 ：１３０μｍ、 パターン幅 ：４０μｍ、 パターン間スペース：４０μｍ
された電子部品を搭載する多層回路基板で、下記の条件
の場合の回路パターンの配置を示す。 ランドピッチ ：２５０μｍ、 ランド径 ：１３０μｍ、 パターン幅 ：４０μｍ、 パターン間スペース：４０μｍ
【００２５】前述した判定方法に本実施例の条件をあて
はめると、次のようになる。ｎ＝３の場合 ｌ＝（ｎ−１）＋（ｎ−２）＝２ｎ−３＝３ ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径） −（パターン間スペース）｝÷（パターン幅＋スペース) ＝｛２５０×２−１３０−４０｝/(４０＋４０） ≒４＞ｌ したがって、本実施例ではｎが３の場合、すなわち３個
のランドのうちの中間の１つのランドから優先的に回路
パターンを引き出すように回路パターンを配列すること
で効率的な配列が可能となる。
はめると、次のようになる。ｎ＝３の場合 ｌ＝（ｎ−１）＋（ｎ−２）＝２ｎ−３＝３ ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径） −（パターン間スペース）｝÷（パターン幅＋スペース) ＝｛２５０×２−１３０−４０｝/(４０＋４０） ≒４＞ｌ したがって、本実施例ではｎが３の場合、すなわち３個
のランドのうちの中間の１つのランドから優先的に回路
パターンを引き出すように回路パターンを配列すること
で効率的な配列が可能となる。
【００２６】図２〜５は上記電極配置の場合の第１層〜
第５層の各層での回路パターンの形成例を示す。第１層
は半導体チップが接合される層であり、第１層に続いて
順次第２層〜第５層の回路基板が積層して形成される。
図は３０×３０ピンの全端子配置を示す。図２に示す第
１層では電子部品の電極配置と同一配置ですべての電極
と接合されるランド１０が設けられている。本実施例の
場合はランド１０を１列おきに消していくように回路パ
ターン７を引き出すことが有効であるから、最外周のラ
ンド１０からすべて回路パターン７を引き出すととも
に、各辺上で１列おきに優先的に回路パターン７を引き
出すランド列を設定して回路パターン７を配列する。
第５層の各層での回路パターンの形成例を示す。第１層
は半導体チップが接合される層であり、第１層に続いて
順次第２層〜第５層の回路基板が積層して形成される。
図は３０×３０ピンの全端子配置を示す。図２に示す第
１層では電子部品の電極配置と同一配置ですべての電極
と接合されるランド１０が設けられている。本実施例の
場合はランド１０を１列おきに消していくように回路パ
ターン７を引き出すことが有効であるから、最外周のラ
ンド１０からすべて回路パターン７を引き出すととも
に、各辺上で１列おきに優先的に回路パターン７を引き
出すランド列を設定して回路パターン７を配列する。
【００２７】本実施例では隣接するランド１０の間には
１本の回路パターン７しか通せないから、同一列から回
路パターン７を引き出せるランド数は最大で３個であ
る。１０ａは回路パターン７を引き出したランド、１０
ｂは回路パターン７が引き出されていないランドであ
る。回路パターン７を優先的に引き出すランド列を矢印
で示している。なお、第１層で回路パターン７が接続さ
れていないランドはビア接続により第２層と電気的に接
続される。
１本の回路パターン７しか通せないから、同一列から回
路パターン７を引き出せるランド数は最大で３個であ
る。１０ａは回路パターン７を引き出したランド、１０
ｂは回路パターン７が引き出されていないランドであ
る。回路パターン７を優先的に引き出すランド列を矢印
で示している。なお、第１層で回路パターン７が接続さ
れていないランドはビア接続により第２層と電気的に接
続される。
【００２８】図３は第２層における回路パターン７の引
き出しを示す。第２層での回路パターン７の引き出し方
法も第１層と同様で、第１層で設定した優先的に回路パ
ターン７を引き出すランド列と同一位置のランド列でさ
らに内側のランド１０から回路パターン７を引き出すよ
うにする。第１層ですでに回路パターン７を引き出した
ランド１０の配置領域は回路パターン７を引き出すスペ
ースとして利用できるから、第２層でさらに内側のラン
ド１０から回路パターン７を引き出すことが可能とな
る。１１ａは第２層で回路パターン７を引き出したラン
ド、１１ｂは回路パターン７が引き出されていないラン
ドである。ランド１１ｂは第１層のランド１０ｂとビア
を介して電気的に導通する。
き出しを示す。第２層での回路パターン７の引き出し方
法も第１層と同様で、第１層で設定した優先的に回路パ
ターン７を引き出すランド列と同一位置のランド列でさ
らに内側のランド１０から回路パターン７を引き出すよ
うにする。第１層ですでに回路パターン７を引き出した
ランド１０の配置領域は回路パターン７を引き出すスペ
ースとして利用できるから、第２層でさらに内側のラン
ド１０から回路パターン７を引き出すことが可能とな
る。１１ａは第２層で回路パターン７を引き出したラン
ド、１１ｂは回路パターン７が引き出されていないラン
ドである。ランド１１ｂは第１層のランド１０ｂとビア
を介して電気的に導通する。
【００２９】図４は第３層における回路パターン７の引
き出しを示す。第３層における回路パターン７の引き出
し方法も上記第１層、第２層と同様で、回路パターンを
優先的に引き出す列からさらに内側に進めて回路パター
ン７を引き出す。この場合も当該列で３個のランドから
回路パターン７を引き出している。１２ａは第３層で回
路パターン７を引き出したランド、１２ｂは回路パター
ン７が引き出されていないランドで第１層、第２層のラ
ンド１０と電気的に導通する。
き出しを示す。第３層における回路パターン７の引き出
し方法も上記第１層、第２層と同様で、回路パターンを
優先的に引き出す列からさらに内側に進めて回路パター
ン７を引き出す。この場合も当該列で３個のランドから
回路パターン７を引き出している。１２ａは第３層で回
路パターン７を引き出したランド、１２ｂは回路パター
ン７が引き出されていないランドで第１層、第２層のラ
ンド１０と電気的に導通する。
【００３０】図５は第４層、図６は第５層で回路パター
ン７の引き出した様子を示す。第４層、第５層における
回路パターン７の引き出し方法も、上記第１〜３層と同
様である。図５で１３ａは回路パターン７を引き出した
ランド、１３ｂは回路パターン７が引き出されていない
ランドである。ランド１３ｂは第１層、第２層、第３層
のランド１０と電気的に接続する。図６で１４ａは回路
パターン７を引き出したランドであり、第５層ではすべ
てのランドから回路パターン７が引き出されている。本
実施形態では、以上のように回路基板を５層使用してす
べての電極から回路パターンを引き出すことができた。
なお、図２４に示す形式と同様に各層ごとに外側のラン
ドの２つから回路パターンを引き出す方法によって構成
した場合は７層必要となる。
ン７の引き出した様子を示す。第４層、第５層における
回路パターン７の引き出し方法も、上記第１〜３層と同
様である。図５で１３ａは回路パターン７を引き出した
ランド、１３ｂは回路パターン７が引き出されていない
ランドである。ランド１３ｂは第１層、第２層、第３層
のランド１０と電気的に接続する。図６で１４ａは回路
パターン７を引き出したランドであり、第５層ではすべ
てのランドから回路パターン７が引き出されている。本
実施形態では、以上のように回路基板を５層使用してす
べての電極から回路パターンを引き出すことができた。
なお、図２４に示す形式と同様に各層ごとに外側のラン
ドの２つから回路パターンを引き出す方法によって構成
した場合は７層必要となる。
【００３１】（実施例２）３０×３０ピンの正規格子状
に電極が配列された電子部品を搭載する多層回路基板
で、下記の条件の場合での回路パターン７の配置例を示
す。 ランドピッチ ：２４０μｍ、 ランド径 ：１１０μｍ、 パターン幅 ：４３μｍ、 パターン間スペース：４３μｍ
に電極が配列された電子部品を搭載する多層回路基板
で、下記の条件の場合での回路パターン７の配置例を示
す。 ランドピッチ ：２４０μｍ、 ランド径 ：１１０μｍ、 パターン幅 ：４３μｍ、 パターン間スペース：４３μｍ
【００３２】前述した判定方法に本実施例の条件をあて
はめると、次のようになる。ｎ＝３の場合 ｌ＝（ｎ−１）＋（ｎ−２）＝２ｎ−３＝３ ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径） −（パターン間スペース）｝ ÷（パターン幅＋スペース) ＝｛２４０×２−１１０−４３｝/(４３＋４３） ≒３．８ ｎ＝４の場合 ｌ＝（ｎ−１）＋（ｎ−２）＝２ｎ−３＝５ ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径） −（パターン間スペース）｝ ÷（パターン幅＋スペース) ＝｛２４０×３−１１０−４３｝/(４３＋４３） ≒６．６＞ｌ
はめると、次のようになる。ｎ＝３の場合 ｌ＝（ｎ−１）＋（ｎ−２）＝２ｎ−３＝３ ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径） −（パターン間スペース）｝ ÷（パターン幅＋スペース) ＝｛２４０×２−１１０−４３｝/(４３＋４３） ≒３．８ ｎ＝４の場合 ｌ＝（ｎ−１）＋（ｎ−２）＝２ｎ−３＝５ ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径） −（パターン間スペース）｝ ÷（パターン幅＋スペース) ＝｛２４０×３−１１０−４３｝/(４３＋４３） ≒６．６＞ｌ
【００３３】上記の結果から、ｎ＝３の場合はｍ＞ｌと
ならないから、実施例１と同じように１列おきにランド
から回路パターンを引き出しても回路パターンの引き出
し効率が上がらないことがわかる。これに対し、ｎ＝４
とした場合にはｍ＞ｌとなる。このことは４つのランド
のうち中間の２つのランドから回路パターンを引き出す
ように回路パターンを配置すれば、配列効率が上げられ
ることを意味する。図７〜１１はこの配列基準にしたが
ってランド１０から回路パターン７を引き出して配列し
た実施例を示す。図７〜１１では３０×３０ピン配列の
うち１／４の範囲を示す。
ならないから、実施例１と同じように１列おきにランド
から回路パターンを引き出しても回路パターンの引き出
し効率が上がらないことがわかる。これに対し、ｎ＝４
とした場合にはｍ＞ｌとなる。このことは４つのランド
のうち中間の２つのランドから回路パターンを引き出す
ように回路パターンを配置すれば、配列効率が上げられ
ることを意味する。図７〜１１はこの配列基準にしたが
ってランド１０から回路パターン７を引き出して配列し
た実施例を示す。図７〜１１では３０×３０ピン配列の
うち１／４の範囲を示す。
【００３４】図７は第１層目での回路パターン７の配列
を示す。本実施例では４つ並んだランド１０のうち、中
間の２つのランド１０から優先的に回路パターン７を引
き出す。図の矢印が優先的に回路パターンを引き出すラ
ンド列の位置である。２つの矢印は２つ置きに配列して
いる。本実施例では優先的に回路パターン７を引き出す
ランド列を２つ置きに配列した例である。回路パターン
７を優先的に引き出すランド列では上述した実施例と同
様に各々３個のランドから回路パターン７を引き出して
いる。
を示す。本実施例では４つ並んだランド１０のうち、中
間の２つのランド１０から優先的に回路パターン７を引
き出す。図の矢印が優先的に回路パターンを引き出すラ
ンド列の位置である。２つの矢印は２つ置きに配列して
いる。本実施例では優先的に回路パターン７を引き出す
ランド列を２つ置きに配列した例である。回路パターン
７を優先的に引き出すランド列では上述した実施例と同
様に各々３個のランドから回路パターン７を引き出して
いる。
【００３５】図８は第２層目の回路パターン７の配置を
示す。この第２層目でもあらかじめ設定した優先的に回
路パターン７を引き出すランド列（矢印）から優先的に
回路パターン７を引き出すこと、および第１層目ですで
に引き出したランド領域については６本の回路パターン
７を引き出すことが可能であることから、この条件にし
たがって回路パターン７を配列している。
示す。この第２層目でもあらかじめ設定した優先的に回
路パターン７を引き出すランド列（矢印）から優先的に
回路パターン７を引き出すこと、および第１層目ですで
に引き出したランド領域については６本の回路パターン
７を引き出すことが可能であることから、この条件にし
たがって回路パターン７を配列している。
【００３６】図９は第３層目、図１０は第４層目、図１
１は第５層目の回路パターンの配列を各々示す。これら
の場合もあらかじめ設定した優先的な引き出し位置にあ
るランド列から回路パターン７を引き出すようにする。
なお、回路パターン７は外側に位置するランド１０から
順次引き出すようにするから、正規格子状に配列された
ランド１０のうちコーナー近傍のランド１０が先に引き
出される。したがって、コーナー近傍に配置されたラン
ド１０については、かならずしも上記条件に従わず回路
パターン７を引き出しやすい方向に引き出せばよい。本
実施例でも回路基板を５層使用してすべてのランド１０
から回路パターンを引き出すことができる。
１は第５層目の回路パターンの配列を各々示す。これら
の場合もあらかじめ設定した優先的な引き出し位置にあ
るランド列から回路パターン７を引き出すようにする。
なお、回路パターン７は外側に位置するランド１０から
順次引き出すようにするから、正規格子状に配列された
ランド１０のうちコーナー近傍のランド１０が先に引き
出される。したがって、コーナー近傍に配置されたラン
ド１０については、かならずしも上記条件に従わず回路
パターン７を引き出しやすい方向に引き出せばよい。本
実施例でも回路基板を５層使用してすべてのランド１０
から回路パターンを引き出すことができる。
【００３７】（実施例３）４２×４２ピンの正規格子状
に電極が配列された電子部品を搭載する多層回路基板
で、下記の条件の場合の回路パターン７の配置について
示す。 ランドピッチ ：２４０μｍ、 ランド径 ：１１０μｍ、 パターン幅 ：４３μｍ、 パターン間スペース：４３μｍ
に電極が配列された電子部品を搭載する多層回路基板
で、下記の条件の場合の回路パターン７の配置について
示す。 ランドピッチ ：２４０μｍ、 ランド径 ：１１０μｍ、 パターン幅 ：４３μｍ、 パターン間スペース：４３μｍ
【００３８】ランドピッチ、ランド径等の条件は実施例
２の場合とまったく同様であり、回路パターン７を優先
的に引き出すランド列は実施例２と同様にして選択す
る。すわち、連続して配列された４つのランドのうち、
両端のランドを除いた中間の２つのランドから回路パタ
ーン７を引き出す条件にしたがって回路パターン７を配
置する。ただし、本実施例では隣接した２つのランド列
から優先的に回路パターン７を引き出す場合に、隣接す
るランド列の中間には１つのランド列（優先的には回路
パターンを引き出さない）を配置する条件としている。
実施例２では、優先的に回路パターン７を引き出すラン
ド列の中間に２つのランド列を配置した。
２の場合とまったく同様であり、回路パターン７を優先
的に引き出すランド列は実施例２と同様にして選択す
る。すわち、連続して配列された４つのランドのうち、
両端のランドを除いた中間の２つのランドから回路パタ
ーン７を引き出す条件にしたがって回路パターン７を配
置する。ただし、本実施例では隣接した２つのランド列
から優先的に回路パターン７を引き出す場合に、隣接す
るランド列の中間には１つのランド列（優先的には回路
パターンを引き出さない）を配置する条件としている。
実施例２では、優先的に回路パターン７を引き出すラン
ド列の中間に２つのランド列を配置した。
【００３９】図１２に本実施例で第１層目の回路基板で
の回路パターン７の配列を示す。図は全ランドの１／４
の範囲を示す。矢印が優先的に回路パターン７を引き出
すランド列である。上述したように２つ並んだ矢印の中
間に優先的には回路パターン７を引き出さないランド列
を１列配置している。なお、回路パターン７のデザイン
上から、優先的に回路パターン７を引き出すランド列で
一方のランド列からは３個のランド１０から回路パター
ン７を引き出しているが、他方のランド列からは２つの
ランド１０からのみ回路パターン７を引き出している。
の回路パターン７の配列を示す。図は全ランドの１／４
の範囲を示す。矢印が優先的に回路パターン７を引き出
すランド列である。上述したように２つ並んだ矢印の中
間に優先的には回路パターン７を引き出さないランド列
を１列配置している。なお、回路パターン７のデザイン
上から、優先的に回路パターン７を引き出すランド列で
一方のランド列からは３個のランド１０から回路パター
ン７を引き出しているが、他方のランド列からは２つの
ランド１０からのみ回路パターン７を引き出している。
【００４０】図１３〜１９はそれぞれ第２〜８層の回路
基板での回路パターン７の配列を示す。あらかじめ回路
パターン７を優先的に引き出すランド列として設定した
列を各層で共通に設定して優先的に回路パターン７を引
き出す方法は上記実施例と同様である。第１層から順に
回路パターン７を引き出すことによって、回路基板に残
るランド１０は外側から消されて、中央付近に残るよう
になる。このように、徐々にランド１０が消されて生じ
た回路基板内の空きスペースには接地電位、電源電位等
の共通電位をとるための共通電極を形成するといった活
用が可能となる。
基板での回路パターン７の配列を示す。あらかじめ回路
パターン７を優先的に引き出すランド列として設定した
列を各層で共通に設定して優先的に回路パターン７を引
き出す方法は上記実施例と同様である。第１層から順に
回路パターン７を引き出すことによって、回路基板に残
るランド１０は外側から消されて、中央付近に残るよう
になる。このように、徐々にランド１０が消されて生じ
た回路基板内の空きスペースには接地電位、電源電位等
の共通電位をとるための共通電極を形成するといった活
用が可能となる。
【００４１】本実施例では４２×４２ピンの正規格子状
配列の電極配列に対して、８層ですべてのランド１０か
ら回路パターン７を引き出すことができた。同一条件で
従来方法による場合は１０層を要するから、本実施例の
回路パターン７の配列によって、より少ない層数で多層
回路基板を構成することが可能となる。
配列の電極配列に対して、８層ですべてのランド１０か
ら回路パターン７を引き出すことができた。同一条件で
従来方法による場合は１０層を要するから、本実施例の
回路パターン７の配列によって、より少ない層数で多層
回路基板を構成することが可能となる。
【００４２】（実施例４）スタッガー格子状に電極が配
置された電子部品を搭載する多層回路基板での回路パタ
ーン７の配置例を示す。ランド総数４５０ピンで、以下
の条件による。 隣接ランド間距離 ：２５０μｍ、 ランド径 ：１３０μｍ、 パターン幅 ：４０μｍ、 パターン間スペース ：４０μｍ なお、隣接ランド間距離とは図２３に示すように、最近
接間のランド（対角線と平行方向）同士の距離Ｐであ
る。上記条件の場合、最外列のランド間での回路パター
ン間スペースは２２３μｍあり、このランド間には２本
の回路パターンを通すことができる。これに対して、４
５度配置の最近接間のランド間の回路パターン間スペー
スは１２０μｍである。したがって、最近接間のランド
間には１本のランドしか通すことができない。
置された電子部品を搭載する多層回路基板での回路パタ
ーン７の配置例を示す。ランド総数４５０ピンで、以下
の条件による。 隣接ランド間距離 ：２５０μｍ、 ランド径 ：１３０μｍ、 パターン幅 ：４０μｍ、 パターン間スペース ：４０μｍ なお、隣接ランド間距離とは図２３に示すように、最近
接間のランド（対角線と平行方向）同士の距離Ｐであ
る。上記条件の場合、最外列のランド間での回路パター
ン間スペースは２２３μｍあり、このランド間には２本
の回路パターンを通すことができる。これに対して、４
５度配置の最近接間のランド間の回路パターン間スペー
スは１２０μｍである。したがって、最近接間のランド
間には１本のランドしか通すことができない。
【００４３】上記条件下でスタッガー格子配列の電極か
ら回路パターンを引き出す場合も、正規格子配列の場合
とまったく同様に考えて配列することができる。ただ
し、スタッガー格子配列の場合には正規格子配列と同様
に取り扱うため、最外列のランド配列方向に対して４５
度傾斜した対角線方向を回路パターン７を引き出すラン
ド列方向とみなして回路パターンを配列する。
ら回路パターンを引き出す場合も、正規格子配列の場合
とまったく同様に考えて配列することができる。ただ
し、スタッガー格子配列の場合には正規格子配列と同様
に取り扱うため、最外列のランド配列方向に対して４５
度傾斜した対角線方向を回路パターン７を引き出すラン
ド列方向とみなして回路パターンを配列する。
【００４４】このようにスタッガー格子配列を正規格子
配列と同様にみなせば、本実施例の条件設定は実施例１
での条件設定とまったく同様であり、ｎ＝３の場合、す
なわち、１列おきに優先的に回路パターンを引き出すラ
ンド列を設定して回路パターン７を引き出す方法によっ
て効率的な配列とすることができる。図２０〜図２２
は、この方法にしたがって回路パターン７を配列した例
で、各々第１層〜第３層の配列を示す。図２０で矢印方
向で示すランド列が優先的に回路パターン７を引き出す
ランド列である。これらのランド列は対角線方向から見
た場合、１列おきにランド１０を消す方法になってい
る。
配列と同様にみなせば、本実施例の条件設定は実施例１
での条件設定とまったく同様であり、ｎ＝３の場合、す
なわち、１列おきに優先的に回路パターンを引き出すラ
ンド列を設定して回路パターン７を引き出す方法によっ
て効率的な配列とすることができる。図２０〜図２２
は、この方法にしたがって回路パターン７を配列した例
で、各々第１層〜第３層の配列を示す。図２０で矢印方
向で示すランド列が優先的に回路パターン７を引き出す
ランド列である。これらのランド列は対角線方向から見
た場合、１列おきにランド１０を消す方法になってい
る。
【００４５】図２０〜図２２は同一のランド列から優先
的にランドを引き出す方法によって回路パターン７を配
列したもので、３層ですべてのランド１０から回路パタ
ーン７を引き出すことができる。なお、同一条件のスタ
ッガー格子配列で図２３に示すように最外列から順次内
側に向かって回路パターン７を引き出す方法による場合
は４層もしくは５層を要する。これに対して、本実施例
の配列によれば、回路基板の数を有効に減らした多層回
路基板を得ることができる。
的にランドを引き出す方法によって回路パターン７を配
列したもので、３層ですべてのランド１０から回路パタ
ーン７を引き出すことができる。なお、同一条件のスタ
ッガー格子配列で図２３に示すように最外列から順次内
側に向かって回路パターン７を引き出す方法による場合
は４層もしくは５層を要する。これに対して、本実施例
の配列によれば、回路基板の数を有効に減らした多層回
路基板を得ることができる。
【００４６】以上、実施例をもとにアレイ状に電極が配
置された電子部品を搭載する多層回路基板での回路パタ
ーンの配置について説明したが、回路パターンの引き出
し方法と関連して多層回路基板を作成する上での制約に
ついて説明する。多層回路基板は層間にビアを設けて層
間の回路パターンを電気的に接続する。層間に設けるビ
アは鉛直に形成される場合もあるが、上層のランドと下
層のランドが平面配置で横に若干位置ずれして形成され
る場合もある。多層回路基板でビアを鉛直に形成する場
合には上述した方法には何らの制約もない。しかしなが
ら、上層のランドと下層のランドが平面配置で位置ずれ
した場合には、回路パターンの配列に制約を受ける場合
がある。
置された電子部品を搭載する多層回路基板での回路パタ
ーンの配置について説明したが、回路パターンの引き出
し方法と関連して多層回路基板を作成する上での制約に
ついて説明する。多層回路基板は層間にビアを設けて層
間の回路パターンを電気的に接続する。層間に設けるビ
アは鉛直に形成される場合もあるが、上層のランドと下
層のランドが平面配置で横に若干位置ずれして形成され
る場合もある。多層回路基板でビアを鉛直に形成する場
合には上述した方法には何らの制約もない。しかしなが
ら、上層のランドと下層のランドが平面配置で位置ずれ
した場合には、回路パターンの配列に制約を受ける場合
がある。
【００４７】すなわち、上層のランドと下層のランドと
の位置ずれ量をＤとするとき、 Ｄ＜（ランド間距離）−｛（パターン幅）＋（パターン
間スペース）×２｝ の場合には本発明による方法は何ら制約を受けない。 （ランド間距離）−｛（パターン幅） ＋（パターン間スペース）×２｝＜Ｄ＜（ランド間距
離） の場合は、実施例２、３の場合に一部制約を受ける。 （ランド間距離）＜Ｄ＜（ランド間距離）×２1/2 の場合は、実施例１の場合に一部制約を受け、もしくは
全く不可能になる。
の位置ずれ量をＤとするとき、 Ｄ＜（ランド間距離）−｛（パターン幅）＋（パターン
間スペース）×２｝ の場合には本発明による方法は何ら制約を受けない。 （ランド間距離）−｛（パターン幅） ＋（パターン間スペース）×２｝＜Ｄ＜（ランド間距
離） の場合は、実施例２、３の場合に一部制約を受ける。 （ランド間距離）＜Ｄ＜（ランド間距離）×２1/2 の場合は、実施例１の場合に一部制約を受け、もしくは
全く不可能になる。
【００４８】
【発明の効果】本発明に係る多層回路基板は、上述した
ように、格子状配列あるいはスタッガー配列に電極が配
置された電子部品を搭載する多層回路基板として、多層
回路基板を構成する回路基板（配線層）の数をできるだ
け少なくした構成とすることができ、これによって多層
回路基板を製造する際の歩留りを向上させることがで
き、信頼性の高い多層回路基板をより容易に製造するこ
とを可能にする。また、本発明に係る多層回路基板では
各回路基板で引き出される回路パターン（ランド）の数
を従来にくらべて増大させたことから、回路基板に空き
スペースを形成しやすくし、この空きスペースを有効活
用して電気的特性等の優れた多層回路基板として提供す
ることが可能になる等の著効を奏する。
ように、格子状配列あるいはスタッガー配列に電極が配
置された電子部品を搭載する多層回路基板として、多層
回路基板を構成する回路基板（配線層）の数をできるだ
け少なくした構成とすることができ、これによって多層
回路基板を製造する際の歩留りを向上させることがで
き、信頼性の高い多層回路基板をより容易に製造するこ
とを可能にする。また、本発明に係る多層回路基板では
各回路基板で引き出される回路パターン（ランド）の数
を従来にくらべて増大させたことから、回路基板に空き
スペースを形成しやすくし、この空きスペースを有効活
用して電気的特性等の優れた多層回路基板として提供す
ることが可能になる等の著効を奏する。
【図１】ランド間に配置する回路パターンを拡大して示
す説明図である。
す説明図である。
【図２】第１実施例での第１層の回路パターンを示す説
明図である。
明図である。
【図３】第１実施例での第２層の回路パターンを示す説
明図である。
明図である。
【図４】第１実施例での第３層の回路パターンを示す説
明図である。
明図である。
【図５】第１実施例での第４層の回路パターンを示す説
明図である。
明図である。
【図６】第１実施例での第５層の回路パターンを示す説
明図である。
明図である。
【図７】第２実施例での第１層の回路パターンを示す説
明図である。
明図である。
【図８】第２実施例での第２層の回路パターンを示す説
明図である。
明図である。
【図９】第２実施例での第３層の回路パターンを示す説
明図である。
明図である。
【図１０】第２実施例での第４層の回路パターンを示す
説明図である。
説明図である。
【図１１】第２実施例での第５層の回路パターンを示す
説明図である。
説明図である。
【図１２】第３実施例での第１層の回路パターンを示す
説明図である。
説明図である。
【図１３】第３実施例での第２層の回路パターンを示す
説明図である。
説明図である。
【図１４】第３実施例での第３層の回路パターンを示す
説明図である。
説明図である。
【図１５】第３実施例での第４層の回路パターンを示す
説明図である。
説明図である。
【図１６】第３実施例での第５層の回路パターンを示す
説明図である。
説明図である。
【図１７】第３実施例での第６層の回路パターンを示す
説明図である。
説明図である。
【図１８】第３実施例での第７層の回路パターンを示す
説明図である。
説明図である。
【図１９】第３実施例での第８層の回路パターンを示す
説明図である。
説明図である。
【図２０】第４実施例での第１層の回路パターンを示す
説明図である。
説明図である。
【図２１】第４実施例での第２層の回路パターンを示す
説明図である。
説明図である。
【図２２】第４実施例での第３層の回路パターンを示す
説明図である。
説明図である。
【図２３】スタッガー格子状配列での従来の回路パター
ンの配置を示す説明図である。
ンの配置を示す説明図である。
【図２４】正規格子状配列での従来の回路パターンの配
置を示す説明図である。
置を示す説明図である。
【図２５】フリップチップ接続により半導体チップを搭
載した状態の説明図である。
載した状態の説明図である。
【図２６】多層回路基板に半導体チップを搭載した状態
の断面図である。
の断面図である。
４ 半導体チップ
５ 基板
６ 電極
７ 回路パターン
８ ランド
１０ ランド
１０ａ、１１ａ、１２ａ、１３ａ、１４ａ 回路パター
ンが接続されたランド １０ｂ、１１ｂ、１２ｂ、１３ｂ 層間の導通用のラン
ド
ンが接続されたランド １０ｂ、１１ｂ、１２ｂ、１３ｂ 層間の導通用のラン
ド
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 田窪 知章
神奈川県横浜市磯子区新磯子町33番地
株式会社東芝 生産技術研究所内
(56)参考文献 特開 平８−181250（ＪＰ，Ａ)
特開 平９−199535（ＪＰ，Ａ)
特開 平10−303562（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
H05K 3/46
H01L 21/60
Claims (5)
- 【請求項１】 実装面側に縦横の格子状配列で多数個の
電極が配列された電子部品の前記電極の配置と同一の配
置で形成されたランドと、一端が前記ランドに接続され
他端が前記ランドが配列された平面領域内から外側に引
き出されて形成された回路パターンとを有する回路基板
を複数枚積層して形成された多層回路基板であって、 前記回路基板に形成された回路パターンが、 ランドピッチ、ランド径、パターン幅、パターン間スペ
ース、隣接するランド間に配置することができる回路パ
ターンの数αから、ｎをパラメータとして得られる ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋スペース)
、 ｌ＝α（ｎ−１）＋（ｎ−２） の両値のうちｍ＞ｌとなる最小のｎの値に対し、連続し
て配列されたｎ個のランド列のうち両端のランド列を除
いた残りの（ｎ−２）個のランド列を各回路基板で回路
パターンを優先的に引き出す共通の引き出し列として選
択し、該引き出し列から回路パターンが引き出されると
共に、当該回路基板の回路パターンが引き出されないラ
ンドは次層の回路基板に形成されたランドとビアを介し
て電気的に接続させ、かつ、当該回路基板で回路パター
ンが引き出されたランドの形成領域に対応する次層以降
の各回路基板の領域が回路パターンの引き出し領域とさ
れたことを特徴とする多層回路基板。 - 【請求項２】 実装面側にスタッガー配列で多数個の電
極が配列された電子部品の前記電極の配置と同一の配置
で形成されたランドと、一端が前記ランドに接続され他
端が前記ランドが配列された平面領域内から外側に引き
出されて形成された回路パターンとを有する回路基板を
複数枚積層して形成された多層回路基板であって、 前記回路基板に形成された回路パターンが、 前記スタッガー配列の対角線方向をランド列とみなし
て、ランドピッチ、ランド径、パターン幅、パターン間
スペース、隣接するランド間に配置することができる回
路パターンの数αから、ｎをパラメータとして得られる ｍ＝｛（ランドピッチ）×（ｎ−１) −（ランド径）−
（パターン間スペース）｝÷（パターン幅＋スペース)
、 ｌ＝α（ｎ−１）＋（ｎ−２） の両値のうちｍ＞ｌとなる最小のｎの値に対し、連続し
て配列されたｎ個のランド列のうち両端のランド列を除
いた残りの（ｎ−２）個のランド列を各回路基板で回路
パターンを優先的に引き出す共通の引き出し列として選
択し、該引き出し列から回路パターンが引き出されると
共に、当該回路基板の回路パターンが引き出されないラ
ンドは次層の回路基板に形成されたランドとビアを介し
て電気的に接続させ、かつ、当該回路基板で回路パター
ンが引き出されたランドの形成領域に対応する次層以降
の各回路基板の領域が回路パターンの引き出し領域とさ
れたことを特徴とする多層回路基板。 - 【請求項３】 回路パターンを優先的に引き出す（ｎ−
２）個のランド列がｎ列を繰り返し単位として配列され
ていることを特徴とする請求項１または２記載の多層回
路基板。 - 【請求項４】 回路パターンを優先的に引き出す（ｎ−
２）個のランド列が（ｎ−１）列を繰り返し単位として
配列されていることを特徴とする請求項１または２記載
の多層回路基板。 - 【請求項５】 多層に積層された回路基板のうち、電子
部品が搭載される側の数層の回路基板についてのみ、請
求項１、２、３または４記載の配列にしたがって回路パ
ターンが設けられていることを特徴とする多層回路基
板。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14699397A JP3386977B2 (ja) | 1997-06-05 | 1997-06-05 | 多層回路基板 |
| KR1019980020504A KR19990006616A (ko) | 1997-06-05 | 1998-06-03 | 다층 회로 기판 |
| EP98304446A EP0883182B1 (en) | 1997-06-05 | 1998-06-04 | Lattice arrangement of electrodes on a multi-layer circuit board |
| DE69831629T DE69831629T2 (de) | 1997-06-05 | 1998-06-04 | Gitteranordnung der Elektroden auf einer Mehrlagenleiterplatte |
| US09/092,845 US6229099B1 (en) | 1997-06-05 | 1998-06-05 | Multi-layer circuit board with particular pad spacing |
| US09/781,302 US6452115B2 (en) | 1997-06-05 | 2001-02-13 | Circuit pattern for multi-layer circuit board for mounting electronic parts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14699397A JP3386977B2 (ja) | 1997-06-05 | 1997-06-05 | 多層回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335532A JPH10335532A (ja) | 1998-12-18 |
| JP3386977B2 true JP3386977B2 (ja) | 2003-03-17 |
Family
ID=15420187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14699397A Expired - Fee Related JP3386977B2 (ja) | 1997-06-05 | 1997-06-05 | 多層回路基板 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6229099B1 (ja) |
| EP (1) | EP0883182B1 (ja) |
| JP (1) | JP3386977B2 (ja) |
| KR (1) | KR19990006616A (ja) |
| DE (1) | DE69831629T2 (ja) |
Families Citing this family (33)
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|---|---|---|---|---|
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| JP2000174153A (ja) * | 1998-12-01 | 2000-06-23 | Shinko Electric Ind Co Ltd | 多層配線基板 |
| JP3610262B2 (ja) * | 1999-07-22 | 2005-01-12 | 新光電気工業株式会社 | 多層回路基板及び半導体装置 |
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| US6285560B1 (en) * | 1999-09-20 | 2001-09-04 | Texas Instruments Incorporated | Method for increasing device reliability by selectively depopulating solder balls from a foot print of a ball grid array (BGA) package, and device so modified |
| US6689634B1 (en) * | 1999-09-22 | 2004-02-10 | Texas Instruments Incorporated | Modeling technique for selectively depopulating electrical contacts from a foot print of a grid array (BGA or LGA) package to increase device reliability |
| KR100390456B1 (ko) | 2000-12-13 | 2003-07-07 | 엘지.필립스 엘시디 주식회사 | 액정 디스플레이 패널 및 그 제조방법 |
| JP3825252B2 (ja) * | 2000-12-21 | 2006-09-27 | Ｎｅｃエレクトロニクス株式会社 | フリップチップ型半導体装置 |
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| JP3815342B2 (ja) * | 2002-02-19 | 2006-08-30 | 株式会社デンソー | 半導体装置 |
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| US7816247B2 (en) | 2003-02-25 | 2010-10-19 | Broadcom Corporation | Optimization of routing layers and board space requirements for ball grid array package implementations including array corner considerations |
| US6916995B2 (en) | 2003-02-25 | 2005-07-12 | Broadcom Corporation | Optimization of routing layers and board space requirements for ball grid array package implementations including single and multi-layer routing |
| KR100693669B1 (ko) * | 2003-03-03 | 2007-03-09 | 엘지전자 주식회사 | 피일드 매크로 블록의 레퍼런스 픽쳐 결정 방법 |
| US7345245B2 (en) * | 2003-10-08 | 2008-03-18 | Lsi Logic Corporation | Robust high density substrate design for thermal cycling reliability |
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