KR19990006616A - 다층 회로 기판 - Google Patents

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KR19990006616A
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호리우치미치오
에이지 요다
치아키 다쿠보
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모기 준이치
신교 덴키교고 주식회사
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Abstract

본 발명은 실장면 측에 어레이 형상으로 전극을 배열한 전자부품을 탑재하는 다층 회로 기판을 구성하는 회로 기판(배선층)의 수를 감소시켜서 제조 생산고를 향상시키기 위한 것으로, 인접하는 랜드간에 설치할 수 있는 회로 패턴의 수를 α, n을 파라미터, m={(랜드핏치)×(n-1)-(랜드지름)-(패턴간 스페이스)}÷(패턴폭＋패턴간 스페이스), k=α(n-1)＋(n-2)로 하여 m＞k+1로 되는 최소의 n의 값을 구하고 연속해서 배열된 n개의 랜드열중 양단의 랜드열을 제외한 나머지의 (n-2)개의 랜드열을 각 회로 기판으로 회로 패턴을 우선적으로 인출하는 공통의 인출열로 정의하여 회로 패턴이 인출되지 아니하는 랜드는 다음 층의 회로 기판에 형성된 랜드와 비어를 거쳐서 전기적으로 접속시키고 또한 해당 회로 기판으로 회로 패턴이 인출된 랜드의 형성 영역에 대응하는 다음층 이후의 각 회로 기판의 영역을 회로 패턴의 인출 영역으로 한 것을 특징으로 한다.

Description

다층 회로 기판
본 발명은 반도체 칩 또는 반도체 장치 등의 전자부품으로서 격자 형상 배열 또는 스태커 배열로 다수개의 전극이 배열된 전자부품을 탑재하는 다층 회로 기판에 관한 것이다.
최근의 반도체 장치에서는 로직 디바이스의 고기능화, 고밀도화가 진행되고 입출력 수가 증대하여 실장 밀도가 더욱 상승하고 있다. 이 결과 입출력 수의 증대에 의한 전극 형성 스페이스의 부족을 반도체 칩의 전극 형성면에서 어레이 형상으로 전극을 배열해서 보충하는 제품이 제조되기도 한다. 도 15는 플립 칩 접속에 의해 반도체 칩(4)을 기판(5)에 실장하는 종래예를 도시한다. 도시예의 반도체 칩(4)은 외주 가장자리에 전극(6)을 설치한 것으로 전극(6)에 회로 패턴(7)을 접속해서 회로 패턴(7)을 인출하므로서 한 개의 평면 내에서 모든 전극(6)과 회로 패턴(7)을 접속할 수가 있다.
도 24는 전극 형성면의 외주 가장자리를 따라 2열로 전극(6)이 설치된 반도체 칩을 탑재하기 위한 배선체에서의 랜드의 설치와 랜드(8)에서 인출하는 회로 패턴(7)의 설치예이다. 이 예에서는 랜드(8)의 중간에서 회로 패턴(7)틀 1개씩 인출하므로서 한 평면에서 모든 랜드(8)에서 회로 패턴(7)을 인출할 수가 있다. 복수 배열의 랜드(8)에서 회로 패턴(7)을 인출하는 방법으로서는 이와 같이 외측의 랜드(8)의 중간에서 내측의 랜드(8)에 접속하는 회로 패턴(7)은 인출하는 방법이 보통이다.
그러나, 입출력 수를 증대시키기 위해 전극 형성면에 어레이 형상으로 다수개의 전극을 설치한 경우에는 랜드의 간격이나 랜드수에도 따르나 1개의 평면내에서 모든 랜드에서 외측으로 배선을 인출할 수가 없게 된다.
이와 같은 문제를 해소하는 방법으로서 반도체 칩을 탑재하는 회로 기판(패키지, 회로 기판)을 다층 형성하여 적층하는 회로 기판에서의 회로 패턴을 적당히 설치하므로서 반도체 칩의 모든 전극과 랜드를 전기적으로 접속하고 또한 회로 패턴을 인출하는 방법이 고려되고 있다. 도 26은 복수의 회로 기판을 적층한 다수 회로 기판에 반도체 칩(4)을 탑재한 예를 도시한다. 이와 같이 복수의 회로 기판을 적층하는 방법에 의하면 회로 패턴을 간섭시키지 않고 다수개의 전극(6)이 어레이 형상으로 설치된 반도체 칩(4)과 외부 접속 단자(9)를 전기적으로 접속할 수가 있게 된다. 도 26에서 (7a)는 내층의 회로 패턴, (5a∼5d)는 제 1 층 ∼ 제 4 층의 회로 기판을 도시한다.
상기한 바와 같이 전극을 어레이 형상으로 배치한 반도체 칩을 회로 기판에 탑재하는 경우 전극 수가 그다지 많지 아니한 경우는 2층 정도의 회로 기판을 적층하면 되는 것이나 30×30핀, 40×40핀이란 매우 많은 핀의 반도체 칩을 대상으로 하는 경우에는 6∼10층이 한 층수가 필요하게 된다.
고밀도로 회로 패턴이 형성된 회로 기판을 다층으로 형성하는 경우는 빌드업법 등의 고밀도 배선 방법이 이용되나 다층 형성하는 경우는 제품의 생산고, 신뢰성, 제조 코스트의 점에서 큰 문제가 있다. 즉 회로 패턴을 다층으로 형성하는 경우는 1층마다 회로 패턴과 층간에서 회로 패턴을 전기적으로 접속하기 위한 비어를 형성해서 차례로 쌓아 올려가도록 하므로 그 제품 프로세스에는 고 정밀도가 필요하게 되고 반드시 신뢰성이 높지는 아니하다. 그래서 다층으로 형성하는 경우는 모든 층에서 불량이 없으나 요구되기 때문에 다시 기술적인 곤란함이 증대한다.
따라서, 회로 패턴을 다층으로 형성하는 다층 회로 기판을 생산고가 좋게 제조하는 방법으로서는 배선층의 층수를 감소시키는 것이 매우 효과적인 해결 방법으로 된다.
본 발명은 실장면 측에 40×40핀이란 많은 핀으로 어레이 형상으로 전극을 설치한 반도체 칩 또는 실장면 측에 어레이 형상으로 전극을 설치한 반도체장치 등의 전자부품을 탑재하는 다층 회로 기판에 관한 것이고 보다 작은 회로 기판의 적층수로 반도체 칩, 반도체 장치 등의 전자부품을 탑재 가능하게 하고 제조 생산고를 향상시키고 신뢰성이 높은 제품으로서 이용할 수 있는 다층 회로 기판을 제공하는 것을 목적으로 하고 있다.
도 1은 랜드간에 설치하는 회로 패턴을 확대해서 도시하는 설명도.
도 2는 제 1 실시예에서의 제 1 층의 회로 패턴을 도시하는 설명도.
도 3은 제 1 실시예에서의 제 2 층의 회로 패턴을 도시하는 설명도.
도 4는 제 1 실시예에서의 제 3 층의 회로 패턴을 도시하는 설명도.
도 5는 제 1 실시예에서의 제 4 층의 회로 패턴을 도시하는 설명도.
도 6은 제 1 실시예에서의 제 4 층의 회로 패턴을 도시하는 설명도.
도 7은 제 2 실시예에서의 제 1 층의 회로 패턴을 도시하는 설명도.
도 8은 제 2 실시예에서의 제 2 층의 회로 패턴을 도시하는 설명도.
도 9는 제 2 실시예에서의 제 3 층의 회로 패턴을 도시하는 설명도.
도 10은 제 2 실시예에서의 제 4 층의 회로 패턴을 도시하는 설명도.
도 11은 제 2 실시예에서의 제 5 층의 회로 패턴을 도시하는 설명도.
도 12는 제 3 실시예에서의 제 1 층의 회로 패턴을 도시하는 설명도.
도 13은 제 3 실시예에서의 제 2 층의 회로 패턴을 도시하는 설명도.
도 14는 제 3 실시예에서의 제 3 층의 회로 패턴을 도시하는 설명도.
도 15는 제 3 실시예에서의 제 5 층의 회로 패턴을 도시하는 설명도.
도 17은 제 3 실시예에서의 제 6 층의 회로 패턴을 도시하는 설명도.
도 18은 제 3 실시예에서의 제 7 층의 회로 패턴을 도시하는 설명도.
도 19는 제 3 실시예에서의 제 8 층의 회로 패턴을 도시하는 설명도.
도 20은 제 4 실시예에서의 제 1 층의 회로 패턴을 도시하는 설명도.
도 21은 제 4 실시예에서의 제 2 층의 회로 패턴을 도시하는 설명도.
도 22는 제 4 실시예에서의 제 3 층의 회로 패턴을 도시하는 설명도.
도 23은 스태커 격자 형상 배열에서의 종래의 회로 패턴의 설치를 도시하는 설명도.
도 24는 정규 격자 형상 배열에서의 종래의 회로 패턴의 설치를 도시하는 설명도.
도 25는 플립칩 접속에 의해 반도체 칩을 탑재한 상태의 설명도.
도 26은 다층 회로 기판에 반도체 칩을 탑재한 상태의 단면도.
도면의 주요부분에 대한 부호의 설명
4 : 반도체 칩 5 : 기판
6 : 전극 7 : 회로 패턴
8 : 랜드 10 : 랜드
10a, 11a, 12a, 13a, 14a : 회로 패턴이 접속된 랜드
10b, 11b, 12b, 13b, 14b : 층간의 도통용 랜드
본 발명은 상기한 목적을 달성하기 위해 다음의 구성을 갖춘다.
즉, 실장면 측에 종횡의 격자 형상 배열로 다수개의 전극이 설치된 전자부품의 전극의 설치와 동일한 설치로 형성된 랜드와 일단이 랜드에 접속되고 타단이 랜드가 설치된 평면 영역내에서 외측으로 인출되어 형성된 회로 패턴을 갖춘 회로 기판을 복수개 적층해서 형성된 다층 회로 기판으로서 인접하는 랜드간에 설치할 수가 있는 회로 패턴의 수를 α, n을 파라미터, m={(랜드핏치)×(n-1)-(랜드지름)-(패턴간 스페이스)}÷(패턴폭＋패턴간 스페이스), k=α(n-1)＋(n-2)로서, m≥k+1로 되는 최소의 n의 값을 구하고, 연속해서 설치된 n개의 랜드열중 양단의 랜드열을 제외한 나머지의 (n-2)개의 랜드열을 각 회로 기판으로 회로 패턴을 우선적으로 인출하는 공통의 인출열로 정의하고 이 인출 열에서 회로 패턴이 인출됨과 함께 해당 회로 기판의 회로 패턴이 인출되지 아니하는 랜드는 다음층의 회로 기판에 형성된 랜드와 비어를 거쳐서 전기적으로 접속시키고 또한 해당 회로 기판에서 회로 패턴이 인출된 랜드의 형성 영역에 대응하는 다음 층 이후의 각 회로 기판의 영역이 회로 패턴의 인출 영역으로 된 것을 특징으로 한다.
또한, 실장면 측에 스태거 배열로 다수개의 전극이 설치된 전자부품에 전극의 설치와 동일한 설치로 형성된 랜드와 일단이 랜드에 접속되고 타단이 랜드가 설치된 평면 영역내에서 외측으로 인출되어 형성된 회로 패턴을 갖춘 회로 기판을 복수개 적층해서 형성된 다층 회로 기판으로서 스태거 배열의 대각선 방향을 랜드열로 정의해서 인접하는 랜드간에 설치할 수가 있는 회로 패턴의 수를 α, n을 파라미터, m={(랜드핏치)×(n-1)-(랜드지름)-(패턴간 스페이스)}÷(패턴폭＋패턴간 스페이스), k=α(n-1)＋(n-2)로 해서 m≥k+1로 되는 최소의 n의 값을 구해서 연속해서 설치된 n개의 랜드열중 양단의 랜드열을 제외한 나머지의 (n-2)개의 랜드열을 각 회로 기판으로 회로 패턴을 우선적으로 인출하는 공통의 인출열로 정의하여 이 인출열에서 회로 패턴이 인출됨과 동시에 해당 회로 기판의 회로 패턴이 인출되지 아니하는 랜드는 다음층의 회로 기판에 형성된 랜드와 비어를 거쳐서 전기적으로 접속시켜 또한 해당 회로 기판으로 회로 패턴이 인출된 랜드의 형성 영역에 대응하는 다음 층 이후의 각 회로 기판의 영역이 회로 패턴의 인출 영역으로 된 것을 특징으로 한다.
또한, 회로 패턴을 우선적으로 인출하는 (n-2)개의 랜드열의 설치로서는 n열을 반복 단위로 해서 설치되어 있는 것 또는 (n-1)열을 반복하는 단위로서 설치되어 있는 것이 유효하다.
본 발명은 어레이 형상으로 다수개의 전극을 설치한 반도체 칩 또는 반도체 장치 등의 전자부품을 탑재하기 위해 복수의 회로 기판을 적층해서 형성한 다층 회로 기판에 관한 것이고 각 회로 기판에서의 회로 패턴의 설치를 공부하므로서, 보다 작은 회로 기판(배선층)의 적층수로 다층 회로 기판을 구성하는 것을 목적으로 한다. 또한 다층 회로 기판의 제조 방식은 특히 한정되지 아니하고 빌드업법 등의 각종의 제법이 적용된다.
전자부품의 전극 설치로서는 정규격자 형상 배열과 스태거 격자 형상 설치가 통예이다. 여기에서 문제가 되는 것은 전극이 정규격자 형상 또는 스태거 격자 형상으로 설치되어있는 경우에 회로 패턴의 설치를 어떻게 설정하면 가장 효율적인가 하는 것이다.
회로 패턴은 랜드와 랜드 사이를 통과하도록 하므로 실제의 제품으로 회로 패턴을 설정하는 경우는 미리 결정되어 있는 랜드핏치, 랜드지름, 패턴폭, 패턴간의 간격의 각 조건에 따라서 설정하지 않으면 않된다.
본 발명은 회로 기판을 적층해서 형성하는 다층 회로 기판의 각 회로 기판에서의 회로 패턴의 설치를 결정하는 경우에 다음과 같은 방법에 따라서 회로 패턴을 결정하는 것을 특징으로 한다. 그래서 이 방법에 따라서 회로 패턴을 설치하므로서 가장 작은 적층 수로 다층 회로 기판을 형성할 수가 있게 된다.
먼저, 랜드가 종횡으로 균등한 간격으로 정열된 정규격자 형상 배열의 경우에 대해서 본다. 즉 랜드가 n개 균등한 간격으로 설정하는 설치로 양단의 랜드를 제외하고 중간의 (n-2)개의 랜드가 없다는 경우 양단의 랜드를 제외해서 양단의 랜드간에 통과(설치함)시킬 수가 있는 배선의 수를 m라 하면 m은 다음식으로 부여된다.
m={(랜드핏치)×(n-1)-(랜드지름)-(패턴간 스페이스)}÷(패턴폭＋패턴간 스페이스)
여기에서 랜드핏치란 랜드의 중심간 거리, 랜드지름 이란 랜드의 지름, 패턴간 스페이스란 인접하는 회로 패턴간에서 뚫치 아니하면 아니되는 최소 간격이다.
여기에서 균등 간격으로 n개의 랜드를 정열한 경우로 인접하는 랜드간에는 1개의 회로 패턴밖에 통과시킬 수가 없는 조건으로 되어 있는 경우에서 생각하면 양단의 랜드로 끼워진 중간에 설치되는 회로 패턴의 수 k는 다음과 같다.
k=(n-1)＋(n-2)=2n-3
이것은 n개의 랜드간에는 회로 패턴을 통과시키는 채널이(n-1)개 있는 것과 양단의 랜드를 제외한 중간에(n-2)개의 랜드가 포함되고 이들의 랜드에서 1개씩 회로 패턴을 인출하는데 따른다.
따라서, m과 k+1을 비교해서 m＜k+1의 경우에는 n개의 랜드중 중간의 모든 랜드를 지우도록 회로 패턴을 배열해도 랜드를 지움으로서 회로 패턴이 증가하는 효과가 얻어지지 아니하고 m≥k+1의 경우에는 중간의 랜드를 지우도록 회로 패턴을 배열하므로서 회로 패턴을 증가시키는 효과가 얻어지게 된다.
따라서, 회로 기판을 가급적 작게 해서 다층 회로 기판을 구성하려면 정수 n을 파라미터로서 m≥k+1로 되는 최소의 n의 값을 선택하고 그 n값에 따라서 회로 패턴을 설치하도록 디자인하면 된다.
그래서, 주어진 랜드핏치, 랜드지름, 패턴 폭 등의 조건에서 m의 값을 구하고 이것과 R+1의 값을 비교해서 m≥k+1로 되는 최소의 n(정수)의 값을 구하면 (n-2)개의 랜드열을 우선하는 조건을 정해 그에 따라서 (n-2)개의 랜드열에서 우선적으로 회로 패턴을 인출하는 방법으로 회로 패턴을 디자인하면 가장 적합한 배열이 된다.
도 1은 n=3으로서 유효하게 회로 패턴을 증가시켜서 효율적인 배열이 가능해지는 예를 도시한다. 도면에서 L-L간은 랜드핏치로 2개 몫이고 L-L간에 랜드 10이 존재하는 경우에는 중간에 있는 1개의 랜드에서 나오는 회로 패턴과 양쪽의 랜드와 중간의 랜드로 끼워진 2개의 랜드간을 통과시키는 2개의 회로 패턴으로 3개의 회로 패턴이 설치된다.
이것에 대해서, L-L간에 있는 1개의 랜드를 지우고 랜드가 있었던 부위에 회로 패턴을 통과시키면 L-L간에는 도면과 같이 4개의 회로 패턴을 설치할 수가 있다. 즉 3개의 랜드중 중간의 1개의 랜드를 지우고 회로 패턴(7)을 통과시키므로서 회로 패턴수를 1개 증가시킬 수가 있다. 이 같은 사실로서 랜드열에서 1열 뛰어서 랜드를 지우는 즉 중간의 열의 랜드에서 회로 패턴을 우선적으로 인출하므로서 회로 패턴의 인출 개수를 증가시킬 수가 있고 효율적인 배열로 할 수가 있게 된다.
대상으로 하는 제품에서는 미리 랜드핏치, 랜드지름, 패턴값, 패턴간 스페이스가 결정되어 있으므로 이들 값에 따라서 n을 파라미터로서 m의 값과 k+1의 값을 구하는 것은 간단하고 그 계산 결과에 의거해서 어떠한 회로 패턴의 설치가 효율적인가가 용이하게 판단된다.
각 회로 기판에서의 회로 패턴의 디자인 방법은 후술하는 실시예에서 표시하는 바와 같이 회로 패턴을 인출하는 랜드열(지우는 랜드열)의 위치를 각 층에서 공통으로 설정해두고 앞층에서 회로 패턴을 인출한 랜드열에 대해서는 다음 층에서도 계속해서 같은 랜드열에서 회로 패턴을 인출하도록 하면 좋다.
이상의 설명은 인접하는 랜드간에는 1개의 회로 패턴 밖에 통과시킬 수가 없는 조건의 경우이나 통상 간격으로 인접하는 랜드간에 α개의 회로 패턴을 통과시킬 수가 있는 경우라도 똑같은 생각이 적용된다.
즉, 이 경우라도 랜드가 n개 균등 간격으로 정열된 설치된 중간의 (n-2)개의랜드가 없는 경우에 양단의 랜드간을 통과시킬 수 있는 회로 패턴의 수 m은
m={(랜드핏치)×(n-1)-(랜드지름)-(패턴간 스페이스)}÷(패턴폭＋패턴간 스페이스)
이다. 또한 중간의 랜드를 지우는 일없이 n개의 랜드로 양단의 랜드간에 설치할 수가 있는 회로 패턴 수는
k=α(n＋1)＋(n-2)
로 된다.
따라서, n을 파라미터로서 구한 m과 k+1의 값을 비교하여 m≥k+1로 되는 최소의 n(정수)의 값을 결정하고 그것의 n의 값으로 (n-2)개의 랜드열에서 선택적으로 회로 패턴을 빼는 조건을 결정하고 그것의 조건에 따라서 랜드열을 지워간다는 방법에 의해 회로 패턴의 효율적인 디자인이 가능해진다. 즉 인접하는 랜드간(채널부분)에 복수개의 회로 패턴을 설치할 수 있는 조건 아래에서도 1개의 회로 패턴을 설치하는 경우와 같은 생각을 적용해서 효율적으로 회로 패턴을 디자인할 수가 있다.
또한, 연속해서 설치되어 있는 n개의 랜드에서 (n-2)개의 랜드를 선택하는 경우 그것의 선택하는 랜드는 n개의 랜드중 양단의 랜드를 제외한 나머지의 랜드이다.
또한 복수열로 배열된 랜드열 중에서 어느 (n-2)개의 랜드를 선택하거나 바꾸어 말하자면(n-2)개의 랜드를 어떻게 배열하느냐에 따라서는 연속해서 배열된 n개의 랜드의 최단의 랜드를 다음의 n개의 랜드의 최단의 랜드와 중복시키도록 해서 반복해서 설치하는 경우(o)(이 경우는 (n-1)열이 반복 단위로 된다) n개의 랜드의 최단의 랜드를 다음의 n개의 랜드의 최단의 랜드와 인접해서 반복 설치하는 경우(이 경우는 n열이 반복 단위로 된다) n개의 랜드의 최단의 랜드와 다음의 n개의 랜드의 최단의 랜드 사이에 1 또는 복수의 여분의 랜드를 넣을 수 있도록 해서 반복 설치하는 경우가 있다.
랜드의 배열이 스태거 격자 형상 배열의 경우에도 상술한 정규 격자 형상 배열의 경우에 적용하는 회로 패턴의 배열 방법이 적용된다. 즉 스태거 격자 형상 배열은 대각선 방향에서 보면 격자 형상 배열로 볼 수 있으므로 대각선 방향에서 본 격자 형상 배열로 보아서 격자 형상 배열과 똑같은 생각을 적용시킬 수가 있다. 즉 대각선 방향에서 본 격자 형상 배열로 간주하였을 때의 랜드핏치, 랜드지름, 패턴폭, 패턴간 스페이스에서 n을 파라미터로서 m과 k의 값을 구하고 이것에서 유효한 n의 값을 구하고 그 n의 값에 따라서 상술한 격자 형상 배열의 경우와 같은 생각으로 우선적으로 회로패턴을 인출하는 랜드열을 결정하도록 하면 된다.
또한, 정규 격자 형상 배열의 경우 본 발명 방법을 적용해서 유효한 것은 인접하는 랜드간에 1개만 회로 패턴을 통과시킬 수가 있는 경우로 전극 배열이 6×6 배열 이상의 경우이다. 또한 통상의 반도체 칩에서는 세로 가로 방향에서 균등한 거리가 되는 정규 격자형상 배열 또는 정규 스태거 격자 형상 배열에 따라서 전극을 설치하고 있으나 세로 가로의 설치간격의 비율이 약간 다른 반도체 칩에 대해서도 본 발명의 생각을 적용할 수가 있다.
(실시예)
실시예 1
30×30핀의 정규 격자 형상으로 전극이 배열된 전자부품을 탑재하는 다층 회로 기판에서 아래의 조건의 경우의 회로 패턴의 설치를 도시한다.
랜드핏치 : 250㎛,
랜드지름 : 130㎛,
패턴폭 : 40㎛,
패턴간 스페이스 : 40㎛
상술한 판정 방법에 본 실시예의 조건을 맞추면 다음과 같이 된다.
n=3의 경우
k=(n-1)＋(n-2)=2n-3=3
m={(랜드핏치)×(n-1)-(랜드지름)-(패턴간 스페이스)}÷(패턴폭＋패턴간 스페이스)={250×2-130-40}/(40+40)=4.125＞4(=k+1)
따라서, 본 실시예에서는 n이 3인 경우 즉 3개의 랜드중의 중간의 1개의랜드에서 우선적으로 회로 패턴을 인출하도록 회로 패턴을 배열하므로서 효율적 배열이 가능해진다.
도 2∼5는 전극 설치의 경우의 제 1 층 ∼ 제 5 층의 각 층에서의 회로 패턴의 형성예를 도시한다. 제 1 층은 반도체 칩이 접합되는 층이고 제 1 층에 이어서 차례로 제 2 층∼ 제 5 층의 회로 기판이 적층되어 형성된다. 도면은 30×30핀의 전체 단자 설치를 도시한다. 도 2에 도시하는 제 1 층에서는 전자부품의 전극 설치와 같은 설치로 모든 전극과 접합되는 랜드(10)가 설치되어 있다.
본 실시예의 경우는 랜드(10)를 1열 간격으로 지워가도록 회로 패턴(7)을 인출하는 것이 유효하거나, 가장외주의 랜드(10)에서 모든 회로 패턴(7)을 인출함과 동시에 각 변위에서 1열 뛰어서 우선적으로 회로 패턴(7)을 인출하는 랜드열을 설정해서 회로 패턴(7)을 배열한다.
본 실시예에서는 인접하는 랜드(10) 사이에는 1개의 회로 패턴(7)밖에 통과시킬 수 없으므로 동일 열에서 회로 패턴(7)을 인출할 수 있는 랜드수는 최대로 3개이다. (10a)는 회로 패턴(7)을 인출한 랜드, (10b)는 회로 패턴(7)이 인출되지 아니한 랜드이다. 회로 패턴(7)을 우선적으로 인출하는 랜드열을 화살표로 표시하고 있다.
또한 제 1 층에서 회로 패턴(7)이 접속되지 아니한 랜드는 비어 접속에 의해 제 2 층과 전기적으로 접속된다.
도 3은 제 2 층에 있어서 회로 패턴(7)의 인출을 도시한다. 제 2 층에서의 회로 패턴(7)의 인출 방법도 제 1 층과 같아서 제 1 층에서 설정한 우선적으로 회로 패턴(7)을 인출 랜드열과 동일한 위치의 랜드열로 다시 내측의 랜드(10)에서 회로 패턴(7)을 인출하도록 한다. 제 1 층에서 이미 회로 패턴(7)을 인출한 랜드(10)의 설치 영역은 회로 패턴(7)을 인출하는 스페이스로서 이용되므로 제 2 층에서 다시 내측의 랜드(10)에서 회로 패턴(7)을 인출할 수 있도록 된다.
11a는 제 2 층에서 회로 패턴(7)을 인출한 랜드, 11b는 회로 패턴(7)이 인출되지 아니한 랜드이다. 랜드(11b)는 제 1 층의 랜드(10b)와 비어를 거쳐서 전기적으로 도통한다.
도 4는 제 3 층에 있어서 회로 패턴(7)의 인출을 도시한다. 제 3 층에 있어서 회로 패턴(7)의 인출 방법도 제 1 층, 제 2 층과 같아서 회로 패턴을 우선적으로 인출하는 열로부터 내측으로 진행시켜서 회로 패턴(7)을 인출한다. 이 경우도 해당열에서 3개의 랜드에서 회로 패턴(7)을 인출하고 있다. 이 경우도 해당열에서 3개의 랜드로부터 회로 패턴(7)을 인출하고 있다. (12a)는 제 3 층에서 회로 패턴(7)을 인출한 랜드(12b)는 회로 패턴(7)이 인출되지 아니한 랜드로 제 1 층, 제 2 층의 랜드(10)와 전기적으로 도통한다.
도 5는 제 4 층, 도 6 은 제 5 층에서 회로 패턴(7)의 인출한 모양을 도시한다. 제 4 층, 제 5 층에 있어서 회로 패턴(7)의 인출 방법도 제 1 ∼ 3 층과 같다. 도 5에서 (13a)는 회로패턴(7)을 인출한 랜드, (13b)는 회로 패턴(7)이 인출되지 아니한 랜드이다. 랜드(13b)는 제 1 층, 제 2 층, 제 3 층의 랜드(10)와 전기적으로 접속한다. 도 6에서 (14a)는 회로 패턴(7)을 인출한 랜드이고 제 5 층에서는 모든 랜드에서 회로 패턴(7)이 인출되어 있다.
본 실시 형태에서는 이상과 같이 회로 기판을 5층 사용해서 모든 전극에서 회로 패턴을 인출할 수가 있었다. 또한 도 24에 도시하는 형식과 같이 각 층마다 외측의 랜드의 2개로부터 회로 패턴을 인출하는 방법에 의해 구성한 경우는 7층이 필요하게 된다.
실시예 2
30×30핀의 정규 격자 형상으로 전극이 배열된 전자부품을 탑재하는 다층 회로 기판으로 하기 조건의 경우에서 회로 패턴(7)의 설치예를 도시한다.
랜드핏치 : 240㎛,
랜드지름 : 110㎛,
패턴폭 : 43㎛,
패턴간 스페이스 : 43㎛
상술한 판정 방법에 본 실시예의 조건을 맞추면 다음과 같이 된다.
n=3의 경우
k=(n-1)＋(n-2)=2n-3=3
m={(랜드핏치)×(n-1)-(랜드지름)-(패턴간 스페이스)}÷(패턴폭＋패턴간 스페이스)={240×2-110-43}/(43+43)÷3.8＜4(=k+1)
n=4의 경우
k=(n-1)＋(n-2)=2n-3=5
m={(랜드핏치)×(n-1)-(랜드지름)-(패턴간 스페이스)}÷(패턴폭＋스페이스)
={240×3-110-43}/(43+43)÷6.6＞6(=k+1)
상기한 결과에서 n=3의 경우는 m≥k+1로 되지 아니하므로 실시예 1과 같이 1열 간격으로 랜드에서 회로 패턴을 인출해도 회로 패턴의 인출 효율이 오르지 아니하는 것을 알 수 있다. 이에 대해서 n=4로 한 경우에는 m＞k+1로 된다. 이와 같은 사실은 4개의 랜드중 중간의 2개의 랜드에서 회로 패턴을 인출하는 같이 회로 패턴을 설치하면 배열 효율이 올릴 수 있음을 의미한다.
도 7∼ 11은 이 배열 기준에 따라서 랜드(10)에서 회로 패턴(7)을 인출해서 배열한 실시예를 도시한다. 도 7∼11에서는 30×30핀 배열중 1/4의 범위를 도시한다.
도 7은 제 1 층째에서의 회로 패턴(7)의 배열을 도시한다. 본 실시예에서는 4개 정열한 랜드(10)중 중간의 2개의 랜드(10)에서 우선적으로 회로 패턴(7)을 인출한다. 도면의 화살표가 우선적으로 회로 패턴을 인출하는 랜드열의 위치이다. 2개의 화살표는 2개 뛰어서 배열되어 있다. 본 실시예에서는 우선적으로 회로 패턴(7)을 인출하는 랜드열을 2개 뛰어서 배열한 예이다. 회로 패턴(7)을 우선적으로 인출하는 랜드예에서는 상술한 실시에와 같이 각각 3개의 랜드에서 회로 패턴(7)을 인출하고 있다.
도 8은 제 2 층 째의 회로 기판(7)의 설치를 도시한다. 이 제 2 층째에서도 미리 설정한 우선적으로 회로 패턴(7)을 인출하는 랜드열(화살표)에서 우선적으로 회로 패턴(7)을 인출하는 것, 및 제 1 층째에서 이미 인출한 랜드 영역에 대해서는 6개의 회로 패턴(7)을 인출하는 것이 가능하므로 이 조건에 따라서 회로 패턴(7)을 배열하고 있다.
도 9는 제 3 층째, 도 10은 제 4층째, 도 11은 제 5 층째의 회로 패턴의 배열을 각각 도시한다. 이들의 경우도 미리 설정한 우선적 인출 위치에 있는 랜드열에서 회로 패턴(7)을 인출하도록 한다. 또한 회로 패턴(7)은 외측에 위치하는 랜드(10)에서 차례로 인출하도록 하므로 정규 격자 형상으로 배열된 랜드(10)중 코너 근처의 랜드(10)가 먼저 끌어내어진다. 따라서 코너 근처에 설치된 랜드(10)에 대해서는 반드시 상기한 조건에 따르지 아니하고 회로 패턴(7)을 인출하기 쉬운 방향으로 인출하면 된다.
본 실시예에서도 회로 기판을 5층 사용해서 모든 랜드(10)에서 회로 패턴을 인출할 수가 있다.
실시예 3
42×42핀의 정규 격자 형상으로 전극이 배열된 전자부품을 탑재하는 다층 회로 기판에서 하기의 조건의 경우의 회로 패턴(7)의 설치에 대해서 표시한다.
랜드핏치 : 240㎛,
랜드지름 : 110㎛,
패턴폭 : 43㎛,
패턴간 스페이스 : 43㎛
랜드핏치, 랜드지름 등의 조건은 실시예 2 의 경우와 똑같고 회로 패턴(7)을 우선적으로 인출하는 랜드열은 실시예 2와 같이해서 선택한다. 즉 연속해서 배열된 4개의 랜드중 양단의 랜드를 제외한 중간의 2개의 랜드에서 회로 패턴(7)을 인출하는 조건에 따라서 회로 패턴(7)을 설치한다.
다만, 본 실시예에서는 인접한 2개의 랜드열에서 우선적으로 회로 패턴(7)을 인출하는 경우에 인접하는 랜드열의 중간에는 1개의 랜드열(우선적으로는 회로 패턴을 인출하지 아니함)을 설치하는 조건으로 하고 있다. 실시예 2에서는 우선적으로 회로 패턴(7)을 인출하는 랜드열의 중간에 2개의 랜드열을 설치하였다.
도 12에 본 실시예에서 제 1 층째의 회로 기판에서의 회로 패턴(7)의 배열을 도시한다. 도면은 전체 랜드의 1/4의 범위를 도시한다. 화살표가 우선적으로 회로 패턴(7)을 인출하는 랜드열이다. 상술한 바와 같이 2개 정열한 화살표의 중간에 우선적으로 회로 패턴(7)을 인출하지 아니한 랜드열을 1열로 설치하고 있다.
또한, 회로 패턴(7)의 디자인 위에서 우선적으로 회로 패턴(7)을 인출하는 랜드열로 한편의 랜드열로부터는 3개의 랜드(10)에서 회로 패턴(7)을 인출하고 있으나 다른 편의 랜드열로부터 2개의랜드(10)에서 만이 회로 패턴(7)을 인출하고 있다.
도 13∼19는 각각 제 2∼8 층의 회로 기판에서의 회로 패턴(7)의 배열을 도시한다. 미리 회로 패턴(7)을 우선적으로 인출하는 랜드열로서 결정한 열을 각 층에서 공통으로 설정해서 우선적으로 회로 패턴(7)을 인출하는 방법은 실시예와 같다.
제 1 층에서 차례로 회로 패턴(7)을 인출하므로서 회로 기판에 남는 랜드(10)는 외측에서 지어져서 중앙 부근에 남게된다. 이와 같이 서서히 랜드(10)가 지어져서 생긴 회로 기판내의 빈 스페이스 내에는 접지 전위, 전원 전위 등의 공통 전위를 취하기 위한 공통 전극을 형성한다는 활용이 가능해진다.
본 실시예에서는 42×42핀의 정규격자 형상 배열의 전극 배열에 대해서 8층에서 모든 랜드(10)에서 회로 패턴(7)을 인출할 수가 있었다. 동일 조건에서 종래 방법에 의한 경우는 10층을 요하므로 본 실시에의 회로 패턴(7)의 배열에 의해 보다 작은 층수로 다층 회로 기판을 구성할 수가 있게 된다.
실시예 4
스태거 격자 형상으로 전극이 설치된 전자부품을 탑재하는 다층 회로 기판에서의 회로 패턴(7)의 설치예를 표시한다. 랜드총수 450핀으로 다음의 조건에 의한다.
인접랜드간거리 : 250㎛
랜드지름 : 130㎛
패턴폭 : 40㎛
패턴간 스페이스 : 40㎛
또한, 인접 랜드간 거리는 도 23에 도시하는 바와 같이 최근 접간의 랜드(대각선과 평행 방향)끼리의 거리 P이다. 상기 조건의 경우 가장 외열의 랜드간에서의 회로 패턴과 스페이스는 223㎛이고 이 랜드간에는 2개의 회로 패턴을 통과시킬 수가 있다. 이것에 대해서 45도 설치의 최근 접간의 랜드간의 회로 패턴간 스페이스는 120㎛이다. 따라서 최근접간의 랜드간에는 1개의 회로 패턴 밖에 통과시킬 수가 없다.
상기한 조건하에서 스태거 격자 배열의 전극에서 회로 패턴을 인출하는 경우도 정규격자 배열의 경우와 마찬가지로 생각해서 배열 할 수가 있다. 단 스태거 격자 배열의 경우에는 정규 격자 배열과 같이 취급하기 때문에 가장 외열의 랜드 배열 방향에 대해서 45도 경사진 대각선 방향을 회로 패턴(7)을 인출하는 랜드열 방향으로 간주해서 회로 패턴을 배열한다.
이와 같이, 스태거 격자 배열을 정규격자 배열과 같이 간주하면 본 실시예의 조건 설정은 실시예 1에서의 조건 설정과 똑같고 n=3의 경우 즉 1열 뛰어서 우선적으로 회로 패턴을 인출하는 랜드열을 설정해서 회로 패턴(7)을 인출하는 방법에 의해 효율적인 배열로 할 수가 있다.
도 20∼도 22는 이 방법에 따라서 회로 패턴(7)을 배열한 예로 각각 제 1 층 ∼제 3 층의 배열을 도시한다. 도 20에서 화살표 방향으로 도시하는 랜드열이 우선적으로 회로 패턴(7)을 인출하는 랜드열이다. 이들의 랜드열은 대각선 방향에서 본 경우 1열 뛰어서 랜드(10)를 지우는 방법으로 되어 있다.
도 20∼도 22는 동일한 랜드열에서 우선적으로 랜드를 인출하는 방법에 의해 회로 패턴(7)을 배열한 것으로 3층에서 모든 랜드(10)에서 회로 패턴(7)을 인출할 수가 있다. 또한 동일 조건의 스태거 격자 배열로 도 23에 도시하는 바와 같이 가장 외열에서 차례로 내측으로 향해서 회로 패턴(7)을 인출하는 방법에 의한 경우는 4층 또는 5층을 요한다. 이것에 대해서 본 실시예의 배열에 의하면 회로 기판의 수를 유효하게 감소시킨 다층 회로 기판을 얻을 수가 있다.
이상으로 실시예를 근거로 어레이 형상으로 전극이 설치된 전자부품을 탑재하는 다층 회로 기판에서의 회로 패턴의 설치에 대해서 설명을 하였으나, 회로 패턴의 인출 방법과 관련해서 다층 회로 기판을 작성하는 위에서의 제약에 대해서 설명한다.
다층 회로 기판은 층간에 비어를 설치해서 층간의 회로 패턴을 전기적으로 접속한다. 층간에 설치하는 비어는 연직으로 형성되는 경우도 있으나 상층의 랜드와 하층의 랜드가 평면 설치로 가로로 약간 위치를 어긋나도록 형성되는 경우도 있다. 다층 회로 기판에서 비어를 연직으로 형성하는 경우에는 상술한 방법에는 하등의 제약도 없다. 그러나 상층의 랜드와 하측의 랜드가 평면 설치로 위치가 어긋난 경우에는 회로 패턴의 배열에 제약을 받는 경우가 있다.
즉 상층의 랜드와 하층의 랜드와의 위치의 어긋난 량을 D라 할 때
D＜(랜드간거리)-{(패턴폭)+(패턴간 스페이스)×2}
의 경우에는 본 발명에 의한 방법은 하등의 제약을 받지 아니한다.
(랜드간거리)-{(패턴폭)+(패턴간 스페이스)×2}D＜(랜드간거리)
의 경우는 실시예 2, 3의 경우에 일부 제약을 받는다.
(랜드간거리)＜D＜(랜드간거리)×2½
의 경우는 실시예 1의 경우에 일부 제약을 받아 또는 전혀 불가능하게 된다.
본 발명에 관한 다층 회로 기판은 상술한 바와 같이 격자 형상 배열 또는 스태거 배열로 전극이 설치된 전자부품을 탑재하는 다층 회로 기판으로서 다층 회로 기판을 구성하는 회로 기판(배선층)의 수를 가급적 작게한 구성으로 할 수가 있고 이에 따라 다층 회로 기판을 제조할 때의 생산고를 향상시킬 수가 있고 신뢰성이 높은 다층 회로 기판을 보다 용이하게 제조할 수 있게 한다. 또한 본 발명에 관한 다층 회로 기판에서는 각 회로 기판에서 인출되는 회로 패턴(랜드)의 수를 종래에 비해서 증대시키므로서 회로 기판에 빈 스페이스를 형성하기 쉽게 하고 이 빈 스페이스를 유효하게 활용해서 전기적인 특성 등의 뛰어난 다층 회로 기판으로서 제공할 수가 있는 등의 현저한 효과가 있다.

Claims (4)

  1. 실장면 측에 종횡의 격자 형상 배열로 다수개의 전극이 배열된 전자 부품의 상기 전극의 설치와 동일한 설치로 형성된 랜드와, 일단이 상기 랜드에 접속되고 타단이 상기 랜드가 배열된 평면 영역내에서 외측으로 인출되어 형성된 회로 패턴을 갖춘 회로 층을 다수 갖추어 형성된 다층 회로 기판이고,
    인접하는 랜드간에 설치할 수 있는 회로 패턴의 수를 α, n을 파리미터,
    m={(랜드핏치)×(n-1)-(랜드지름)-(패턴간 스페이스)}÷(패턴폭＋패턴간 스페이스),
    k=α(n-1)＋(n-2)로서,
    m≥k+1로 되는 최소의 n의 값을 구하고, 연속해서 설치된 n개의 랜드열 중 양단의 랜드열을 제외한 나머지의 (n-2)개의 랜드열을 각 회로 층에서 회로 패턴을 우선적으로 인출하는 공통의 인출열로 정의하고, 이 인출열에서 회로 패턴이 인출됨과 동시에 해당 회로 층의 회로 패턴이 인출되지 않은 랜드는 다음의 회로 층에 형성된 랜드와 비어를 통해서 전기적으로 접속시키고, 또한 해당 회로 층에서 회로 패턴이 인출된 랜드의 형성 영역에 대응하는 다음 층 이후의 각 회로 층의 영역이 회로 패턴의 인출 영역으로 된 것을 특징으로 하는 다층 회로 기판.
  2. 실장면 측에 스태커 배열로 다수개의 전극이 배열된 전자부품의 상기 전극의 설치와 동일한 설치로 형성된 랜드와, 일단이 상기 랜드에 접속되고 타단이 랜드가 배열된 평면 영역내에서 외측으로 인출되어 형성된 회로 패턴을 갖춘 회로 층을 다수 갖추어 형성된 다층 회로 기판이고,
    상기 스태커 배열의 대각선 방향을 랜드열로 정의해서 인접하는 랜드간에 배치할 수 있는 회로 패턴의 수를 α, n을 파라미터,
    m={(랜드핏치)×(n-1)-(랜드지름)-(패턴간 스페이스)}÷(패턴폭＋패턴간 스페이스),
    k=α(n-1)＋(n-2)로서,
    m≥k+1로 되는 최소의 n의 값을 구하고, 연속해서 배열된 n개의 랜드열 중 양단의 랜드열을 제외한 나머지의 (n-2)개의 랜드열을 각 회로 층에서 회로 패턴을 우선적으로 인출하는 공통 인출열로 정의하고, 이 인출열에서 회로 패턴이 인출됨과 동시에 해당 회로 층의 회로 패턴이 인출되지 않은 랜드는 다음의 회로 층에 형성된 랜드와 비어를 통해서 전기적으로 접속시키고, 동시에 해당 회로 층에서 회로 패턴이 인출된 랜드의 형성 영역에 대응하는 다음 층 이후의 각 회로 층의 영역이 회로 패턴의 인출 영역으로 된 것을 특징으로 하는 다층 회로 기판.
  3. 제 1 항 또는 제 2 항에 있어서, 회로 패턴을 우선적으로 인출하는 (n-2)개의 랜드열은 n열을 반복하는 단위로서 배열되어 있는 것을 특징으로 하는 다층 회로 기판.
  4. 제 1 항 또는 제 2 항에 있어서, 회로 패턴을 우선적으로 인출하는 (n-2)개의 랜드열은 (n-1)열을 반복하는 단위로서 배열되어 있는 것을 특징으로 하는 다층 회로 기판.
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