JP2009164294A

JP2009164294A - 多層回路基板および半導体装置

Info

Publication number: JP2009164294A
Application number: JP2007341109A
Authority: JP
Inventors: Masatoshi Yago; 政敏家合
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-12-28
Filing date: 2007-12-28
Publication date: 2009-07-23

Abstract

【課題】搭載された電子部品の電極を効率よく引き出すことができる配線パターンを有した多層回路基板を提供すること。
【解決手段】第１の回路基板４ａにおいて、ランド５は少なくとも、回路パターン７の他端の側から連続した第１の列、第２の列、および、第３の列を形成し、第１の列においては、全てのランド５に回路パターン７の一端が接続され、第２の列においては、一つおきのランド５に回路パターンの一端が接続され、第３の列においては、第２の列で回路パターン７の一端が接続されていないランド５に対応する位置のランド５に、回路パターン７の一端が接続される。
【選択図】図４

Description

本発明は、搭載された電子部品の電極からの回路パターンを引き出す多層回路基板、および、この多層回路基板に、電子部品としての半導体チップが搭載された半導体装置に関する。

近年、半導体装置を構成するため基板上に搭載された状態で樹脂封止等によりパッケージングされる半導体チップは、微細プロセスの発展により高集積、多機能、多電極の構造を持つものが少なくない。このような半導体チップのパッケージングを可能にするためには、半導体チップ上の電極配置として狭ピッチでかつ多列の電極配置を持たせることが一般的である。

このような多電極を必要とする半導体チップにおいて、チップの実装面に、例えば格子状にアレイ電極を配置して、フェースダウン方式を用いたフリップチップ接続により半導体チップを基板に実装して半導体装置を構成する方法がある。なお、ここで、フェースダウン方式とは、半導体チップを搭載する基板の半導体チップ搭載領域に、半導体チップをその機能素子面が向かい合うようにして搭載し、半導体チップ搭載領域内において、半導体チップの実装面に形成されたアレイ電極と、このアレイ電極と対応する位置に配置された基板の電極パッドとを、バンプ接続技術によって接続することをいう。

半導体チップを搭載する基板として、しばしば多層回路基板が用いられる。この多層回路基板は、表面にランドと呼ばれる電極とこの電極に接続された回路パターンを有する回路基板が、多数枚積層されたものである。多層回路基板の最表層である半導体チップの搭載面には半導体チップと接続する電極であるランドを有し、積層されるそれぞれの回路基板には、異なる回路基板の表面に形成されたランド同士を電気的に接続するためにその基板を厚さ方向に貫通するビアが形成され、多層回路基板の半導体チップの搭載面とは異なる側の表面には、２次実装用の電極とその電極上にたとえば半田ボール電極が配置されている。そして、多層回路基板には、半導体チップと接続するランドから、積層された基板上に形成されたランドと回路パターンと、回路基板を貫通するビアを経由して、半田ボール電極までを電気的に導通する回路が形成されている。

上記したように、半導体チップの格子状の電極配列は、チップサイズと電極数の関係から、電極のサイズが小さくなり、かつ、電極間隔もますます狭くなっている。そして、半導体チップの電極に対応する位置に電極を持つ半導体チップ搭載基板においても、電極から回路パターンを引き出すには基板製造においての配線導体形成技術における、最小の配線幅や最小の配線間隔を採用して対応することが必要となる。

次に、従来の多層回路基板における一般的な配線パターン引き出し例を、図１６から図２０を用いて説明する。図１６から図１９までが、従来の多層回路基板１０４を構成する各層の回路基板上の配線パターンを示す平面図であり、図２０は、図１６から図１９までの各図に、Ｈ−Ｈ’線で示した部分の断面方向の構成を示す断面図である。

なお、以下、図１６〜図１９においては、多層回路基板の表面に形成されるランドとして、８列４行の格子状に配列されたものについて説明する。説明の便宜上、ランドの列を１から８までの数字で、行をａからｄまでの英字で表すこととする。

図１６は、従来の多層回路基板１０４の最表層である１層目の回路基板１０４ａでの配線パターンを示す平面図である。図１６に示すとおり、１層目の回路基板１０４ａにおける配線パターンは、電極であるランド１０５に一端が接続された回路パターン１０７が接続され、回路パターン１０７の他端が１層目の回路基板１０４ａの周辺部分にまで伸びている。このようにして、電極であるランド１０５の電位は、ランド１０５が形成されていない領域まで引き出される。

配線形成上の制約から、隣り合うランド１０５同士の隙間に通せる配線が１本までであるとした場合に、１層目の回路基板１０４ａで引き出すことのできるランド１０５は、図１６に示すように２列目までである。１層目の回路基板１０４ａで引き出すことができない３列目以降に位置するランド１０５の電位は、２層目以降の回路基板において引き出すことが必要となるため、３列目以降のランド１０５には、２層目の回路基板１０４ｂ上のランド１１５と導通させるための１層目のビア１０８が形成されている。なお、図２０に示すように、多層回路基板１０４において各層の回路基板１０４ａ〜１０４ｄ上に形成されるランド１０５、１１５、１２５、１３５は、各回路基板の積層方向において重複する位置、すなわち回路基板の面に垂直な、厚さ方向の真下に当たる位置に形成されている。したがって、２層目の回路基板１０４ｂのランド１１５と接続する１層目のビア１０８は、図２０に示すように、多層回路基板１０４の積層方向に真っ直ぐ形成されている。なお、後述する２層目のビア１１８，および、３層目のビア１２８も同様に、多層回路基板１０４の積層方向に真っ直ぐ形成されている。

図１７は、２層目の回路基板１０４ｂ上の配線パターンを示す平面図である。図１７に示すとおり、２層目の回路基板１０４ｂでは、図１６に示した１層目の回路基板１０４ａにおいて引き出された１列目と２列目のランド１０５の直下に相当する位置には、ランド１１５が形成されておらず、３列目から８列目までの６列のランド１１５が形成されている。このように、２層目の回路基板１０４ｂでは、ランド１１５が形成されていない１列目と２列目に相当する部分を、回路パターン１１７を形成する引き出し領域として使用することができる。このため、図１７に示すように、１層目の回路基板１０４ａのランド１０５と１層目のビア１０８によって導通された２層目の回路基板１０４ｂ上のランド１１５のうち、３列目のランド１１５に接続される回路パターン１１７をこの引き出し領域に配置し、さらにその回路パターン１１７の間に４列目のランド１１５に接続される回路パターン１１７を配置することができる。

このようにして、２層目の回路基板１０４ｂにおいて、３列目のランド１１５と４列目のランド１１５との電位を、ランド形成領域外に引き出すことができる。また、２層目の回路基板１０４ｂで引き出せなかった、５列目から８列目までの列を形成するランド１１５には、２層目の回路基板１０４ｂから３層目の回路基板１０４ｃへの導通を行う、２層目のビア１１８が形成される。

図１８は、３層目の回路基板１０４ｃの配線パターンを示す平面図である。図１８に示すとおり、３層目の回路基板１０４ｃでは、図１６に示した１層目の回路基板１０４ａおよび図１７に示した２層目の回路基板１０４ｂにおいて引き出された、１列目から４列目までを形成するランド１０５、１１５の直下に相当する位置には、ランド１２５が形成されておらず、５列目から８列目までの４列のランド１２５が形成されている。

そして、この１列目から４列目までの列を形成するランド１０５，１１５の直下に相当する部分が、３層目の回路基板１０４ｃでの引き出し領域となる。このため、図１８に示すように、５列目のランド１２５に接続される回路パターン１２７はこの引き出し領域に配置し、さらにその回路パターン１２７の間に６列目のランド１２５に接続される回路パターン１２７を配置することができる。

このようにして、３層目の回路基板１０４ｃにおいて、５列目のランド１２５と６列目のランド１２５との電位を、ランド形成領域外に引き出すことができる。また、さらに、３層目の回路基板１０４ｃで引き出せなかった、７列目と８列目を形成するランドには、３層目の回路基板１０４ｃから４層目の回路基板１０４ｄへの導通を行う、３層目のビア１２８が形成される。

そして、４層目の回路基板１０４ｄの配線パターンを示す平面図である図１９のように、４層目の回路基板１０４ｄにおいて、１列目から６列目までの列を形成するランド１０５，１１５，１２５の直下に相当する部分が、ランド１３５が形成されていない引き出し領域となり、この引き出し領域を用いて残る７列目と８列目を形成するランド１３５からの電位を、ランド形成領域の外に引き出している。

このようにして、従来の多層回路基板では、最表層である１層目から４層目までの４層の回路基板の表面に形成された回路パターンを用いることで、１列目から８列目までのランドの電位をランド形成領域外に引き出すことができる。

上記のように、従来の多層回路基板の基本的な配線パターンによれば、２列分のランドの電位をランド形成領域外に引き出す毎に、１枚ずつ回路基板を増やすことが必要になる。しかし、回路基板の層数を増やすと基板コストが高くなることから、むやみに回路基板の層数を増やすことができないため、結果として、多層回路基板に搭載される半導体チップの格子状電極の数に制約が及ぶ。多層回路基板でそれぞれの電極毎に引き出せない部分の、半導体チップ上の電極は、例えば電源等として用いる同一電位の電極として割り付けて半導体装置を構成することになる。

このような、多層回路基板におけるランドから電位を引き出すパターンに関し、その配置を工夫して、より少ない回路基板の層数で多数の電極パターンに対応する技術が提案されている（特許文献１参照）。

この、特許文献１に記載の技術は、回路基板上に形成されたランド列におけるランドの数やランドピッチなどから所定の数を求め、各列におけるランドの組み合わせから各層での回路基板で優先的に引き出すランドを定めることで、多層回路基板を構成する回路基板の層の数を少なくしようとするものである。
特許第３３８６９７７号公報

しかし、上記特許文献１に記載の配線パターンを用いても、多層回路基板を構成する基板の層数を限定した場合には、引き出すことができるランドの列数は十分とは言えない。

図２１から図２３は、特許文献１に示された配線パターンに基づいた、ランドから引き出す配線パターンの例を示す図である。なお、ここでは、一つおきのランドを優先して電位を引き出す構成を考え、また、各層の回路基板におけるランドとランドとの間に配線できる配線パターンの数は１本であるとする。

図２１は、特許文献１に記載の配線パターンを用いた従来の多層回路基板２０４の最表層である、１層目の回路基板２０４ａの配線パターンを示す平面図である。図２１に示すように、まず１列目のランド２０５からはそのまま配線パターン２０７でランド形成領域外に引き出すことができる。そして、２列目以降、一つおきのランド２０５を優先して回路パターンで引き出すことを考える。ここでは、図２１に示すように、図中上から２番目のｂ行に位置するランド２０５と最下行であるｄ行に位置するランド２０５からの引き出しを行うことにする。それぞれのランド２０５の間に配線することかできる回路パターン２０７の数が１本ずつであるため、図２１に示すように、ｂ行とｄ行において、２列目を形成するランド２０５と３列目を形成するランド２０５から、回路パターン２０７を用いて引き出すことになる。

なお、この１層目の回路基板２０４ａで引き出されなかったランド２０５には、２層目の回路基板２０４ｂへの１層目のビア２０８が形成されている。

２層目の回路基板２０４ｂの平面図である図２２に示すように、２層目の回路基板２０４ｂでは、まず２列目と３列目を形成するランド２１５のうち、１層目の回路基板２０４ａで引き出されなかったａ行とｃ行とを構成するランド２１５が回路パターン２１７によって引き出される。

３列目以降の列を構成するランド２１５の引き出しの検討に際しては、図２１に示した１層目の回路基板２０４ａのランド２０５からの引き出しと同様、ｂ行とｄ行のランドからの引き出しを優先して考えることになる。このうち、４列目を形成するランド２１５は、そのまま真っ直ぐにランド形成領域外に引き出すことができる。さらに、５列目と６列目を形成するランドを、ランド同士の間隔部分を使って引き出すことができる。２層目の回路基板２０４ｂで引き出されなかったランド２１５には、３層目の回路基板２０４ｃのランド２２５と接続するための２層目のビア２１８が形成される。

図２３に示す、３層目の回路基板２０４ｃにおける引き出しパターンでは、まず２層目の回路基板２０４ｂで引き出されなかった、ａ行とｃ行において、４列目、５列目、６列目を構成するランド２２５からの引き出しが行われる。さらに、ｂ行とｄ行とにおいては、７列目と８列目を形成するランド２２５の引き出しを行うことができる。このとき、７列目を形成するランド２２５は、ランド２２５の間隔を使わずに直接引き出すことができるため、このスペースを使うことで、ａ行とｃ行とにおける７列目を構成するランド２２５の引き出しも行うことができる。

このように、３層目までの回路基板２０４ａ〜２０４ｃを用いることで、７列目までの全てのランドと、８列目のランドのうちの半数を引き出すことができ、従来の基本的なランドからの引き出し配線のパターンでは、３層の回路基板であれば６列目までの引き出ししかできないことと比較すると、より多くのランドを引き出すことができる。しかし、図２３に示すように、この特許文献１の方法であっても、８列目を形成するランドのうちの半数は、引き出せずに残った状態となってしまうため、１列目から８列目までの８つの列を形成するランド全てを３層の回路基板で引き出すことはできない。

本発明はこのような従来技術の課題を解決するものであり、搭載された電子部品の電極を効率よく引き出すことができる配線パターンを有した多層回路基板、及び、この多層回路基板を用いた半導体装置を提供することを目的とする。

上記課題を解決するため、本発明の多層回路基板は、複数の列を形成して規則的に配置されたランドと、一端が前記ランドに接続され、他端が前記ランドの配置された領域から外側に引き出された回路パターンとを有する回路基板が、複数枚積層された多層回路基板であって、前記ランドは、前記回路基板それぞれの表面において、積層される他の前記回路基板に形成されたランドの位置と前記回路基板の積層方向に重複する位置に設けられ、前記回路基板で、前記回路パターンの一端が接続されない前記ランドは、積層方向に重複する位置に形成された、より下層の他の前記回路基板に形成されたランドとビアを介して接続され、前記回路基板で、前記回路パターンの一端が接続された前記ランドに積層方向に重複する位置には、より下層の他の前記回路基板にランドが形成されず、第１の前記回路基板において、前記ランドは少なくとも、前記回路パターンの前記他端の側から連続した第１の列、第２の列、および、第３の列を形成し、前記第１の列においては、全ての前記ランドに前記回路パターンの一端が接続され、前記第２の列においては、一つおきの前記ランドに前記回路パターンの一端が接続され、前記第３の列においては、前記第２の列で前記回路パターンの一端が接続されていない前記ランドに対応する位置の前記ランドに、前記回路パターンの一端が接続され、前記第１の回路基板に隣接してその下方に位置する第２の前記回路基板では、前記第１の回路基板の前記第２の列、および、前記第３の列において前記回路パターンの一端が接続されない前記ランドと前記回路基板の積層方向において重複する位置に設けられた前記ランドに、前記回路パターンの一端が接続されていることを特徴とする。

また、本発明の半導体装置は、本発明にかかる多層回路基板に、電子部品としての半導体チップが搭載されたことを特徴とする。

本発明にかかる多層回路基板は、搭載される電子部品の多数の電極を、少ない層数の回路基板によって引き出すことができる。

また、本発明にかかる半導体装置は、実装面に多数のアレイ電極を有する半導体チップの電極からの引き出しを少ない回路基板で実現することができる。

本発明の多層回路基板は、複数の列を形成して規則的に配置されたランドと、一端が前記ランドに接続され、他端が前記ランドの配置された領域から外側に引き出された回路パターンとを有する回路基板が、複数枚積層された多層回路基板であって、前記ランドは、前記回路基板それぞれの表面において、積層される他の前記回路基板に形成されたランドの位置と前記回路基板の積層方向に重複する位置に設けられ、前記回路基板で、前記回路パターンの一端が接続されない前記ランドは、積層方向に重複する位置に形成された、より下層の他の前記回路基板に形成されたランドとビアを介して接続され、前記回路基板で、前記回路パターンの一端が接続された前記ランドに積層方向に重複する位置には、より下層の他の前記回路基板にランドが形成されず、第１の前記回路基板において、前記ランドは少なくとも、前記回路パターンの前記他端の側から連続した第１の列、第２の列、および、第３の列を形成し、前記第１の列においては、全ての前記ランドに前記回路パターンの一端が接続され、前記第２の列においては、一つおきの前記ランドに前記回路パターンの一端が接続され、前記第３の列においては、前記第２の列で前記回路パターンの一端が接続されていない前記ランドに対応する位置の前記ランドに、前記回路パターンの一端が接続され、前記第１の回路基板に隣接してその下方に位置する第２の前記回路基板では、前記第１の回路基板の前記第２の列、および、前記第３の列において前記回路パターンの一端が接続されない前記ランドと前記回路基板の積層方向において重複する位置に設けられた前記ランドに、前記回路パターンの一端が接続されている。

このようにすることで、多層回路基板を構成する各層の回路基板からの引き出しを、基板上のスペースを効率よく用いて効果的に行うことができ、少ない層数の多層回路基板を用いて、多数の電極を有する電子部品の電極の引き出しを行うことができる。

上記した本発明にかかる多層回路基板においては、前記第１の回路基板において前記第３の列に隣り合う第４の列を形成する前記ランドと、前記回路基板の積層方向において重複する位置に設けられた前記第２の回路基板の前記ランドが形成する列が、前記第２の回路基板を前記第１の回路基板として取り扱う際における前記第１の列となることが好ましい。

このようにすることで、積層される多数の回路基板の配線パターンの設計を効果的に行うことができ、少ない層数で多数の電極を有する電子部品からの引き出しを行う多層回路基板を得ることができる。

また、本発明にかかる多層回路基板においては、前記ランドが、最表層に位置する前記回路基板と対向して搭載される電子部品の、実装面に形成された電極の配置と同じ配置であることが好ましい。

このようにすることで、搭載される電子部品の全ての電極に対して、少ない層数の回路基板を用いて、効果的な引き出しを行うことができる。

また、本発明にかかる多層回路基板は、前記ランドが、縦横に並んだ格子状配列で配置されている場合、もしくは、前記ランドが、スタッガー配列で配置されている場合に、より好ましく適用することができる。

さらに、本発明の半導体装置は、上記した本発明にかかる多層回路基板に、電子部品としての半導体チップが搭載されている。

このようにすることで、微細化、多電極化が進む半導体チップの電極を少ない層数の多層回路基板で引き出して、２次実装をすることができる低コストの半導体装置を得ることができる。

以下、本発明にかかる多層回路基板、そしてこの多層回路基板を用いた半導体装置について、図面を参照しながら説明する。

（第１の実施形態）
図１から図３は、本発明の実施形態にかかる半導体装置の構成を示す図である。

図１は、本実施形態にかかる半導体装置１を、搭載される半導体チップ２の側から見た平面図である。また、図２は、図１に示した半導体装置１の断面構成図、図３は、図２においてＡとして示した点線領域部分の拡大図である。

本実施形態にかかる半導体装置１は、半導体チップ２をフェースダウン方式で多層回路基板４の一方の面に搭載したものであり、多層回路基板４の半導体チップ２が搭載されない他方の側の面には、２次実装用の半田ボール電極６を備える構造となっている。

図３に拡大図を示すように、半導体チップ２のフェース面、すなわち多層回路基板４へ搭載される実装面側の面に配置された電極３は、対向する多層回路基板４の最表層の回路基板において、それぞれが電極３に対応する同じ位置に形成された電極であるランド５に接続される。ランド５からは、多層回路基板４の最表面である１層目の回路基板４ａの表面に形成された導体からなる回路パターン７、多層回路基板４の２層目の回路基板４ｂの回路パターン１７、同じく３層目の回路基板４ｃの回路パターン２７や、１層目の回路基板４ａを貫通して導通させる１層目のビア８，２層目のビア１８などを経由して、２次実装用の半田ボール電極６に接続される。また、１層目のランド５からは、１層目の回路基板４ａで回路パターン７によって半導体チップ２の搭載領域外に引き出されたのち、多層回路基板４を貫通するビア９を介して、２次実装用の半田ボール電極６に接続されるという経路も形成されている。

次に、本実施形態にかかる多層回路基板４の配線パターンについて、図４から図７を用いて説明する。図４から図６が、本実施形態にかかる多層回路基板４の各層の回路基板４ａ〜４ｃの平面図であり、図７は、図４から図６中に示したＢ−Ｂ’線における断面構造を示す断面図である。

図４は本実施形態にかかる多層回路基板４の最表層である１層目の回路基板４ａの配線パターンを示す平面図である。この１層目の回路基板４ａは、多層回路基板４の最表層に当たるため、電極であるランド５には半導体チップ２の実装面側の電極３が接続されることになる。そして、この１層目の回路基板上４ａのランド５の配置は、半導体チップ２の実装面の電極３と同じ配置となっている。

本実施形態では、多層回路基板４のランド配置は縦方向と横方向に多数のランドが並んだ格子状配列である。この格子状パターンにおける縦横のピッチは同一ピッチである。また、本実施形態の多層回路基板４でのランドの配置を説明する上で、説明の便宜上ランドが形成する列は８列としてこれを１から８までの数字で示し、ランドの配列が形成する行を４行としてこれをａからｄまでの英字で表すこととする。なお、本実施形態の多層回路基板のランドの数が、８列４行の例に限られるものでないことは言うまでもない。また、ランドの縦横の間隔（ピッチ）は、必ずしも全く同一である必要はない。さらに、従来の多層回路基板における配線パターンによる引き出しと比較するため、本実施形態の説明においても、それぞれのランドの間に通すことのできる回路パターンの数は１本であるとする。

図４に示すように、本実施形態にかかる多層回路基板４における第１の回路基板である１層目の回路基板４ａの表面で、第１の列である１列目を形成するランド５は、回路パターン７によってそのままランド形成領域外に引き出される。次に、第２の列である２列目を形成するランド５は、その一つおきに配置されたものが選択され、これが、１列目を形成するランド５の間隔を通して、回路パターン７によってランド形成領域外に引き出される。図１では、２列目を形成するランド５のうち、ａ行とｃ行に位置するランド５が選択され、引き出されている。

次に、第３の列である３列目を形成するランド５においては、２列目で選択されなかったランド５に対応するランド５、すなわち、格子状配列において、２列目で選択されなかった行であるｂ行とｄ行に位置する３列目のランド５が選択される。これら３列目のｂ行とｄ行に位置するランド５に一端が接続された回路パターン７は、１列目のランド５の間隔部分において、２列目のランド５に接続された回路パターン７が通っていない部分の間隔を用いて、ランド形成領域外に引き出される。

１層目の回路基板４ａでランド形成領域外に引き出されるランド５は、以上であり、結果として１列目ではａ行からｄ行までに位置する全ての行を形成するランド５が計４つ、２列目からは、一つおきに選択されたａ行とｃ行に位置するランド５の計２つ、そして３列目からは、２列目で選択されなかったランド５に対応する、ｂ行とｄ行に位置するランド５の計２つの、合計８個のランド５が引き出されることになる。

なお、１層目の回路基板４ａで回路パターン７による引き出しが行われなかったランド５は、図７に示すように、それぞれのランド５の積層方向に重複する位置、すなわち、多層回路基板４の厚さ方向の真下の位置に配置される、２層目の回路基板４ｂに形成されるランド１５と接続するための、１層目のビア８が形成されている。なお、図７に示すように、本実施形態の多層回路基板４では、各層の回路基板４ａ〜４ｃに形成されるランド５，１５，２５が、それぞれ回路基板の積層方向に重複する位置に配置されているため、各層の回路基板４ａ〜４ｃを貫通するビア８，１８は、多層回路基板４に対する垂直方向に伸びる形状となっている。

次に、図５は、本実施形態の多層回路基板４における第２の回路基板としての２層目の回路基板４ｂの表面に形成された配線パターンを示す平面図である。図５に示すように、２層目の回路基板４ｂには、図４で示した１層目の回路基板４ａに形成されたランド５と多層回路基板の積層方向に重複する位置にランド１５が形成されている。但し、１層目の回路基板４ａで回路パターン７により引き出された、１列目を形成する４つのランド、２列目を形成するａ行とｃ行に位置する２つのランド、さらに、３列目を形成するｂ行とｄ行に位置する２つのランドの、合計８つのランドに対応する位置には、２層目の回路基板４ｂでは、ランド１５が形成されていない。図５においては、この２列目と３列目のランドが形成されていない領域を領域Ｃとして点線で示す。そして、２層目の回路基板４ｂにおいて、この、ランド１５が形成されていないＣ部領域は、２層目の回路基板４ｂでの回路パターン１７による引き出し領域として活用される。

本実施形態にかかる多層回路基板４の、２層目の回路基板４ｂにおいては、まず、２列目と３列目において、１層目の回路基板４ａで引き出されなかった、ランド１５からの引き出しが行われる。２列目を形成するランド１５のうちのｂ行とｄ行に位置するランド１５、および、３列目を形成するランド１５のうちのａ行とｃ行に位置するランド１５である。

次に、第２の回路基板である２層目の回路基板４ｂにおいて、配線パターンを検討するのであるが、本発明においては、この場合には２層目の回路基板４ｂを第１の回路基板として考えることとなる。このように、２層目の回路基板４ｂを第１の回路基板として捉えた場合には、ランドが形成する４列目の列が、第１の列に相当する。したがって、この４列目を形成するランド１５に対しては、ａ行からｄ行に位置する４つのランド１５全てに回路パターン１７の一端が接続され、ランド形成領域外に引き出されている。上記したように、２層目の回路基板４ｂでは、ランドが形成する列の２列目及び３列目の１層目の回路基板４ａで引き出されたランド５に重複する部分が、ランド１５の引き出し領域Ｃとなっているため、そのスペースが広く、複数本の回路パターン１７を形成することができる。

また、２層目の回路基板４ｂを第１の回路基板として考えたときに、第２の列に相当する５列目では、一つおきに選択されたランド１５、図５に示す本実施形態の多層回路基板４の場合であれば、ｂ行とｄ行とに位置するランド１５に、回路パターン１７の一端が接続され、引き出しが行われている。また、２層目の回路基板４ｂを第１の回路基板として捉えたときに、第３の列に相当する６列目を形成するランド１５からは、５列目を形成するランド１５のうち引き出されなかったランド１５であるａ行とｃ行に位置するランド１５に対応する、６列目のａ行とｃ行とに位置するランド１５に、回路パターン１７の一端が接続されて引き出されている。

このように、２層目の回路基板４ｂからは、２列目を形成するｂ行とｄ行に位置するランド１５の２つ、３列目を形成するａ行とｃ行に位置するランド１５の２つ、４列目を形成するランド１５からは、ａ行からｄ行までに位置する全てのランドである４つ、５列目を形成するランド１５からは、ｂ行とｄ行に位置するランド１５の２つ、さらに、６列目を形成するランド１５からは、ａ行とｃ行とに位置するランド１５の２つという、計１２個のランド１５を回路パターン１７によってランド形成領域外に引き出すことができる。

なお、２層目の回路基板４ｂで引き出すことができなかったランド１５には、図７に示すように、その直下に形成されるより下層のランド２５、すなわち３層目の回路基板４ｃに形成されたランド２５に接続するための、２層目のビア１８が形成されている。

図６は、本実施形態の多層回路基板４の３層目の回路基板４ｃの表面に形成された配線パターンを示す平面図である。上記のように、２層目の回路基板４ｂにおいて配線パターンを検討する際に、２層目の回路基板４ｂを第１の回路基板として捉えた場合には、この３層目の回路基板４ｃが第２の回路基板に相当する。

図６に示すように、３層目の回路基板４ｃ上には、１層目の回路基板４ａに形成されたランド５と、多層回路基板４の積層方向に重複する位置にランド２５が形成されている。但し、１層目の回路基板４ａと２層目の回路基板４ｂとにおいて、回路パターン７，１７で引き出されたランド５，１５に相当する部分には、ランドは形成されていない。図６では、５列目と６列目においてランド２５が形成されていない領域を、引き出し領域Ｃとして示している。

図６に示す３層目の回路基板４ｃでは、まず、２層目の回路基板４ｂで引き出されなかった、５列目を形成するａ行とｃ行に位置するランド２５と、６列目形成するｂ行とｄ行に位置するランド２５とが、回路パターン２７によって引き出されている。

さらに、７列目を形成するランド２５は、引き出し領域Ｃを用いることでそのまま回路パターン２７の一端を接続してランド２５を引き出すことができ、さらに、８列目を形成するランド２５からは、７列目のランド２５の間隔部分にそれぞれ対応する回路パターン２７を１本ずつ形成することで、残っている全てのランド２５をランド形成領域外に引き出すことができる。

このように、本実施形態の半導体装置１にかかる多層回路基板４では、本発明の考え方に基づいて、１層目の回路基板４ａでの配線パターンを検討する際には、１層目の回路基板４ａを第１の回路基板であるとして、また、２層目の回路基板４ｂにおける配線パターンを検討する際には、２層目の回路基板４ｂを１の第１の回路基板として考える。

そして、１層目の回路基板４ａと２層目の回路基板４ｂにおいて、ランドが形成する列のうち、第１の列からは全てのランドに回路パターンの一端を接続して引き出し、次の第２の列からは、一つおきに選択されたランドに回路パターンの一端を接続して引き出し、さらに続く第３の列からは、第２の列では引き出されなかったランドに対応するランドに、回路パターンの一端を接続して引き出しを行っている。このような引き出しを繰り返すことで、本実施形態の多層回路基板４では、８つの列を形成するランド全てを、３層の回路基板で引き出すことができ、少ない回路基板でより多くの数のランドからの引き出しを行うことができるという、優れた効果を得ることができる。

このため、このような多層回路基板４によって、搭載される電子部品の電極からの引き出しを有効に行うことができる。また、搭載される電子部品として半導体チップを用いた半導体装置として、微細化技術によって集積密度が向上し、多数のアレイ電極を有する半導体チップを、効率よく２次接続することができる半導体装置を得ることができる。

（第２の実施形態）
次に、本発明の第２の実施形態にかかる半導体装置の多層回路基板について、図８から図１１を用いて説明する。なお、この第２の実施形態においては、半導体装置としての構成は上記図１から図３を用いて説明した第１の実施形態にかかるものと同じであり、多層回路基板の配線パターンのみが異なるため、以下、この多層回路基板についてのみの説明を行う。

図８から図１０は、第２の実施形態の多層回路基板３４の各層の回路基板３４ａ〜３４ｃの配線パターンを示す平面図であり、図１１は、図８から図１０にＤ−Ｄ’として示した部分の断面構造を示す断面図である。

本実施形態においては、多層回路基板３４に形成されるランドとして、９列４行の格子状配列を構成しているものについて考える。また、各層の回路基板３４ａ〜３４ｃにおいて、ランドとランドとの間隔には、２本の回路パターンを形成できることとする。

図８は、本実施形態にかかる多層回路基板３４における、最表層に位置する１層目の回路基板３４ａの配線パターンを示す平面図である。この１層目の回路基板３４ａにおける配線パターンを検討する場合には、１層目の回路基板３４ａを第１の回路基板として考える。

図８に示すように、本実施形態の多層回路基板３４の第１の回路基板としての１層目の回路基板３４ａでは、１列目を形成するａ行からｄ行に位置する全てのランド３５に、回路パターン３７の一端が接続されてランド形成領域からの引き出しが行われる。また、第１の回路基板における第１の列である、２列目を形成するａ行からｄ行に位置する４つのランド３５に対しては、それぞれ全てのランド３５に回路パターン３７の一端が接続され、この回路パターン３７は１列目を形成するランド３５の間の部分を通ってランド形成領域外に引き出される。

次の第２の列に相当する、３列目を形成するランド３５に対しては、一つおき、すなわち図８に示すようにｂ行とｄ行に位置するランド３５に回路パターン３７の一端が接続され、ランド形成領域外に引き出される。そして、第３の列に相当する、４列目を形成するランド３５に対しては、第２の列に相当する３列目において引き出されなかったランド３５、すなわちａ行とｃ行とに位置するランド３５に対応する，４列目のａ行とｃ行に位置するランド３５に、回路パターン３７の一端が接続されてランド形成領域外に引き出されている。

このようにして、本実施形態にかかる多層回路基板において、第１層の回路基板では、１列目の４つ、２列目の４つ、３列目と４列目の２つずつの、合わせて１２個のランド３５から、引き出しが行われる。なお、図１１に示すように、本実施形態にかかる多層回路基板３４においても、１層目の回路基板３４ａにおいて引き出されなかったランド３５には、より下層の回路基板である２層目の回路基板３４ｂのランド４５に接続するための１層目のビア３８が形成されている。

本実施形態にかかる多層回路基板３４においても、第１の実施形態にかかる多層回路基板４と同様に、２層目の回路基板３４ｂでは、１層目の回路基板３４ａでランドが形成された位置の直下で、かつ、１層目の回路基板３４ａで引き出されたランド３５の直下に相当する部分以外の部分に、ランドが形成されている。また、１層目の回路基板３４ａで引き出されたランド３５に相当する部分の直下の部分が、ランド４５からの引き出しを行うための引き出し領域Ｅとなることも、上記した第１の実施形態にかかる多層回路基板の場合と同じである。

図９に示す、２層目の回路基板３４ｂは、１層目の回路基板３４ａを第１の回路基板として考えた場合の第２の回路基板に相当する。このため、３列目と４列目を形成するランド４５について、１層目の回路基板３４ａで引き出されなかったランドの位置に対応する３列目のａ行とｃ行、さらに、４列目のｂ行とｄ行とに位置するランド４５からの引き出しが行われている。

次に、２層目の回路基板３４ｂにおける配線パターンを検討する場合には、上記第１の実施形態での場合と同じく、２層目の回路基板３４ｂを第１の回路基板として考える。したがって、次の５列目が、２層目の回路基板３４ｂを第１の回路基板としたときの、第１の列に相当する。

この５列目を形成するランド４５においては、ａ行からｄ行の全ての行に対応するランド４５に回路パターン４７の一端が接続されて、ランド形成領域からの引き出しが行われる。そして、第２の列に相当する、６列目を形成するランド４５に対しては、一つおきのランドである、ａ行とｃ行とに位置するランド４５に、回路パターン４７の一端が接続され、ランド形成領域からの引き出しが行われる。また、さらに続く、第３の列に相当する７列目を形成するランド４５に対しては、６列目で引き出されなかったランド４５である、ｂ行とｄ行に位置するランド４５に対応する位置に形成された、７列目のｂ行とｄ行とに位置するランド４５に回路パターン４７の一端が接続され、引き出しが行われる。

このように、２層目の回路基板３４ｂにおいても、まず、部分的に残った３列目と４列目を形成するランド４５からの引き出しが行われ、さらに、続く５列目を第１の列と考えて、列を形成する全てのランド４５が引き出される。そして、さらに続く第２の列である６列目を形成するランド４５については、一つおきのランド４５からの引き出しが行われ、さらに次の第３の列である７列目を形成するランド４５に対しては、６列目で引き出されなかったランド４５に対応する位置に形成されたランド４５からの引き出しが行われる。

結果として、２層目の回路基板３４ｂからは、３列目の２つ、４列目の２つ、５列目の４つ、６列目の２つ、７列目の２つの、合計１２個のランドからの引き出しが行われる。また、２層目の回路基板３４ｂで引き出されなかったランド４５には、より下層である３層目の回路基板３４ｃのランド５５と接続するための、２層目のビア４８が形成されている。

図１０は、本実施形態にかかる多層回路基板３４の３層目の回路基板３４ｃでの配線パターンを示す平面図である。３層目の回路基板３４ｃでは、２層目の回路基板３４ｂで引き出されなかった、６列目においてｂ行とｄ行とに位置するランド５５、さらに、７列目においてａ行とｃ行とに位置するランド５５に、回路パターン５７の一端が接続されてランド形成領域からの引き出しが行われる。

また、８列目を形成するランド５５からは、そのまま引き出し領域Ｅを用いてａ行からｄ行までの全てのランド５５からの回路パターンによる引き出しが行われ、さらに、９列目を形成するランド５５に一端が接続された回路パターン５７を、８列目を形成するランド５５の間の部分を通すことで、９列目を形成するａ行からｄ行までの全てのランド５５からの引き出しが行われる。

このようにすることで、３層目の回路基板３４ｃにおいては、６列目を形成する２つ、７列目を形成する２つ、さらに、８列目と９列目を形成するそれぞれ４つの、合わせて１２個のランド５５からの引き出しが行われる。

以上のようにして、本実施形態にかかる多層回路基板３４では、本発明における配線パターン設計の考え方を用いることで、９列目までのランドに対し、３層の回路基板で引き出しを行うことができる。なお、本実施形態の多層回路基板３４においては、１層目の回路基板３４ａについては、ランド３５とランド３５との間を通すことができる回路パターン３７の数を２本として説明したが、図９及び図１０から明らかなように、２層目の回路基板３４ｂと３層目の回路基板３４ｃとでは、隣り合うランド４５，５５同士の間には１本の回路パターン４７，５７しか形成されていない。したがって、本実施形態における多層回路基板３４においては、２層目及び３層目の回路基板における配線設計の裕度を確保することができ、回路基板を製造する際のコストをより一層低減することができる。

（第３の実施形態）
次に、本発明の多層回路基板の第３の実施形態として、回路基板上の電極であるランドが、いわゆるスタッガー配列となっている場合の例について図１２から図１５を用いて説明する。ここで、スタッガー配列とは、図１２に示すように、隣り合う列におけるランドの配置位置を２分の１ピッチずつずらして、隣り合う列に配置されたランドのちょうど中間の位置にランドを形成していく配列のことをいう。

図１２から図１４が本実施形態にかかる多層回路基板６４の各層の回路基板６４ａ〜６４ｃの配線パターンを示す平面図であり、また、図１５は、図１２から図１４における各層の回路基板６４ａ〜６４ｃの平面図において、Ｆ−Ｆ’線として示す部分の断面構造を示す断面図である。

なお、本実施形態においては、多層回路基板の最表層である１層目の回路基板６４ａに形成される、半導体チップ２の搭載面の電極に対応するランド６５が形成する列として８列の場合を示し、また、各列を形成するランドの数を上記第１及び第２の実施形態の場合と同じく４つとしている。なお、本実施形態は、ランドがスタッガー配列となっている場合の例を示すため、各列を構成するランド６５の位置は隣り合う列毎に半ピッチずつずれている。しかし、本発明の適用上、この半ピッチのずれは特別な対応を必要とするものではないため、図１２から図１４の平面図において、各列を形成するランドのうち図中一番上に位置するランドをａ行に位置するランドとし、以下、順次ｂ行、ｃ行、ｄ行に位置するランドとして説明する。また、ランドの各行については、上記第１の実施形態および第２の実施形態の多層回路基板についての説明と同様、図中ａからｄの英文字で示している。さらに、本実施形態において、各層の回路基板におけるランドとランドとの間に配置することができる回路パターンの数は、第１の実施形態の場合と同じく１本であるとする。

図１２に示すとおり、本実施形態にかかる多層回路基板６４の１層目の回路基板６４ａの配線パターンでは、まず第１の列に相当する１列目を形成するランド６５に対して、ａ行からｄ行までを形成する４つのランド全てに回路パターン６７の一端部が接続され、そのままランド形成領域外に引き出されている。次に、第２の列に相当する２列目を形成するランド６５に対しては、一つおきのランド６５が選択されて、ａ行とｃ行に位置するランド６５からの引き出しが行われる。さらに、第３の列に相当する３列目を形成するランド６５に対しては、２列目で引き出しされなかったランド６５であるｂ行とｄ行に位置するランド６５に対応する、３列目のｂ行とｄ行に位置するランド６５からの引き出しが行われている。

なお、本実施形態においても、１層目の回路基板６４ａにおいて、引き出されなかったランド６５については、より下層に位置する２層目の回路基板６４ｂにおいて、回路基板の積層方向において重複する位置である、それぞれのランド６５の真下に位置するランド７５との接続を行うための、１層目のビア６８が形成されている。

次に、図１３に示すように、２層目の回路基板６４ｂにおける配線パターンは、２列目を形成するランド７５については、１層目の回路基板６４ａで引き出されなかったｂ行とｄ行に位置するランド７５からの引き出しが行われ、３列目を形成するランド７５についても、１層目の回路基板６４ａで引き出されなかった、ａ行とｃ行とに位置するランド７５からの引き出しが行われている。

さらに、続く４列目を形成するランド７５に対しては、２層目の回路基板７４ｂを第１の回路基板としたときに第１の列に相当することから、ａ行からｄ行に位置する全てのランド７５からの引き出しが行われている。続く第２の列に相当する５列目を形成するランド７５については、一つおきに選択された、ｂ行とｄ行とに位置するランド７５からの引き出しが行われ、続く第３の列に相当する、６列目を形成するランド７５については、５列目を形成するランド７５で引き出されなかった、ａ行とｃ行とを形成するランド７５に対応する、６列目におけるａ行とｃ行のランド７５からの引き出しが引き出し領域Ｇを用いて行われる。

２層目の回路基板６４ｂにおいても引き出されなかったランド７５には、本実施形態の場合も、より下層に位置する３層目の回路基板６４ｃに形成されているランド８５に接続するための２層目のビア７８が形成されている。

図１４は、本実施形態にかかる多層回路基板６４の、３層目の回路基板６４ｃの配線パターンを示す平面図である。図１４に示すように、３層目の回路基板６４ｃでは、まず、２層目の回路基板６４ｂで一つおきの引き出しが行われた５列目と６列目を形成するランド８５に対しては、２層目の回路基板６４ｂで引き出されなかった５列目のａ行とｃ行とに位置するランド８５から、また、６列目を形成するランドについては、ｂ行とｄ行とに位置するランド８５からの引き出しが行われている。

７列目を形成するランド８５及び８列目を形成するランド８５に対しては、引き出し領域Ｇを用いることで、ａ行からｄ行の全ての行に位置するランド８５からの引き出しを行うことができる。

このように、第３の実施形態として示したスタッガー配列パターンのランドについても、本発明の配線パターンについての考え方を適用することで、第１の実施形態として示した格子状配列の場合と同じように、８列までのランドを３層の回路基板に形成された回路パターンでランド形成領域外に引き出すことができる。

以上、本発明の半導体装置、及びこれに用いられる多層回路基板の配線パターンについて、具体的な実施の形態として説明を行った。なお、上記本発明の各実施の形態にかかる説明では、説明の便宜上電極であるランドとして、その列数や行数を限って説明したが、本発明の適応において、これらの列数行数に限られるものではないことは言うまでもない。また、各層の回路基板において、ランドの間に配置できる回路パターンの数の制約を適宜設けたものとして説明したが、この制約も本発明を限定するものではない。

さらに、説明の便宜のため、多層回路基板を構成する回路基板の数として、３層までのものについてのみの説明を行ったが、本発明が適用される多層回路基板が３層までのものに限られないことは言うまでもない。その場合、多層回路基板を構成する、それぞれの層の回路基板での配線パターンを設計するにあたって、順次その基板を第１の基板として把握し、第１の列から第３の列までを形成するランドに対して、本発明の考え方を適用すればよい。

本発明にかかる多層回路基板は、構成する回路基板の層数を増やすことなく効果的に搭載される電子部品の電極パターンを引き出すことが可能となる。このため、多端子の電極配列を有する電子部品の搭載基板として有用である。また、電子部品として、半導体チップを用いることで、多電極アレイを有する半導体チップを用いた半導体装置として有用である。

本発明の第１の実施形態にかかる半導体装置の平面構成を示す平面図である。本発明の第１の実施形態にかかる半導体装置の断面構成を示す断面図である。本発明の第１の実施形態にかかる半導体装置の断面構成の要部を示す部分拡大図である。本発明の第１の実施形態にかかる半導体装置に用いられる多層回路基板の、１層目の回路基板の配線パターンを示す平面図である。本発明の第１の実施形態にかかる半導体装置に用いられる多層回路基板の、２層目の回路基板の配線パターンを示す平面図である。本発明の第１の実施形態にかかる半導体装置に用いられる多層回路基板の、３層目の回路基板の配線パターンを示す平面図である。本発明の第１の実施形態にかかる半導体装置に用いられる多層回路基板の、断面構成を示す断面図である。本発明の第２の実施形態にかかる多層回路基板の、１層目の回路基板の配線パターンを示す平面図である。本発明の第２の実施形態にかかる多層回路基板の、２層目の回路基板の配線パターンを示す平面図である。本発明の第２の実施形態にかかる多層回路基板の、３層目の回路基板の配線パターンを示す平面図である。本発明の第２の実施形態にかかる多層回路基板の、断面構成を示す断面図である。本発明の第３の実施形態にかかる多層回路基板の、１層目の回路基板の配線パターンを示す平面図である。本発明の第３の実施形態にかかる多層回路基板の、２層目の回路基板の配線パターンを示す平面図である。本発明の第３の実施形態にかかる多層回路基板の、３層目の回路基板の配線パターンを示す平面図である。本発明の第３の実施形態にかかる多層回路基板の、断面構成を示す断面図である。従来の基本的な配線パターンを有する多層回路基板の、１層目の回路基板の配線パターンを示す平面図である。従来の基本的な配線パターンを有する多層回路基板の、２層目の回路基板の配線パターンを示す平面図である。従来の基本的な配線パターンを有する多層回路基板の、３層目の回路基板の配線パターンを示す平面図である。従来の基本的な配線パターンを有する多層回路基板の、４層目の回路基板の配線パターンを示す平面図である。従来の基本的な配線パターンを有する多層回路基板の、断面構成を示す断面図である。従来の別の配線パターンを有する多層回路基板の、１層目の回路基板の配線パターンを示す平面図である。従来の別の配線パターンを有する多層回路基板の、２層目の回路基板の配線パターンを示す平面図である。従来の別の配線パターンを有する多層回路基板の、３層目の回路基板の配線パターンを示す平面図である。

符号の説明

１半導体装置
２半導体チップ
３電極
４多層回路基板
４ａ１層目の回路基板
４ｂ２層目の回路基板
４ｃ３層目の回路基板
５、１５，２５ランド
６半田ボール電極
７、１７，２７配線パターン
８、１８ビア

Claims

複数の列を形成して規則的に配置されたランドと、一端が前記ランドに接続され、他端が前記ランドの配置された領域から外側に引き出された回路パターンとを有する回路基板が、複数枚積層された多層回路基板であって、
前記ランドは、前記回路基板それぞれの表面において、積層される他の前記回路基板に形成されたランドの位置と前記回路基板の積層方向に重複する位置に設けられ、
前記回路基板で、前記回路パターンの一端が接続されない前記ランドは、積層方向に重複する位置に形成された、より下層の他の前記回路基板に形成されたランドとビアを介して接続され、
前記回路基板で、前記回路パターンの一端が接続された前記ランドに積層方向に重複する位置には、より下層の他の前記回路基板にランドが形成されず、
第１の前記回路基板において、前記ランドは少なくとも、前記回路パターンの前記他端の側から連続した第１の列、第２の列、および、第３の列を形成し、
前記第１の列においては、全ての前記ランドに前記回路パターンの一端が接続され、
前記第２の列においては、一つおきの前記ランドに前記回路パターンの一端が接続され、
前記第３の列においては、前記第２の列で前記回路パターンの一端が接続されていない前記ランドに対応する位置の前記ランドに、前記回路パターンの一端が接続され、
前記第１の回路基板に隣接してその下方に位置する第２の前記回路基板では、前記第１の回路基板の前記第２の列、および、前記第３の列において前記回路パターンの一端が接続されない前記ランドと前記回路基板の積層方向において重複する位置に設けられた前記ランドに、前記回路パターンの一端が接続されていることを特徴とする多層回路基板。
前記第１の回路基板において前記第３の列に隣り合う第４の列を形成する前記ランドと、前記回路基板の積層方向において重複する位置に設けられた前記第２の回路基板の前記ランドが形成する列が、前記第２の回路基板を前記第１の回路基板として取り扱う際における前記第１の列となる請求項１に記載の多層回路基板。
前記ランドが、最表層に位置する前記回路基板と対向して搭載される電子部品の、実装面に形成された電極の配置と同じ配置である請求項１または２に記載の多層回路基板。
前記ランドが、縦横に並んだ格子状配列で配置されている請求項１〜３のいずれか１項に記載の多層回路基板。
前記ランドが、スタッガー配列で配置されている請求項１〜３のいずれか１項に記載の多層回路基板。
請求項１から５のいずれか１項に記載の多層回路基板に、電子部品としての半導体チップが搭載されたことを特徴とする半導体装置。