JPWO2017002368A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JPWO2017002368A1
JPWO2017002368A1 JP2017526185A JP2017526185A JPWO2017002368A1 JP WO2017002368 A1 JPWO2017002368 A1 JP WO2017002368A1 JP 2017526185 A JP2017526185 A JP 2017526185A JP 2017526185 A JP2017526185 A JP 2017526185A JP WO2017002368 A1 JPWO2017002368 A1 JP WO2017002368A1
Authority
JP
Japan
Prior art keywords
electrode
semiconductor device
region
electrodes
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017526185A
Other languages
English (en)
Other versions
JP6598037B2 (ja
Inventor
朋成 太田
朋成 太田
茂稔 曽田
茂稔 曽田
英司 安田
英司 安田
今村　武司
武司 今村
俊和 今井
俊和 今井
亮介 大河
亮介 大河
一磨 吉田
一磨 吉田
正明 平子
正明 平子
道煥 安
道煥 安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2017002368A1 publication Critical patent/JPWO2017002368A1/ja
Application granted granted Critical
Publication of JP6598037B2 publication Critical patent/JP6598037B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H01L2224/06164—Random array, i.e. array with no symmetry covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

チップサイズパッケージ型の半導体装置（１）であって、高々２種類の電位に接続される複数の電極を備え、複数の電極のうち、第１電位に接続される第１電極（５１）と第２電位に接続される第２電極（５２）との任意の組み合わせについて、第１電極（５１）と第２電極（５２）との最近接点同士がチップ辺に対して傾いた直線（４４）上にある。第１電極（５１）及び第２電極（５２）の各々は、上面視で、幅が一定値ｗ以下の帯状領域（４５）内に設けられていてもよい。

Description

本開示は、半導体装置に関し、特には、ＣＳＰ（チップサイズパッケージ）型の半導体装置に関する。
従来、チップサイズと同等かわずかに大きいパッケージで構成されたＣＳＰ型の半導体装置が実用化されている。ＣＳＰ型の半導体装置は、高密度実装に優れ、セットの小型化及び軽量化に貢献するものである（例えば、特許文献１、２を参照）。
特開２０００−５８８２９号公報 特開２００２−３６８２１８号公報
しかしながら、従来のＣＳＰ型の半導体装置では、装置の小ささのために、例えば、電極の接続抵抗の低減、異電位電極間のショート防止、プリント配線基板への安定的な取り付けなど、電気特性や実装の信頼性の面で改善の余地がある。
そこで、本開示は、前記の問題を解決するため、電気特性及び実装の信頼性に優れたＣＳＰ型の半導体装置を提供することを目的とする。
上記課題を解決するため、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、高々２種類の電位に接続される複数の電極を備え、前記複数の電極のうち、第１電位に接続される第１電極と第２電位に接続される第２電極との任意の組み合わせについて、前記第１電極と前記第２電極との最近接点同士がチップ辺に対して傾いた直線上にあるものである。
この構成によれば、前記第１電極と前記第２電極との最近接点同士がチップ辺と平行な直線上にある配置と比べて、電極の大きさが同じであれば電極間の距離を離すことができ、電極同士のショートを防止できる。また、電極間の距離が同じであれば電極の面積を増やすことができ、電極の接続抵抗を低減できる。すなわち、この構成によれば、電気特性（電極の接続抵抗の低減）と実装の信頼性（異電位電極間でのショート防止）とのトレードオフを改善することができる。
本開示に係る半導体装置によれば、電気特性及び実装の信頼性に優れたＣＳＰ型の半導体装置が提供できる。
図１は、第１の実施形態に係る半導体装置の外観の一例を示す斜視図である。 図２は、第１の実施形態に係る双方向トランジスタの構成の一例を示す断面図である。 図３は、第１の実施形態に係る双方向トランジスタの構成の一例を示す斜視図である。 図４Ａは、第１の実施形態に係る双方向トランジスタの使用例を示す回路図である。 図４Ｂは、比較例に係る単方向トランジスタの使用例を示す回路図である。 図４Ｃは、第１の実施形態に係る双方向トランジスタの使用例を示す回路図である。 図５は、第１の実施形態に係る電極配置の一例を示す上面図である。 図６Ａは、比較例に係る電極配置の一例を示す上面図である。 図６Ｂは、比較例に係る電極配置の一例を示す上面図である。 図６Ｃは、比較例に係る電極配置の一例を示す上面図である。 図７は、第１の実施形態に係る電極配置の効果を説明する平面図である。 図８Ａは、比較例に係る双方向トランジスタにおける電流分布の一例を示す図である。 図８Ｂは、比較例に係る双方向トランジスタにおける電流分布の一例を示す図である。 図８Ｃは、第１の実施形態に係る双方向トランジスタにおける電流分布の一例を示す図である。 図９Ａは、第２の実施形態に係る電極配置の一例を示す上面図である。 図９Ｂは、第２の実施形態に係る電極配置の一例を示す上面図である。 図９Ｃは、第２の実施形態に係る電極配置の一例を示す上面図である。 図１０Ａは、第２の実施形態に係る電極配置の一例を示す上面図である。 図１０Ｂは、第２の実施形態に係る電極配置の一例を示す上面図である。 図１０Ｃは、第２の実施形態に係る電極配置の一例を示す上面図である。 図１１は、電極サイズとボイド面積比との関係の一例を示すグラフである。 図１２は、はんだペーストの好適な施工条件の一例を示すグラフである。 図１３Ａは、変形例に係る電極配置の一例を示す上面図である。 図１３Ｂは、変形例に係る電極配置の一例を示す上面図である。 図１３Ｃは、変形例に係る電極配置の一例を示す上面図である。 図１３Ｄは、変形例に係る電極配置の一例を示す上面図である。 図１４は、ソース電極の離間距離とオン抵抗との関係の一例を示すグラフである。 図１５Ａは、電極位置によりオン抵抗が変動するメカニズムを説明する図である。 図１５Ｂは、電極位置によりオン抵抗が変動するメカニズムを説明する図である。 図１６Ａは、第３の実施の形態に係る電極配置の一例を示す上面図である。 図１６Ｂは、第３の実施の形態に係る電極配置の一例を示す上面図である。 図１７Ａは、第３の実施の形態に係る電極配置の一例を示す上面図である。 図１７Ｂは、第３の実施の形態に係る電極配置の一例を示す上面図である。 図１８は、双方向トランジスタの外形のアスペクト比とオン抵抗との関係の一例を示すグラフである。
上記課題を解決するため、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、高々２種類の電位に接続される複数の電極を備え、前記複数の電極のうち、第１電位に接続される第１電極と第２電位に接続される第２電極との任意の組み合わせについて、前記第１電極と前記第２電極との最近接点同士がチップ辺に対して傾いた直線上にあるものである。
この構成によれば、前記第１電極と前記第２電極との最近接点同士がチップ辺と平行な直線上にある配置と比べて、電極の大きさが同じであれば電極間の距離を離すことができ、電極同士のショートを防止できる。また、電極間の距離が同じであれば電極の面積を増やすことができ、電極の接続抵抗を低減できる。すなわち、この構成によれば、電気特性（電極の接続抵抗の低減）と実装の信頼性（異電位電極間でのショート防止）とのトレードオフを改善することができる。
また、前記複数の電極の各々は、上面視で、幅が一定値以下の帯状領域内に設けられていてもよい。
この構成によれば、前記電極の幅が前記一定値以下に制限されるので、前記半導体装置を実装する際に導電性接合材料（例えば、はんだなど）が前記電極の全体に容易に広がることができ、当該導電性接合部材にボイドが生じにくくなる。つまり、ボイドの抑制により、実装の信頼性が向上する。
また、前記帯状領域の前記幅が２５０μｍ以下であってもよい。
この構成によれば、本発明者らによる具体的な実験の結果に基づいて、ボイドを抑制するための前記幅の上限値が規定される。
また、前記複数の電極の各々は、上面視で、少なくとも１７０μｍの幅を有してもよい。
この構成によれば、過度に細いパターンではんだペーストをステンシル印刷する場合に生じるはんだペースト残り（はんだペーストが型板に残ってしまい、基板に付かない不具合）の懸念が軽減される。特に、前記電極の幅の下限値を１７０μｍで規定することは、本発明者らによる具体的な実験の結果に基づいて、厚さが８０μｍの標準的な型板を用いた場合のはんだペースト残りを回避するために有効である。
また、複数の前記第１電極が前記半導体装置の主電流の経路に設けられ、１以上の前記第２電極が前記主電流の制御信号の経路に設けられていてもよい。また、前記１以上の前記第１電極が前記半導体装置の主電流の経路に設けられ、１以上の前記第２電極が前記主電流の制御信号の経路に設けられており、前記第１電極の面積は前記第２電極の面積よりも大きくてもよい。
これらの構成によれば、前記第１電極と前記第２電極とを同じ面積で同数設ける場合と比べて、前記主電流の経路の抵抗を前記制御信号の経路の抵抗よりも小さくできる。これにより、前記制御信号の経路よりも大きな電流を扱うことが想定される前記主電流の経路の抵抗を最適化することができる。これらの構成は、例えば、前記半導体装置がトランジスタである場合、当該トランジスタのオン抵抗を低減するために適している。
また、前記半導体装置は上面視で長方形であり、前記第１電極は、前記長方形の短辺方向に長い長尺形状に設けられていてもよい。
この構成によれば、前記第１電極の長手方向がチップの短辺方向になるので、前記第１電極の長手方向をチップの長辺方向に向ける場合と比べて、アンダーフィルの施工性が向上する。具体的には、アンダーフィル材を流す距離が短縮することで、アンダーフィル材の充填性が向上する。
また、前記半導体装置は上面視で長方形であり、前記第１電極は、前記長方形の長辺方向に長い長尺形状に設けられていてもよい。
ここで、長さ（長手方向の寸法）は任意で、幅（短手方向の寸法）に上限がある（例えば、前述したボイドの防止など）前記第１電極を用いて、前記半導体装置の長辺方向の長さで駆動能力が規定されるトランジスタを構成することを考える。
このとき、前記第１電極の短手方向を前記半導体装置の長辺方向に向ける構成によれば、所望の駆動能力を得るために、前記第１電極の幅に応じた複数の前記第１電極を並べて配置する必要がある。この場合、得られる駆動能力が離散的になり、任意の駆動能力を得るために前記第１電極の形状や配置の調整が必要になる。
これに対し、前述の構成によれば、前記第１電極の長手方向をチップの長辺方向に向けることで、前記第１電極を前記半導体装置の長辺方向に任意の長さで配置することができる。これにより、トランジスタの駆動能力を任意の連続量で設計することが可能になり、設計の合理化に役立つ。
また、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、前記半導体装置を２分した第１領域と第２領域とに、前述した半導体装置である第１半導体装置と第２半導体装置とをそれぞれ備え、前記第１半導体装置は、前記第１領域に形成された縦型の第１金属酸化物半導体トランジスタであり、前記第１半導体装置の前記第１電極及び前記第２電極は、それぞれ前記第１金属酸化物半導体トランジスタのソース電極及びゲート電極であり、前記第２半導体装置は、前記第２領域に形成された縦型の第２金属酸化物半導体トランジスタであり、前記第２半導体装置の前記第１電極及び前記第２電極は、それぞれ前記第２金属酸化物半導体トランジスタのソース電極及びゲート電極であり、前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記ソース電極及び前記ゲート電極が設けられた前記半導体装置の主面の反対主面に設けられている。
この構成によれば、何れの方向にも完全な電流遮断が可能な双方向トランジスタが構成される。そして、当該双方向トランジスタでの電気特性（オン抵抗の低減）と実装の信頼性（ソース電極とゲート電極との間のショート防止、ボイドの抑制）とのトレードオフを改善することができる。
また、前記第１領域及び前記第２領域に、前記第１金属酸化物半導体トランジスタの活性領域及び前記第２金属酸化物半導体トランジスタの活性領域がそれぞれ設けられ、前記活性領域の、前記第１領域と前記第２領域との境界に直交する方向での一端領域及び他端領域のそれぞれに１以上の前記第１電極が設けられていてもよい。
この構成によれば、前記活性領域を両端まで有効に利用して電流を流すことができるので、オン抵抗の低減に役立つ。
また、前記第１領域及び前記第２領域に、前記第１金属酸化物半導体トランジスタの活性領域及び前記第２金属酸化物半導体トランジスタの活性領域がそれぞれ設けられ、前記活性領域を、前記第１領域と前記第２領域との境界に直交する方向にＮ分割（Ｎは２以上の整数）した領域のそれぞれに１以上の前記第１電極が設けられていてもよい。
この構成によれば、前記活性領域を全域で万遍なく利用して電流を流すことができるので、オン抵抗の低減に役立つ。
また、前記半導体装置の前記第１領域と前記第２領域との境界と平行な方向の寸法を、前記境界と垂直な方向の寸法で除した値が、１より大きくてもよい。
この構成によれば、前記第１金属酸化物半導体トランジスタと前記第２金属酸化物半導体トランジスタとを流れる電流の経路が、より広くかつより短くなるので、オン抵抗の低減に役立つ。
以下、本開示に係る半導体装置について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（第１の実施形態）
第１の実施形態に係る半導体装置は、ＣＳＰ型の半導体装置であって、当該半導体装置を２分した第１領域と第２領域とに、第１半導体装置と第２半導体装置とをそれぞれ備えるものである。前記第１半導体装置と前記第２半導体装置とは、電気特性及び実装の信頼性を向上するための後述する配置位置に、それぞれ複数の電極を有している。
図１は、第１の実施形態に係る半導体装置の外観の一例を示す斜視図である。図１に示すように、半導体装置１は、半導体装置１を２分した第１領域と第２領域とに、それぞれ金属酸化物半導体で構成されるトランジスタ１０とトランジスタ２０とを備える。ここで、トランジスタ１０及びトランジスタ２０は、それぞれ第１半導体装置及び第２半導体装置の一例である。
トランジスタ１０は、例えば、金属酸化物半導体トランジスタであり、ソース電位に接続されるソース電極１１、及びゲート電位に接続されるゲート電極１２を有している。ここで、ソース電極１１及びゲート電極１２は、それぞれ前記第１半導体装置の第１電極及び第２電極の一例である。ソース電極１１は、トランジスタ１０の主電流であるソース電流の経路に設けられ、ゲート電極１２は、ソース電流の制御信号であるゲート信号の経路に設けられている。
トランジスタ２０は、例えば、金属酸化物半導体トランジスタであり、ソース電位に接続されるソース電極２１、及びゲート電位に接続されるゲート電極２２を有している。ここで、ソース電極２１及びゲート電極２２は、それぞれ前記第２半導体装置の第１電極及び第２電極の一例である。ソース電極２１は、トランジスタ２０の主電流であるソース電流の経路に設けられ、ゲート電極２２は、ソース電流の制御信号であるゲート信号の経路に設けられている。
トランジスタ１０のドレインとトランジスタ２０のドレインとは、ソース電極１１、２１及びゲート電極１２、２２の反対主面に設けられた導体（図示せず）で接続されている。
ここで、ソース電極１１、２１及びゲート電極１２、２２は、端子、パッド又はランドなどとも称される導体であり、半導体装置１の外観に露出し、はんだ付けなどによる主基板との電気的な接続及び機械的な固定に用いられる導体を意図している。トランジスタ１０、２０には、それぞれのソース電位及びゲート電位以外の電位に接続される電極は設けられていない。
図２は、半導体装置１の構成の一例を示す断面図であり、図１のＩＩ−ＩＩ断面を示している。図２に示すように、半導体装置１は、金属酸化物半導体で構成された基板に、ドレイン領域３２及び電流制御領域１８、２８を形成し、ゲート導体１５、２５及びゲート絶縁膜１６、２６を埋め込み、ソース領域１４、２４を形成して構成されている。電流制御領域１８、２８は、ドレイン領域３２によって分離されている。ゲート導体１５、２５は、図外の断面において図１のゲート電極１２、２２にそれぞれ接続されている。また、ドレイン領域３２に接続するドレイン導体３１が設けられている。
電流制御領域１８、２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通してソース領域１４、２４に接続するソース導体１３、２３が設けられている。層間絶縁層３４及びソース導体１３、２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通してソース導体１３、２３にそれぞれ接続するソース電極１１、２１が設けられている。
ゲート導体１５、２５に印加される電位に応じて、電流制御領域１８、２８のゲート絶縁膜１６、２６の近傍にチャネルが形成され、トランジスタ１０、２０が導通する。以下では、トランジスタ１０、２０のチャネルが形成される領域を、それぞれ活性領域１９、２９と称する。
図３は、活性領域１９の詳細な構成の一例を示す斜視図である。図３では、ボディコンタクト１７を示している。ボディコンタクト１７とソース領域１４との接合により、ボディダイオードが形成される。活性領域２９においても同様のボディダイオードが形成される。
このような構成により、半導体装置１は、双方向トランジスタとして機能する。以下では、半導体装置１で構成される双方向トランジスタを、同じ符号を用いて、双方向トランジスタ１として参照する。
図４Ａは、双方向トランジスタ１の充放電回路への応用例を示す回路図である。図４Ａの応用例において、双方向トランジスタ１は、制御ＩＣ２から与えられる制御信号に応じて、電池３から負荷４への放電及び負荷４から電池３への充電を制御する。
図４Ｂは、同様の応用例を、単方向のトランジスタ１０のみで構成した場合の回路図である。図４Ｂでは、放電電流はトランジスタ１０をオフ状態にすることで停止できるが、充電電流はトランジスタ１０をオフ状態にしても前述したボディダイオードを順方向に流れるために停止することができない。そこで、放電及び充電の何れの方向にも完全な電流遮断を可能とするために、双方向トランジスタが必要となる。
図４Ｃは、再び、図４Ａの応用例を示す回路図である。図４Ｃに示すように、放電電流は、トランジスタ１０をオフ状態にすることにより遮断され、充電電流は、トランジスタ２０をオフ状態にすることにより遮断される。
以下では、双方向トランジスタ１における、ソース電極１１、２１及びゲート電極１２、２２の配置位置について、詳細に説明する。
図５は、双方向トランジスタ１の電極配置の一例を示す上面図である。図５に示すように、トランジスタ１０には、４つのソース電極１１と、１つのゲート電極１２とが設けられている。トランジスタ１０では、ソース電極１１とゲート電極１２との任意の組み合わせについて、ソース電極１１とゲート電極１２との最近接点４３同士がチップ辺４１、４２に対して傾いた直線４４上にある。つまり、ソース電極１１とゲート電極１２とが、斜めに配置される。
トランジスタ２０についても同様に、４つのソース電極２１と、１つのゲート電極２２とが設けられている。トランジスタ２０では、ソース電極２１とゲート電極２２との任意の組み合わせについて、ソース電極２１とゲート電極２２との最近接点４３同士がチップ辺４１、４２に対して傾いた直線４４上にある。つまり、ソース電極２１とゲート電極２２とが、斜めに配置される。
このようなソース電極１１、２１及びゲート電極１２、２２の配置位置で得られる効果について、比較例との対比に基づいて説明する。
図６Ａは、比較例に係る電極配置の一例を示す上面図である。図６Ａでは、双方向トランジスタ７のソース電極７１及びゲート電極７２として、本発明者らが初期に検討した電極の配置位置を示している。双方向トランジスタ７では、ソース電極７１及びゲート電極７２がチップ辺と平行な直線上に配置されている。
双方向トランジスタ７に対し、オン抵抗を低減すべく、ソース電極７１の面積を増加させることを考える。
図６Ｂは、比較例に係る電極配置の一例を示す上面図である。図６Ｂの双方向トランジスタ８では、ソース電極８１を長手方向に延長することにより面積を増加させている。この配置位置では、ソース電極８１とゲート電極８２との離間距離が短くなり、ソース電極８１とゲート電極８２との間のショートの懸念が増大する。
図６Ｃは、比較例に係る電極配置の一例を示す上面図である。図６Ｃの双方向トランジスタ９では、ソース電極９１を短手方向に延長することにより面積を増加させている。この配置位置では、ソース電極９１とゲート電極９２との離間距離は維持される反面、ソース電極９１の幅が広くなり、ソース電極９１をはんだ付けする際にボイドが生じ易くなる。
そこで、図５のように、ソース電極１１とゲート電極１２との最近接点４３同士をチップ辺４１、４２に対して傾いた直線４４上に配置することで、ソース電極１１の面積を増加させつつショート懸念及びボイド懸念を緩和する。
図７は、図５の配置位置による効果を説明するための図である。図７には、比較のため、ゲート電極１２との最近接点同士がチップ辺４１と平行な直線４４ａ上にあり、かつ距離Ａ離間して配置したソース電極１１ａを示している。
これに対し、ソース電極１１ｂを、ゲート電極１２との最近接点同士がチップ辺４１、４２に対して傾いた直線４４ｂ上にくる位置に配置する。これにより、ソース電極１１ａとソース電極１１ｂとが同じ大きさであれば、チップ辺までのクリアランスを維持したまま、ソース電極１１ｂをゲート電極１２から距離Ａよりも長い距離Ｂ離すことができる。そのため、ソース電極１１ｂでは、ソース電極１１ａと比べてショートの防止効果が向上する。
また、ソース電極１１ｃを、ゲート電極１２との最近接点同士がチップ辺４１、４２に対して傾いた直線４４ｃ上にくる位置に配置する。これにより、ゲート電極１２までの離間がソース電極１１ａとソース電極１１ｃとで同じ距離Ａであれば、チップ辺までのクリアランスを維持したまま、ソース電極１１ｃをソース電極１１ａよりも大きく設けることができる。そのため、ソース電極１１ｃではソース電極１１ａと比べて、オン抵抗を低減できる。
本発明者らは、オン抵抗の低減効果を、双方向トランジスタに流れる電流分布のシミュレーションに基づいて確認した。以下、当該シミュレーションの結果について説明する。
図８Ａ、図８Ｂ、図８Ｃは、それぞれ、双方向トランジスタ７のＶＩＩＩＡ−ＶＩＩＩＡ断面、双方向トランジスタ９のＶＩＩＩＢ−ＶＩＩＩＢ断面、及び双方向トランジスタ１のＶＩＩＩＣ−ＶＩＩＩＣ断面に流れる電流分布のシミュレーション結果を示す図である。図８Ａ、図８Ｂ、図８Ｃでは、断面の各部を、電流密度が大きいほど濃い色で表している。
図８Ｂの双方向トランジスタ９での電流密度は、ソース電極を幅広に設けたことで、図８Ａの双方向トランジスタ７での電流密度よりも全体的に大きくなっている。また、図８Ｃの双方向トランジスタ１での電流密度は、双方向トランジスタ９の幅広のソース電極の両端の対応位置に２つのソース電極を配置したことで、図８Ｂの双方向トランジスタ９での電流密度と略同等の大きさになっている。また、図８Ａ及び図８Ｃの破線枠内の比較から、双方向トランジスタ１では、双方向トランジスタ７と比べて、周縁部まで大きな電流密度が得られる。
この結果から、双方向トランジスタ１のソース電極の配置位置によれば、ソース電極を幅広に設けた双方向トランジスタ９と略同等の電流密度の増加（つまりオン抵抗の低減）を、ボイドの懸念を増やすことなく達成できることが分かる。なお、ソース電極の幅とボイドとの関係については、後ほど詳述する。
（第２の実施形態）
第１の実施形態では、双方向トランジスタ１の具体例を用いて、電極の配置位置により半導体装置の電気特性及び実装の信頼性を向上する効果を説明したが、当該効果は、双方向トランジスタ１には限定されない。当該効果は、半導体装置の機能に関わらず、電極の特徴的な配置位置によって達成されるため、双方向トランジスタ以外にも、単方向トランジスタやダイオードなどのＣＳＰ型の半導体装置で広く得ることができる。
従って、ＣＳＰ型の半導体装置であって、高々２種類の電位に接続される複数の電極を備え、前記複数の電極のうち、第１電位に接続される第１電極と第２電位に接続される第２電極との任意の組み合わせについて、前記第１電極と前記第２電極との最近接点同士がチップ辺に対して傾いた直線上にあるものは、本発明に含まれる。
第２の実施形態では、ＣＳＰ型の半導体装置に適用される電極の配置位置について、より詳細に説明する。
図９Ａ、図９Ｂ、図９Ｃは、半導体装置の第１電極５１と第２電極５２との配置例を示す上面図である。図９Ａ、図９Ｂ、図９Ｃに示すように、第１電極５１と第２電極５２との任意の組み合わせについて、第１電極５１と第２電極５２との最近接点同士がチップ辺に対して傾いた直線４４上にくる位置に配置される。第１電極５１の個数及び第２電極５２の個数は特には限定されない。図９Ｃのように、第２電極５２が複数設けられていてもよい。
このような配置位置によれば、前述したように、第１電極５１と第２電極５２との最近接点同士がチップ辺と平行な直線上にある場合と比べて、第１電極５１と第２電極５２との離間距離を大きく取ることができ、ショート懸念を低減できる。また、第１電極５１と第２電極５２との離間距離を維持して、電極をより大きく設けることができ、電極の接続抵抗を低減できる。
また、第１電極５１の各々は、上面視で、幅が一定値以下の帯状領域内に設けられていてもよい。
図１０Ａ、図１０Ｂ、図１０Ｃは、そのような半導体装置の第１電極５１と第２電極５２との配置例を示す上面図である。図１０Ａ、図１０Ｂ、図１０Ｃに示すように、第１電極５１は、幅ｗの帯状領域４５内に設けられている。帯状領域４５の形状は特には限定されない。図１０Ｃのように、屈曲した形状であってもよく、また、蛇行した形状であってもよい。
このような配置位置によれば、第１電極５１を長尺形状に設ける場合の短手方向の寸法を幅ｗ以下に抑制できるので、半導体装置を実装する際に第１電極５１にボイドが生じにくくなる。
本発明者らは、独自の実験により、ボイドを抑制するために好適な幅ｗの上限値が２５０μｍであることを見出した。当該実験では、直径が２５０μｍ、３５０μｍ、４５０μｍの円形の電極をそれぞれ所定数用意し、当該電極に実際にはんだをリフローし、ボイドの発生状態を観察した。そして、電極の面積に占めるボイドの面積の割合（以下、ボイド面積比）ごとに電極の個数を集計した。
図１１は、直径が２５０μｍ、３５０μｍ、４５０μｍの電極について、ボイド面積比ごとの電極の個数を示す度数分布グラフである。図１１に見られるように、電極サイズが小さいほど、ボイド面積比の小さい電極が出現し易く、直径が２５０μｍの円形の電極では、ほぼ全ての電極で、ボイド面積比が１２％以下となった。
この結果から、実装の際に第１電極５１で生じるボイドを抑制するために、第１電極５１を幅２５０μｍ以下の帯状領域４５内に設けることが有効である。
なお、第１電極５１の幅には好適な下限値も存在する。第１電極５１が過度に細いと、はんだペーストをステンシル印刷で適切に印刷できないからである。
本発明者らは、独自の実験により、はんだペーストを適切に印刷するために好適な第１領域の幅の下限値が１７０μｍであることを見出した。当該実験では、複数の厚さの型板にそれぞれ複数の直径の円形の開口を設け、当該複数の型板で実際にはんだペーストを印刷し、はんだペーストの印刷状態を観察した。そして、はんだペーストが型板に残ってしまい適切に印刷できない不具合（以下、はんだペースト残りと言う）の発生状況を確認した。
図１２は、はんだペースト残りの発生状況を表すグラフであり、横軸に開口径を表し、縦軸に開口の底面積で側面積を除した値（以下、面積比）を表している。はんだペースト残りは、開口径には依存せず、前記面積比が０．５以下のときに発生し易いことを確認した。図１２中の斜線は、厚さが８０μｍの標準的な型板を用いた場合の開口径と面積比との関係を表している。厚さが８０μｍの型板では、開口径が１７０μｍ以下になると、はんだペースト残りが発生しやすくなることが分かる。
この結果から、はんだペースト残りを回避するために、第１電極５１の幅を１７０μｍ以上とすることが有効である。
以上、複数の具体例を用いて、電極の配置位置により半導体装置の電気特性及び実装の信頼性が向上することを説明したが、当該効果は、前記具体例を適宜組み合わせ、また変更した変形例によっても得ることができる。
図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄは、変形例に係る半導体装置の第１電極５１と第２電極５２との配置例を示す上面図である。図１３Ａに示すように、縦長の第１電極５１と横長の第１電極５１とが混在してもよく、図１３Ｂに示すように、縦長の第１電極５１と円形の第１電極５１とが混在してもよい。また、図１３Ｃ、図１３Ｄに示すように、多数の円形の第１電極５１を配置してもよい。これらの電極の配置位置によっても、半導体装置の電気特性及び実装の信頼性を向上する効果が得られる。
また、複数の第１電極５１が半導体装置の主電流の経路に設けられ、１以上の第２電極５２が前記主電流の制御信号の経路に設けられていてもよく、また、１以上の第１電極５１が半導体装置の主電流の経路に設けられ、１以上の第２電極５２が前記主電流の制御信号の経路に設けられており、第１電極５１の面積（合計値）は第２電極５２の面積よりも大きくてもよい。ここで、トランジスタの例によれば、主電流はソース電流であり、制御信号はゲート信号であってもよい。
これらの構成によれば、第１電極５１と第２電極５２とを同じ面積で同数設ける場合と比べて、前記主電流の経路の抵抗を前記制御信号の経路の抵抗よりも小さくできる。これにより、前記制御信号の経路よりも大きな電流を扱うことが想定される前記主電流の経路の抵抗を最適化することができる。これらの構成は、例えば、前記半導体装置がトランジスタである場合、当該トランジスタのオン抵抗を低減するために適している。前記半導体装置が双方向トランジスタである場合は、上述した電極の配置位置を、双方向トランジスタを構成する２つのトランジスタの各々に適用してもよい。
（第３の実施形態）
第３の実施形態では、半導体装置が双方向トランジスタである場合について、当該双方向トランジスタのオン抵抗を低減するための、ソース電極と活性領域との好適な位置関係について説明する。
本発明者らは、図８Ａに示す双方向トランジスタ７についてシミュレーションを行い、トランジスタの並び方向におけるソース電極の離間距離とオン抵抗との関係を求めた。ここで、トランジスタの並び方向とは、トランジスタが設けられている領域の境界に直交する方向である。
図１４は、ソース電極の幅ｗを２５０μｍ及び３５０μｍとした場合のシミュレーションの結果を示すグラフであり、２つのトランジスタのソース電極の離間距離ｄと双方向トランジスタのオン抵抗との関係の一例を示している。
図１４では、各トランジスタの活性領域１９、２９を示している。ソース電極の幅ｗが２５０μｍ及び３５０μｍの何れの場合も、ソース電極の離間距離が１５０μｍのとき、各トランジスタのソース電極は、トランジスタの並び方向で、活性領域の中央に位置している。ソース電極の離間距離が１５０μｍよりも小さければ、ソース電極は活性領域の中央よりも内側に位置し、ソース電極の離間距離が１５０μｍよりも大きければ、ソース電極は活性領域の中央よりも外側に位置する。
図１４に見られるように、オン抵抗は、ソース電極の離間距離が１５０μｍのとき極小となる。つまり、各トランジスタのソース電極が、トランジスタの並び方向で、活性領域の中央に配置されるとき、オン抵抗が極小となる。この結果は、次のように説明される。
図１５Ａ、図１５Ｂは、図１４に示す双方向トランジスタ７のＸＶ−ＸＶ断面における電流経路を示す図であり、模式的に、線の太さで電流の大きさを表している。図１５Ａ、図１５Ｂに示すように、ソース電極１１、２１の直下の電流経路に最大量の電流が流れ、ソース電極１１、２１から遠い電流経路ほど大きい抵抗のために電流量は減少すると考えられる。そのため、ソース電極を活性領域１９、２９の中央に配置したときに、活性領域１９、２９に流れる電流量の合計が最大（つまり、オン抵抗が最小）となる。
この知見に基づき、ソース電極を、活性領域に対して以下に説明する位置で配置する。
図１６Ａは、双方向トランジスタ１の電極及び活性領域の配置の一例を示す上面図である。図１６Ａに示すように、活性領域１９、２９の、トランジスタ１０、２０の並び方向での一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに、ソース電極１１、２１が２個ずつ設けられている。ここで、トランジスタ１０、２０の並び方向とは、トランジスタ１０、２０がそれぞれ設けられている第１領域と第２領域との境界に直交する方向であってもよい。また、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂとは、活性領域１９、２９から、トランジスタ１０、２０の並び方向で、ゲート電極１２と重複する領域を除外した部分であってもよい。
また、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに設けられるソース電極１１、２１の個数は１個でもよく３個以上でもよい。
図１６Ｂは、双方向トランジスタ１の電極配置の他の一例を示す上面図である。図１６Ｂでは、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに、ソース電極１１、２１が１つずつ設けられている。
このようなソース電極１１、２１の配置位置によれば、活性領域１９、２９を両端まで有効に利用して電流を流すことができるので、オン抵抗の低減に役立つ。
また、活性領域を有効に利用するために、ソース電極１１、２１を次のように配置してもよい。
図１７Ａは、双方向トランジスタ１の電極配置の一例を示す上面図である。図１７Ａに示すように、活性領域１９、２９を、トランジスタ１０、２０の並び方向にＮ分割（Ｎは２以上の整数、図示例では４分割）した分割領域１９ｃ、２９ｃのそれぞれに、ソース電極１１、２１が２個ずつ設けられている。ここで、トランジスタ１０、２０の並び方向とは、トランジスタ１０、２０がそれぞれ設けられている第１領域と第２領域との境界に直交する方向であってもよい。
また、分割領域１９ｃ、２９ｃのそれぞれに設けられるソース電極１１、２１の個数は１個でもよく３個以上でもよい。
図１７Ｂは、双方向トランジスタ１の電極配置の他の一例を示す上面図である。図１７Ｂでは、分割領域１９ｃ、２９ｃのそれぞれに、ソース電極１１、２１が１つずつ設けられている。
このようなソース電極１１、２１の配置位置によれば、活性領域１９、２９を全域で万遍なく利用して電流を流すことができるので、オン抵抗の低減に役立つ。
（第４の実施形態）
第４の実施形態では、双方向トランジスタのオン抵抗を低減するために有効なチップ形状について説明する。
本発明者らは、図８Ａに示す双方向トランジスタ７についてシミュレーションを行い、双方向トランジスタ７のチップ形状とオン抵抗との関係を求めた。
図１８は、シミュレーションの結果を示すグラフであり、双方向トランジスタ７のチップ形状のアスペクト比とオン抵抗との関係の一例を示している。ここでアスペクト比とは、双方向トランジスタ７の、各トランジスタが配置された第１領域と第２領域との境界と平行な方向の寸法ｘを、前記境界と垂直な方向の寸法ｙで除した値である。
図１８に見られるように、チップ形状のアスペクト比が大きいほど、２つのトランジスタを流れる主電流の経路が、より広くかつより短くなるので、オン抵抗が小さくなる。
この結果から、双方向トランジスタのオン抵抗を低減するために、チップ形状のアスペクト比を１よりも大きくすること、つまり双方向トランジスタを、各トランジスタの並び方向に短い矩形のチップ形状とすることが有効である。
双方向トランジスタのこのようなチップ形状と、前述した電極の配置位置とを組み合わせることにより、オン抵抗を低減するためにより優れた効果が発揮される。
以上、本発明の一つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
本発明に係る半導体装置は、ＣＳＰ型の半導体装置として、双方向トランジスタ、単方向トランジスタ、ダイオードなどの各種の半導体装置に広く利用できる。
１、７、８、９ 半導体装置(双方向トランジスタ)
２ 制御ＩＣ
３ 電池
４ 負荷
１０、２０ トランジスタ
１１、１１ａ、１１ｂ、１１ｃ、２１、７１、８１、９１ ソース電極
１２、２２、７２、８２、９２ ゲート電極
１３、２３ ソース導体
１４、２４ ソース領域
１５、２５ ゲート導体
１６、２６ ゲート絶縁膜
１７ ボディコンタクト
１８、２８ 電流制御領域
１９、２９ 活性領域
１９ａ 活性領域の一端領域
１９ｂ 活性領域の他端領域
１９ｃ 活性領域の分割領域
３１ ドレイン導体
３２ ドレイン領域
３４ 層間絶縁層
３５ パッシベーション層
４１ チップ辺
４３ 最近接点
４４、４４ａ、４４ｂ、４４ｃ 直線
４５ 帯状領域
５１ 第１電極
５２ 第２電極
上記課題を解決するため、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、前記半導体装置を２分した第１領域と第２領域とに、縦型の第１金属酸化物半導体トランジスタと縦型の第２金属酸化物半導体トランジスタとがそれぞれ形成されており、前記第１金属酸化物半導体トランジスタは、前記半導体装置の一方主面に設けられた１つ以上の第１ゲート電極と４つ以上の第１ソース電極とを有し、前記第１ゲート電極の各々は、上面視で、前記第１ソース電極のうちの４つ以上の第１ソース電極で取り囲まれており、前記第１ゲート電極と前記第１ソース電極との任意の組み合わせについて、前記第１ゲート電極と前記第１ソース電極との最近接点同士がチップ辺に対して傾いた直線上にあり、前記第２金属酸化物半導体トランジスタは、前記半導体装置の前記一方主面に設けられた１つ以上の第２ゲート電極と４つ以上の第２ソース電極とを有し、前記第２ゲート電極の各々は、上面視で、前記第２ソース電極のうちの４つ以上の第２ソース電極で取り囲まれており、前記第２ゲート電極と前記第２ソース電極との任意の組み合わせについて、前記第２ゲート電極と前記第２ソース電極との最近接点同士がチップ辺に対して傾いた直線上にあり、前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記半導体装置の他方主面に設けられているものである。
この構成によれば、前記第１ソース電極と前記第１ゲート電極との最近接点同士および前記第２ソース電極と前記第２ゲート電極との最近接点同士が、チップ辺に対して傾いた直線上に配置される。そのため、最近接点同士がチップ辺と平行な直線上にある配置と比べて、電極の大きさが同じであれば電極間の距離を離すことができ、電極同士のショートを防止できる。また、電極間の距離が同じであれば電極の面積を増やすことができ、電極の接続抵抗を低減できる。すなわち、この構成によれば、電気特性（電極の接続抵抗の低減）と実装の信頼性（異電位電極間でのショート防止）とのトレードオフを改善することができる。
上記課題を解決するため、本開示に係る半導体装置の一態様は、チップサイズパッケージ型の半導体装置であって、前記半導体装置を２分した第１領域と第２領域とに、縦型の第１金属酸化物半導体トランジスタと縦型の第２金属酸化物半導体トランジスタとがそれぞれ形成されており、前記第１金属酸化物半導体トランジスタは、前記半導体装置の一方主面に設けられた１つ以上の第１ゲート電極と４つ以上の第１ソース電極とを有し、前記第１ゲート電極の各々は、上面視で、前記第１ソース電極のうちの４つ以上の第１ソース電極で取り囲まれており、前記第１ゲート電極と前記第１ソース電極との任意の組み合わせについて、前記第１ゲート電極と前記第１ソース電極との最近接点同士がチップ辺に対して傾いた直線上にあり、前記第２金属酸化物半導体トランジスタは、前記半導体装置の前記一方主面に設けられた１つ以上の第２ゲート電極と４つ以上の第２ソース電極とを有し、前記第２ゲート電極の各々は、上面視で、前記第２ソース電極のうちの４つ以上の第２ソース電極で取り囲まれており、前記第２ゲート電極と前記第２ソース電極との任意の組み合わせについて、前記第２ゲート電極と前記第２ソース電極との最近接点同士がチップ辺に対して傾いた直線上にあり、前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記半導体装置の他方主面に設けられているものである。
この構成によれば、前記第１ソース電極と前記第１ゲート電極との最近接点同士および前記第２ソース電極と前記第２ゲート電極との最近接点同士が、チップ辺に対して傾いた直線上に配置される。そのため、最近接点同士がチップ辺と平行な直線上にある配置と比べて、電極の大きさが同じであれば電極間の距離を離すことができ、電極同士のショートを防止できる。また、電極間の距離が同じであれば電極の面積を増やすことができ、電極の接続抵抗を低減できる。すなわち、この構成によれば、電気特性（電極の接続抵抗の低減）と実装の信頼性（異電位電極間でのショート防止）とのトレードオフを改善することができる。
また、前記第１ゲート電極の各々、前記第１ソース電極の各々、前記第２ゲート電極の各々、および前記第２ソース電極の各々は、上面視で、幅が一定値以下の帯状領域内に設けられていてもよい。
また、前記一定値が２５０μｍであってもよい。
また、前記第１ゲート電極の各々、前記第１ソース電極の各々、前記第２ゲート電極の各々、および前記第２ソース電極の各々は、上面視で、少なくとも１７０μｍの幅を有してもよい。
また、前記第１ゲート電極の各々について、上面視で、前記第１領域の前記第１ゲート電極の周囲の４つの各象限に、複数の前記第１ソース電極があり、前記第２ゲート電極の各々について、上面視で、前記第２領域の前記第２ゲート電極の周囲の４つの各象限に、複数の前記第２ソース電極があってもよい。また、前記第１ゲート電極の各々について、上面視で、前記第１領域の前記第１ゲート電極の周囲の４つの各象限に、各々の面積が前記第１ゲート電極の面積よりも大きい１つ以上の前記第１ソース電極があり、前記第２ゲート電極の各々について、上面視で、前記第２領域の前記第２ゲート電極の周囲の４つの各象限に、各々の面積が前記第２ゲート電極の面積よりも大きい１つ以上の前記第２ソース電極があってもよい。
これらの構成によれば、前記第１ソース電極と前記第１ゲート電極とを同じ面積で同数設け、かつ前記第２ソース電極と前記第２ゲート電極とを同じ面積で同数設ける場合と比べて、主電流の経路の抵抗を制御信号の経路の抵抗よりも小さくできる。これにより、例えば、前記半導体装置が双方向トランジスタである場合、当該双方向トランジスタのオン抵抗を低減できる。
また、前記第１ソース電極および第２ソース電極は、上面視で、前記第１領域と前記第２領域との境界に垂直な方向に長い長尺形状に設けられていてもよい。
この構成によれば、前記第１および第２ソース電極の長手方向をチップの短辺方向に向ける場合に、前記第１および第２ソース電極の長手方向をチップの長辺方向に向ける場合と比べて、アンダーフィルの施工性が向上する。具体的には、アンダーフィル材を流す距離が短縮することで、アンダーフィル材の充填性が向上する。
また、前記第１ソース電極および前記第２ソース電極は、上面視で、前記第１領域と前記第２領域との境界に平行な方向に長い長尺形状に設けられていてもよい。
ここで、長さ（長手方向の寸法）は任意で、幅（短手方向の寸法）に上限がある（例えば、前述したボイドの防止など）前記第１および第２ソース電極を用いて、前記半導体装置の長辺方向の長さで駆動能力が規定されるトランジスタを構成することを考える。
このとき、前記第１および第２ソース電極の短手方向を前記半導体装置の長辺方向に向ける構成によれば、所望の駆動能力を得るために、前記第１および第２ソース電極の幅に応じた複数の前記第１および第２ソース電極を並べて配置する必要がある。この場合、得られる駆動能力が離散的になり、任意の駆動能力を得るために電極の形状や配置の調整が必要になる。
これに対し、前述の構成によれば、前記第１および第２ソース電極の長手方向をチップの長辺方向に向けることで、前記第１および第２ソース電極を前記半導体装置の長辺方向に任意の長さで配置することができる。これにより、トランジスタの駆動能力を任意の連続量で設計することが可能になり、設計の合理化に役立つ。
また、前記第１領域および前記第２領域に、前記第１金属酸化物半導体トランジスタの第１活性領域および前記第２金属酸化物半導体トランジスタの第２活性領域がそれぞれ設けられ、前記第１活性領域の、前記第１領域と前記第２領域との境界に直交する方向での一端領域および他端領域のそれぞれに、２つ以上の前記第１ソース電極が設けられ、前記第２活性領域の、前記第１領域と前記第２領域との前記境界に直交する方向での一端領域および他端領域のそれぞれに、２つ以上の前記第２ソース電極が設けられていてもよい。
この構成によれば、前記第１および第２活性領域を両端まで有効に利用して電流を流すことができるので、オン抵抗の低減に役立つ。
また、前記第１領域および前記第２領域に、前記第１金属酸化物半導体トランジスタの第１活性領域および前記第２金属酸化物半導体トランジスタの第２活性領域がそれぞれ設けられ、前記第１活性領域を、前記第１領域と前記第２領域との境界に直交する方向にＮ分割（Ｎは２以上の整数）した領域のそれぞれに、２つ以上の前記第１ソース電極が設けられ、前記第２活性領域を、前記第１領域と前記第２領域との前記境界に直交する方向にＮ分割（Ｎは２以上の整数）した領域のそれぞれに、２つ以上の前記第２ソース電極が設けられていてもよい。
この構成によれば、前記第１および第２活性領域を全域で万遍なく利用して電流を流すことができるので、オン抵抗の低減に役立つ。
また、前記半導体装置の前記第１領域と前記第２領域との境界と平行な方向の寸法を、前記境界と垂直な方向の寸法で除したアスペクト比が、１より大きくてもよい。
図１は、第１の実施形態に係る半導体装置の外観の一例を示す斜視図である。図１に示すように、半導体装置１は、半導体装置１を２分した第１領域と第２領域とに、それぞれ金属酸化物半導体で構成されるトランジスタ１０とトランジスタ２０とを備える。
トランジスタ１０は、例えば、金属酸化物半導体トランジスタであり、ソース電位に接続されるソース電極１１、およびゲート電位に接続されるゲート電極１２を有している。ここで、ソース電極１１およびゲート電極１２は、それぞれ第１ソース電極および第１ゲート電極の一例である。ソース電極１１は、トランジスタ１０の主電流であるソース電流の経路に設けられ、ゲート電極１２は、ソース電流の制御信号であるゲート信号の経路に設けられている。
トランジスタ２０は、例えば、金属酸化物半導体トランジスタであり、ソース電位に接続されるソース電極２１、およびゲート電位に接続されるゲート電極２２を有している。ここで、ソース電極２１およびゲート電極２２は、それぞれ第２ソース電極および第２ゲート電極の一例である。ソース電極２１は、トランジスタ２０の主電流であるソース電流の経路に設けられ、ゲート電極２２は、ソース電流の制御信号であるゲート信号の経路に設けられている。
ゲート導体１５、２５に印加される電位に応じて、電流制御領域１８、２８のゲート絶縁膜１６、２６の近傍にチャネルが形成され、トランジスタ１０、２０が導通する。以下では、トランジスタ１０、２０のチャネルが形成される領域を、それぞれ活性領域１９、２９と称する。ここで、活性領域１９および活性領域２９は、それぞれ、第１活性領域および第２活性領域の一例である。
本発明者らは、独自の実験により、はんだペーストを適切に印刷するために好適な第１電極５１の幅の下限値が１７０μｍであることを見出した。当該実験では、複数の厚さの型板にそれぞれ複数の直径の円形の開口を設け、当該複数の型板で実際にはんだペーストを印刷し、はんだペーストの印刷状態を観察した。そして、はんだペーストが型板に残ってしまい適切に印刷できない不具合（以下、はんだペースト残りと言う）の発生状況を確認した。
また、複数の第１電極５１が半導体装置の主電流の経路に設けられ、１以上の第２電極５２が前記主電流の制御信号の経路に設けられていてもよく、また、１以上の第１電極５１が半導体装置の主電流の経路に設けられ、１以上の第２電極５２が前記主電流の制御信号の経路に設けられており、第１電極５１の面積（合計値）は第２電極５２の面積よりも大きくてもよい。ここで、トランジスタの例によれば、主電流はソース電流であり、制御信号はゲート信号であってもよい。つまり、第１電極５１はソース電極であり、第２電極５２はゲート電極であってもよい。
（第３の実施形態）
第３の実施形態では、双方向トランジスタのオン抵抗を低減するための、ソース電極と活性領域との好適な位置関係について説明する。
本発明者らは、第１の実施形態で比較例として示した双方向トランジスタ７についてシミュレーションを行い、トランジスタの並び方向におけるソース電極の離間距離とオン抵抗との関係を求めた。ここで、トランジスタの並び方向とは、トランジスタが設けられている領域の境界に直交する方向である。
図１４は、ソース電極の幅ｗを２５０μｍ及び３５０μｍとした場合のシミュレーションの結果を示すグラフであり、双方向トランジスタ７に含まれる２つのトランジスタのソース電極の離間距離ｄと双方向トランジスタ７のオン抵抗との関係の一例を示している。
図１４では、双方向トランジスタ７の各トランジスタの活性領域を、説明の便宜上、双方向トランジスタ１と同じ符号を用いて、活性領域１９、２９と表記している。ソース電極の幅ｗが２５０μｍ及び３５０μｍの何れの場合も、ソース電極の離間距離ｄが１５０μｍのとき、各トランジスタのソース電極は、トランジスタの並び方向で、活性領域の中央に位置している。ソース電極の離間距離ｄが１５０μｍよりも小さければ、各トランジスタのソース電極は活性領域の中央よりも内側、つまり他方のトランジスタに近い側に位置し、ソース電極の離間距離ｄが１５０μｍよりも大きければ、各トランジスタのソース電極は活性領域の中央よりも外側、つまり他方のトランジスタから遠い側に位置する。
図１４に見られるように、オン抵抗は、ソース電極の離間距離ｄが１５０μｍのとき極小となる。つまり、各トランジスタのソース電極が、トランジスタの並び方向で、活性領域の中央に配置されるとき、オン抵抗が極小となる。この結果は、次のように説明される。
図１５Ａ、図１５Ｂは、図１４に示す双方向トランジスタ７のＸＶ−ＸＶ断面における電流経路を示す図であり、模式的に、線の太さで電流の大きさを表している。図１５Ａ、図１５Ｂでは、双方向トランジスタ７の各トランジスタのソース電極を、説明の便宜上、双方向トランジスタ１と同じ符号を用いて、ソース電極１１、２１と表記している。
図１５Ａ、図１５Ｂに示すように、ソース電極１１、２１の直下の電流経路に最大量の電流が流れ、ソース電極１１、２１から遠い電流経路ほど大きい抵抗のために電流量は減少すると考えられる。そのため、ソース電極を活性領域１９、２９の中央に配置したときに、活性領域１９、２９に流れる電流量の合計が最大（つまり、オン抵抗が最小）となる。
この知見に基づき、第１の実施形態に係る双方向トランジスタ１のソース電極１１、２１を、活性領域１９、２９に対して以下に説明する位置で配置する。
図１６Ａは、双方向トランジスタ１のソース電極１１、２１、ゲート電極１２、２２、及び活性領域１９、２９の配置の一例を示す上面図である。図１６Ａの電極配置は、図５で示した電極配置に対応している。図１６Ａに示すように、活性領域１９、２９の、トランジスタ１０、２０の並び方向での一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂのそれぞれに、ソース電極１１、２１が２個ずつ設けられている。ここで、トランジスタ１０、２０の並び方向とは、トランジスタ１０、２０がそれぞれ設けられている第１領域と第２領域との境界に直交する方向であってもよい。また、一端領域１９ａ、２９ａ及び他端領域１９ｂ、２９ｂとは、活性領域１９、２９から、トランジスタ１０、２０の並び方向で、ゲート電極１２と重複する領域を除外した部分であってもよい。
本発明者らは、第１の実施形態で比較例として示した双方向トランジスタ７についてシミュレーションを行い、双方向トランジスタ７のチップ形状とオン抵抗との関係を求めた。
この結果から、双方向トランジスタ７のオン抵抗を低減するために、チップ形状のアスペクト比を１よりも大きくすること、つまり双方向トランジスタ７を、各トランジスタの並び方向に短い矩形のチップ形状とすることが有効である。
双方向トランジスタ７のこのようなチップ形状と、前述した電極の配置位置とを組み合わせて、双方向トランジスタ１に適用することにより、オン抵抗を低減するためにより優れた双方向トランジスタ１が得られる。
１、７、８、９ 半導体装置(双方向トランジスタ)
２ 制御ＩＣ
３ 電池
４ 負荷
１０、２０ トランジスタ
１１、１１ａ、１１ｂ、１１ｃ、２１、７１、８１、９１ ソース電極
１２、２２、７２、８２、９２ ゲート電極
１３、２３ ソース導体
１４、２４ ソース領域
１５、２５ ゲート導体
１６、２６ ゲート絶縁膜
１７ ボディコンタクト
１８、２８ 電流制御領域
１９、２９ 活性領域
１９ａ、２９ａ 活性領域の一端領域
１９ｂ、２９ｂ 活性領域の他端領域
１９ｃ、２９ｃ 活性領域の分割領域
３１ ドレイン導体
３２ ドレイン領域
３４ 層間絶縁層
３５ パッシベーション層
４１ チップ辺
４３ 最近接点
４４、４４ａ、４４ｂ、４４ｃ 直線
４５ 帯状領域
５１ 第１電極
５２ 第２電極

Claims (12)

  1. チップサイズパッケージ型の半導体装置であって、
    高々２種類の電位に接続される複数の電極を備え、
    前記複数の電極のうち、第１電位に接続される第１電極と第２電位に接続される第２電極との任意の組み合わせについて、前記第１電極と前記第２電極との最近接点同士がチップ辺に対して傾いた直線上にある、
    半導体装置。
  2. 前記複数の電極の各々は、上面視で、幅が一定値以下の帯状領域内に設けられている、
    請求項１に記載の半導体装置。
  3. 前記幅が２５０μｍ以下である、
    請求項２に記載の半導体装置。
  4. 前記複数の電極の各々は、上面視で、少なくとも１７０μｍの幅を有する、
    請求項２に記載の半導体装置。
  5. 複数の前記第１電極が前記半導体装置の主電流の経路に設けられ、
    １以上の前記第２電極が前記主電流の制御信号の経路に設けられている、
    請求項１に記載の半導体装置。
  6. １以上の前記第１電極が前記半導体装置の主電流の経路に設けられ、
    １以上の前記第２電極が前記主電流の制御信号の経路に設けられており、
    前記第１電極の面積は前記第２電極の面積よりも大きい、
    請求項１に記載の半導体装置。
  7. 前記半導体装置は上面視で長方形であり、
    前記第１電極は、前記長方形の短辺方向に長い長尺形状に設けられている、
    請求項６に記載の半導体装置。
  8. 前記半導体装置は上面視で長方形であり、
    前記第１電極は、前記長方形の長辺方向に長い長尺形状に設けられている、
    請求項６に記載の半導体装置。
  9. チップサイズパッケージ型の半導体装置であって、
    前記半導体装置を２分した第１領域と第２領域とに、請求項６に記載の半導体装置である第１半導体装置と第２半導体装置とをそれぞれ備え、
    前記第１半導体装置は、前記第１領域に形成された縦型の第１金属酸化物半導体トランジスタであり、前記第１半導体装置の前記第１電極及び前記第２電極は、それぞれ前記第１金属酸化物半導体トランジスタのソース電極及びゲート電極であり、
    前記第２半導体装置は、前記第２領域に形成された縦型の第２金属酸化物半導体トランジスタであり、前記第２半導体装置の前記第１電極及び前記第２電極は、それぞれ前記第２金属酸化物半導体トランジスタのソース電極及びゲート電極であり、
    前記第１金属酸化物半導体トランジスタのドレインと前記第２金属酸化物半導体トランジスタのドレインとを接続する導体が、前記ソース電極及び前記ゲート電極が設けられた前記半導体装置の主面の反対主面に設けられている、
    半導体装置。
  10. 前記第１領域及び前記第２領域に、前記第１金属酸化物半導体トランジスタの活性領域及び前記第２金属酸化物半導体トランジスタの活性領域がそれぞれ設けられ、
    前記活性領域の、前記第１領域と前記第２領域との境界に直交する方向での一端領域及び他端領域のそれぞれに１以上の前記第１電極が設けられている、
    請求項９に記載の半導体装置。
  11. 前記第１領域及び前記第２領域に、前記第１金属酸化物半導体トランジスタの活性領域及び前記第２金属酸化物半導体トランジスタの活性領域がそれぞれ設けられ、
    前記活性領域を、前記第１領域と前記第２領域との境界に直交する方向にＮ分割（Ｎは２以上の整数）した領域のそれぞれに１以上の前記第１電極が設けられている、
    請求項９に記載の半導体装置。
  12. 前記半導体装置の前記第１領域と前記第２領域との境界と平行な方向の寸法を、前記境界と垂直な方向の寸法で除したアスペクト比が、１より大きい、
    請求項９に記載の半導体装置。
JP2017526185A 2015-07-01 2016-06-30 半導体装置 Active JP6598037B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015132819 2015-07-01
JP2015132819 2015-07-01
PCT/JP2016/003133 WO2017002368A1 (ja) 2015-07-01 2016-06-30 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2017002368A1 true JPWO2017002368A1 (ja) 2018-04-19
JP6598037B2 JP6598037B2 (ja) 2019-10-30

Family

ID=57608223

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017526185A Active JP6598037B2 (ja) 2015-07-01 2016-06-30 半導体装置

Country Status (4)

Country Link
US (1) US10636906B2 (ja)
JP (1) JP6598037B2 (ja)
CN (2) CN111640742B (ja)
WO (1) WO2017002368A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6447946B1 (ja) * 2018-01-19 2019-01-09 パナソニックＩｐマネジメント株式会社 半導体装置および半導体モジュール
CN112368845A (zh) 2018-06-19 2021-02-12 新唐科技日本株式会社 半导体装置
TWI735838B (zh) 2018-06-19 2021-08-11 日商新唐科技日本股份有限公司 半導體裝置
TWI761740B (zh) * 2018-12-19 2022-04-21 日商新唐科技日本股份有限公司 半導體裝置
JP2021002581A (ja) * 2019-06-21 2021-01-07 株式会社村田製作所 半導体装置
USD951214S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951212S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951213S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951215S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
CN116250088A (zh) * 2021-03-29 2023-06-09 新唐科技日本株式会社 半导体装置及半导体模组
WO2024058144A1 (ja) * 2022-09-16 2024-03-21 ヌヴォトンテクノロジージャパン株式会社 半導体装置および実装基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
JP2007194305A (ja) * 2006-01-18 2007-08-02 Renesas Technology Corp 半導体装置
JP2008053623A (ja) * 2006-08-28 2008-03-06 Sanyo Electric Co Ltd 半導体装置
JP2009530826A (ja) * 2006-03-17 2009-08-27 インターナショナル レクティファイアー コーポレイション 改良されたチップスケールパッケージ
JP2010004003A (ja) * 2008-05-20 2010-01-07 Mitsubishi Electric Corp パワー半導体装置
JP2015103611A (ja) * 2013-11-22 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69839439D1 (de) 1998-05-26 2008-06-19 St Microelectronics Srl MOS-Technologie-Leistungsanordnung mit hoher Integrationsdichte
KR100721139B1 (ko) * 2000-02-10 2007-05-25 인터내쇼널 렉티파이어 코포레이션 단일면 상에 돌출 접촉부를 갖는 수직 전도성의 플립칩디바이스
JP2002368218A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
TWI268549B (en) * 2002-05-10 2006-12-11 General Semiconductor Inc A surface geometry for a MOS-gated device that allows the manufacture of dice having different sizes and method for using same
US6710414B2 (en) * 2002-05-10 2004-03-23 General Semiconductor, Inc. Surface geometry for a MOS-gated device that allows the manufacture of dice having different sizes
JP2004055803A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
SG115753A1 (en) * 2004-03-15 2005-10-28 Yamaha Corp Semiconductor element and wafer level chip size package therefor
JP5990401B2 (ja) * 2012-05-29 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
JP2007194305A (ja) * 2006-01-18 2007-08-02 Renesas Technology Corp 半導体装置
JP2009530826A (ja) * 2006-03-17 2009-08-27 インターナショナル レクティファイアー コーポレイション 改良されたチップスケールパッケージ
JP2008053623A (ja) * 2006-08-28 2008-03-06 Sanyo Electric Co Ltd 半導体装置
JP2010004003A (ja) * 2008-05-20 2010-01-07 Mitsubishi Electric Corp パワー半導体装置
JP2015103611A (ja) * 2013-11-22 2015-06-04 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
CN111640742B (zh) 2021-04-20
WO2017002368A1 (ja) 2017-01-05
CN111640742A (zh) 2020-09-08
CN107710400A (zh) 2018-02-16
JP6598037B2 (ja) 2019-10-30
US20180122939A1 (en) 2018-05-03
US10636906B2 (en) 2020-04-28

Similar Documents

Publication Publication Date Title
JP6598037B2 (ja) 半導体装置
JP6728519B2 (ja) 半導体装置、および半導体パッケージ装置
KR102306576B1 (ko) 반도체 장치
US9190378B2 (en) Semiconductor chip and semiconductor device
JP7137558B2 (ja) 半導体装置
JP4185954B2 (ja) フレキシブル基板及び半導体装置
US20040084776A1 (en) Semiconductor equipment
US20180308833A1 (en) Semiconductor device
US20070108628A1 (en) Mounting substrate and semiconductor device
DE112020000206T5 (de) Halbleitermodul-Schaltkreisstruktur
JP2011100864A (ja) 半導体装置及びその製造方法
US7149091B2 (en) Electronic circuit device
JP2007027404A (ja) 半導体装置
JP2015005623A (ja) 半導体装置
US11430719B2 (en) Spot-solderable leads for semiconductor device packages
US11217529B2 (en) Semiconductor device and method of forming a semiconductor device
JP4287882B2 (ja) フレキシブル基板及び半導体装置
JP6849060B2 (ja) 増幅器
JP2008205308A (ja) 半導体装置
JP5910456B2 (ja) 半導体装置
JP2010206090A (ja) 半導体装置
US11664299B2 (en) Mounting board and semiconductor device
WO2023136078A1 (ja) 半導体装置
US20050280053A1 (en) Semiconductor device with diagonal gate signal distribution runner
JP2009302101A (ja) 電子部品搭載構造

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171212

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190124

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20190311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190530

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20190710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190711

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190821

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190903

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190918

R151 Written notification of patent or utility model registration

Ref document number: 6598037

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

SZ03 Written request for cancellation of trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z03

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250