JP7137558B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
インバータ回路、コンバータ回路等の電子回路に用いられるスイッチングデバイスは、スイッチング素子を備える。スイッチング素子として、Ｓｉスイッチング素子や、ＳｉＣスイッチング素子が知られている。ＳｉＣスイッチング素子は、たとえば、ＳｉＣ－ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＳｉＣ－バイポーラトランジスタ（Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＳｉＣ－ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＳｉＣ－ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等を含む。
本開示は、より好適な半導体装置を提供することを課題の一つとする。たとえば、限定するものではないが、高耐電圧化と応答速度の高速化とを図ることが可能な半導体装置を提供することを課題の一つとする。
本開示の第１の側面によると、第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、表面および裏面を有し、絶縁性材料からなる基板と、前記基板の前記表面に形成された表面導電層であって、前記スイッチング素子の前記第１電極が接合された第１電極部を含む表面導電層と、前記第１電極部を介して前記第１電極と導通する第１端子と、前記第２電極と導通する第２端子と、前記第３電極と導通する第３端子と、前記表面導電層の少なくとも一部、前記第１ないし第３端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、前記第１ないし第３端子は各々、前記基板の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、前記第１ないし第３端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、前記封止樹脂は、前記第２方向における前記第１端子と前記第３端子との間に、前記第１方向において前記第１端子および前記第３端子の前記スイッチング素子側に位置する根元側部と、前記第１方向において前記第１および前記第３端子の前記封止樹脂から露出した先端側に位置する先端側部と、を有する、半導体装置が提供される。
本開示の第２の側面によると、第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、表面および裏面を有し、絶縁性材料からなる基板と、前記基板の前記表面に形成された表面導電層であって、且つ前記スイッチング素子の前記第１電極が接合された第１電極部を含む表面導電層と、前記第１電極部を介して前記第１電極と導通する第１端子と、前記第２電極と導通する第２端子と、前記第３電極と導通する第３端子と、前記表面導電層の少なくとも一部、前記第１ないし第３端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、前記第１ないし第３端子は各々、前記基板の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、前記第１ないし第３端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、前記第１端子と前記第３端子との前記第２方向における距離は、前記第３端子と前記第２端子との前記第２方向における距離よりも大である、半導体装置が提供される。
本開示の第３の側面によると、第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、前記スイッチング素子の前記第１電極が接合された第１電極部を含む第１端子と、前記第２電極と導通する第２端子と、前記第３電極と導通する第３端子と、前記第１電極部の少なくとも一部、前記第１ないし第３端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、前記第１ないし第３端子は各々、前記スイッチング素子の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、前記第１ないし第３端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、前記封止樹脂は、前記第２方向における前記第１端子と前記第３端子との間に、前記第１方向において前記第１端子および前記第３端子の前記スイッチング素子側に位置する根元側部と、前記第１方向において前記第１およびまたは前記第３端子の前記封止樹脂から露出した先端側に位置する先端側部と、を有する、半導体装置が提供される。
本開示の第４の側面によると、第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、前記スイッチング素子の前記第１電極が接合された第１電極部を含む第１端子と、前記第２電極と導通する第２端子と、前記第３電極と導通する第３端子と、前記第３電極と導通する第４端子と、前記第１電極部の少なくとも一部および前記第１ないし第４端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、前記第１ないし第４端子は各々、前記スイッチング素子の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、前記第１ないし第４端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、前記第２方向において、前記第３端子は前記第１ないし第４端子の中で最も中央側に位置し、前記第３電極と前記第３端子との間のインダクタンスが前記第３電極と前記第４端子との間のインダクタンスよりも小さい、半導体装置が提供される。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態に係る半導体装置を示す斜視図である。 本開示の第１実施形態に係る半導体装置を示す要部斜視図である。 本開示の第１実施形態に係る半導体装置を示す平面図である。 本開示の第１実施形態に係る半導体装置を示す要部平面図である。 本開示の第１実施形態に係る半導体装置を示す底面図である。 本開示の第１実施形態に係る半導体装置を示す右側面図である。 本開示の第１実施形態に係る半導体装置を示す要部右側面図である。 本開示の第１実施形態に係る半導体装置を示す正面図である。 図４のＩＸ－ＩＸ線に沿う要部断面図である。 図４のＸ－Ｘ線に沿う断面図である。 本開示の第２実施形態に係る半導体装置を示す平面図である。 本開示の第３実施形態に係る半導体装置を示す平面図である。 本開示の第４実施形態に係る半導体装置を示す平面図である。 本開示の第５実施形態に係る半導体装置を示す平面図である。 本開示の第６実施形態に係る半導体装置を示す平面図である。 本開示の第７実施形態に係る半導体装置を示す正面図である。 本開示の第８実施形態に係る半導体装置を示す要部平面図である。 本開示の第９実施形態に係る半導体装置を示す要部平面図である。 本開示の第１０実施形態に係る半導体装置を示す要部平面図である。 本開示の第１１実施形態に係る半導体装置を示す要部平面図である。
以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
＜第１実施形態＞
図１～図１０は、本開示の第１実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ１は、基板１、表面導電層２、裏面導電層３、スイッチング素子４、ドレイン端子５１、ゲート端子５２、ソース端子５３、ソースセンス端子５４、ゲートワイヤ６２、複数のソースワイヤ６３、ソースセンスワイヤ６４および封止樹脂７を備えている。
図１は、半導体装置Ａ１を示す斜視図である。図２は、半導体装置Ａ１を示す要部斜視図である。図３は、半導体装置Ａ１を示す平面図である。図４は、半導体装置Ａ１を示す要部平面図である。図５は、半導体装置Ａ１を示す底面図である。図６は、半導体装置Ａ１を示す右側面図である。図７は、半導体装置Ａ１を示す要部右側面図である。図８は、半導体装置Ａ１を示す正面図である。図９は、図４のＩＸ－ＩＸ線に沿う要部断面図である。図１０は、図４のＸ－Ｘ線に沿う断面図である。なお、理解の便宜上、図２においては、封止樹脂７を想像線で示しており、図４および図７においては、封止樹脂７を省略している。また、これらの図において、ｚ方向が厚さ方向の一例であり、ｙ方向が第１方向の一例であり、ｘ方向が第２方向の一例である。
基板１は、絶縁性材料からなる板状部材であり、スイッチング素子４を支持するものである。図４に示すように、本実施形態においては、基板１は、ｚ方向視矩形状である。基板１の材質は特に限定されず、たとえばアルミナ、窒化アルミニウム、窒化ケイ素、窒化ホウ素、グラファイト等のセラミックスからなる。基板１は、表面１１および裏面１２を有する。表面１１および裏面１２は、ｚ方向において互いに反対側を向く平面である。
表面導電層２は、基板１の表面１１に形成されており、主にスイッチング素子４への導通経路を構成するためのものである。表面導電層２の材質は特に限定されず、Ｃｕ等の金属およびこれらの合金によって形成され、必要に応じＮｉ，Ａｇ等のめっき層を有する構成であってもよい。表面導電層２の形成手法は特に限定されず、たとえば、金属板部材を基板１の表面１１に接合してもよい。
本実施形態においては、表面導電層２は、ドレイン電極部２１、ソース電極部２３および複数の孤立部２５を有する。
ドレイン電極部２１は、スイッチング素子４が実装され、且つドレイン端子５１が接合された部位であり、第１電極部の一例である。本実施形態においては、ドレイン電極部２１は、表面導電層２の過半を占める大きさとされている。より具体的には、ドレイン電極部２１は、基板１のｙ方向図中上側部分のほとんどを覆う部分と、基板１のｙ方向図中下側部分のｘ方向図中右端部分を覆う部分と、を有する。また、本実施形態においては、ドレイン電極部２１は、２つの切欠き部２１５を有する。２つの切欠き部２１５は、ドレイン電極部２１のｘ方向両側に形成されており、ｘ方向におけるドレイン電極部２１の端縁からｘ方向内方に凹んでいる。
ソース電極部２３は、スイッチング素子４の後述のソース電極４３に導通し、ソース端子５３が接合された部位であり、第３電極部の一例である。ソース電極部２３は、ドレイン電極部２１から離間している。ソース電極部２３は、ドレイン電極部２１のｙ方向図中下方側部分とｘ方向において隣り合っており、本実施形態においては、ｚ方向視において略矩形状である。
複数の切欠き部２１５は、ドレイン電極部２１およびソース電極部２３から離間しており、ドレイン電極部２１、ソース電極部２３およびスイッチング素子４と絶縁されている。すなわち、複数の切欠き部２１５は、スイッチング素子４への導通経路を構成していない部位である。本実施形態においては、２つの孤立部２５が設けられているが、これは一例であり孤立部２５の個数は特に限定されない。２つの孤立部２５は、ドレイン電極部２１の２つの切欠き部２１５に各別に収容された配置とされている。
図５、図７および図９に示すように、裏面導電層３は、基板１の裏面１２に形成されている。裏面導電層３は、ドレイン電極部２１およびスイッチング素子４とは絶縁されている。本実施形態においては、裏面導電層３は、基板１の裏面１２の大部分を覆う大きさおよび形状に形成されている。すなわち、裏面導電層３は、ｚ方向視において、ドレイン電極部２１の略全体およびスイッチング素子４と重なっている。
スイッチング素子４は、ＳｉやＳｉＣを母材とするスイッチング素子であり、半導体装置Ａ１が果たすべきスイッチング機能を実現する素子である。スイッチング素子４としては、たとえば、ＳｉＣ－ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＳｉＣ－バイポーラトランジスタ（Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＳｉＣ－ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＳｉＣ－ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等が挙げられ、本実施形態においては、スイッチング素子４が高耐電圧化と応答速度の高速化に最も適しているトレンチ構造を有するＳｉＣ－ＭＯＳＦＥＴである場合を例に説明する。
図２、図４、図９および図１０に示すように、スイッチング素子４は、チップ裏面側に形成されたドレイン電極４１、チップ表面側に形成されたゲート電極４２およびソース電極４３を有する。ドレイン電極４１は、第１電極の一例である。ドレイン電極４１は、スイッチング素子４のうちドレイン電極部２１と対向する面に形成されている。ゲート電極４２は、第２電極の一例であり、スイッチング素子４のうちドレイン電極４１が形成された面とは反対側の面に形成されている。ソース電極４３は、第３電極の一例であり、スイッチング素子４のうちゲート電極４２が形成された面と同じ面に形成されている。ソース電極４３は、ゲート電極４２よりも顕著に大であり、スイッチング素子４の片面の大部分を占めている。ソース電極４３下方の半導体基板表面には、多数のトレンチ構造を有するＳｉＣ－ＭＯＳＦＥＴが形成されており、夫々のトランジスタ素子のソース電極およびゲート電極が、ソース電極４３およびゲート電極４２に並列接続される構成をしている。
スイッチング素子４は、ドレイン電極４１およびソース電極４３に電位差を与えた状態でゲート電極４２およびソース電極４３に駆動電圧を与えることによって、ドレイン電極４１およびソース電極４３がオン／オフ制御される。
スイッチング素子４の基板１への実装は、スイッチング素子４のドレイン電極４１が表面導電層２のドレイン電極部２１に接合材４９によって接合されることによってなされている。接合材４９は、スイッチング素子４のドレイン電極４１と表面導電層２のドレイン電極部２１とを導通させるべく、たとえばＴｉＮｉＡｇ系はんだやＳｎＡｇＣｕ系はんだ、焼成Ａｇを用いて形成された導電性接合材である。
本実施形態においては、スイッチング素子４は、４つの外端縁４５を有する矩形状である。本実施形態のスイッチング素子４は、２つの外端縁４５がｘ方向に沿い、他の２つの外端縁４５がｙ方向に沿う配置とされている。
ドレイン端子５１、ゲート端子５２、ソース端子５３およびソースセンス端子５４は、半導体装置Ａ１の外部とスイッチング素子４との導通経路を構成するものであり、半導体装置Ａ１をたとえば回路基板（図示略）に実装する際に用いられる。ドレイン端子５１、ゲート端子５２、ソース端子５３およびソースセンス端子５４は、たとえば金属製のリードフレームを切断することによって形成され、たとえばＣｕ等の金属等からなる。
ドレイン端子５１は、ドレイン電極部２１を介してスイッチング素子４のドレイン電極４１と導通しており、第１端子の一例である。図１～図４および図７に示すように、ドレイン端子５１は、ｙ方向に沿って延びており、接合部５１１、屈曲部５１２および先端５１３を有する。接合部５１１は、ドレイン電極部２１に接合された部位であり、ドレイン端子５１の根元部分である。接合部５１１とドレイン電極部２１との接合手法は特に限定されず、導電性接合材を用いた接合、超音波接合、抵抗溶接等の種々の手法を適宜採用すればよい。本実施形態においては、導電性接合材が用いられている。屈曲部５１２は、接合部５１１に繋がった屈曲形状の部位であり、屈曲部５１２と先端５１３と間の部分をｚ方向において裏面導電層３から離間させる形状である。先端５１３は、接合部５１１とは反対側に位置するドレイン端子５１の先端である。ドレイン端子５１は、ｚ方向視においてｘ方向における最も外側（図中右側）に配置されている。
ソース端子５３は、ソース電極部２３を介してスイッチング素子４のソース電極４３と導通しており、第３端子の一例である。図１～図４に示すように、ソース端子５３は、ｙ方向に沿って延びており、接合部５３１、屈曲部５３２および先端５３３を有する。接合部５３１は、ソース電極部２３に接合された部位であり、ソース端子５３の根元部分である。接合部５３１とソース電極部２３との接合手法は特に限定されず、導電性接合材を用いた接合、超音波接合、抵抗溶接等の種々の手法を適宜採用すればよい。本実施形態においては、導電性接合材が用いられている。屈曲部５３２は、接合部５３１に繋がった屈曲形状の部位であり、屈曲部５３２と先端５３３と間の部分をｚ方向において裏面導電層３から離間させる形状である。先端５３３は、接合部５３１とは反対側に位置するソース端子５３の先端である。ソース端子５３は、ｚ方向視においてドレイン端子５１とｘ方向において隣り合っている。
ゲート端子５２は、スイッチング素子４のゲート電極４２と導通しており、第２端子の一例である。図１～図４に示すように、ゲート端子５２は、ｙ方向に沿って延びており、接合部５２１、屈曲部５２２および先端５２３を有する。接合部５２１は、基板１の表面１１に接合された部位であり、ゲート端子５２の根元部分である。接合部５２１と基板１の表面１１との接合手法は特に限定されず、例えば各種接合材を用いた接合を適宜採用すればよい。屈曲部５２２は、接合部５２１に繋がった屈曲形状の部位であり、屈曲部５２２と先端５２３と間の部分をｚ方向において裏面導電層３から離間させる形状である。先端５２３は、接合部５２１とは反対側に位置するゲート端子５２の先端である。ゲート端子５２は、ｚ方向視においてソース端子５３に対してドレイン端子５１とはｘ方向における反対側に配置されている。
ソースセンス端子５４は、スイッチング素子４のソース電極４３と導通しており、第４端子の一例である。図１～図４に示すように、ソースセンス端子５４は、ｙ方向に沿って延びており、接合部５４１、屈曲部５４２および先端５４３を有する。接合部５４１は、基板１の表面１１に接合された部位であり、ソースセンス端子５４の根元部分である。接合部５４１と基板１の表面１１との接合手法は特に限定されず、例えば各種接合材を用いた接合を適宜採用すればよい。屈曲部５４２は、接合部５４１に繋がった屈曲形状の部位であり、屈曲部５４２と先端５４３と間の部分をｚ方向において裏面導電層３から離間させる形状である。先端５４３は、接合部５４１とは反対側に位置するソースセンス端子５４の先端である。ソースセンス端子５４は、ｚ方向視においてソース端子５３に対してドレイン端子５１とはｘ方向における反対側に配置されており、図示された例においては、ｘ方向においてゲート端子５２とソース端子５３との間に配置されている。なお、ゲートワイヤ６２とソースセンスワイヤ６４とは、互いに入れ替えることが可能である。すなわち、ゲート端子５２とソースセンス端子５４とのｘ方向における配置は、図示された構成に限定されず、図示された構成に対して、ゲート端子５２とソースセンス端子５４との位置が互いに入れ替えられた構成であってもよい。この点は、以降の実施形態においても同様である。また、ゲート端子５２、ソース端子５３およびソースセンス端子５４は、必ずしも屈曲部５２２，５３２，５４２を有していなくてもよい。たとえば、屈曲部分を有さない平坦な形状のゲート端子５２、ソース端子５３およびソースセンス端子５４をｚ方向において裏面導電層３から離間した位置に配置し、これらのゲート端子５２、ソース端子５３およびソースセンス端子５４に、ゲートワイヤ６２、ソースワイヤ６３およびソースセンスワイヤ６４をそれぞれ接合する構成であってもよい。この場合、ゲート端子５２、ソース端子５３およびソースセンス端子５４と裏面導電層３との距離を拡大しつつ、製造コストの低減を図ることができる。
図４に示すように、ドレイン端子５１の中心線Ｃ１とソース端子５３の中心線Ｃ３とのｘ方向における距離ｄ１３は、ソース端子５３の中心線Ｃ３とソースセンス端子５４の中心線Ｃ４との距離ｄ３４よりも大である。また、距離ｄ１３は、ゲート端子５２の中心線Ｃ２とソースセンス端子５４の中心線Ｃ４との距離ｄ２４よりも大である。本実施形態においては、距離ｄ２４と距離ｄ３４とは、ほぼ同じである。
図８に示すように、本実施形態においては、ドレイン端子５１の先端５１３、ゲート端子５２の先端５２３、ソース端子５３の先端５３３およびソースセンス端子５４の先端５４３は、ｚ方向における位置が互いにほぼ同じである。また、ドレイン端子５１、ゲート端子５２、ソース端子５３およびソースセンス端子５４が封止樹脂７から突出する箇所のｚ方向における位置が互いにほぼ同じである。
図４に示すように、ソース端子５３の中心線Ｃ３をｙ方向に延長させた仮想線は、スイッチング素子４と交差している。また、ドレイン端子５１の中心線Ｃ１をｙ方向に延長させた仮想線は、スイッチング素子４と交差しない。
図２および図４に示すように、ゲートワイヤ６２は、スイッチング素子４のゲート電極４２とゲート端子５２の接合部５２１とに接合されており、スイッチング素子４のゲート電極４２とゲート端子５２とを導通させている。ゲートワイヤ６２の材質等は特に限定されず、本実施形態においては、Ａｉ－Ｎｉからなるワイヤが用いられている。また、本実施形態においては、１本のゲートワイヤ６２によってゲート電極４２とゲート端子５２とが導通している。また、ゲートワイヤ６２は、ｚ方向視において、ｘ方向およびｙ方向のいずれに対しても傾斜している。
図２、図４、図７および図８示すように、複数のソースワイヤ６３は、各々がスイッチング素子４のソース電極４３と表面導電層２のソース電極部２３とに接合されており、スイッチング素子４のソース電極４３とソース電極部２３およびソース端子５３とを導通させている。ソースワイヤ６３の材質等は特に限定されず、本実施形態においては、Ａｌからなるワイヤが用いられている。また、ソースワイヤ６３の線径は、ゲートワイヤ６２の線径およびソースセンスワイヤ６４の線径よりも大きい。本実施形態においては、複数のソースワイヤ６３は、各々がｙ方向に沿っており、ｘ方向において互いに離間して配置されている。本実施形態においては、４本のソースワイヤ６３が設けられている。
図２および図４に示すように、ソースセンスワイヤ６４は、スイッチング素子４のソース電極４３とソースセンス端子５４の接合部５４１とに接合されており、スイッチング素子４のソース電極４３とソース端子５３とを導通させている。ソースセンスワイヤ６４の材質等は特に限定されず、本実施形態においては、Ａｌ－Ｎｉからなるワイヤで、ゲート電極の接続に用いられるワイヤよりも太いワイヤが複数用いられている。また、本実施形態においては、ゲート電極のワイヤと同様な太さの１本のソースセンスワイヤ６４によってソース電極４３とソース端子５３とが導通している。また、ソースセンスワイヤ６４は、ｚ方向視において、ｘ方向およびｙ方向のいずれに対しても傾斜している。
ソース端子５３とソースセンス端子５４とは、いずれもスイッチング素子４のソース電極４３に導通している。具体的には、ソース端子５３とソースセンス端子５４とは、ソース電極部２３、複数のソースワイヤ６３、ソース電極４３およびソースセンスワイヤ６４が直列に接続された導通経路のみによって導通している。すなわち、ソース端子５３とソースセンス端子５４とは、ソース電極４３を含む導通経路のみによって導通しており、ソース電極４３を含まない導通経路によっては導通していない。
また、ソース電極４３とソース端子５３の先端５３３との間の抵抗およびインダクタンスは、複数のソースワイヤ６３、ソース電極部２３およびソース端子５３の抵抗およびインダクタンスの合計となる。一方、ソース電極４３とソースセンス端子５４の先端５４３との間の抵抗およびインダクタンスは、ソースセンスワイヤ６４およびソースセンス端子５４の抵抗およびインダクタンスの合計となる。上述した複数のソースワイヤ６３とソースセンスワイヤ６４との構成から、ソース電極４３とソース端子５３の先端５３３との間の抵抗およびインダクタンスは、ソース電極４３とソースセンス端子５４の先端５４３との間の抵抗およびインダクタンスよりも小である。
封止樹脂７は、基板１の一部、表面導電層２の一部、裏面導電層３の一部、スイッチング素子４、ドレイン端子５１の一部、ゲート端子５２の一部、ソース端子５３の一部、ソースセンス端子５４の一部、ゲートワイヤ６２、複数のソースワイヤ６３およびソースセンスワイヤ６４を覆っており、これらを保護するためのものである。封止樹脂７の材質は特に限定されず、たとえば黒色のエポキシ樹脂からなり、適宜フィラーが混入されていてもよい。
本実施形態においては、封止樹脂７は、表面７１、裏面７２、端面７３、一対の側面７４を有している。表面７１は、基板１の表面１１と同じ側を向く面である。裏面７２は、基板１の裏面１２と同じ側を向く面である。端面７３は、表面７１と裏面７２とを繋いでおり、ｙ方向を向く面である。一対の側面７４は、表面７１と裏面７２とを繋いでおり、ｘ方向を向く面であって、互いに反対側を向いている。
図５および図９に示すように、本実施形態においては、裏面導電層３の片面全体が封止樹脂７の裏面７２から露出している。この裏面導電層３の片面は、裏面７２と面一である。
また、図１、図３、図５、図６および図８に示すように、本実施形態においては、封止樹脂７は、２つの凸部７５を有する。２つの凸部７５は、端面７３からｙ方向に突出した部位であり、図示された例においては、直方体形状である。２つの凸部７５は、ｘ方向に互いに離間して配置されている。図３における図中右方の凸部７５からは、ドレイン端子５１が突出しており、図中左方の凸部７５からはゲート端子５２、ソース端子５３およびソースセンス端子５４が突出している。
端面７３に２つの凸部７５が形成されていることにより、封止樹脂７は、根元側部７ａと先端側部７ｂとを有する。根元側部７ａは、ｘ方向におけるドレイン端子５１とソース端子５３との間において、ｙ方向においてドレイン端子５１およびソース端子５３の根元側（接合部５１１および接合部５３１側）に位置する部位である。本実施形態においては、端面７３のうち２つの凸部７５の間に位置する部分が、根元側部７ａを構成している。先端側部７ｂは、ｘ方向におけるドレイン端子５１とソース端子５３との間において、ドレイン端子５１の先端５１３およびソース端子５３の先端５３３が存在する先端側に位置する部位である。本実施形態においては、２つの凸部７５のｙ方向先端部分のうちドレイン端子５１とソース端子５３との間に位置する部分が、先端側部７ｂを構成している。すなわち、半導体装置Ａ１は２つの先端側部７ｂを有する。
また、本実施形態においては、封止樹脂７は、側方凸部７８を有する。側方凸部７８は、表面７１および側面７４から凹む凹部であり、図示された例においては、直方体形状の凹部によって構成されている。側方凸部７８からは、表面導電層２の孤立部２５が部分的に露出している。側方凸部７８は、底面７８１を有する。図１０に示すように、底面７８１は、孤立部２５の露出した面と面一とされている。
このような構成の半導体装置Ａ１の用途は特に限定されず、たとえば、実験用ビーム加速器、キッカー、医療用ガン治療装置、Ｘ線発生装置およびプラズマ発生器等の機器の備えられるパルス発生器をはじめとして、高電圧電源、リレー回路等の構成要素として用いられる。
本実施形態によれば、図４に示すように、ドレイン端子５１とソース端子５３とが隣り合っている。このため、ドレイン端子５１とドレイン電極４１との導通経路と、ソース端子５３とソース電極４３との導通経路は、ゲート端子５２とゲート電極４２との導通経路やソースセンス端子５４とソース電極４３との導通経路を避けるような形状とする必要がない。これにより、ドレイン端子５１とドレイン電極４１との導通経路と、ソース端子５３とソース電極４３との導通経路とに、屈曲部分や延長部分等を設ける必要性が低下し、これらの導通経路のインダクタンスを低下させることが可能である。特に、ソース端子５３とソース電極４３との導通経路は、ソースセンス端子５４とソース電極４３との導通経路と導通している。ゲート駆動電圧を与えるための基準電位をソース端子５３に取る場合、ソース端子５３とソース電極４３との導通経路におけるインダクタンスが過大であると、このインダクタンスによって生じる起電力が、ゲート端子５２およびソース端子５３間に与えられる駆動電圧を相殺し低下させてしまう。本実施形態においては、ゲート駆動電圧を与えるためのソースセンス端子５４と、スイッチング素子４をオンして電流を流すソース端子５３が別々に用意されている。このため、ソース端子５３とソース電極４３との導通経路におけるインダクタンスの影響を受けることなく、駆動電圧をより確実に与えることが可能である。スイッチング素子４がＳｉＣスイッチング素子である場合、駆動電圧に対するドレイン電流の傾きである相互コンダクタンスが、たとえばＳｉスイッチング素子と比べて小さい傾向があり、駆動電圧が所定の電圧に到達しないと、十分なドレイン電流が得られない。本実施形態によれば、１μｓｅｃ以下の時間で数１００Ａの電流変化を伴うような十分なドレイン電流を速やかに得ることが可能であり、応答速度を高速化することができる。また、図１および図４に示すように、封止樹脂７には、根元側部７ａおよび先端側部７ｂが形成されている。根元側部７ａおよび先端側部７ｂを有することにより、封止樹脂７からドレイン端子５１が突出する箇所と封止樹脂７からソース端子５３が突出する箇所とを封止樹脂７の表面に沿って結んだ距離である沿面距離を延長させることができる。この沿面距離が長いほど、ドレイン端子５１とソース端子５３との耐電圧を高めることが可能である。したがって、半導体装置Ａ１によれば、高耐電圧化と応答速度の高速化とを図ることができる。
端面７３から突出する凸部７５を設けることにより、ドレイン端子５１とソース端子５３との間に、根元側部７ａと先端側部７ｂとを確実かつ容易に設けることが可能である。
また、図４に示すように、ドレイン端子５１の中心線Ｃ１とソース端子５３の中心線Ｃ３とのｘ方向距離である距離ｄ１３は、ソース端子５３の中心線Ｃ３とソースセンス端子５４の中心線Ｃ４とのｘ方向距離である距離ｄ３４およびソースセンス端子５４の中心線Ｃ４とゲート端子５２の中心線Ｃ２とのｘ方向距離である距離ｄ２４よりも大きい。これにより、ドレイン端子５１とソース端子５３との沿面距離を延長することが可能であり、高耐電圧化を図るのに好ましい。
ソース端子５３とソースセンス端子５４とが隣り合った配置とされている。これにより、ソース電極４３とソース端子５３との導通経路と、ソース電極４３とソースセンス端子５４との導通経路と、の間にゲート電極４２とゲート端子５２との導通経路を確保する必要がない。これにより、これらの導通経路のインダクタンスを低下させることが可能であり、応答速度の高速化に好ましい。
ソース端子５３の中心線Ｃ３をｙ方向に延長した仮想線が、スイッチング素子４と交差している。これにより、スイッチング素子４とソース端子５３とが、不当に遠ざけられた配置となることを回避可能であり、ソース電極４３とソース端子５３との間の低抵抗化および低インダクタンス化を図ることができる。ドレイン端子５１、スイッチング素子４およびソース端子５３で形成される電流経路のインダクタンスが大きいほど、スイッチングオフ時にこのインダクタンス部により大きな起電力が発生する。この起電力が過大であると、素子耐圧を超えて破壊に至るおそれがある。本実施形態では、ソースセンス端子５４の使用によって高速スイッチングを可能とする一方で、ソース電極４３とソース端子５３との間のインダクタンスを低減可能であり、素子破壊を抑制することができる。
また、本実施形態においては、ドレイン端子５１の中心線Ｃ１をｙ方向に延長した仮想線は、スイッチング素子４とは交差しない。これは、ドレイン端子５１がソース端子５３から十分に離されていることを意味し、高耐電圧化に好ましい。
なお、本実施形態においては、ソースセンス端子５４の中心線Ｃ４をｙ方向に延長した仮想線がスイッチング素子４と交差していないが、これは、スイッチング素子４のｚ方向視寸法が比較的小さい場合である。スイッチング素子４の寸法等によっては、ソースセンス端子５４の中心線Ｃ４をｙ方向に延長した仮想線がスイッチング素子４と交差する構成であってもよい。
図１０に示すように、孤立部２５は、側方凸部７８において封止樹脂７から露出しており、孤立部２５の図中上面が底面７８１と面一とされている。これにより、半導体装置Ａ１の製造方法において、金型を用いて封止樹脂７を形成する際に、この金型を孤立部２５に押し当てることが可能である。孤立部２５は、基板１を部分的に覆っており、金型の押付力が基板１に直接作用することを回避することが可能である。これは、セラミックスからなる基板１の破損を抑制するのに好ましい。また、孤立部２５は、表面導電層２のうち各種の導通経路を構成する部分とは離間しており絶縁されている。このため、半導体装置Ａ１の外観に露出した孤立部２５が、意図しないショート現象等を誘発することを防止することができる。
図１１～図２０は、本開示の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
＜第２実施形態＞
図１１は、本開示の第２実施形態に係る半導体装置を示している。
本実施形態の半導体装置Ａ２においては、封止樹脂７が１つの凸部７５を有する。本実施形態においては、凸部７５は、ｘ方向におけるドレイン端子５１とソース端子５３との間に位置している。また、ドレイン端子５１、ゲート端子５２、ソース端子５３およびソースセンス端子５４は、端面７３から突出している。端面７３のうちドレイン端子５１と凸部７５との間に位置する部分、および端面７３のうちソース端子５３と凸部７５との間に位置する部分が、２つの根元側部７ａを構成している。また、凸部７５のｙ方向先端部分が、先端側部７ｂを構成している。
このような実施形態によっても、半導体装置Ａ２の高耐電圧化と応答速度の高速化とを図ることができる。
＜第３実施形態＞
図１２は、本開示の第３実施形態に係る半導体装置を示している。
本実施形態の半導体装置Ａ３においては、封止樹脂７が３つの凸部７５を有する。３つの凸部７５は、ｘ方向に互いに離間して配置されている。図中右方の凸部７５からは、ドレイン端子５１が突出している。図中左方の凸部７５からは、ゲート端子５２、ソース端子５３およびソースセンス端子５４が突出している。図中中央の凸部７５は、ドレイン端子５１とソース端子５３との間に設けられている。この凸部７５からは、ドレイン端子５１、ゲート端子５２、ソース端子５３およびソースセンス端子５４のいずれもが突出していない。
本実施形態においては、端面７３のうち隣り合う凸部７５に挟まれた部分が、２つの根元側部７ａを構成している。また、３つの凸部７５のｙ方向先端部分のうちドレイン端子５１とソース端子５３との間に位置する部分が、３つの先端側部７ｂを構成している。
このような実施形態によっても、半導体装置Ａ３の高耐電圧化と応答速度の高速化とを図ることができる。
＜第４実施形態＞
図１３は、本開示の第４実施形態に係る半導体装置を示している。
本実施形態の半導体装置Ａ４においては、封止樹脂７が１つの凸部７５を有している。ドレイン端子５１が、端面７３から突出しており、ゲート端子５２、ソース端子５３およびソースセンス端子５４が、凸部７５から突出している。本実施形態においては、端面７３のうちドレイン端子５１とソース端子５３との間に位置する部分が、根元側部７ａを構成している。また、凸部７５のｙ方向先端部分のうちドレイン端子５１とソース端子５３との間に位置する部分が、先端側部７ｂを構成している。
このような実施形態によっても、半導体装置Ａ４の高耐電圧化と応答速度の高速化とを図ることができる。
＜第５実施形態＞
図１４は、本開示の第５実施形態に係る半導体装置を示している。
本実施形態の半導体装置Ａ５においては、封止樹脂７が２つの凸部７５を有している。図中右方の凸部７５からは、ドレイン端子５１が突出している。図中左方の凸部７５からは、ゲート端子５２、ソース端子５３およびソースセンス端子５４が突出している。２つの凸部７５は、それぞれのｙ方向先端部分からｙ方向図中上方に延びる斜面を有している。また、これらの斜面は、互いに繋がっている。本実施形態においては、２つの凸部７５の前記斜面が繋がる部分が根元側部７ａを構成している。また、２つの凸部７５のｙ方向先端部分のうちドレイン端子５１とソース端子５３との間に位置する部分が２つの先端側部７ｂを構成している。
このような実施形態によっても、半導体装置Ａ５の高耐電圧化と応答速度の高速化とを図ることができる。また、根元側部７ａと先端側部７ｂとを繋ぐ領域は、ｙ方向に沿った面に限定されず、本実施形態のようにｙ方向に対して傾いた面であってもよい。
＜第６実施形態＞
図１５は、本開示の第６実施形態に係る半導体装置を示している。
本実施形態の半導体装置Ａ６においては、封止樹脂７が凹部７６を有しており、凸部７５を有していない。凹部７６は、ドレイン端子５１およびソース端子５３の間において端面７３からｙ方向に凹む部位である。本実施形態においては、凹部７６の底面が根元側部７ａを構成しており、端面７３のうちドレイン端子５１とソース端子５３との間に位置する部分が２つの先端側部７ｂを構成している。
このような実施形態によっても、半導体装置Ａ６の高耐電圧化と応答速度の高速化とを図ることができる。
＜第７実施形態＞
図１６は、本開示の第７実施形態に係る半導体装置を示している。
本実施形態の半導体装置Ａ７においては、ドレイン端子５１の先端５１３のｚ方向における位置と、ゲート端子５２の先端５２３、ソース端子５３の先端５３３およびソースセンス端子５４の先端５４３のｚ方向における位置とが、互いに異なっている。また、ゲート端子５２の先端５２３、ソース端子５３の先端５３３およびソースセンス端子５４の先端５４３のｚ方向における位置は、互いに同じである。また、ドレイン端子５１が７から突出する箇所のｚ方向における位置と、ゲート端子５２、ソース端子５３およびソースセンス端子５４が封止樹脂７から突出する箇所のｚ方向における位置とは、互いに異なっている。このような構成は、たとえば、屈曲部５１２の屈曲高さを屈曲部５２２、屈曲部５３２および屈曲部５４２の屈曲高さと異ならせることによって実現される。なお、図示された例においては、根元側部７ａおよび先端側部７ｂを構成する２つの凸部７５は、半導体装置Ａ１と同様であるが、半導体装置Ａ２～Ａ６に示す構成等であってもよい。
このような実施形態によっても、半導体装置Ａ７の高耐電圧化と応答速度の高速化とを図ることができる。また、ドレイン端子５１とソース端子５３との沿面距離は、ドレイン端子５１が封止樹脂７から突出する箇所とソース端子５３が封止樹脂７から突出する箇所とが、ｚ方向において異なることに相当する分だけ長くなる。これは、半導体装置Ａ７の高耐電圧化に好ましい。また、半導体装置Ａ７をプリント基板に実装した場合に、当該プリント基板上でのドレイン端子５１とソース端子５３との沿面距離の確保がより容易である。
＜第８実施形態＞
図１７は、本開示の第８実施形態に係る半導体装置を示している。
本実施形態の半導体装置Ａ８においては、表面導電層２が、ドレイン電極部２１、ソース電極部２３および２つの孤立部２５に加えて、ゲート電極部２２および補助ソース電極部２４を有する。ゲート電極部２２および補助ソース電極部２４は、ドレイン電極部２１、ソース電極部２３および２つの孤立部２５と同様の材質からなる。ゲート電極部２２は、本開示の第２電極部であり、補助ソース電極部２４は、本開示の補助第３電極部である。
補助ソース電極部２４は、ソース電極部２３に対して、ｘ方向においてドレイン電極部２１のうち接合部５１１が接合された箇所とは反対側に離間して配置されている。本実施形態においては、補助ソース電極部２４に、ソースセンス端子５４の接合部５４１が導通接合されている。また、補助ソース電極部２４には、ソースセンスワイヤ６４が接続されている。これにより、スイッチング素子４のソース電極４３とソース端子５３とは、ソースセンスワイヤ６４および補助ソース電極部２４を介して導通している。
ゲート電極部２２は、補助ソース電極部２４に対して、ｘ方向においてソース電極部２３とは反対側に離間して配置されている。本実施形態においては、ゲート電極部２２に、ゲート端子５２の接合部５２１が導通接合されている。また、ゲート電極部２２には、ゲートワイヤ６２が接続されている。これにより、スイッチング素子４のゲート電極４２とゲート端子５２とは、ゲートワイヤ６２およびゲート電極部２２を介して導通している。
このような実施形態によっても、半導体装置Ａ８の高耐電圧化と応答速度の高速化とを図ることができる。また、ゲート端子５２がゲート電極部２２に接合され、ソースセンス端子５４が補助ソース電極部２４に接合された構成であることにより、ゲート端子５２およびソースセンス端子５４の接合強度を高めることができるという利点がある。これにより、各端子と基板１との相対位置がより強く固定され、封止樹脂７の形成時に金型への各端子の位置固定をより確実に行うことができる。
＜第９実施形態＞
図１８は、本開示の第９実施形態に係る半導体装置を示している。
本実施形態の半導体装置Ａ９においては、スイッチング素子４の配置が上述した実施形態と異なっている。本実施形態においては、スイッチング素子４は、４つの外端縁４５のいずれもがｘ方向およびｙ方向に対して傾斜している。図示された例においては、４つの外端縁４５は、ｘ方向およびｙ方向に対して４５°傾いている。
ソース電極４３は、スイッチング素子４のｚ方向視における大部分を占めており、略矩形状である。スイッチング素子４が上述した配置であることにより、ソース電極４３の対角線がｘ方向およびｙ方向に沿う配置となっている。これにより、上述した実施形態と比べてソース電極４３のｘ方向における最大寸法が拡大している。これに対応して、ソース電極４３に接続される複数のソースワイヤ６３の本数が図示された例においては、６本に増加している。
このような実施形態によっても、半導体装置Ａ９の高耐電圧化と応答速度の高速化とを図ることができる。また、複数のソースワイヤ６３の本数を増加させることにより、ソース電極４３とソース端子５３との間の抵抗およびインダクタンスをより低減することが可能である。これは、半導体装置Ａ９の応答速度の高速化に好ましい。なお、半導体装置Ａ９は、表面導電層２がゲート電極部２２および補助ソース電極部２４を有する構成であるが、ゲート電極部２２および補助ソース電極部２４を有さない半導体装置Ａ１に類似の構成であってもよい。
＜第１０実施形態＞
図１９は本開示の第１０実施形態に係る半導体装置を示している。
本実施形態の半導体装置Ａ１０においては、スイッチング素子４が上述した半導体装置Ａ９と同様の配置とされている。また、表面導電層２のドレイン電極部２１は、切欠き部２１１を有する。切欠き部２１１は、ｙ方向においてスイッチング素子４に対してソース電極部２３とは反対側に設けられており、ｙ方向図中下方に向けて凹んでいる。切欠き部２１１は、斜辺２１２を有する。斜辺２１２は、ｘ方向およびｙ方向のいずれに対しても傾斜しており、スイッチング素子４の外端縁４５と平行である。また、斜辺２１２と外端縁４５とは、隣り合っている。
このような実施形態によっても、半導体装置Ａ１０の高耐電圧化と応答速度の高速化とを図ることができる。また、表面導電層２のドレイン電極部２１の斜辺２１２を有する切欠き部２１１を設けることにより、ドレイン電極部２１にスイッチング素子４を搭載する際に、斜辺２１２をスイッチング素子４の配置方向の基準として用いることができる。
＜第１１実施形態＞
図２０は本開示の第１１実施形態に係る半導体装置を示している。
本実施形態の半導体装置Ａ１１においては、スイッチング素子４が上述した半導体装置Ａ９，Ａ１０と同様の配置とされている。また、表面導電層２のドレイン電極部２１は、切欠き部２１１を有する。切欠き部２１１は、ｙ方向においてスイッチング素子４に対してソース電極部２３とは反対側に設けられており、ｙ方向図中下方に向けて凹んでいる。本実施形態の切欠き部２１１は、半導体装置Ａ１０の切欠き部２１１とは、ｘ方向において中心線Ｃ３を挟んで反対側に配置されている。切欠き部２１１は、斜辺２１２を有する。斜辺２１２は、ｘ方向およびｙ方向のいずれに対しても傾斜しており、スイッチング素子４の外端縁４５と平行である。また、斜辺２１２と外端縁４５とは、隣り合っている。
このような実施形態によっても、半導体装置Ａ１１の高耐電圧化と応答速度の高速化とを図ることができる。また、表面導電層２のドレイン電極部２１の斜辺２１２を有する切欠き部２１１を設けることにより、ドレイン電極部２１にスイッチング素子４を搭載する際に、斜辺２１２をスイッチング素子４の配置方向の基準として用いることができる。
本開示に係る半導体装置は、上述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。例えば、各実施形態のソース電極とソース端子との間の配線を、ワイヤと電極部を介して接続している場合のみを示しているが、ワイヤの代わりに平板状の金属板を介して接続していてもよい。また、ソースセンス端子を無くし代わりに他の信号に接続する端子としたり、ソースセンス以外の信号に接続された端子を更に追加しても構わない。また、絶縁基板上に表面導電層を形成し表面導電層をドレイン端子と接続する代わりに、ドレイン端子と一体形成されたアイランド上にスイッチング素子を配置するようにし、各電極と各端子とをワイヤで直接接続するようにしても構わない。また、１つのスイッチング素子チップのみを用いた実施形態のみを示しているが、複数のスイッチング素子チップを並列接続したり、保護ダイオードチップを内蔵するようにしてもよい。
本開示は、以下の付記にかかる実施形態を含みうる。
［付記１］
第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、
表面および裏面を有し、絶縁性材料からなる基板と、
前記基板の前記表面に形成された表面導電層であって、前記スイッチング素子の前記第１電極が接合された第１電極部を含む表面導電層と、
前記第１電極部を介して前記第１電極と導通する第１端子と、
前記第２電極と導通する第２端子と、
前記第３電極と導通する第３端子と、
前記表面導電層の少なくとも一部、前記第１ないし第３端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、
前記第１ないし第３端子は各々、前記基板の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、
前記第１ないし第３端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、
前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、
前記封止樹脂は、
前記第２方向における前記第１端子と前記第３端子との間に、前記第１方向において前記第１端子および前記第３端子の前記スイッチング素子側に位置する根元側部と、
前記第１方向において前記第１および前記第３端子の前記封止樹脂から露出した先端側に位置する先端側部と、を有する、半導体装置。
［付記２］
前記第１端子と前記第３端子との間の前記封止樹脂の沿面距離は、前記第１端子と前記第３端子との距離よりも長い、付記１に記載の半導体装置。
［付記３］
前記封止樹脂は、前記第１方向に対して直角である端面を有する、付記１または２に記載の半導体装置。
［付記４］
前記封止樹脂は、少なくとも１つの凸部を有し、前記少なくとも１つの凸部の各々は、前記第１方向において前記端面から前記第１端子の先端側に突出しており、
前記端面が前記根元側部であり、前記少なくとも１つの凸部のいずれか１つの先端側の端面が前記先端側部である、付記３に記載の半導体装置。
［付記５］
前記封止樹脂の前記少なくとも１つの凸部は、第１凸部および第２凸部を有しており、
前記第１凸部から前記第１端子が突出しており、
前記第２凸部から前記第３端子が突出している、付記４に記載の半導体装置。
［付記６］
前記封止樹脂には、前記端面から前記第１方向に凹む凹部が形成されており、
前記凹部の最奥部が前記根元側部であり、前記端面が前記先端側部である、付記３に記載の半導体装置。
［付記７］
前記第３電極と導通する第４端子を更に有するとともに、前記第３端子は前記第１端子と隣り合っており、
前記第１端子と前記第３端子との前記第２方向における距離は、前記第３端子と前記第２端子および前記第４端子のうち前記第３端子と隣り合うものとの前記第２方向における距離よりも大である、付記１ないし６のいずれかに記載の半導体装置。
［付記８］
前記第１端子と前記第３端子との前記第２方向における距離は、前記第２端子と前記第４端子との前記第２方向における距離よりも大である、付記７に記載の半導体装置。
［付記９］
前記第４端子は、前記第３端子と隣り合っている、付記７ないし８のいずれかに記載の半導体装置。
［付記１０］
前記第３電極と前記第３端子の先端との間の抵抗およびインダクタンスは、それぞれ、前記第３電極と前記第４端子の先端との間の抵抗およびインダクタンスよりも小である、付記７ないし９のいずれかに記載の半導体装置。
［付記１１］
前記第３端子と前記第４端子とは、前記第３電極を含む導通経路のみによって導通している、付記１０に記載の半導体装置。
［付記１２］
前記第３端子の前記第２方向における中心線を前記第１方向に延長させた仮想線は、前記スイッチング素子と交差する、付記１ないし１１のいずれかに記載の半導体装置。
［付記１３］
前記第１端子の前記第２方向における中心線を前記第１方向に延長させた仮想線は、前記スイッチング素子と交差しない、付記１２に記載の半導体装置。
［付記１４］
前記表面導電層は、前記第１電極部と離間する孤立部であって前記第１電極部と絶縁された孤立部を有しており、
前記孤立部は、前記封止樹脂から部分的に露出している、付記１ないし１３のいずれかに記載の半導体装置。
［付記１５］
前記スイッチング素子は、矩形状であり、４つの外端縁を有し、
前記４つの外端縁の各々は、前記第１方向または前記第２方向に沿って配置されている、付記１ないし１４のいずれかに記載の半導体装置。
［付記１６］
前記スイッチング素子は、矩形状であり、４つの外端縁を有し、
前記４つの外端縁の各々は、前記第１方向および前記第２方向のいずれに対しても傾斜している、付記１ないし１４のいずれかに記載の半導体装置。
［付記１７］
前記第１電極部には、前記スイッチング素子の前記外端縁に平行である斜辺を有する切欠き部が形成されている、付記１６に記載の半導体装置。
［付記１８］
前記第１端子と前記第３端子とは、前記厚さ方向において互いに異なる位置において前記封止樹脂から突出している、付記１ないし１７のいずれかに記載の半導体装置。
［付記１９］
前記表面導電層は、前記第１電極部から離間する第３電極部であって前記第３端子が接合された第３電極部を含む、付記１ないし１８のいずれかに記載の半導体装置。
［付記２０］
前記表面導電層は、
前記第１電極部から離間する第２電極部であって前記第２端子が接合された第２電極部と、
前記第１電極部及び前記第３電極部から離間する補助第３電極部であって第４端子が接合された補助第３電極部と、を含む、付記１９に記載の半導体装置。
［付記２１］
第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、
表面および裏面を有し、絶縁性材料からなる基板と、
前記基板の前記表面に形成された表面導電層であって、且つ前記スイッチング素子の前記第１電極が接合された第１電極部を含む表面導電層と、
前記第１電極部を介して前記第１電極と導通する第１端子と、
前記第２電極と導通する第２端子と、
前記第３電極と導通する第３端子と、
前記表面導電層の少なくとも一部、前記第１ないし第３端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、
前記第１ないし第３端子は各々、前記基板の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、
前記第１ないし第３端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、
前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、
前記第１端子と前記第３端子との前記第２方向における距離は、前記第３端子と前記第２端子との前記第２方向における距離よりも大である、半導体装置。
［付記２２］
前記第３電極と導通し前記第３端子よりも前記第１端子から離れた位置に配置された第４端子を更に有するとともに、前記第３端子は前記第１端子と隣り合っている、付記２１に記載の半導体装置。
［付記２３］
前記スイッチング素子は、ＳｉＣスイッチング素子である、付記１ないし２２のいずれかに記載の半導体装置。
［付記２４］
前記第１端子は前記スイッチング素子のドレイン端子であり、前記第２端子は前記スイッチング素子のゲート端子であり、前記第３端子は前記スイッチング素子のソース端子である、付記１ないし２３のいずれかに記載の半導体装置。
［付記２５］
前記ソース端子が前記封止樹脂から露出する箇所は、前記第１方向視において前記封止樹脂の略中央に配置されている、付記２４に記載の半導体装置。
［付記２６］
前記基板の前記裏面に形成され、前記封止樹脂から露出する裏面導電層を更に備える、付記１ないし２５のいずれかに記載の半導体装置。
［付記２７］
第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、
前記スイッチング素子の前記第１電極が接合された第１電極部を含む第１端子と、
前記第２電極と導通する第２端子と、
前記第３電極と導通する第３端子と、
前記第１電極部の少なくとも一部、前記第１ないし第３端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、
前記第１ないし第３端子は各々、前記スイッチング素子の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、
前記第１ないし第３端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、
前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、
前記封止樹脂は、
前記第２方向における前記第１端子と前記第３端子との間に、前記第１方向において前記第１端子および前記第３端子の前記スイッチング素子側に位置する根元側部と、
前記第１方向において前記第１およびまたは前記第３端子の前記封止樹脂から露出した先端側に位置する先端側部と、を有する、半導体装置。
［付記２８］
前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、
前記第３端子は、前記第２方向において、前記第１ないし第３端子の中で最も中央側に位置し、
前記第１端子と前記第３端子との前記第２方向における距離は、前記第３端子と前記第２端子の前記第２方向における距離よりも大である、付記２７に記載の半導体装置。
［付記２９］
第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、
前記スイッチング素子の前記第１電極が接合された第１電極部を含む第１端子と、
前記第２電極と導通する第２端子と、
前記第３電極と導通する第３端子と、
前記第３電極と導通する第４端子と、
前記第１電極部の少なくとも一部および前記第１ないし第４端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、
前記第１ないし第４端子は各々、前記スイッチング素子の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、
前記第１ないし第４端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、
前記第２方向において、前記第３端子は前記第１ないし第４端子の中で最も中央側に位置し、
前記第３電極と前記第３端子との間のインダクタンスが前記第３電極と前記第４端子との間のインダクタンスよりも小さい、半導体装置。

Claims (23)

  1. 第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、
    表面および裏面を有し、絶縁性材料からなる基板と、
    前記基板の前記表面に形成された表面導電層であって、前記スイッチング素子の前記第１電極が接合された第１電極部を含む表面導電層と、
    前記第１電極部を介して前記第１電極と導通する第１端子と、
    前記第２電極と導通する第２端子と、
    前記第３電極と導通する第３端子と、
    前記表面導電層の少なくとも一部、前記第１ないし第３端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、
    前記第１ないし第３端子は各々、前記基板の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、
    前記第１ないし第３端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、
    前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、
    前記封止樹脂は、
    前記第２方向における前記第１端子と前記第３端子との間に、前記第１方向において前記第１端子および前記第３端子の前記スイッチング素子側に位置する根元側部と、
    前記第１方向において前記第１および前記第３端子の前記封止樹脂から露出した先端側に位置する先端側部と、を有し、
    前記第１と前記第３端子とは、前記封止樹脂の前記第１方向における同じ側で前記第２方向において互いに隣り合っており、且つ前記第１端子と前記第２端子および前記第３端子とは、前記厚さ方向において互いに異なる位置において前記封止樹脂から前記第１方向において同じ側に突出しており、
    前記封止樹脂は、前記第１方向に対して直角である端面と、前記第１方向において前記端面から前記第１端子の先端側に突出する第１凸部および第２凸部と、を有しており、
    前記第１凸部から前記第１端子が突出しており、
    前記第２凸部から前記第２端子および前記第３端子が突出しており、
    前記第１凸部および前記第２凸部の前記第１方向先端部分のうち前記第２方向において前記第１端子と前記第３端子との間に位置する部分が、前記先端側部をそれぞれ構成している、半導体装置。
  2. 前記第１端子と前記第３端子との間の前記封止樹脂の沿面距離は、前記第１端子と前記第３端子との距離よりも長い、請求項１に記載の半導体装置。
  3. 前記封止樹脂は、前記第１方向に対して直角である端面を有する、請求項１または２に記載の半導体装置。
  4. 前記第３電極と導通する第４端子を更に有するとともに、前記第３端子は前記第１端子と隣り合っており、
    前記第１端子と前記第３端子との前記第２方向における距離は、前記第３端子と前記第２端子および前記第４端子のうち前記第３端子と隣り合うものとの前記第２方向における距離よりも大である、請求項１ないし３のいずれかに記載の半導体装置。
  5. 前記第１端子と前記第３端子との前記第２方向における距離は、前記第２端子と前記第４端子との前記第２方向における距離よりも大である、請求項４に記載の半導体装置。
  6. 前記第４端子は、前記第３端子と隣り合っている、請求項４または５に記載の半導体装置。
  7. 前記第３電極と前記第３端子の先端との間の抵抗およびインダクタンスは、それぞれ、前記第３電極と前記第４端子の先端との間の抵抗およびインダクタンスよりも小である、請求項４ないし６のいずれかに記載の半導体装置。
  8. 前記第３端子と前記第４端子とは、前記第３電極を含む導通経路のみによって導通している、請求項７に記載の半導体装置。
  9. 前記第３端子の前記第２方向における中心線を前記第１方向に延長させた仮想線は、前記スイッチング素子と交差する、請求項１ないし８のいずれかに記載の半導体装置。
  10. 前記第１端子の前記第２方向における中心線を前記第１方向に延長させた仮想線は、前記スイッチング素子と交差しない、請求項９に記載の半導体装置。
  11. 前記表面導電層は、前記第１電極部と離間する孤立部であって前記第１電極部と絶縁された孤立部を有しており、
    前記孤立部は、前記封止樹脂から部分的に露出している、請求項１ないし１０のいずれかに記載の半導体装置。
  12. 前記スイッチング素子は、矩形状であり、４つの外端縁を有し、
    前記４つの外端縁の各々は、前記第１方向または前記第２方向に沿って配置されている、請求項１ないし１１のいずれかに記載の半導体装置。
  13. 前記スイッチング素子は、矩形状であり、４つの外端縁を有し、
    前記４つの外端縁の各々は、前記第１方向および前記第２方向のいずれに対しても傾斜している、請求項１ないし１１のいずれかに記載の半導体装置。
  14. 前記第１電極部には、前記スイッチング素子の前記外端縁に平行である斜辺を有する切欠き部が形成されている、請求項１３に記載の半導体装置。
  15. 前記表面導電層は、前記第１電極部から離間する第３電極部であって前記第３端子が接合された第３電極部を含む、請求項４ないし８のいずれかに記載の半導体装置。
  16. 前記表面導電層は、
    前記第１電極部から離間する第２電極部であって前記第２端子が接合された第２電極部と、
    前記第１電極部及び前記第３電極部から離間する補助第３電極部であって前記第４端子が接合された補助第３電極部と、を含む、請求項１５に記載の半導体装置。
  17. 前記スイッチング素子は、ＳｉＣスイッチング素子である、請求項１ないし１６のいずれかに記載の半導体装置。
  18. 前記第１端子は前記スイッチング素子のドレイン端子であり、前記第２端子は前記スイッチング素子のゲート端子であり、前記第３端子は前記スイッチング素子のソース端子である、請求項１ないし１７のいずれかに記載の半導体装置。
  19. 前記ソース端子が前記封止樹脂から露出する箇所は、前記第１方向視において前記封止樹脂の略中央に配置されている、請求項１８に記載の半導体装置。
  20. 前記基板の前記裏面に形成され、前記封止樹脂から露出する裏面導電層を更に備える、請求項１ないし１９のいずれかに記載の半導体装置。
  21. 第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、
    前記スイッチング素子の前記第１電極が接合された第１電極部を含む第１端子と、
    前記第２電極と導通する第２端子と、
    前記第３電極と導通する第３端子と、
    前記第１電極部の少なくとも一部、前記第１ないし第３端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、
    前記第１ないし第３端子は各々、前記スイッチング素子の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、
    前記第１ないし第３端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、
    前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、
    前記封止樹脂は、
    前記第２方向における前記第１端子と前記第３端子との間に、前記第１方向において前記第１端子および前記第３端子の前記スイッチング素子側に位置する根元側部と、
    前記第１方向において前記第１およびまたは前記第３端子の前記封止樹脂から露出した先端側に位置する先端側部と、を有し、
    前記第１と前記第３端子とは、前記封止樹脂の前記第１方向における同じ側で前記第２方向において互いに隣り合っており、且つ前記第１端子と前記第２端子および前記第３端子とは、前記厚さ方向において互いに異なる位置において前記封止樹脂から前記第１方向において同じ側に突出しており、
    前記封止樹脂は、前記第１方向に対して直角である端面と、前記第１方向において前記端面から前記第１端子の先端側に突出する第１凸部および第２凸部と、を有しており、
    前記第１凸部から前記第１端子が突出しており、
    前記第２凸部から前記第２端子および前記第３端子が突出しており、
    前記第１凸部および前記第２凸部の前記第１方向先端部分のうち前記第２方向において前記第１端子と前記第３端子との間に位置する部分が、前記先端側部をそれぞれ構成している、半導体装置。
  22. 前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、
    前記第３端子は、前記第２方向において、前記第１ないし第３端子の中で最も中央側に位置し、
    前記第１端子と前記第３端子との前記第２方向における距離は、前記第３端子と前記第２端子の前記第２方向における距離よりも大である、請求項２１に記載の半導体装置。
  23. 第１電極、第２電極および第３電極を有するスイッチング素子であって、前記第１電極および前記第３電極間に電位差を与えた状態で前記第２電極および前記第３電極間に駆動電圧を与えることによって、前記第１電極および前記第３電極間がオン／オフ制御されるスイッチング素子と、
    表面および裏面を有し、絶縁性材料からなる基板と、
    前記基板の前記表面に形成された表面導電層であって、前記スイッチング素子の前記第１電極が接合された第１電極部を含む表面導電層と、
    前記第１電極部を介して前記第１電極と導通する第１端子と、
    前記第２電極と導通する第２端子と、
    前記第３電極と導通する第３端子と、
    前記表面導電層の少なくとも一部、前記第１ないし第３端子の一部ずつおよび前記スイッチング素子を覆う封止樹脂と、を備え、
    前記第１ないし第３端子は各々、前記基板の厚さ方向と直角である第１方向に沿って前記封止樹脂から同じ側に突出しており、
    前記第１ないし第３端子は、前記厚さ方向および前記第１方向のいずれにも直角である第２方向に互いに離間しており、
    前記第１端子は、前記第２方向において、前記第１ないし第３端子の中で最も外側に位置し、
    前記封止樹脂は、
    前記第２方向における前記第１端子と前記第３端子との間に、前記第１方向において前記第１端子および前記第３端子の前記スイッチング素子側に位置する根元側部と、
    前記第１方向において前記第１および前記第３端子の前記封止樹脂から露出した先端側に位置する先端側部と、を有し、
    前記スイッチング素子は、矩形状であり、４つの外端縁を有し、
    前記４つの外端縁の各々は、前記第１方向および前記第２方向のいずれに対しても傾斜しており、
    前記第１電極部には、前記スイッチング素子の前記外端縁に平行である斜辺を有する切欠き部が形成されている、半導体装置。
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