CN110537258B - 半导体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 181
- 229920005989 resin Polymers 0.000 claims abstract description 87
- 239000011347 resin Substances 0.000 claims abstract description 87
- 238000007789 sealing Methods 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 238000004891 communication Methods 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 7
- 230000000994 depressogenic effect Effects 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 238000005304 joining Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005452 bending Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910002804 graphite Inorganic materials 0.000 description 1
- 239000010439 graphite Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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Abstract
本发明的一方案提供的半导体装置包括开关元件、基板、表面导电层、第一端子至第三端子、密封树脂。上述第一端子至第三端子分别沿与上述基板的厚度方向为直角的第一方向从上述密封树脂向相同侧突出。上述第一端子至第三端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开。上述第一端子在上述第二方向上,在上述第一端子至第三端子中位于最外侧。上述密封树脂具有根侧部、前端侧部。上述根侧部在上述第二方向上的上述第一端子与上述第三端子之间,在上述第一方向上位于上述第一端子以及上述第三端子的上述开关元件侧。上述前端侧部在上述第一方向上位于上述第一端子以及上述第三端子的从上述密封树脂露出的前端侧。
Description
技术领域
本发明涉及半导体装置。
背景技术
使用于反馈电路、转换电路等的电子电路的开关装置具备开关元件。作为开关元件已知Si开关元件、SiC开关元件。SiC开关元件例如包括SiC-MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)、SiC-双极晶体管(Bipolar Transistor)、SiC-JFET(Junction Field Effect Transistor)、SiC-IGBT(Insulated Gate BipolarTransistor)等。
发明内容
本发明将提供更适合的半导体装置作为课题之一。例如,并未限定,但将提供能实现高耐电压化与应答速度的高速化的半导体装置作为课题之一。
根据本发明的第一方案,提供一种半导体装置,具备:开关元件,具有第一电极、第二电极以及第三电极,通过在向上述第一电极以及上述第三电极间施加了电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;具有表面以及背面且由绝缘性材料构成的基板;表面导电层,其形成于上述基板的上述表面,并包括接合了上述开关元件的上述第一电极的第一电极部;通过上述第一电极部与上述第一电极导通的第一端子;与上述第二电极导通的第二端子;与上述第三电极导通的第三端子;以及覆盖上述表面导电层的至少一部分、上述第一端子至上述第三端子的各一部分以及上述开关元件的密封树脂,上述第一端子至上述第三端子分别沿与上述基板的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,上述第一端子至上述第三端子在与上述厚度方向以及上述第一方向的任一个都为直角的第二方向上相互离开,上述第一端子在上述第二方向上位于上述第一端子至上述第三端子中的最外侧,上述密封树脂在上述第二方向上的上述第一端子与上述第三端子之间具有在上述第一方向上位于上述第一端子以及上述第三端子的上述开关元件侧的根侧部、位于上述第一端子以及上述第三端子的在上述第一方向上从上述密封树脂露出的前端侧的前端侧部。
根据本发明的第二方案,提供一种半导体装置,具备:开关元件,其具有第一电极、第二电极以及第三电极,并通过在向上述第一电极以及上述第三电极间施加电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;具有表面以及背面并由绝缘性材料构成的基板;表明导电层,其形成于上述基板的上述表面,并且包括接合了上述开关元件的上述第一电极的第一电极部;通过上述第一电极部与上述第一电极导通的第一端子;与上述第二电极导通的第二端子;与上述第三电极导通的第三端子;覆盖上述表面导电层的至少一部分、上述第一端子至上述第三端子的各一部分以及上述开关元件的密封树脂,上述第一端子至第三端子分别沿与上述基板的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,上述第一端子至第三端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,上述第一端子在上述第二方向上位于上述第一端子至第三端子中的最外侧,上述第一端子与上述第三端子在上述第二方向上的距离比上述第三端子与上述第二端子在上述第二方向上的距离大。
根据本发明的第三侧面,提供一种半导体装置,具备:开关元件,其具有第一电极、第二电极以及第三电极,并通过在向上述第一电极以及上述第三电极间施加电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;包括接合了上述开关元件的上述第一电极的第一电极部的第一端子;与上述第二电极导通的第二端子;与上述第三电极导通的第三端子;以及覆盖上述第一电极部的至少一部分、上述第一端子至第三端子的各一部分以及上述开关元件的密封树脂,上述第一端子至第三端子分别沿与上述开关元件的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,上述第一端子至第三端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,上述第一端子在上述第二方向上位于上述第一端子至上述第三端子中的最外侧,上述密封树脂在上述第二方向上的上述第一端子与上述第三端子之间具有在上述第一方向上位于上述第一端子以及上述第三端子的上述开关元件侧的根侧部、在上述第一方向上位于上述第一端子以及/或上述第三端子的从上述密封树脂露出的前端侧的前端侧部。
根据本发明的第四方案,提供一种半导体装置,具备;开关元件,其具有第一电极、第二电极以及第三电极,并通过在向上述第一电极以及上述第三电极间施加电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极进行接通/断开控制;包括接合了上述开关元件的上述第一电极的第一电极部的第一端子;与上述第二电极导通的第二端子;与上述第三电极导通的第三端子;与上述第三电极导通的第四端子;以及覆盖上述第一电极部的至少一部分、上述第一端子至上述第四端子的各一部分以及上述开关元件的密封树脂,上述第一端子至上述第四端子分别沿与上述开关元件的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,上述第一至第四端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,在上述第二方向上,上述第三端子在上述第一端子至上述第四端子中位于最中央侧,上述第三电极与上述第三端子之间的电感比上述第三电极与上述第四端子之间的电感小。
本发明的其他特征以及优点通过参照附图以下进行的详细说明会更加清楚。
附图说明
图1是表示涉及本发明的第一实施方式的半导体装置的立体图。
图2是表示涉及本发明的第一实施方式的半导体装置的主要部分立体图。
图3是表示涉及本发明的第一实施方式的半导体装置的俯视图。
图4是表示涉及本发明的第一实施方式的半导体装置的主要部分俯视图。
图5是表示涉及本发明的第一实施方式的半导体装置的仰视图。
图6是表示涉及本发明的第一实施方式的半导体装置的右侧视图。
图7是表示涉及本发明的第一实施方式的半导体装置的主要部分右侧视图。
图8是表示涉及本发明的第一实施方式的半导体装置的主视图。
图9是沿图4的IX-IX线的主要部分剖视图。
图10是沿图4的X-X线的剖视图。
图11是表示涉及本发明的第二实施方式的半导体装置的俯视图。
图12是表示涉及本发明的第三实施方式的半导体装置的俯视图。
图13是表示涉及本发明的第四实施方式的半导体装置的俯视图。
图14是表示涉及本发明的第五实施方式的半导体装置的俯视图。
图15是表示涉及本发明的第六实施方式的半导体装置的俯视图。
图16是表示涉及本发明的第七实施方式的半导体装置的俯视图。
图17是表示涉及本发明的第八实施方式的半导体装置的俯视图。
图18是表示涉及本发明的第九实施方式的半导体装置的俯视图。
图19是表示涉及本发明的第十实施方式的半导体装置的主要部分俯视图。
图20是表示涉及本发明的第十一实施方式的半导体装置的俯视图。
具体实施方式
以下,关于本发明的优选实施方式,参照附图具体地说明。
<第一实施方式>
图1~图10表示涉及本发明的第一实施方式的半导体装置。本实施方式的半导体装置A1具备基板1、表面导电层2、背面导电层3、开关元件4、漏极端子51、门极端子52、源端子53、源读出端子54、门极线62、多个源线63、源读出线64以及密封树脂7。
图1是表示半导体装置A1的立体图。图2是表示半导体装置A1的主要部分立体图。图3是表示半导体装置A1的俯视图。图4是表示半导体装置A1的主要部分俯视图。图5是表示半导体装置A1的仰视图。图6是表示半导体装置A1的右侧视图。图7是表示半导体装置A1的主要部分右侧视图。图8是表示半导体装置A1的主视图。图9是沿图4的IX-IX线的主要部分剖视图。图10是沿图4的X-X线的剖视图。并且,为了便于理解,在图2中,用假想线表示密封树脂7,在图4以及图7中,省略密封树脂7。另外,在这些图中,是z方向为厚度方向的一例,是y方向为第一方向的一例,是x方向为第二方向的一例。
基板1是由绝缘性材料构成的板状部件,是支撑开关元件4的部件。如图4所示,在本实施方式中,基板1是z方向观察为矩形形状。基板1的材质并未特别限定,例如由氧化铝、氮化铝、氮化硅、氮化硼、石墨等的陶瓷构成。基板1具备表面11以及背面12。表面11以及背面12是在z方向上相互朝向相反侧的平面。
表面导电层2是形成于基板1的表面11、主要用于构成向开关元件4的导通路径的结构。表面导电层2的材质并未特别限定,通过Cu等的金属以及这些的合金而形成,根据需要可以是具备Ni、Ag等的镀层的结构。表面导电层2的形成方法并未特别限定,例如可以在基板1的表面11上接合金属板部件。
在本实施方式中,表面导电层2具备漏极电极部21、源电极部23以及多个孤立部25。
漏极电极部21是安装开关元件4且接合漏极端子51的部位,是第一电极部的一例。在本实施方式中,漏极电极部21为占据表面导电层2的过半的大小。更具体的说,漏极电极部21具备覆盖基板1的y方向图中上侧部分的大部分的部分、覆盖基板1的y方向图中下侧部分的x方向图中右端部分的部分。另外,在本实施方式中,漏极电极部21具备两个切口部215。两个切口部215形成于漏极电极部21的x方向两侧,从x方向中的漏极电极部21的端缘向x方向内侧凹陷。
源电极部23是与开关元件4的后述的源电极43导通并接合了源端子53的部位,是第三电极部的一例。源电极部23从漏极电极部21离开。源电极部23在x方向中与漏极电极部21的y方向图中下方侧部分相邻,在本实施方式中,在z方向观察为大致矩形形状。
多个切口部215从漏极电极部21以及源电极部23离开,与漏极电极部21、源电极部23以及开关元件4绝缘。即,多个切口部215是不构成向开关元件4的导通路径的部位。在本实施方式中,设置两个孤立部25,但这是一例,孤立部25的个数并未特别限定。两个孤立部25为分别收纳于漏极电极部21的两个切口部215的配置。
如图5、图7以及图9所示,背面导电层3形成于基板1的背面12。背面导电层3与漏极电极部21以及开关元件4绝缘。在本实施方式中,背面导电层3形成为覆盖基板1的背面12的大部分的大小以及形状。即,背面导电层3在z方向上观察与漏极电极部21的大致整体以及开关元件4重合。
开关元件4是将Si、SiC作为母材的开关元件,是实现半导体装置A1应发挥的开关功能的元件。作为开关元件4,例如列举出SiC-MOSFET(Metal-Oxide-Semiconductor FieldEffect Transistor)、SiC-双极晶体管(Bipolar Transistor)、SiC-JFET(Junction FieldEffect Transistor)、SiC-IGBT(Insulated Gate Bipolar Transistor)等,在本实施方式中举例说明开关元件4为具有最适于高耐电压化、应答速度高速化的沟槽结构的SiC-MOSFET的情况。
如图2、图4、图9以及图10所示,开关元件4具有形成于芯片背面侧的漏极电极41、形成于芯片表面侧的门极电极42以及源电极43。漏极电极41是第一电极的一例。漏极电极41形成于开关元件4中的与漏极电极部21对置的面。门极电极42是第二电极的一例,形成于开关元件4中的与形成漏极电极41的面相反侧的面。源电极43是第三电极的一例,形成于开关元件4中的与形成门极电极42的面相同的面。源电极43相比于门极电极42显著地大,占有开关元件4的一面的大部分。在源电极43下方的半导体基板表面上形成具有多个沟槽结构的SiC-MOSFET,各个晶体管元件的源电极以及门极电极为并列连接于源电极43以及门极电极42的结构。
开关元件4通过在漏极电极41以及源电极43施加电位差的状态下向门极电极42以及源电极43施加驱动电压而对漏极电极41以及源电极43进行接通/断开控制。
开关元件4向基板1的安装通过开关元件4的漏极电极41利用接合部件49接合于表面导电层2的漏极电极部21来进行。接合部件49是为了将开关元件4的漏极电极41与表面导电层2的漏极电极部21导通而使用如TiNiAg类焊锡、SnAgCu类焊锡、烧结Ag而形成的导电性接合部件。
在本实施方式中,开关元件4是具备4个外端缘45的矩形形状。本实施方式的开关元件4为两个外端缘45沿x方向、另外两个外端缘45沿y方向的配置。
漏极端子51、门极端子52、源端子53以及源读出端子54是构成半导体装置A1的外部与开关元件4的导通路径的结构,在将半导体装置A1安装于如电路基板(省略图示)时使用。漏极端子51、门极端子52、源端子53以及源读出端子54通过切断如金属制的引线架而形成,例如由Cu等的金属等构成。
漏极端子51通过漏极电极部21与开关元件4的漏极电极41导通,是第一端子的一例。如图1~图4以及图7所示,漏极端子51沿y方向延伸,具有接合部511、弯曲部512以及前端513。接合部511是接合于漏极电极部21的部位,是漏极端子51的根部分。接合部511与漏极电极部21的连接方法并未特别限定,只要适当地采用使用了导电性接合部件的接合、超声波接合、电阻焊接等的多种方法即可。在本实施方式中,使用导电性接合部件。弯曲部512是连接于接合部511的弯曲形状的部位,是使弯曲部512与前端513之间的部分在z方向上从背面导电层3离开的形状。前端513是位于与接合部511相反侧的漏极端子51的前端。漏极端子51在z方向上观察配置于x方向中的最外侧(图中右侧)。
源端子53通过源电极部23与开关元件4的源电极43导通,是第三端子的一例。如图1~图4所示,源端子53沿y方向延伸,具有接合部531、弯曲部532以及前端533。接合部531是接合于源电极部23的部位,是源端子53的根部分。接合部531与源电极部23的接合方法并未特别限定,只要适当地采用使用了导电性接合部件的接合、超声波接合、电阻焊等的多种方法即可。在本实施方式中使用导电性接合部件。弯曲部532是连接于接合部531的弯曲形状的部位,是使弯曲部532与前端533之间的部分在z方向上从背面导电层3离开的形状。前端533是位于与接合部531相反侧的源端子53的前端。源端子53在z方向视角中在x方向上与漏极端子51相邻。
门极端子52与开关元件4的门极电极42导通,是第二端子的一例。如图1~图4所示,门极端子52沿y方向延伸,具有接合部521、弯曲部522以及前端523。接合部521是接合于基板1的表面11的部位,是门极端子52的根部分。接合部521与基板1的表面11的连接方法并未特别限定,只要适当地采用如使用了各种接合部件的接合即可。弯曲部522是连接于接合部521的弯曲形状的部位,是使弯曲部522与前端523之间的部分在z方向上从背面导电层3离开的形状。前端523是位于与接合部521相反侧的门极端子52的前端。门极端子52在z方向视角中配置于相对于源端子53在x方向上与漏极端子51相反侧。
源读出端子54与开关元件4的源电极43导通,是第四端子的一例。如图1~图4所示,源读出端子54沿y方向延伸,具有接合部541、弯曲部542以及前端543。接合部541是接合于基板1的表面11的部位,是源读出端子54的根部分。接合部541与基板1的表面11的接合方法并未特别限定,只要适当地采用如使用了各种接合部件的接合即可。弯曲部542是连接于接合部541的弯曲形状的部位,是使弯曲部542与前端543之间的部分在z方向上从背面导电层3离开的形状。前端543是位于与接合部541相反侧的源读出端子的前端。源读出端子54在z方向视角上相比于源端子53配置于x方向中的与漏极端子51的相反侧,在图示的示例中,在x方向中配置于门极端子52与源端子53之间。并且,门极线62与源读出线64能相互代替。即,门极端子52与源读出端子54的x方向中的配置并未限于图示的结构,相对于图示的结构可以是门极端子52与源读出端子54的位置相互替换的结构。这方面在以后的实施方式中也相同。另外,门极端子52、源端子53以及源读出端子54可以不具有弯曲部522、532、542。例如,将不具有弯曲部分的平坦形状的门极端子52、源端子53以及源读出端子54配置于在z方向上从背面导电层3离开的位置上,可以是在这些门极端子52、源端子53以及源读出端子54上分别连接门极线62、源线63以及源读出线64的结构。该情况下,能够实现将门极端子52、源端子53以及源读出端子54与背面导电层3的距离扩大、且制造成本的降低。
如图4所示,漏极端子51的中心线C1与源端子53的中心线C3在x方向上的距离d13比源端子53的中心线C3与源读出端子54的中心线C4的距离d34大。另外,距离d13比门极端子52的中心线C2与源读出端子54的中心线C4的距离d24大。在本实施方式中,距离d24与距离d34几乎相同。
如图8所示,在本实施方式中,漏极端子51的前端513、门极端子52的前端523、源端子53的前端533以及源读出端子54的前端543在z方向上的位置几乎相互相同。另外,漏极端子51、门极端子52、源端子53以及源读出端子54从密封树脂7突出的部位在z方向上的位置几乎相互相同。
如图4所示,使源端子53的中心线C3在y方向上延长的假想线与开关元件4相交。另外,使漏极端子51的中心线C1在y方向延长的假想线不与开关元件4相交。
如图2以及图4所示,门极线62接合于开关元件4的门极电极42与门极端子52的接合部521,将开关元件4的门极电极42和门极端子52导通。门极线62的材质等并未特别限定,在本实施方式中,使用由Ai-Ni构成的金属线。另外,在本实施方式中,通过一根门极线62导通门极电极42与门极端子52。另外,门极线62在z方向视角中,相对于x方向以及y方向的任意一个都倾斜。
如图2、图4、图7以及图8所示,多个源线63分别接合于开关元件4的源电极43与表面导电层2的源电极部23,将开关元件4的源电极43与源电极部23以及源端子53导通。源线63的材质等并未特别限定,在本实施方式中,使用由Al形成的金属线。另外,源线63的线径比门极线62的线径以及源读出线64的线径大。在本实施方式中,多个源线63分别沿y方向,在x方向上相互离开地配置。在本实施方式中,设置4根源线63。
如图2以及图4所示,源读出线64接合于开关元件4的源电极43与源读出端子54的接合部541,将开关元件4的源电极43和源端子53导通。源读出线64的材质等并未特别限定,在本实施方式中,是由Al-Ni形成的金属线,使用多个比用于门极电极的连接的金属线粗的金属线。另外,在本实施方式中,通过与门极电极的金属线相同粗细的一根源读出线64导通源电极43与源端子53。另外,源读出线64在z方向视角上相对于x方向以及y方向的任一个都倾斜。
源端子53与源读出端子54都与开关元件4的源电极43导通。具体的说,源端子53与源读出端子54仅通过串联地连接源电极部23、多个源金属线63、源电极43以及源读出线64的导通路径而导通。即,源端子53与源读出端子54仅通过包括源电极43的导通路径而导通,不通过不包括源电极43的导通路径导通。
另外,源电极43与源端子53的前端533之间的电阻以及电感为多个源线63、源电极部23以及源端子53的电阻以及电感之和。另一方面,源电极43与源读出端子54的前端543之间的电阻与电感为源读出线64以及源读出端子54的电阻以及电感之和。从上述多个源线63与源读出线64的结构可以看出,源电极43与源端子53的前端533之间的电阻以及电感比源电极43与源读出端子54的前端543之间的电阻以及电感小。
密封树脂7覆盖基板1的一部分、表面导电层2的一部分、背面导电层3的一部分、开关元件4、漏极端子51的一部分、门极端子52的一部分、源端子53的一部分、源读出端子54的一部分、门极线62、多个源线63以及源读出线64,用于保护这些。密封树脂7的材质并未特别限定,例如由黑色的环氧树脂形成,可以适当地混入填充物。
在本实施方式中,密封树脂7具有表面71、背面72、端面73、一对侧面74。表面71是朝向与基板1的表面11相同侧的面。背面72是朝向与基板1的背面12相同侧的面。端面73是连接表面71与背面72并朝向y方向的面。一对侧面74是连接表面71与背面72连接并朝向x方向的面,相互朝向相反侧。
如图5以及图9所示,在本实施方式中,背面导电层3的一面整体从密封树脂7的背面72露出。该背面导电层3的一面与背面72为同一面。
另外,如图1、图3、图5、图6以及图8所示,在本实施方式中,密封树脂7具备两个凸部75。两个凸部75是从端面73向y方向突出的部位,在图示的示例中,是长方体形状。两个凸部75在x方向上相互离开地配置。漏极端子51从图3中的图中右方的凸部75突出,门极端子52、源端子53以及源读出端子54从图中左方的凸部75突出。
通过在端面73上形成两个凸部75,密封树脂7具备根侧部7a与前端侧部7b。根侧部7a是在x方向中的漏极端子51与源端子53之间在y方向上位于漏极端子51以及源端子53的根侧(接合部511以及接合部531侧)的部位。在本实施方式中,端面73中的位于两个凸部75之间的部分构成根侧部7a。前端侧部7b是在x方向中的漏极端子51与源端子53之间位于漏极端子51的前端513以及源端子53的前端533所在的前端侧的部位。在本实施方式中,两个凸部75的y方向前端部分中的位于漏极端子51与源端子53之间的部分构成前端侧部7b。即,半导体装置A1具有两个前端侧部7b。
另外,在本实施方式中,密封树脂7具有侧方凸部78。侧方凸部78是从表面71以及侧面74凹陷的凹部,在图示的示例中,由长方体形状的凹部构成。表面导电层2的孤立部25从侧方凸部78局部地露出。侧方凸部78具有底面781。如图10所示,底面781与孤立部25的露出的面为同一面。
这种结构的半导体装置A1的用途并未特别限定,例如以实验用电子束加速器、喷射器、医用枪治疗装置、X射线发生装置以及等离子发生器等的设备所具备的脉冲发生器为代表,作为高电压电源、传递电路等的构成要素而使用。
根据本实施方式,如图4所示,漏极端子51与源端子53相邻。因此,漏极端子51与漏极电极41的导通路径、源端子53与源电极43的导通路径不需要为避让门极端子52与门极电极42的导通路径、源读出端子54与源电极43的导通路径的形状。由此,在漏极端子51与漏极电极41的导通路径、源端子53与源电极43的导通路径上设置弯曲部分、延长部分等的必要性降低,可降低这些导通路径的电感。而且,源端子53与源电极43的导通路径与源读出端子54和源电极43的导通路径导通。在源端子53中取得用于施加门极驱动电压的基准电位的情况下,若源端子53与源电极43的导通路径中的电感过大,则因该电感而产生的电动势将施加于门极端子52以及源端子53之间的驱动电压相抵而降低。在本实施方式中,分别准备用于施加门极驱动电压的源读出端子54、接通开关元件4而流经电流的源端子53。因此,不会受到源端子53与源电极43的导通路径中的电感影响,可更准确地施加驱动电压。开关元件4为SiC开关元件的情况下,具有相对于驱动电压的漏极电流的斜率即相互电导相比较于如Si开关元件小的倾向,若驱动电压未达到预定的电压,则不能得到充足的漏极电流。根据本实施方式,能迅速地得到如在1μsec以下的时间内伴随数100A的电流变化的充足的漏极电流,能够使应答速度高速化。另外,如图1以及图4所示,在密封树脂7中形成有根侧部7a以及前端侧部7b。通过具有根侧部7a以及前端侧部7b,能够延长作为沿密封树脂7的表面连结漏极端子51从密封树脂7突出的部位与源端子53从密封树脂7突出的部位的距离的沿面距离。该沿面距离越长,越能提高漏极端子51与源端子53耐电压。因此,根据半导体装置A1,能够实现高耐电压化与应答速度的高速化。
通过设置从端面73突出的凸部75,能在漏极端子51与源端子53之间准确且容易地设置根侧部7a和前端侧部7b。
另外,如图4所示,作为漏极端子51的中心线C1与源端子53的中心线C3的x方向距离的距离d13比作为源端子53的中心线C3与源读出端子54的中心线C4的x方向距离的距离d34以及作为源读出端子54的中心线C4与门极端子52的中心线C2的x方向距离的距离d24大。由此,可延长漏极端子51与源端子53的沿面距离,实现高耐电压化,是优选的。
为源端子53与源读出端子54相邻的配置。由此,不需要在源电极43与源端子53的导通路径、源电极43与源读出端子54的导通路径之间确保门极电极42与门极端子52的导通路径。由此,能降低这些导通路径的电感,应答速度高速化,是优选的。
在y方向上延长源端子53的中心线C3的假想线与开关元件4相交。由此,开关元件4与源端子53可避免不合理地远离的配置,能够实现源电极43与源端子53之间的低电阻化以及低电感化。由漏极端子51、开关元件4以及源端子53形成的电流路径的电感越大,在开关断开时越会由该电感部产生大的电动势。若该电动势过大,则会存在超过元件耐压以至损坏的可能性。在本实施方式中,通过源读出端子54的使用可实现高速开关,另一方面,可降低源电极43与源端子53之间的电感,能够抑制元件损坏。
另外,在本实施方式中,在y方向上延长漏极端子51的中心线C1的假想线与开关元件4不相交。这意味着漏极端子51从源端子53充分地离开,在高耐电压化方面是优选的。
并且,在本实施方式中,在y方向上延长源读出端子54的中心线C4的假想线与开关元件4不相交,但这是开关元件4的z方向视角尺寸比较小的情况。根据开关元件4的尺寸等,可以是在y方向上延长源读出端子54的中心线C4的假想线与开关元件4相交的结构。
如图10所示,孤立部25在侧方凸部78上从密封树脂7露出,孤立部25的图中上面与底面781为同一面。由此,在半导体装置A1的制造方法中,在使用金属模具形成密封树脂7时,能将该金属模具推到孤立部25上。孤立部25局部地覆盖基板1,可避免金属模具的推压力直接作用于基板1。这对抑制由陶瓷形成的基板1的损坏来说是优选的。另外,孤立部25与表面导电层2中的构成各种导通路径的部分隔离而绝缘。因此,能够防止在半导体装置A1的外观中露出的孤立部25引发未预料的短路现象等。
图11~图20表示本发明的其他实施方式。并且,在这些图中,在与上述实施方式相同或类似的要素中标注与上述实施方式相同的符号。
<第二实施方式>
图11表示涉及本发明的第二实施方式的半导体装置。
在本实施方式的半导体装置A2中,密封树脂7具有1个凸部75。在本实施方式中,凸部75位于x方向中的漏极端子51与源端子53之间。另外,漏极端子51、门极端子52、源端子53以及源读出端子54从端面73突出。端面73中的位于漏极端子51与凸部75之间的部分、及端面73中的位于源端子53与凸部75之间的部分构成两个根侧部7a。另外,凸部75的y方向前端部分构成前端侧部7b。
通过这样的实施方式也能够实现半导体装置A2的高耐电压化与应答速度的高速化。
<第三实施方式>
图12表示涉及本发明的第三实施方式的半导体装置。
在本实施方式的半导体装置A3中,密封树脂7具有3个凸部75。3个凸部75在x方向上相互离开地配置。漏极端子51从图中右方的凸部75突出。门极端子52、源端子53以及源读出端子54从图中左方的凸部75突出。图中中央的凸部75设置于漏极端子51与源端子53之间。漏极端子51、门极端子52、源端子53以及源读出端子54的任一个都不从该凸部75突出。
在本实施方式中,端面73中的被相邻的凸部75夹持的部分构成两个根侧部7a。另外,在3个凸部75的y方向前端部分中的位于漏极端子51与源端子53之间的部分构成3个前端侧部7b。
通过这样的实施方式也能够实现半导体装置A3的高耐电压化与应答速度的高速化。
<第四实施方式>
图13表示涉及本发明的第四实施方式的半导体装置。
在本实施方式的半导体装置A4中,密封树脂7具备1个凸部75。漏极端子51从端面73突出,门极端子52、源端子53以及源读出端子54从凸部75突出。在本实施方式中,端面73中的位于漏极端子51与源端子53之间的部分构成根侧部7a。另外,凸部75的y方向前端部分中的位于漏极端子51与源端子53之间的部分构成前端侧部7b。
通过这样的实施方式也能够实现半导体装置A4的高耐电压化与应答速度的高速化。
<第五实施方式>
图14表示涉及本发明的第五实施方式的半导体装置。
在本实施方式的半导体装置A5中,密封树脂7具有两个凸部75。漏极端子51从图中右方的凸部75突出。门极端子52、源端子53以及源读出端子54从图中左方的凸部75突出。两个凸部75具有分别从y方向前端部分向y方向图中上方延伸的斜面。另外,这些斜面相互连接。在本实施方式中,两个凸部75的上述斜面所连接的部分构成根侧部7a。另外,两个凸部75的y方向前端部分中的位于漏极端子51与源端子53之间的部分构成两个前端侧部7b。
通过这样的实施方式也能够实现半导体装置A5的高耐电压化与应答速度的高速化。另外,将根侧部7a与前端侧部7b连接的区域并未限于沿y方向的面,也可以是如本实施方式那样相对于y方向倾斜的面。
<第六实施方式>
图15表示涉及本发明的第六实施方式的半导体装置。
在本实施方式的半导体装置A6中,密封树脂7具有凹部76,不具有凸部75。凹部76是在漏极端子51以及源端子53之间从端面73向y方向凹陷的部位。在本实施方式中,凹部76的底面构成根侧部7a,端面73中的位于漏极端子51与源端子53之间的部分构成两个前端侧部7b。
通过这样的实施方式也能够实现半导体装置A6的高耐电压化与应答速度的高速化。
<第七实施方式>
图16表示涉及本发明的第七实施方式的半导体装置。
在本实施方式的半导体装置A7中,漏极端子51的前端513在z方向上的位置、门极端子52的前端523、源端子53的前端533以及源读出端子54的前端543在z方向上的位置相互不同。另外,门极端子52的前端523、源端子53的前端533以及源读出端子54的前端543在z方向上的位置相互相同。另外,漏极端子51从密封树脂7突出的部位在z方向上的位置、门极端子52、源端子53以及源读出端子54从密封树脂7突出的部位在z方向上的位置相互不同。这样的结构例如通过使弯曲部512的弯曲高度与弯曲部522、弯曲部532以及弯曲部542的弯曲高度不同而实现。并且,在图示的示例中,构成根侧部7a以及前端侧部7b的两个凸部75与半导体装置A1相同,但可以是半导体装置A2~A6中表示的结构等。
通过这样的实施方式也能够实现半导体装置A7的高耐电压化与应答速度的高速化。另外,关于漏极端子51与源端子53的沿面距离,漏极端子51从密封树脂7突出的部位与源端子53从密封树脂7突出的部位以相当于在z方向上不同的量变长。这对半导体装置A7的高耐电压化来说是优选的。另外,在印刷基板上安装了半导体装置A7的情况下,该印刷基板上的漏极端子51与源端子53的沿面距离的确保更容易。
<第八实施方式>
图17表示涉及本发明的第八实施方式的半导体装置。
在本实施方式的半导体装置A8中,表面导电层2除了漏极电极部21、源电极部23以及两个孤立部25外还具有门极电极部22以及辅助源电极部24。门极电极部22以及辅助源电极部24由与漏极电极部21、源电极部23以及两个孤立部25相同的材质构成。门极电极部22是本发明的第二电极部,辅助源电极部24是本发明的辅助第三电极部。
辅助源电极部24相对于源电极部23在x方向上、在与漏极电极部21中的接合了接合部511的部位相反侧离开地配置。在本实施方式中,在辅助源电极部24上导通接合源读出端子54的接合部541。另外,在辅助源电极部24上连接源读出线64。由此,开关元件4的源电极43与源端子53通过源读出线64以及辅助源电极部24导通。
门极电极部22相对于辅助源电极部24在x方向上、在与源电极部23的相反侧上离开地配置。在本实施方式中,在门极电极部22上导通接合门极端子52的接合部521。另外,在门极电极部22上连接门极线62。由此,开关元件4的门极电极42与门极端子52通过门极线62以及门极电极部22导通。
通过这样的实施方式也能够实现半导体装置A8的高耐电压化与应答速度的高速化。另外,门极端子52接合于门极电极部22,通过是源读出端子54接合于辅助源电极部24的结构,具有能提高门极端子52以及源读出端子54的接合强度的优点。由此,能更牢固地固定各端子与基板1的相对位置,在密封树脂7的形成时能够更准确地进行向金属模具的各端子的位置固定。
<第9实施方式>
图18表示涉及本发明的第九实施方式的半导体装置。
在本实施方式的半导体装置A9中,开关元件4的配置与上述的实施方式不同。在本实施方式中,开关元件4的四个外端缘45的任一个均相对于x方向以及y方向倾斜。在图示的示例中,四个外端缘45相对于x方向以及y方向倾斜45°。
源电极43占据开关元件4的z方向视角中的大部分,是大致矩形形状。通过开关元件4为上述的配置,源电极43的对角线为沿x方向以及y方向的配置。由此,与上述实施方式比较,源电极43在x方向上的最大尺寸扩大。与之对应,在图示连接于源电极43的多个源线63的根数的示例中,增加为6根。
通过这样的实施方式也能够实现半导体装置A9的高耐电压化与应答速度的高速化。另外,通过增加多个源线63的根数而可进一步降低源电极43与源端子53之间的电阻以及电感。这对半导体装置A9的应答速度的高速化来说是优选的。并且,半导体装置A9是表面导电层2具有门极电极部22以及辅助源电极部24的结构,但也可以是不具备门极电极部22以及辅助源电极部24的与半导体装置A1类似的结构。
<第10实施方式>
图19表示涉及本发明的第十实施方式的半导体装置。
在本实施方式的半导体装置A10中,开关元件4为与上述半导体装置A9相同的配置。另外,表面导电层2的漏极电极部21具有切口部211。切口部211设置于在y方向上相对于开关元件4与源电极部23相反侧,向y方向图中下方凹陷。切口部211具有斜边212。斜边212相对于x方向以及y方向的任一个都倾斜,与开关元件4的外端缘54平行。另外,斜边212与外端缘45相邻。
通过这样的实施方式也能够实现半导体装置A10的高耐电压化与应答速度的高速化。另外,通过设置具有表面导电层2的漏极电极部21的斜边212的切口部211,在漏极电极部21上搭载开关元件4时,能够将斜边212作为开关元件4的配置方向的基准而使用。
<第11实施方式>
图20表示涉及本发明的第11实施方式的半导体装置。
在本实施方式的半导体装置A11中,开关元件4为与上述半导体装置A9、A10相同的配置。另外,表面导电层2的漏极电极部21具有切口部211。切口部211设置于在y方向上相对于开关元件4与源电极部23的相反侧,向y方向图中下方凹陷。本实施方式的切口部211在x方向上夹持中心线C3配置于与半导体装置A10的切口部211相反侧。切口部211具有斜边212。斜边212相对于x方向以及y方向的任一个都倾斜,与开关元件4的外端缘45平行。另外,斜边212与外端缘45相邻。
通过这样的实施方式也能够实现半导体装置A11的高耐电压化与应答速度的高速化。另外,通过设置具有表面导电层2的漏极电极部21的斜边212的切口部211,在漏极电极部21上搭载开关元件4时能够将斜边212作为开关元件4的配置方向的基准而使用。
涉及本发明的半导体装置并未限于上述实施方式。涉及本发明的半导体装置的各部分的具体结构可多种地自由设计变更。例如,仅表示通过金属线、电极部连接各实施方式的源电极部与源端子之间的配线的情况,但也可以代替金属线而通过平板状的金属板连接。另外,也可以没有源读出端子而代替地为连接于其他信号的端子,或者进一步追加连接于源读出以外的信号的端子。另外,代替在绝缘基板上形成表面导电层而使表面导电层与漏极端子连接,也可以在与漏极端子一体形成的岛上配置开关元件,用金属线将各电极与各端子直接连接。另外,仅表示仅使用一个开关元件芯片的实施方式,但也可以并列连接多个开关元件芯片或内置保护二极管芯片。
本发明包括涉及以下付记的实施方式。
[付记1]
一种半导体装置,其特征在于,
具备:
开关元件,其具有第一电极、第二电极以及第三电极,通过在向上述第一电极以及上述第三电极间施加了电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;
具有表面以及背面且由绝缘性材料构成的基板;
表面导电层,其形成于上述基板的上述表面,并包括接合了上述开关元件的上述第一电极的第一电极部;
通过上述第一电极部与上述第一电极导通的第一端子;
与上述第二电极导通的第二端子;
与上述第三电极导通的第三端子;以及
覆盖上述表面导电层的至少一部分、上述第一端子至第三端子的各一部分以及上述开关元件的密封树脂,
上述第一端子至第三端子分别沿与上述基板的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,
上述第一端子至第三端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,
上述第一端子在上述第二方向上,在上述第一端子至第三端子中位于最外侧,
上述密封树脂具有:
根侧部,其在上述第二方向上的上述第一端子与上述第三端子之间,在上述第一方向上位于上述第一端子以及上述第三端子的上述开关元件侧;以及
前端侧部,其位于上述第一端子以及上述第三端子的在上述第一方向上从上述密封树脂露出的前端侧。
[付记2]
根据付记1所述的半导体装置,其特征在于,
上述第一端子与上述第三端子之间的上述密封树脂的沿面距离比上述第一端子与上述第三端子的距离长。
[付记3]
根据付记1或2所述的半导体装置,其特征在于,
上述密封树脂具有相对于上述第一方向为直角的端面。
[付记4]
根据付记3所述的半导体装置,其特征在于,
上述密封树脂至少具有一个凸部,至少一个上述凸部分别在上述第一方向上从上述端面向上述第一端子的前端侧突出,
上述端面是上述根侧部,至少一个的上述凸部的任一个的前端侧的端面是上述前端侧部。
[付记5]
根据付记4所述的半导体装置,其特征在于,
上述密封树脂的至少一个上述凸部具有第一凸部以及第二凸部,
上述第一端子从上述第一凸部突出,
上述第三端子从上述第二凸部突出。
[付记6]
根据付记3所述的半导体装置,其特征在于,
在上述密封树脂上形成有从上述端面向上述第一方向凹陷的凹部,
上述凹部的最里部是上述根侧部,上述端面是上述前端侧部。
[付记7]
根据付记1至6任一项所述的半导体装置,其特征在于,
还具有与上述第三电极导通的第四端子,并且,上述第三端子与上述第一端子相邻,
上述第一端子与上述第三端子在上述第二方向上的距离比上述第三端子与上述第二端子以及上述第四端子中的与上述第三端子相邻的端子在上述第二方向上的距离大。
[付记8]
根据付记7所述的半导体装置,其特征在于,
上述第一端子与上述第三端子在上述第二方向上的距离比上述第二端子与上述第四端子在上述第二方向上的距离大。
[付记9]
根据付记7或8所述的半导体装置,其特征在于,
上述第四端子与上述第三端子相邻。
[付记10]
根据付记7至9任一项所述的半导体装置,其特征在于,
上述第三电极与上述第三端子的前端之间的电阻以及电感分别比上述第三电极与上述第四端子的前端之间的电阻以及电感小。
[付记11]
根据付记10所述的半导体装置,其特征在于,
上述第三端子与上述第四端子仅通过包括上述第三电极的导通路径导通。
[付记12]
根据付记1至11任一项所述的半导体装置,其特征在于,
使上述第三端子在上述第二方向上的中心线在上述第一方向上延长的假想线与上述开关元件相交。
[付记13]
根据付记12所述的半导体装置,其特征在于,
使上述第一端子在上述第二方向上的中心线在上述第一方向上延长的假想线不与上述开关元件相交。
[付记14]
根据付记1至13任一项所述的半导体装置,其特征在于,
上述表面导电层具有孤立部,该孤立部与上述第一电极部离开且与上述第一电极部绝缘,
上述孤立部局部地从上述密封树脂露出。
[付记15]
根据付记1至14任一项所述的半导体装置,其特征在于,
上述开关元件是矩形形状,具有四个外端缘,
上述四个外端缘分别沿上述第一方向或上述第二方向配置。
[付记16]
根据付记1至14任一项所述的半导体装置,其特征在于,
上述开关元件是矩形形状,具备四个外端缘,
上述四个外端缘的各个相对于上述第一方向以及上述第二方向的任一个均倾斜。
[付记17]
根据付记16所述的半导体装置,其特征在于,
在上述第一电极部上形成有切口部,该切口部具备平行于上述开关元件的上述外端缘的斜边。
[付记18]
根据付记1至17任一项所述的半导体装置,其特征在于,
上述第一端子与上述第三端子在上述厚度方向上相互不同的位置从上述密封树脂突出。
[付记19]
根据付记1至18任一项所述的半导体装置,其特征在于,
上述表面导电层包括第三电极部,该第三电极部从上述第一电极部离开且接合了上述第三端子。
[付记20]
根据付记19所述的半导体装置,其特征在于,
上述表面导电层包括:
第二电极部,其从上述第一电极部且接合了上述第二端子;以及
辅助第三电极部,其从上述第一电极部以及上述第三电极部离开且接合了第四端子。
[付记21]
一种半导体装置,其特征在于,
具备:
开关元件,其具有第一电极、第二电极以及第三电极,通过在向上述第一电极以及上述第三电极间施加了电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;
具有表面以及背面且由绝缘性材料构成的基板;
表面导电层,其形成于上述基板的上述表面,并且包括接合了上述开关元件的上述第一电极;
通过上述第一电极部与上述第一电极导通的第一端子;
与上述第二电极导通的第二端子;
与上述第三电极导通的第三端子;以及
覆盖上述表面导电层的至少一部分、上述第一端子至第三端子的各一部分以及上述开关元件的密封树脂,
上述第一端子至第三端子分别沿与上述基板的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,
上述第一端子至第三端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,
上述第一端子在上述第二方向上,在上述第一端子至第三端子中位于最外侧,
上述第一端子与上述第三端子在上述第二方向上的距离比上述第三端子与上述第二端子在上述第二方向上的距离大。
[付记22]
根据付记21所述的半导体装置,其特征在于,
还具有与上述第三电极导通且配置于比上述第三端子从上述第一端子离开的位置第四端子,并且,上述第三端子与上述第一端子相邻。
[付记23]
根据付记1至22任一项所述的半导体装置,其特征在于,
上述开关元件是SiC开关元件。
[付记24]
根据付记1至23任一项所述的半导体装置,其特征在于,
上述第一端子是上述开关元件的漏极端子,上述第二端子是上述开关元件的门极端子,上述第三端子是上述开关元件的源端子。
[付记25]
根据付记24所述的半导体装置,其特征在于,
上述源端子从上述密封树脂露出的部位在上述第一方向视角中配置于上述密封树脂的大致中央。
[付记26]
26.根据付记1至25任一项所述的半导体装置,其特征在于,
还具备形成于上述基板的上述背面且从上述密封树脂露出的背面导电层。
[付记27]
一种半导体装置,其特征在于,
具备:
开关元件,其具有第一电极、第二电极以及第三电极,通过在向上述第一电极以及上述第三电极间施加了电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;
包括接合了上述开关元件的上述第一电极的第一电极部的第一端子;
与上述第二电极导通的第二端子;
与上述第三电极导通的第三端子;以及
覆盖上述第一电极部的至少一部分、上述第一端子至第三端子的各一部分以及上述开关元件的密封树脂,
上述第一端子至第三端子分别沿与上述开关元件的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,
上述第一端子至第三端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,
上述第一端子在上述第二方向上,在上述第一端子至第三端子中位于最外侧,
上述密封树脂具有:
根侧部,其在上述第二方向上的上述第一端子与上述第三端子之间,在上述第一方向上位于上述第一端子以及上述第三端子的上述开关元件侧;以及
前端侧部,其位于上述第一端子以及/或上述第三端子的在上述第一方向上从上述密封树脂露出的前端侧。
[付记28]
根据付记27所述的半导体装置,其特征在于,
上述第一端子在上述第二方向上,在上述第一端子至第三端子中位于最外侧,
上述第三端子在上述第二方向上,在上述第一端子至第三端子中位于最中央侧,
上述第一端子与上述第三端子在上述第二方向上的距离比上述第三端子与上述第二端子在上述第二方向上的距离大。
[付记29]
一种半导体装置,其特征在于,
具备:
开关元件,其具有第一电极、第二电极以及第三电极,通过在向上述第一电极以及上述第三电极间施加了电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;
包括接合了上述开关元件的上述第一电极的第一电极部的第一端子,
与上述第二电极导通的第二端子;
与上述第三电极导通的第三端子;
与上述第三电极导通的第四端子;以及
覆盖上述第一电极部的至少一部分、上述第一端子至第四端子的各一部分以及上述开关元件的密封树脂,
上述第一端子至第四端子分别沿与上述开关元件的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,
上述第一端子至第四端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,
在上述第二方向上,上述第三端子在上述第一端子至第四端子中位于最中央侧,
上述第三电极与上述第三端子之间的电感比上述第三电极与上述第四端子之间的电感小。
Claims (29)
1.一种半导体装置,其特征在于,
具备:
开关元件,其具有第一电极、第二电极以及第三电极,通过在向上述第一电极以及上述第三电极间施加了电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;
具有表面以及背面且由绝缘性材料构成的基板;
表面导电层,其形成于上述基板的上述表面,并包括接合了上述开关元件的上述第一电极的第一电极部;
通过上述第一电极部与上述第一电极导通的第一端子;
与上述第二电极导通的第二端子;
与上述第三电极导通的第三端子;以及
覆盖上述表面导电层的至少一部分、上述第一端子至第三端子的各一部分以及上述开关元件的密封树脂,
上述第一端子至第三端子分别沿与上述基板的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,
上述第一端子至第三端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,
在上述第二方向上,在上述第一端子至第三端子中上述第一端子位于最外侧,
上述密封树脂具有:
根侧部,其在上述第二方向上的上述第一端子与上述第三端子之间,在上述第一方向上位于上述第一端子以及上述第三端子的上述开关元件侧;以及
前端侧部,其在上述第一方向上位于上述第一端子以及上述第三端子的从上述密封树脂露出的前端侧。
2.根据权利要求1所述的半导体装置,其特征在于,
上述第一端子与上述第三端子之间的上述密封树脂的沿面距离比上述第一端子与上述第三端子的距离长。
3.根据权利要求1或2所述的半导体装置,其特征在于,
上述密封树脂具有相对于上述第一方向为直角的端面。
4.根据权利要求3所述的半导体装置,其特征在于,
上述密封树脂具有至少一个凸部,上述至少一个凸部分别在上述第一方向上从上述端面向上述第一端子的前端侧突出,
上述端面是上述根侧部,上述至少一个凸部的任一个的前端侧的端面是上述前端侧部。
5.根据权利要求4所述的半导体装置,其特征在于,
上述密封树脂的上述至少一个凸部具有第一凸部以及第二凸部,
上述第一端子从上述第一凸部突出,
上述第三端子从上述第二凸部突出。
6.根据权利要求3所述的半导体装置,其特征在于,
在上述密封树脂上形成有从上述端面向上述第一方向凹陷的凹部,
上述凹部的最里部是上述根侧部,上述端面是上述前端侧部。
7.根据权利要求1至6任一项所述的半导体装置,其特征在于,
还具有与上述第三电极导通的第四端子,并且,上述第三端子与上述第一端子相邻,
上述第一端子与上述第三端子在上述第二方向上的距离比上述第三端子与上述第二端子以及上述第四端子中的与上述第三端子相邻的端子在上述第二方向上的距离大。
8.根据权利要求7所述的半导体装置,其特征在于,
上述第一端子与上述第三端子在上述第二方向上的距离比上述第二端子与上述第四端子在上述第二方向上的距离大。
9.根据权利要求7或8所述的半导体装置,其特征在于,
上述第四端子与上述第三端子相邻。
10.根据权利要求7至9任一项所述的半导体装置,其特征在于,
上述第三电极与上述第三端子的前端之间的电阻以及电感分别比上述第三电极与上述第四端子的前端之间的电阻以及电感小。
11.根据权利要求10所述的半导体装置,其特征在于,
上述第三端子与上述第四端子仅通过包括上述第三电极的导通路径导通。
12.根据权利要求1至11任一项所述的半导体装置,其特征在于,
使上述第三端子在上述第二方向上的中心线在上述第一方向上延长的假想线与上述开关元件相交。
13.根据权利要求12所述的半导体装置,其特征在于,
使上述第一端子在上述第二方向上的中心线在上述第一方向上延长的假想线不与上述开关元件相交。
14.根据权利要求1至13任一项所述的半导体装置,其特征在于,
上述表面导电层具有孤立部,该孤立部与上述第一电极部离开且与上述第一电极部绝缘,
上述孤立部局部地从上述密封树脂露出。
15.根据权利要求1至14任一项所述的半导体装置,其特征在于,
上述开关元件是矩形形状,具有四个外端缘,
上述四个外端缘分别沿上述第一方向或上述第二方向配置。
16.根据权利要求1至14任一项所述的半导体装置,其特征在于,
上述开关元件是矩形形状,具备四个外端缘,
上述四个外端缘的各个相对于上述第一方向以及上述第二方向的任一个均倾斜。
17.根据权利要求16所述的半导体装置,其特征在于,
在上述第一电极部上形成有切口部,该切口部具备平行于上述开关元件的上述外端缘的斜边。
18.根据权利要求1至17任一项所述的半导体装置,其特征在于,
上述第一端子与上述第三端子在上述厚度方向上相互不同的位置从上述密封树脂突出。
19.根据权利要求1至18任一项所述的半导体装置,其特征在于,
上述表面导电层包括第三电极部,该第三电极部从上述第一电极部离开且接合了上述第三端子。
20.根据权利要求19所述的半导体装置,其特征在于,
上述表面导电层包括:
第二电极部,其从上述第一电极部离开且接合了上述第二端子;以及
辅助第三电极部,其从上述第一电极部以及上述第三电极部离开且接合了第四端子。
21.一种半导体装置,其特征在于,
具备:
开关元件,其具有第一电极、第二电极以及第三电极,通过在向上述第一电极以及上述第三电极间施加了电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;
具有表面以及背面且由绝缘性材料构成的基板;
表面导电层,其形成于上述基板的上述表面,并且包括接合了上述开关元件的上述第一电极;
通过上述第一电极部与上述第一电极导通的第一端子;
与上述第二电极导通的第二端子;
与上述第三电极导通的第三端子;以及
覆盖上述表面导电层的至少一部分、上述第一端子至第三端子的各一部分以及上述开关元件的密封树脂,
上述第一端子至第三端子分别沿与上述基板的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,
上述第一端子至第三端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,
在上述第二方向上,在上述第一端子至第三端子中上述第一端子位于最外侧,
上述第一端子与上述第三端子在上述第二方向上的距离比上述第三端子与上述第二端子在上述第二方向上的距离大。
22.根据权利要求21所述的半导体装置,其特征在于,
还具有与上述第三电极导通且配置于比上述第三端子从上述第一端子离开的位置的第四端子,并且,上述第三端子与上述第一端子相邻。
23.根据权利要求1至22任一项所述的半导体装置,其特征在于,
上述开关元件是SiC开关元件。
24.根据权利要求1至23任一项所述的半导体装置,其特征在于,
上述第一端子是上述开关元件的漏极端子,上述第二端子是上述开关元件的门极端子,上述第三端子是上述开关元件的源端子。
25.根据权利要求24所述的半导体装置,其特征在于,
上述源端子从上述密封树脂露出的部位在上述第一方向视角中配置于上述密封树脂的大致中央。
26.根据权利要求1至25任一项所述的半导体装置,其特征在于,
还具备形成于上述基板的上述背面且从上述密封树脂露出的背面导电层。
27.一种半导体装置,其特征在于,
具备:
开关元件,其具有第一电极、第二电极以及第三电极,通过在向上述第一电极以及上述第三电极间施加了电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;
包括接合了上述开关元件的上述第一电极的第一电极部的第一端子;
与上述第二电极导通的第二端子;
与上述第三电极导通的第三端子;以及
覆盖上述第一电极部的至少一部分、上述第一端子至第三端子的各一部分以及上述开关元件的密封树脂,
上述第一端子至第三端子分别沿与上述开关元件的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,
上述第一端子至第三端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,
在上述第二方向上,在上述第一端子至第三端子中上述第一端子位于最外侧,
上述密封树脂具有:
根侧部,其在上述第二方向上的上述第一端子与上述第三端子之间,在上述第一方向上位于上述第一端子以及上述第三端子的上述开关元件侧;以及
前端侧部,其在上述第一方向上位于上述第一端子以及/或上述第三端子的从上述密封树脂露出的前端侧。
28.根据权利要求27所述的半导体装置,其特征在于,
在上述第二方向上,在上述第一端子至第三端子中上述第一端子位于最外侧,
在上述第二方向上,在上述第一端子至第三端子中上述第三端子位于最中央侧,
上述第一端子与上述第三端子在上述第二方向上的距离比上述第三端子与上述第二端子在上述第二方向上的距离大。
29.一种半导体装置,其特征在于,
具备:
开关元件,其具有第一电极、第二电极以及第三电极,通过在向上述第一电极以及上述第三电极间施加了电位差的状态下向上述第二电极以及上述第三电极间施加驱动电压而对上述第一电极以及上述第三电极间进行接通/断开控制;
包括接合了上述开关元件的上述第一电极的第一电极部的第一端子,
与上述第二电极导通的第二端子;
与上述第三电极导通的第三端子;
与上述第三电极导通的第四端子;以及
覆盖上述第一电极部的至少一部分、上述第一端子至第四端子的各一部分以及上述开关元件的密封树脂,
上述第一端子至第四端子分别沿与上述开关元件的厚度方向为直角的第一方向从上述密封树脂向相同侧突出,
上述第一端子至第四端子在与上述厚度方向以及上述第一方向的任一个均为直角的第二方向上相互离开,
在上述第二方向上,在上述第一端子至第四端子中上述第三端子位于最中央侧,
上述第三电极与上述第三端子之间的电感比上述第三电极与上述第四端子之间的电感小。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017-085391 | 2017-04-24 | ||
JP2017085391 | 2017-04-24 | ||
PCT/JP2018/016267 WO2018198957A1 (ja) | 2017-04-24 | 2018-04-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110537258A CN110537258A (zh) | 2019-12-03 |
CN110537258B true CN110537258B (zh) | 2022-11-04 |
Family
ID=63918219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201880026605.4A Active CN110537258B (zh) | 2017-04-24 | 2018-04-20 | 半导体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11482479B2 (zh) |
JP (1) | JP7137558B2 (zh) |
CN (1) | CN110537258B (zh) |
DE (1) | DE112018002137T5 (zh) |
WO (1) | WO2018198957A1 (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7299751B2 (ja) * | 2019-05-14 | 2023-06-28 | ローム株式会社 | 半導体装置 |
KR102587044B1 (ko) * | 2019-07-12 | 2023-10-06 | 알파 앤드 오메가 세미컨덕터 (케이맨) 리미티드 | 고출력 밀도 충전 응용을 위한 초고속 과도 응답(str) ac/dc 컨버터 |
JPWO2022049999A1 (zh) * | 2020-09-01 | 2022-03-10 | ||
CN117795673A (zh) * | 2021-08-25 | 2024-03-29 | 株式会社自动网络技术研究所 | 车载用的半导体开关装置 |
WO2023026389A1 (ja) * | 2021-08-25 | 2023-03-02 | 株式会社オートネットワーク技術研究所 | 車載用の半導体スイッチ装置 |
EP4303917A1 (en) * | 2022-07-06 | 2024-01-10 | Infineon Technologies Austria AG | A semiconductor package or a printed circuit board, both modified to one or more of reduce, inverse or utilize magnetic coupling caused by the load current of a semiconductor transistor |
WO2024154566A1 (ja) * | 2023-01-16 | 2024-07-25 | ローム株式会社 | 半導体装置 |
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JP3901427B2 (ja) | 1999-05-27 | 2007-04-04 | 松下電器産業株式会社 | 電子装置とその製造方法およびその製造装置 |
US7791182B2 (en) | 2005-09-27 | 2010-09-07 | Infineon Technologies Ag | Semiconductor component having maximized bonding areas of electrically conductive members connected to semiconductor device and connected to leadframe and method of producing |
JP5017332B2 (ja) | 2009-08-24 | 2012-09-05 | 株式会社日立製作所 | インバータ |
JP2015076257A (ja) | 2013-10-09 | 2015-04-20 | ウシオ電機株式会社 | 口金付きショートアーク型放電ランプ |
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JP2015019115A (ja) | 2014-10-28 | 2015-01-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
DE102015104990B4 (de) | 2015-03-31 | 2020-06-04 | Infineon Technologies Austria Ag | Verbindungshalbleitervorrichtung mit einem Abtastlead |
JP6600172B2 (ja) | 2015-06-08 | 2019-10-30 | ローム株式会社 | パワーモジュール半導体装置およびその製造方法、およびインバータ装置 |
-
2018
- 2018-04-20 US US16/500,258 patent/US11482479B2/en active Active
- 2018-04-20 DE DE112018002137.8T patent/DE112018002137T5/de active Pending
- 2018-04-20 CN CN201880026605.4A patent/CN110537258B/zh active Active
- 2018-04-20 WO PCT/JP2018/016267 patent/WO2018198957A1/ja active Application Filing
- 2018-04-20 JP JP2019514455A patent/JP7137558B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102460694A (zh) * | 2009-06-19 | 2012-05-16 | 株式会社安川电机 | 电力变换装置 |
CN102593078A (zh) * | 2011-01-12 | 2012-07-18 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
CN102637650A (zh) * | 2011-02-09 | 2012-08-15 | 富士通株式会社 | 半导体装置及其制造方法以及电源 |
CN105556664A (zh) * | 2013-09-16 | 2016-05-04 | 株式会社电装 | 半导体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2018198957A1 (ja) | 2020-03-12 |
WO2018198957A1 (ja) | 2018-11-01 |
US11482479B2 (en) | 2022-10-25 |
CN110537258A (zh) | 2019-12-03 |
US20200066620A1 (en) | 2020-02-27 |
DE112018002137T5 (de) | 2020-01-16 |
JP7137558B2 (ja) | 2022-09-14 |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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