JP2009530826A - 改良されたチップスケールパッケージ - Google Patents

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Abstract

パワー半導体パッケージはダイを含み、その一方電極は伝導性クリップのウェブ部分に電気的かつ機械的に取付けられている。

Description

関連出願の相互参照
本願は、２００６年３月１７日付米国特許出願番号第１１／３７８，６０７号に基づき、かつその優先権を主張し、その内容をここに引用によって援用する。
発明の背景
本発明は、パワー半導体パッケージに関する。
図１〜図７を参照し、先行技術に係るパッケージ１０は、伝導性缶１２とパワー半導体ダイ１４とを含む。缶１２は、典型的に銅または銅ベースの合金などの導電材料で形成され、銀、金等でコーティングされ得る。ダイ１４は縦導電型パワー半導体ＭＯＳＦＥＴであり得、そのドレイン電極１６は、はんだまたは伝導性エポキシ（たとえば銀エポキシ）などの伝導性接着剤１８によって缶１２の内面に電気的かつ機械的に取付けられている。ダイ１４の（ドレイン電極と反対側の面に設けられている）ソース電極２０およびゲート電極２２は各々はんだ付け可能体を含み、図８に示すように、伝導性接着剤（たとえばはんだまたは伝導性エポキシ）によって回路板２８の伝導性パッド２４および２６にそれぞれ直接接続することが容易となる。ダイ１４は、ソース電極２０およびゲート電極２２を部分的に覆うパッシベーション体３０をさらに含むが、電気接続のために少なくともそのはんだ付け可能部分への通路を与える開口部を含むことに注意されたい。パッケージ１０において、伝導性缶１２は、（ダイ１４が電気的かつ機械的に接続されている）ウェブ部分１３と、ウェブ部分１３を取囲む壁１５と、壁１５から延在する２本の対向して配置されたレール３２とを含み、各レール３２は、回路板２８上の伝導性パッド３４にそれぞれ接続するように構成されることに注意されたい。また、ダイ１４は缶１２の壁１３から間隔を置いて配置される。すなわち壁１３はダイ１４を取囲むことに注意されたい。したがって、ダイ１４と壁１３との間に周縁凹地３６が存在する。壁１５のフランジ部分１７が露出しているため、ダイ１４の活性電極と缶１２との間の沿面距離はおよそ周縁凹地３６の幅である。
先行技術に係るパッケージにおいて、ソース電極２０およびゲート電極２２が利用者によってはんだ付けされる。具体的には、利用者はたとえば回路板のパッドにはんだを塗布し、そのように配置されたはんだによってダイの電極がパッドに取付けられる。
上記のパッケージは米国特許第６，６２４，５２２号に示されている。先行技術の一変形（米国特許第６，９３０，３９７号参照）では、レール３２の接触面から間隔を置いて配置されるように、ダイ１４が缶１２の内部に後退している。ダイ１４を後退させる利点は、はんだリフロー後の洗浄（たとえばフラックス洗浄）のために、ダイ１４上のパッシベーション体３０と回路板２８との間に隙間３３（図８）を可能にする点である。先行技術の一パッケージにおいては、パッシベーション体３０と回路板２８との間の隙間３３は約３０μｍである。
無鉛リフロー状態中に増量した空気をパッケージの下に流し、かつはんだペースト内に存在する揮発物を逃がすようにするためには、隙間３３を増大させることが望ましい。
ダイと回路板との間の隙間３３を増大させることによって、接合部を視覚的に検査することも可能となる。
発明の概要
本発明の一実施形態に係るパッケージは、はんだ体が予め上に印刷されたダイを含む。予め印刷されたはんだ体は、ダイ上のパッシベーション体と支持体５（たとえば回路板）との間のスタンドオフを見込む。スタンドオフによって、ダイ上のパッシベーション体と支持体との間のガス抜きと揮発性フラックス成分の除去とを補助する隙間が見込まれる。本発明の譲受人に譲渡された米国特許出願番号第２００５／０１２１７８４号は、ダイを有し、はんだマトリックスによって相互に接着された伝導性粒子を含有するペーストによって配線が形成されたパッケージを開示している。配線は所望の隙間をもたらすことができるが、高価である。本発明に係るパッケージにおいてはんだペーストのみを使用する利点は、必要な隙間を低コストで得ることができる点である。
別の実施形態によれば、缶のレールの各々は複数のバンプを有する。バンプも、予め印刷されたはんだ体によって得られるスタンドオフと同様の利点を有するスタンドオフを与える。予め印刷されたはんだ体およびレール上のバンプの場合、所望の隙間を得るためにダイを内部に後退させる必要がない（但し任意にさらなる隙間を得るために後退させてもよい）ことに注意されたい。したがって、一層のスタンドオフが所望であれば、缶の深さもダイの厚さも変える必要はない。つまり、第１の実施形態および第２の実施形態に係る配置においては、所望のスタンドオフは缶の深さおよびダイの厚さとは無関係である。
本発明の別の実施形態においては、単一層パッシベーションを、第１のパッシベーション材料からなる第１のパッシベーション層と第２のパッシベーション材料からなる第２のパッシベーション層とを含む二層パッシベーションに置換する。このような配置は、無鉛フラックスの副生成物に対して改良された障壁を構成することがわかっている。
本発明の別の局面によれば、パッシベーションはダイの周りの周縁凹地を充填し、沿面距離を拡大するために缶の壁のフランジ部分を十分に覆うように延在する。
本発明の他の特徴および利点は、添付の図面を参照する以下の発明の説明から明らかになるであろう。
発明の実施形態の詳細な説明
図９を参照し、同じ符号は同じ特徴を識別し、本発明に係る改良されたパッケージにおいて、ソース電極２０およびゲート電極２２がはんだ体４０によって予めはんだ付けされている。パッケージを予めはんだ付けすることによって、パッケージが実装されたときにダイ１４のパッシベーション体３０と回路板のパッドとの間において適切かつ良好に制御されたスタンドオフを確保する。ダイ１４表面上に電極２０および２２を予めはんだ付けすることによって、リフロー処理中のはんだ濡れも向上し、かつリフロー処理開口部も増大する。はんだ体４０を形成するのに好ましいはんだは、ＳｎＡｇＣｕまたはＳｎＳｂなどの無鉛はんだである。はんだ体４０はパッシベーション体３０を越えて延在し得、いずれかの望ましい厚さ、たとえば１２０μｍまたは１７５μｍであり得る。
はんだ体４０を有するダイ１４を製造するには、ウェハにある間にダイ１４を処理して、はんだ体４０をその上に印刷させる。具体的には、複数のダイ１４を有するウェハにおいて、各ダイ１４上には、予めエッチングされた開口を有するステンシルを使用してはんだ体４０が印刷されている。はんだは、電極２０および２２の指定領域上に開口を介して印刷される。その後、局所的なはんだペーストの領域を含むウェハがリフロー炉においてリフローされる。リフロー後、予めはんだ付けされた電極を有するダイ１４のアレイを含
むウェハが洗浄され、残留フラックスを除去する。洗浄剤は水溶性または溶剤性であり得る。
図１０を参照して、本発明の別の実施形態に係る改良されたパッケージにおいて、パッシベーション体３１は、第１のパッシベーション体４２と、第１のパッシベーション体４２上の第２のパッシベーション体４４とを含む。好ましい実施形態において、第１のパッシベーション体４２はシリコンエポキシ、たとえばＥＰ３９１２であり得、第２のパッシベーション体４４はカーボンベースのエポキシ、たとえばＥＰ２７９３で形成され得る。この組合せは、無鉛はんだを使用してソース電極２０またはゲート電極２２を回路板上の伝導性パッドに接続するときに特に適することがわかっている。第２のパッシベーション４４は、第１のパッシベーション４２に接触開口部を開口するためのハードマスクとして使用することができ、付加的な保護層として機能することに注意されたい。好ましい実施形態において、図１０に示すパッケージのダイ１４もはんだ体４０を含む。しかし、本発明の範囲内にははんだ体４０を有さないパッケージが含まれると理解すべきである。
図１１Ａ〜図１１Ｄを参照し、本発明の別の局面によれば、レール３２がその組立側（基板または回路板への取付け側）上にバンプ４６を有するように缶１２を窪ませてもよい。つまり、たとえば各レール３２上に２つの離間された窪み４５を有するように缶１２を修正してもよく、その結果反対側に２つのバンプ４６が生じる。窪み４５は打ち抜きなどの処理によって作製し、組立側においてバンプ４６を有するように、各レール３２を所望の通りに変形してもよい。
次に図１１Ｅを参照し、本発明の別の局面に係る改良されたパッケージにおいて、代替的な実施形態に係るパッケージを形成するのにバンプ４６を有する缶１２が使用される。バンプ４６によって、ダイ１４上のパッシベーション３０と回路板２８との間の隙間３３（図８）が増大する。はんだ体４０はこの点に関しても役立ち、好ましくはバンプ４６を有する缶に含まれる。スタンドオフによって、ダイ１４と回路板２８との間の間隙の増大がガス抜きおよび揮発性フラックス成分の除去を補助することが可能となる。図１１Ｅに示すパッケージは、電極が上に形成されているはんだ体４０を有するダイを含むことに注意されたい。しかし、ここに記載したバンプ４６を有する缶１２は図１１Ｅに示す特定のダイに限定されず、はんだ体４０を有さないダイを含むいずれかの他のダイを含み得ることに注意すべきである。さらに、二層パッシベーション３１が図１１Ｅに図示したパッケージに使用されることが好ましい。しかし、本発明の範囲および精神から逸脱することなく、単一層パッシベーション体（たとえばパッシベーション体３０）を含む他のパッシベーション体を使用し得ることに注意すべきである。
はんだ体が上に配置されている装置において、フラックス洗浄隙間３３を１１０μｍに増大させることができ、バンプ４６を含む装置においては、隙間３３を１７５μｍに増大させることができる。
次に図１２を参照し、本発明の一局面に係る改良されたパッケージにおいて、第１のパッシベーション４２と第２のパッシベーション４４とを有する（斜線で図示されている）パッシベーション体３１によって周縁凹地３６を充填し得る。周縁凹地３６の充填は低電圧ダイには必要とされない場合があるが、中電圧以上のダイについては使用され得ることに注意されたい。さらに、所望であれば缶１２のフランジ部分のすべてまたは一部を覆うようにパッシベーション３１を延在させて、パッケージ１０の高電流部分間の沿面距離を増大させ得る。またダイ１４は、そのソース電極およびゲート電極上にはんだ体４０を任意に含み得る。さらに、二層パッシベーション３１が好ましいものの、本発明から逸脱することなく単一パッシベーション体（たとえばパッシベーション体３０）を使用し得ることに注意されたい。また、缶１２は任意にバンプ４６を含み得る。
本発明に係るパッケージに好ましいダイ１０の厚さは２００μｍであるが、本発明の範囲および精神から逸脱することなく別の厚さのダイを使用することができる。本発明の実施形態のいずれかに係るパッケージの缶１２は好ましくは銅、銅合金等で形成し得、銀、金等の材料でめっきし得るが、本発明の範囲から逸脱することなく他の材料を使用することができる。本発明の実施形態のいずれかに係るパッケージは、ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード、または他の適切なパワー半導体装置で組立てることができることにも注意すべきである。
本発明をその特定の実施形態に関して説明したが、当業者には多くの他の変形および修正、ならびに他の使用法が明らかとなるであろう。したがって本発明は、ここにおける具体的な開示によってではなく、添付の請求項によってのみ限定されることが好ましい。
先行技術に係るパッケージの斜視図である。 図１のパッケージの別の斜視図である。 図１のパッケージの上面図である。 図１のパッケージの底面図である。 図１のパッケージの側面図である。 図１のパッケージの側面図である。 図４の線７−７に沿った図１のパッケージの断面図である。 回路板上に組立てられた図１のパッケージの図である。 本発明の一実施形態に係るパッケージの断面図である。 本発明の別の実施形態に係るパッケージの断面図である。 本発明の一実施形態に係るパッケージの缶の底面図である。 線Ｂ−Ｂに沿って矢印の方向に見た図１１Ａの缶の断面図である。 線Ａ−Ａに沿って矢印の方向に見た図１１Ａの缶の断面図である。 線Ｃ−Ｃに沿って矢印の方向に見た図１１Ａの缶の断面図である。 図１１Ａ〜図１１Ｄの缶を含む本発明の別の実施形態に係るパッケージの断面図である。 本発明の別の実施形態に係るパッケージの図である。

Claims (36)

  1. ウェブ部分を有する伝導性クリップと、
    前記ウェブ部分に電気的かつ機械的に接続された第１のパワー電極および前記第１のパワー電極の反対側の第２のパワー電極を有する半導体ダイと、
    少なくとも前記第２のパワー電極上に形成されたパッシベーション体と、
    前記第２のパワー電極上にあり、かつ前記パッシベーション体を越えて延在するはんだ体とを備える、半導体パッケージ。
  2. 前記はんだ体は無鉛はんだからなる、請求項１に記載のパッケージ。
  3. 前記はんだ体はＳｎＡｇＣｕからなる、請求項１に記載のパッケージ。
  4. 前記はんだ体はＳｎＳｂからなる、請求項１に記載のパッケージ。
  5. 前記クリップは、前記ダイから間隔を置いて配置され、かつ前記ダイを取囲む壁を含み、前記壁はフランジ部分を有し、前記パッシベーション体は、前記ダイと前記壁との間の前記間隔内に存在し、かつ前記フランジ部分を完全に覆う、請求項１に記載のパッケージ。
  6. 前記パッシベーション体は、第１のパッシベーション材料からなる第１のパッシベーション層と、第２のパッシベーション材料からなる第２のパッシベーション層とを含む、請求項１に記載のパッケージ。
  7. 前記第１のパッシベーション材料はカーボンベースのポリマーであり、前記第２のパッシベーション材料はシリコンベースのポリマーである、請求項６に記載のパッケージ。
  8. 前記第１のパッシベーション材料はカーボンベースのエポキシであり、前記第２のパッシベーション材料はシリコンベースのエポキシである、請求項６に記載のパッケージ。
  9. 前記クリップは、前記ダイから間隔を置いて配置され、かつ前記ダイを取囲む壁を含み、前記壁はフランジ部分を有し、前記パッシベーション体は前記ダイと前記壁との間の前記間隔内に存在し、かつ前記フランジ部分を完全に覆う、請求項６に記載のパッケージ。
  10. 前記伝導性クリップは、各々が複数のバンプを有する２本の対向するレール部分を含む、請求項１に記載のパッケージ。
  11. 前記ダイは、前記第２のパワー電極に隣接した制御電極をさらに含む、請求項１に記載のパッケージ。
  12. 前記ダイはパワーＭＯＳＦＥＴである、請求項１に記載のパッケージ。
  13. ウェブ部分を有する伝導性クリップと、
    前記ウェブ部分に電気的かつ機械的に接続された第１のパワー電極および前記第１のパワー電極と反対側の第２のパワー電極を有する半導体ダイと、
    少なくとも前記第２のパワー電極上に形成されたパッシベーション体とを備え、前記パッシベーション体は、前記第２のパワー電極を露出させる開口部を含み、第１のパッシベーション材料からなる第１のパッシベーション層と、第２のパッシベーション材料からなる第２のパッシベーション層とを有する、半導体パッケージ。
  14. 前記第１のパッシベーション材料はカーボンベースのポリマーであり、前記第２のパッシベーション材料はシリコンベースのポリマーである、請求項１３に記載のパッケージ。
  15. 前記第１のパッシベーション材料はカーボンベースのエポキシであり、前記第２のパッシベーション材料はシリコンベースのエポキシである、請求項１３に記載のパッケージ。
  16. 前記クリップは、前記ダイから間隔を置いて配置され、かつ前記ダイを取囲む壁を含み、前記壁はフランジ部分を有し、前記パッシベーション体は、前記ダイと前記壁との間の前記間隔内に存在し、かつ前記フランジ部分を完全に覆う、請求項１３に記載のパッケージ。
  17. 前記伝導性クリップは、各々が複数のバンプを有する２本の対向するレール部分を含む、請求項１３記載のパッケージ。
  18. 前記ダイは、前記第２のパワー電極に隣接した制御電極をさらに含む、請求項１３に記載のパッケージ。
  19. 前記ダイはパワーＭＯＳＦＥＴである、請求項１３に記載のパッケージ。
  20. 前記第２のパワー電極上にあり、かつ前記パッシベーション体を越えて延在するはんだ体をさらに備える、請求項１３に記載のパッケージ。
  21. 前記はんだ体は無鉛はんだからなる、請求項２０に記載のパッケージ。
  22. 前記はんだ体はＳｎＡｇＣｕからなる、請求項２０に記載のパッケージ。
  23. 前記はんだ体はＳｎＳｂからなる、請求項２０に記載のパッケージ。
  24. 前記クリップは、前記ダイから間隔を置いて配置され、かつ前記ダイを取囲む壁を含み、前記壁はフランジ部分を有し、前記パッシベーション体は、前記ダイと前記壁との間の前記間隔内に存在し、かつ前記フランジ部分を完全に覆う、請求項１３に記載のパッケージ。
  25. ウェブ部分と、各々が複数のバンプを有する２本の対向するレール部分とを含む伝導性クリップと、
    前記ウェブ部分に電気的かつ機械的に接続された第１のパワー電極および前記第１のパワー電極と反対側の第２のパワー電極を有する半導体ダイと、
    少なくとも前記第２のパワー電極上に形成されたパッシベーション体とを備え、
    前記第２のパワー電極は、伝導性接着剤によって支持体上の伝導性パッドに接続されるように構成され、前記バンプは、前記パッシベーション体を前記支持体から間隔を置いて配置させて、前記パッシベーション体と前記支持体との間に隙間を設けるように構成される、半導体パッケージ。
  26. 前記隙間は１７５μｍまでである、請求項２５に記載のパッケージ。
  27. 前記第２のパワー電極上にあり、かつ前記パッシベーション体を越えて延在するはんだ体をさらに備える、請求項２５に記載のパッケージ。
  28. 前記はんだ体は無鉛はんだからなる、請求項２７に記載のパッケージ。
  29. 前記はんだ体はＳｎＡｇＣｕからなる、請求項２８に記載のパッケージ。
  30. 前記はんだ体はＳｎＳｂからなる、請求項２８に記載のパッケージ。
  31. 前記クリップは、前記ダイから間隔を置いて配置され、かつ前記ダイを取囲む壁を含み、前記壁はフランジ部分を有し、前記パッシベーション体は、前記ダイと前記壁との間の前記間隔内に存在し、かつ前記フランジ部分を完全に覆う、請求項２５に記載のパッケージ。
  32. 前記第１のパッシベーション体は、第１のパッシベーション材料からなる第１のパッシベーション層と、第２のパッシベーション材料からなる第２のパッシベーション層とを含む、請求項２５に記載のパッケージ。
  33. 前記第１のパッシベーション材料はカーボンベースのポリマーであり、前記第２のパッシベーション材料はシリコンベースのポリマーである、請求項３２に記載のパッケージ。
  34. 前記第１のパッシベーション材料はカーボンベースのエポキシであり、前記第２のパッシベーション材料はシリコンベースのエポキシである、請求項３２に記載のパッケージ。
  35. 前記ダイは、前記第２のパワー電極に隣接した制御電極をさらに含む、請求項２５に記載のパッケージ。
  36. 前記ダイはパワーＭＯＳＦＥＴである、請求項２５に記載のパッケージ。
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