JP2005354105A - 半導体デバイスパッケージ及び半導体ダイの製造方法 - Google Patents

半導体デバイスパッケージ及び半導体ダイの製造方法 Download PDF

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Abstract

【課題】 ダイの両面にパワー電極又は他の電極を有する種類の低コストの半導体デバイスパッケージ及び半導体ダイの製造方法を提供すること。
【解決手段】 チップスケールパッケージは、フォトリソグラフィによってパターニングされて電極の部分を露出させ、パッシベーション層又はソルダマスクの働きをする感光性液体エポキシ層で覆われた上面電極表面を有するMOSFETダイ30を有する。液体エポキシ層の残りの部分の上には、はんだ付け可能なコンタクト層40が形成される。各個別のダイ30はドレイン側を下にして金属クリップ100に装着され、又はカン底面101から延びるフランジ105と同一平面上にあるように配置されたドレイン電極を有するカンの中に、ドレイン側を下にして装着される。
【選択図】 図21

Description

本発明は、半導体デバイスパッケージ及び半導体ダイの製造方法に関し、より詳細には、新規の半導体デバイスを低コストで製造する半導体デバイスパッケージ及び半導体ダイの製造方法に関する。
半導体デバイス及びハウジングはよく知られている。従来技術のデバイスではしばしば、ハウジングの面積が半導体デバイスの面積の何倍、何十倍にもなる。さらに、知られている多くの半導体デバイスパッケージでは、熱がダイの片側、通常は底面だけから放散される。さらに、現在のパッケージでは製造プロセスが、単一デバイスハンドリング技法を使用した高価なプロセスとなっている。
より具体的には、現在の半導体デバイス、特にパワーMOSゲートデバイス(power MOSgated device)では、上面のコンタクト(ソース)が一般に、シリコンを約1.0%含むアルミニウムコンタクト(以下、アルミニウムコンタクトという)である。このアルミニウムコンタクトが使用されるのは、ウェーハ製造プロセスによく適合しているためである。しかし、このようなアルミニウムコンタクトへの電気接続を形成することは難しく、そのため通常は、その下のアルミニウムコンタクトにワイヤを超音波で結線するワイヤボンディングプロセスが使用される。これらのワイヤボンディング接続は限られた面積を有し、したがって、動作中の電気抵抗(RDSON)源及び発熱源となる。しかし、底面のドレインコンタクトはしばしば、例えば、特許文献1に示されているように、はんだ付け又はその他の方法で広い面積のコンタクト表面に電気的に容易に接続可能な、ワイヤボンディングを用いない三金属(trimetal)コンタクトである。たとえ大部分の熱が上面の接合部及びワイヤボンドで発生するとしても、熱は主に、シリコンダイの裏面のコンタクト表面から除去される。
さらに、特許文献2に示されているように、ダイの上面にはんだ付け可能な上面コンタクトを製作することができることも知られている。しかし、このようなはんだ付け可能な上面コンタクト構造に使用されるパッケージは、ダイ面積に比べて非常に大きな「フットプリント」を有する。
米国特許第5,451,544号明細書 米国特許第5,047,833号明細書 米国特許第5,795,793号明細書
したがって、同じダイに対してより小さなパッケージを使用し、同時にMOSゲート半導体型デバイスのRDSONなどの電気特性を向上させるパッケージデザイン及びその製造プロセスを開発することが望ましい。さらに、このようなデバイスは、生産ラインの機器が少なくて済み、かつコストも安いバッチハンドリングが可能なプロセスで製造されることが望ましい。
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、ダイの両面にパワー電極又は他の電極を有する種類の低コストの半導体デバイスパッケージ及び半導体ダイの製造方法を提供することにある。
本発明は、このような半導体デバイスパッケージ及び半導体ダイの製造方法を提供して、両方の電極を、共通の支持表面、例えば、プリント回路板上の金属被覆されたパターン上への表面実装に対して使用できるようにするものである。
本発明の一実施態様によれば、MOSゲートデバイスウェーハのソース側が、パッシベーション層、好ましくは感光性液体エポキシ、窒化シリコン層などで覆われる。ウェーハは、スピニング、スクリーニング又はその他の方法でウェーハ表面に液体エポキシを付着させることによってコーティングされる。次いで材料を乾かし、コーティングされたウェーハを標準のフォトリソグラフィ技法を使用し露光してウェーハをイメージングし、パッシベーション層に開口を形成して間隔を置いて配置されたその下のソース金属の複数の表面領域を露出させ、同様の開口を形成して、ウェーハ上のそれぞれのダイのゲート電極を露出させる。したがって、この新規のパッシベーション層は、従来のパッシベーション層の働きをし、さらに、メッキレジスト(必要な場合)及びはんだ領域を示し成形するソルダマスクの働きをする。新規のパッシベーション層の開口は、下にあるチタン/タングステン/ニッケル/銀金属などの従来のはんだ付け可能な上面金属まで貫通させることができる。あるいは、下にある金属がより一般的なアルミニウム金属である場合には、露出したアルミニウムを、パッシベーションをメッキレジストとして使用して、ニッケル及び金フラッシュ、又は他の一連の金属でメッキし、はんだ付け可能な表面とすることもできる。メッキされた金属セグメントの上面は、容易にはんだ付け可能であり、アルミニウム電極への通常のワイヤボンドの高抵抗接続に比べて低い抵抗で接触する。
ソースコンタクト領域は、さまざまなジオメトリを有することができ、大面積の単一領域を構成することもできる。
次いで、ウェーハをダイシングソー又はその他の方法で個々のダイに個別化する。次いで、個々のダイをソース側を下にして配置し、部分的にメッキされたU字形又はカップ形のドレインクリップを、導電性エポキシ、はんだなどを使用してダイのはんだ付け可能なドレイン側に接続して、ドレインクリップをダイの底面ドレイン電極に接合する。ドレインクリップの脚の底面は、ダイのソース側表面(すなわち、コンタクト突起の上面)と同一平面上にある。次いで、ダイの外面をモールドトレー中にオーバーモールドする。このようなドレインクリップを有する多数のダイをモールドトレー中に同時にモールドすることができる。
接合材料は、パッシブ材料のフィレットで、又はアセンブリ全体又は一部をオーバーモールドすることによって保護することができる。これらの部分は、リードフレーム、連続ストリップを使用して、又は単一のブロック中にデバイスをモールドし、そのブロックからデバイスを個別化することによって、生産することができる。
モールド後、デバイスを検査し、レーザマークし、再び個々のデバイスに切断する。
本発明は、ゲート及びソース電極を一方の面に有し、ドレイン電極を反対側の面に有する垂直導通パワーMOSFETに関して説明されるが、本発明は、さまざまなトポロジのIGBT、サイリスタ、ダイオードなどへも同じように適用可能である。
後述するように、新規のダイクリップ(die clip)が、裏面電極(MOSFETのドレイン電極)の少なくとも一部分を取り囲み、かつそれと接触し、クリップの少なくとも1つの脚がダイの縁よりも高く延び、表面コンタクト(MOSFETのゲート及びソース)と同一平面上にある平面で終端する。ただし、この縁は表面コンタクトから絶縁される。次いで、デバイスをダイ及びクリップの裏面及び側面でオーバーモールド(overmold)して、全てのダイ電極について同一平面上にある平らなはんだ付け可能なコンタクト表面を実装表面に提供する。
新規のソルダマスク(solder mask)を使用して全ての上面コンタクト表面を形成して、容易にはんだ付け可能なコンタクト表面を、ダイがウェーハ段階にある間にダイの上面に形成する。次いで、個別化後のダイにドレインクリップを取り付け、ドレインクリップをバッチモールドプロセスでオーバーモールドする。
以下、図面を参照して本発明の実施の形態について説明する。
図1は、本発明を適用することができる一般的なパワーMOSFETを示す図である。このパワーMOSFETであるダイ30は、例えば、特許文献3に示されているタイプのダイであるが、シリコンボディ31、上面アルミニウム(すなわち、シリコンを1.0%含むアルミニウム)ソース電極32、アルミニウムゲート電極33、及び容易にはんだ付け可能な従来の三金属電極とすることができる底面ドレイン電極34を含んだ接合部を有する任意の種類のダイとすることができる。上面アルミニウム層は、適当な他の金属材料とすることもできる。接続は通常、ワイヤボンディングによってアルミニウム電極32及び33に対して実施される。
本発明によれば、図3及び図4に示すように、容易にはんだ付け可能な複数のコンタクトポスト(contact post)36がソース電極32に固定(ソース電極32上に形成)され、コンタクトポスト37がゲート電極33に固定される。これについては後述する。コンタクト36及び37は、銀トップ金属ダイの場合には、パッシベーションの厚さと同じ高さに、メッキアルミニウムトップ金属ダイの場合には、パッシベーションの厚さの1/2の厚さと同じ高さになっている。これらの平らなコンタクト上面は互いに同一平面上にある。これらのコンタクト表面への接触は、印刷可能な最小はんだ厚さで層38の約4倍から5倍の厚さのソルダペーストによって実施される。
コンタクト36のパターンは、図5、図11、図18に示したものなど、さまざまな形態をとることができる。さらに、図6のダイ及び図7、図8のダイのソースコンタクト40、41など、はんだ付け可能な大面積コンタクトを使用することもできる。コンタクト36、37及び40を形成する金属被覆プロセスについては後述する。
図3乃至図8に示したように、準備されたダイを含む新規のパッケージの形成では、メッキ(又は部分的にメッキ)された図9の新規の導電性金属クリップ45を使用する。この導電性金属クリップ45は、他の表面への接触を実施するところに少なくとも部分的にメッキされた銀表面を有する銅合金とすることができる。
また、導電性金属クリップ45は、概ね「U字形」の形状を有し、表面47からポスト36、37の自由面まで測定したダイ31の厚さに金属クリップ45の平らな薄いウェブ(web)48のメッキされた内面47にドレインを接続するのに使用する接着剤の厚さを加えた厚さよりもわずかに長い短い脚(leg)46を有する。金属クリップ45は、例えば、脚46の全長に沿って0.7mmの全厚、表面47から脚46の自由端まで約0.39mmの長さを有し、また、脚46間の距離はダイのサイズによって異なり、インターナショナルレクチファイアコーポレーション(International Rectifier Corporation)社の4.6サイズのダイに対しては距離5.6mmが使用され、それぞれの脚46の全幅は約1.5mmである。
金属クリップ45には、さらに、図10に示すように、モールドロック開口48及び49を形成することができる。
本発明の1つの特徴によれば、ダイ30のはんだ付け可能な底面ドレイン電極34は、図12に示すように、ドレインクリップ(drain clip)45のメッキされた内面に導電性接着剤60によって電気的に接続され固定される。この導電性接着剤60は、例えば、適当に硬化させた銀を含むエポキシ材料である。ダイ30の側縁と対向するクリップ45の脚46の側面との間にはギャップ61及び62が残される。
構造の寸法は、脚46(ドレインコネクタ)の自由面とポスト36及び37が同一平面上にあるように決められる。
その後、図13、図14及び図15に示すように、図11及び図12のデバイスを、モールドコンパウンド70を用いてモールドトレー中にオーバーモールドする。モールドコンパウンド70は、脚46の外側自由面を除くクリップ45の露出した外面全体に配置される。図13及び図15に示すように、モールドコンパウンドはギャップ61及び62を埋める。これでデバイスは、コンタクト36、37及び脚46と整列したプリント回路板上の導電性トレースへ表面実装する準備が整ったことになる。
図16乃至図19は、別のクリップジオメトリを使用した本発明の他の実施形態を示す図である。図16及び図17のクリップ80は、ウェブ81ならびに分割され突出した3つの脚82、83及び84を有する。最初に、図18及び図19に示すように、突出したコンタクト36及び37を有するダイ30をそのドレインコンタクト(図示せず)のところで、コンタクト36、37とドレインクリップの突起82、83及び84の自由面とが同一平面上にあるようにウェブ81に接着する。次いで、デバイスを、モールドコンパウンド70を用いて適当なモールドトレー中にオーバーモールドする。
図20及び図21は、図7及び図8に示したダイが、銀メッキされた銅合金であるカップ形クリップの中に装着された本発明の他の実施形態を示す図である。このカップ形クリップ100は、長さ及び幅がダイ30よりも大きい内部面積を有し、ダイ30の底面ドレイン電極は、銀を含む(導電性)エポキシ102によって内部ウェブの表面101(図21)に接続される。エポキシを硬化させる。最適には、ダイの縁の周囲に低応力、高接着力のエポキシ103をリング状に塗布し、パッケージを密封し、かつパッケージに構造強さを追加する。
はんだ付け可能なコンタクト40の上面は、ドレインクリップ100の突出面105と同一平面上にある。したがって、全てのコンタクト105、40及び37が、プリント回路板上のコンタクトトレースと整列する。ドレインコンタクトは適当な任意の形態をとることができ、所望ならば単一のコンタクトを含むことができる。
図22乃至図24は、従来のダイのアルミニウム電極上に導電性ポストを形成する新規のプロセスを示す図である。ダイ個別化前のウェーハ110の中に、ゲート電極37及び分離したソース電極(符号なし)をそれぞれが有する全く同じ複数のダイが示されている。ウェーハの形態である間に、ウェーハ110の上面を、フォトイメージング可能なソルダマスク111でコーティングする。このソルダマスク111は、パッシベーション層、メッキレジスト(必要な場合)、及びはんだ領域を示し成形するソルダマスクの働きをする感光性液体エポキシである。ただし他のマスク材料、例えば、窒化シリコンを使用することもできる。従来のレチクルを使用して、マスクを貫通してその下にあるダイ上面金属上のソース及びゲートコンタクトに達する複数の開口111aから111dを形成する。これらの開口の形成にはレーザエッチングプロセスを使用することができる。
図24に示すように、次いで、ウェーハの表面に一連の金属112をメッキする。メッキは、開口111aから111bを通して露出したソース32(及び他の電極)の金属に付着し、ソースとのコンタクト112aから112d及びゲートの同様のコンタクトを形成する。金属112aから112dは、アルミニウムと良好な接触を形成するニッケルの第1の層と金フラッシュとから成ることができる。あるいは、ニッケル、続いて銅、すずなどの層、最後に容易にはんだ付け可能な銀などの金属上面とすることもできる。
次いで、ウェーハを切断して、例えば、線112及び113でダイを切り離し、ダイ30を個別化する。一般的なダイ30は、図3乃至図8に示すような外観を有し、絶縁面よりも高く突き出た、はんだ付け可能な複数のソースコンタクト及びゲートコンタクトを有する。
次いで、個別化したダイは、ドレインソース側を下にして銀又は他の導電性コーティングで内面がメッキされた導電性クリップに入れる。ダイは、上述した導電性エポキシなどの従来の接合材料を使用してクリップに接合する。クリップ/カン(can)は、リードフレームの形態をとることができ、後にこのリードフレームからデバイスを個別化することができる。
本発明の特定の実施形態に基づいて本発明を説明してきたが、多くの他の変形及び修正ならびに他の使用法があることは当業者には明白であろう。したがって、本明細書の特定の開示によって本発明が限定されず、本発明が添付の請求項によってのみ限定されることが好ましい。
本発明に従って収容することができる個別化されたパワーMOSFETダイの上面図である。 図1に示した切断線2−2における断面図である。 本発明に従って処理した後の、分離された複数の「はんだ付け可能」なソースコンタクト領域及び「はんだ付け可能」なゲート領域が画定された図1のダイの上面図である。 図3に示した切断線4−4における断面図である。 修正されたソースコンタクトパターンを有するダイを示す、図3に類似の図である。 大面積の他の「はんだ付け可能」なソースコンタクトパターンを示す、図3及び図5に類似の図である。 本発明のプロセスを使用して形成した(コーナゲートを有する)他のコンタクトトポロジの上面図である。 図7に示した切断線8−8における断面図である。 本発明におけるドレインクリップの第1の実施形態の透視図である。 モールドロック開口がクリップに形成された図9に示したドレインクリップの上面図である。 図3及び図4に示したダイと図9に示したクリップから成るサブアセンブリの下面図である。 図11に示した切断線12−12における断面図である。 モールドトレー中にオーバーモールドした後の図11及び図12のサブアセンブリを示す図である。 図13に示した切断線14−14における断面図である。 図13に示した切断線15−15における断面図である。 ドレインクリップの他の実施形態の透視図である。 図16に示したクリップの上面図である。 図16及び図17に示したクリップと図3及び図4に示した一般的な種類のダイとから成るアセンブリの、オーバーモールド後の下面図である。 図18に示した切断線19−19における断面図である。 図7及び図8に示したトポロジのダイを含むカップ形ドレインクリップの下面図である。 図20に示した切断線21−21における断面図である。 個別化前のMOSFETダイウェーハを示す図である。 図22に示したウェーハのソース表面にパッシベーション層を形成し、それをパターニングするプロセス段階を示す図である。 図23に示したパッシベーション層の上の金属被覆を示す図である。

Claims (52)

  1. MOSゲートデバイスウェーハの表面を、ソルダマスクとして機能するパッシベーション層で覆うステップと、
    下側にあるソース電極における間隔を置いて露出された複数の表面領域を形成するために、前記パッシベーション層に開口を形成するとともに、各ダイにおける下側にあるゲート電極を露出する開口を形成し、前記パッシベーション層に形成された前記開口を、下側にあるはんだ付け可能な上面金属に達するように形成するステップと、
    前記ウェーハを個々のダイに個別化するステップと、
    前記個別化された個々のダイをドレイン側のドレインクリップに電気的に取り付けるステップと
    を有することを特徴とする半導体デバイスパッケージの製造方法。
  2. 前記ドレインクリップが、U字形であることを特徴とする請求項1に記載の半導体デバイスパッケージの製造方法。
  3. 前記ドレインクリップが、カップ形であることを特徴とする請求項1に記載の半導体デバイスパッケージの製造方法。
  4. 前記ドレインクリップが、メッキされることを特徴とする請求項1に記載の半導体デバイスパッケージの製造方法。
  5. 前記ダイが、導電性エポキシ又ははんだによって前記ドレインクリップに電気的に取り付けられることを特徴とする請求項1に記載の半導体デバイスパッケージの製造方法。
  6. 前記ドレインクリップが、前記ダイのソース側と脚の底面とが同一平面上になるような少なくとも1つの脚を備えることを特徴とする請求項1に記載の半導体デバイスパッケージの製造方法。
  7. 前記ダイと前記ドレインクリップの組立体の部分が少なくともオーバーモールドされることを特徴とする請求項1に記載の半導体デバイスパッケージの製造方法。
  8. 前記パッシベーション層が、エポキシからなることを特徴とする請求項1に記載の半導体デバイスパッケージの製造方法。
  9. 前記ウェーハが、スピニングによって覆われることを特徴とする請求項8に記載の半導体デバイスパッケージの製造方法。
  10. 前記ウェーハが、スクリーニングによって覆われることを特徴とする請求項8に記載の半導体デバイスパッケージの製造方法。
  11. 前記ウェーハが、液体エポキシを付着させることによって覆われることを特徴とする請求項8に記載の半導体デバイスパッケージの製造方法。
  12. 前記パッシベーション層が、感光性エポキシからなることを特徴とする請求項1に記載の半導体デバイスパッケージの製造方法。
  13. 前記パッシベーション層が、窒化シリコンからなることを特徴とする請求項1に記載の半導体デバイスパッケージの製造方法。
  14. MOSゲートデバイスウェーハの表面を、ソルダマスク及びメッキレジストとして機能するパッシベーション層で覆うステップと、
    下側にあるソース電極における間隔を置いて露出された複数の表面領域を形成するために、前記パッシベーション層に開口を形成するとともに、各ダイにおける下側にあるゲート電極を露出する開口を形成するステップと、
    前記ソース電極とゲート電極を、メッキレジストとして機能する前記パッシベーション層を用いてメッキし、前記ソース電極上にはんだ付け可能なコンタクトを形成するとともに、前記ゲート電極上にはんだ付け可能なコンタクトを形成するステップと、
    前記ウェーハを個々のダイに個別化するステップと、
    前記個別化された個々のダイをドレイン側のドレインクリップに電気的に取り付けるステップと
    を有することを特徴とする半導体デバイスパッケージの製造方法。
  15. 前記ソース電極とゲート電極が、ニッケル及び金フラッシュ,銅,スズ、その他のはんだ付け可能な金属のいずれかでメッキされることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  16. 前記はんだ付け可能な金属が、銀であることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  17. 前記ドレインクリップが、U字形であることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  18. 前記ドレインクリップが、カップ形であることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  19. 前記ドレインクリップが、メッキされていることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  20. 前記ダイが、導電性エポキシ又ははんだによって前記ドレインクリップに電気的に取り付けられていることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  21. 前記ドレインクリップが、前記ダイのソース側と脚の底面とが同一平面上になるような少なくとも1つの脚を備えることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  22. 前記ダイと前記ドレインクリップの組立体の部分が少なくともオーバーモールドされることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  23. 前記パッシベーション層が、エポキシからなることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  24. 前記ウェーハが、スピニングによって覆われることを特徴とする請求項23に記載の半導体デバイスパッケージの製造方法。
  25. 前記ウェーハが、スクリーニングによって覆われることを特徴とする請求項23に記載の半導体デバイスパッケージの製造方法。
  26. 前記ウェーハが、液体エポキシを付着させることによって覆われることを特徴とする請求項23に記載の半導体デバイスパッケージの製造方法。
  27. 前記パッシベーション層が、感光性エポキシからなることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  28. 前記パッシベーション層が、窒化シリコンからなることを特徴とする請求項14に記載の半導体デバイスパッケージの製造方法。
  29. 主要な表面上に設けられる少なくとも1つの電極を有する複数のダイを半導体ウェーハに形成するステップと、
    前記半導体ウェーハの前記ダイの少なくとも1つの電極をマスク材料で覆うステップと、
    前記各電極に向けて少なくとも1つの開口を前記マスク材料に形成し、前記開口が前記各電極の底面に達するようにするステップと、
    前記各電極に向けて前記各開口の底面に少なくとも金属層を形成するステップと、
    前記半導体ウェーハから各ダイを個別化するステップと
    を有することを特徴とする半導体ダイの製造方法。
  30. 前記ダイが、パワー半導体デバイスであることを特徴とする請求項29に記載の半導体ダイの製造方法。
  31. 前記ダイが、パワーMOSFETであることを特徴とする請求項29に記載の半導体ダイの製造方法。
  32. 前記少なくとも1つの電極が、ソース電極であることを特徴とする請求項31に記載の半導体ダイの製造方法。
  33. 前記各ダイの前記主要な表面上に第2の電極を備えることを特徴とする請求項29に記載の半導体ダイの製造方法。
  34. 前記第2の電極が、ゲート電極であることを特徴とする請求項33に記載の半導体ダイの製造方法。
  35. 前記マスク材料が、フォトイメージ性のソルダマスクであることを特徴とする請求項29に記載の半導体ダイの製造方法。
  36. 前記マスク材料が、エポキシであることを特徴とする請求項29に記載の半導体ダイの製造方法。
  37. 前記エポキシが、感光性であることを特徴とする請求項36に記載の半導体ダイの製造方法。
  38. 前記マスク材料が、メッキレジストとして機能することを特徴とする請求項29に記載の半導体ダイの製造方法。
  39. 前記マスク材料が、パッシベーションとして機能することを特徴とする請求項29に記載の半導体ダイの製造方法。
  40. 前記マスク材料が、窒化シリコンからなることを特徴とする請求項29に記載の半導体ダイの製造方法。
  41. 前記開口するステップが、レチクルで行われることを特徴とする請求項29に記載の半導体ダイの製造方法。
  42. 前記開口するステップが、レーザエッチングで行われることを特徴とする請求項29に記載の半導体ダイの製造方法。
  43. 前記少なくとも1つの金属層が、メッキによって形成されることを特徴とする請求項29に記載の半導体ダイの製造方法。
  44. 前記少なくとも1つの金属層が、ニッケルからなることを特徴とする請求項43に記載の半導体ダイの製造方法。
  45. 前記1つの金属層の上面に第2の金属層を形成するステップを有することを特徴とする請求項29に記載の半導体ダイの製造方法。
  46. 前記第2の金属層が、金からなることを特徴とする請求項45に記載の半導体ダイの製造方法。
  47. 前記第2の金属層が、スズからなることを特徴とする請求項45に記載の半導体ダイの製造方法。
  48. 前記第2の金属層が、銅からなることを特徴とする請求項45に記載の半導体ダイの製造方法。
  49. 前記第2の金属層の上面に第3の金属層を形成するステップを有することを特徴とする請求項45に記載の半導体ダイの製造方法。
  50. 前記第3の金属層が、銀からなることを特徴とする請求項49に記載の半導体ダイの製造方法。
  51. 前記第2の金属層が、メッキされていることを特徴とする請求項45に記載の半導体ダイの製造方法。
  52. 前記第3の金属層が、メッキされていることを特徴とする請求項50に記載の半導体ダイの製造方法。
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