JPH07193184A - マルチチップモジュールの製造方法及びマルチチップモジュール - Google Patents

マルチチップモジュールの製造方法及びマルチチップモジュール

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JPH07193184A
JPH07193184A JP5333354A JP33335493A JPH07193184A JP H07193184 A JPH07193184 A JP H07193184A JP 5333354 A JP5333354 A JP 5333354A JP 33335493 A JP33335493 A JP 33335493A JP H07193184 A JPH07193184 A JP H07193184A
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chip
substrate
adhesive layer
mounting substrate
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Toshiyuki Kuramochi
俊幸 倉持
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】本発明はマルチチップモジュールの製造過程に
おいてチップ搭載基板に支持基板が設けられる構成のマ
ルチチップモジュールの製造方法及びマルチチップモジ
ュールに関し、マルチチップモジュールの製造効率及び
安定性の向上を図ることを目的とする。 【構成】 支持基板10上に接着層11を形成し、この接着
層11の上部に絶縁層12,15,17,19,21,23 を介して単数或
いは複数の配線層13,16,18を積層形成することによりチ
ップ搭載基板26を形成するチップ搭載基板形成工程と、
チップ搭載基板26に上記積層された絶縁層12,15,17,19,
21,23 を貫通して接着層11に到る貫通孔27を形成する貫
通孔形成工程と、接着層11を除去するためのエッチング
剤28を少なくとも上記貫通孔27より接着層11に装填して
チップ搭載基板26と支持基板10とを分離させる支持基板
分離工程と、チップ搭載基板26上に半導体チップ30を搭
載するチップ搭載工程とを有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマルチチップモジュール
の製造方法及びマルチチップモジュールに係り、特にマ
ルチチップモジュールの製造過程においてチップ搭載基
板に支持基板が設けられる構成のマルチチップモジュー
ルの製造方法及びマルチチップモジュールに関する。
【０００２】近年、コンピュータの高速化及び高密度化
の要求に伴い、ベアチップ状の半導体チップをチップ搭
載基板上に直接配設した構成のマルチチップモジュール
が多用されるようになってきている。このチップ搭載基
板は、単体では機械的強度が弱いため、マルチチップモ
ジュールの製造工程においてはその下部に支持基板を配
設して機械的強度の向上が図られている。
【０００３】また、支持基板は完成品としてのマルチチ
ップモジュールにおいては不要であるため、マルチチッ
プモジュールの製造工程にはこの支持基板をチップ搭載
基板ら分離する工程が含まれている。従って、支持基板
をチップ搭載基板ら分離する工程においては、チップ搭
載基板に形成された配線層等の他の構成部品にダメージ
を与えることなく分離処理を行うことが歩留り向上等の
面より重要となる。
【０００４】
【従来の技術】図１４は従来のマルチチップモジュール
の製造方法において、チップ搭載基板１（マザーボー
ド）から支持基板２を分離する工程を示す図である。チ
ップ搭載基板１は、図１４（Ａ）に示すように、例えば
ポリイミド或いはＢＣＢ（ベンゾシクロブタン）等の層
間絶縁膜３内に導電金属（例えば銅）よりなる所定パタ
ーンの配線層４が積層された構成とされている。また、
支持基板２は例えばシリコン（Ｓｉ）等より形成されて
おり、チップ搭載基板１の底面部に固定されている。
【０００５】チップ搭載基板１は、上記のように主に樹
脂材よりなる層間絶縁膜３に導電膜よりなる配線層４が
形成された構成であるため、可撓し易く機械的強度が弱
い。従って、チップ搭載基板１を単体で扱うと、層間絶
縁膜３及び配線層４の形成工程等においてチップ搭載基
板１が可撓してしまい各層が良好に形成されないおそれ
がある。
【０００６】そこで、一般にマルチチップモジュールの
製造工程においては、チップ搭載基板１に支持基板２を
配設してチップ搭載基板１を支持することにより機械的
強度を向上させることが行われている。また、支持基板
２はチップ搭載基板１の強度出しのみの目的で設けられ
るものであり、マルチチップモジュールが完成した後は
不要となるものである。よって、マルチチップモジュー
ルの製造工程には支持基板２をチップ搭載基板１から分
離する支持基板分離工程が設けられている。
【０００７】従来、チップ搭載基板１から支持基板２を
分離させるには、層間絶縁膜３及び配線層４よりなるチ
ップ搭載基板１が支持基板２上に形成された後、この支
持基板２を有するチップ搭載基板１をエッチング剤が装
填されたエッチング槽に浸漬し、支持基板２をエッチン
グすることにより支持基板２をチップ搭載基板１から分
離（除去）する方法が取られていた。尚、図１４（Ｂ）
は支持基板２が除去された状態のチップ搭載基板１を示
している。
【０００８】
【発明が解決しようとする課題】マルチチップモジュー
ルの各製造工程においてチップ搭載基板１を確実に支持
するためには、支持基板２の厚さは約６５０μｍ程度は
必要となる。このように比較的厚い寸法を有する支持基
板２をエッチングにより全て除去するために、従来では
支持基板２が配設されたチップ搭載基板１をエッチング
剤に約２４時間程度浸漬することが行われている。
【０００９】このようにエッチング時間が長くかかるの
は、チップ搭載基板１と支持基板２との接合面にはエッ
チング剤が浸透しないため、支持基板２はこの接合面を
除く外周面（５面）より食刻が行われ、よって支持基板
２が完全にエッチングされるまでエッチング処理を行う
必要があるからである。しかるに、このように長時間チ
ップ搭載基板１をエッチング剤内に浸漬させると、積層
構造を有するチップ搭載基板１の各層間にエッチング剤
が侵入し、図１５に示されるように、侵入したエッチン
グ剤により配線層４を構成する導電金属材が腐食して断
線したり、また層間絶縁膜３で剥離が発生したりして形
成されるチップ搭載基板１の歩留りが悪化し、これに起
因してマルチチップモジュールの製造効率及び安定性が
低下するという問題点があった。
【００１０】本発明は上記の点に鑑みてなされたもので
あり、マルチチップモジュールの製造効率及び安定性の
向上を図り得るマルチチップモジュールの製造方法及び
マルチチップモジュールを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明では、下記の手段を講じたことを特徴とするも
のである。請求項１記載の発明方法では、支持基板上に
接着層を形成し、この接着層の上部に絶縁層を介して単
数或いは複数の配線層を積層形成することによりチップ
搭載基板を形成するチップ搭載基板形成工程と、上記チ
ップ搭載基板に、上記積層された絶縁層を貫通して接着
層に到る貫通孔を形成する貫通孔形成工程と、上記接着
層を除去するための処理剤を少なくとも上記貫通孔より
接着層に装填し、上記チップ搭載基板と支持基板とを分
離させる支持基板分離工程と、上記チップ搭載基板上に
半導体チップを搭載するチップ搭載工程とを有すること
を特徴とするものである。
【００１２】また、請求項２記載の発明方法では、上記
絶縁層を形成する際、上記貫通孔を同時形成することに
より、チップ搭載基板形成工程と貫通孔形成工程とを一
括的に行うことを特徴とするものである。また、請求項
３記載の発明方法では、上記貫通孔形成工程において、
上記貫通孔を複数生成すると共に、上記チップ搭載基板
に形成される貫通孔の総数（ｎ）と、貫通孔のチップ搭
載基板の各辺方向への配設数（ｎa ，ｎb ）を下式に基
づき設定したことを特徴とするものである。
【００１３】 ｎ＞（ａ・ｂ−Σ0)／｛π・（１−ε・ｔ)2｝ ｎa ＜ａ／｛２・（１＋ε・ｔ） ｎb ＜ｂ／｛２・（１＋ε・ｔ） 但し、ａ ：チップ搭載基板の一辺の長さ ｂ ：チップ搭載基板の他辺の長さ Σ0 ：接着層固有の最小密着面積 ε ：処理剤の反応速度 ｔ ：処理剤の反応時間 また、請求項４記載の発明方法では、上記接着層を支持
基板と同一材料により構成し、接着層と支持基板とを一
体的構成としたことを特徴とするものである。
【００１４】更に、請求項５記載の発明では、半導体チ
ップと、この半導体チップを搭載するチップ搭載基板と
により構成されるマルチチップモジュールおいて、上記
チップ搭載基板に、チップ搭載基板の形成時にチップ搭
載基板を支持する支持基板をチップ搭載基板から分離す
るための処理剤が導入される貫通孔を形成したことを特
徴とするものである。
【００１５】
【作用】上記の各手段は下記のように作用する。請求項
１記載の発明方法によれば、貫通孔形成工程において絶
縁層を貫通して接着層に到る貫通孔が形成されるため、
支持基板分離工程において接着層を除去するための処理
剤をこの貫通孔を介して接着層に作用させることができ
る。このため、処理剤により接着層を除去するのみで支
持基板をチップ搭載基板から分離することが可能とな
り、短時間で支持基板をチップ搭載基板から分離するこ
とができる。これにより、チップ搭載基板を構成する層
間絶縁膜間に処理剤が侵入する前に上記分離処理を終了
することができ、層間絶縁膜間の剥離及び配線層の断線
を確実に防止することができる。
【００１６】また、請求項２記載の発明方法によれば、
配線層を積層形成する際に貫通孔を同時に形成しチップ
搭載基板形成工程と貫通孔形成工程とを一括的に行う構
成とすることにより、マルチチップモジュールの製造工
程の簡略化を図ることができる。また、請求項３記載の
発明方法によれば、貫通孔を複数生成すると共にチップ
搭載基板に形成される貫通孔の総数（ｎ）と、貫通孔の
チップ搭載基板の各辺方向への配設数（ｎa ，ｎb ）と
を所定式に基づき算出される数に設定することにより、
マルチチップモジュールの各製造工程においてはチップ
搭載基板を支持基板により確実に支持できると共に、支
持基板分離工程においては短時間で支持基板をチップ搭
載基板から分離することが可能となる。
【００１７】また、請求項４記載の発明方法によれば、
接着層を支持基板と同一材料により構成し接着層と支持
基板とを一体的構成とすることにより、支持基板が配設
されたチップ搭載基板の構造を簡単化することができ
る。更に、請求項５記載の発明によれば、チップ搭載基
板に、チップ搭載基板の形成時にチップ搭載基板を支持
する支持基板をチップ搭載基板から分離するための処理
剤が導入される貫通孔を形成したことにより、層間絶縁
膜間の剥離及び配線層の断線を確実に防止することがで
きる。
【００１８】
【実施例】次に本発明の実施例について図面と共に説明
する。図１乃至図１１は本発明の一実施例であるマルチ
チップモジュールの製造方法を説明するための図であ
り、図１２はマルチチップモジュールの製造工程をまと
めて示す図である。以下、各図を用いてマルチチップモ
ジュールの製造方法を工程順に説明する。
【００１９】マルチチップモジュールを製造するには、
先ず図１に示すように、支持基板１０の上部に接着層１
１を形成する。支持基板１０としては、シリコン（Ｓ
ｉ），アルミニウム，エポキシ樹脂等が考えられる。ま
た、接着層１０は、後述する層間絶縁膜の種類、硬化温
度等によって種々の材料が考えられる。このため、一般
的には、シリコン酸化膜（ＳｉＯ2 ），リン・ガラス，
ソーダ・ガラス，鉛（Ｐｂ）ガラス等の無機材料により
接着層１０を構成すれば、層間絶縁膜の種類，硬化温度
によらず使用可能である。また、層間絶縁膜の硬化温度
がされぼ高くない（３００℃以下）場合には、エポキシ
樹脂を主剤とした接着層を使用することが可能となる。
尚、支持基板１０としてシリコン基板を用い、また接着
剤１１としてもシリコン系の接着層を用いた場合には、
支持基板１０と接着剤１１とを一体的に構成とすること
も可能である。
【００２０】上記のように接着層１０が形成されると、
続いて接着層１０の上面全体にわたり第１絶縁層１２が
配設され、続いて形成された第１絶縁層１２の上部には
第１配線層１３が形成される。第１絶縁層１２として
は、例えば支持基板１０がシリコン基板であった場合に
は、シリコン系の絶縁材等の適用が考えられる。この第
１絶縁層１２は例えば蒸着法等を用いて堆積形成される
が、この際第１絶縁層１２の形成の際、後述する剥離剤
が導入される位置（以下、この位置を貫通孔形成位置と
いう）には所定間隔で複数（同図には２個現れる）の孔
１４が同時に形成される。この孔１４の形成は、第１絶
縁層１２を蒸着形成する際、貫通孔形成位置にマスク等
を配設しておくことにより容易に形成することができ
る。また、第１配線層１３は例えば銅（Ｃｕ）膜を第１
絶縁層１２上に膜形成し、その後リソグラフィ技術等を
用いて所定のパターンが形成される。
【００２１】本実施例においては、配線層が５層積層さ
れた構造のものを例に挙げている。このため、上記した
第１絶縁層１２及び第１配線層１３の形成方法と同様の
形成方法を繰り返し第５配線層まで順次積層形成する。
尚、各層の形成方法は上記のように第１絶縁層１２及び
第１配線層１３の形成方法と同様であるため、簡単に説
明するものとする。
【００２２】上記のように第１配線層１３が形成される
と、続いて図３に示すように第２絶縁層１５が形成さ
れ、その上部に第２配線層１６が形成される。この第２
絶縁層１５の形成時においても、貫通孔形成位置には孔
１４が形成される。よって、第１絶縁層１２に形成され
た孔１４と第２絶縁層１５に形成された孔１４とは連通
した状態となる（図では、各絶縁層１２，１５に形成さ
れ、上記のように連通した状態の孔を符号１４で示して
いる）。
【００２３】以後同様の処理が繰り返し実施され、図４
に示すように第３絶縁層１７，第３配線層１８が形成さ
れ、その後図５に示すように第４絶縁層１９，第４配線
層２０が形成され、更にその後図６に示すように第５絶
縁層２１，第５配線層２２が形成される。上記のように
第５配線層２２が形成されると、続いて第５絶縁層２１
及び第５配線層２２の上部には第６絶縁層１３が形成さ
れ、その上部には半導体チップ３０に形成されているバ
ンプ３１と接続される表面導体層２４が形成される。こ
の第６絶縁層１３の形成においても、貫通孔形成位置に
は孔１４が形成される。
【００２４】上記各配線層及び絶縁層の形成において、
図５乃至図７に示されるように、各配線層間は層間接続
電極（以下、ビアという）２５により層間接続がされて
いる。本実施例においては、第３配線層１７と第４配線
層２０，第４配線層２０と第５配線層２２，及び第５配
線層２２と表面導体層２４の間はビア２５により電気的
に接続されている。
【００２５】このビア２５は多層配線基板においては層
間接続する手段として一般に用いられている技術であ
り、具体的には接続しようとする配線層を挟む絶縁層に
孔を形成しておき、この孔に導電金属を埋め込むことに
より形成される。よって、貫通孔形成位置に形成される
各孔１４もこのビア２５を形成するために実施される孔
形成時に同時に形成することができ、かつ各絶縁層に対
する孔形成は簡単な方法で形成されるため、孔１４の形
成によりマルチチップモジュールの製造方法が徒に複雑
になることはない。
【００２６】以上、図１乃至図７を用いて説明してきた
各工程を実施することにより、図７示されるチップ搭載
基板２６が形成される。また、上記のように各絶縁層１
２，１５，１７，１９，２１，２３の貫通孔形成位置に
は孔１４が形成されるため、チップ搭載基板２６が形成
され状態で、各絶縁層１２，１５，１７，１９，２１，
２３に形成された孔１４は連通して貫通孔２７を構成す
る。よって、この貫通孔２７はチップ搭載基板２６を上
下に貫通した構成となり、この貫通孔２７を介して接着
層１１は外部に露出した状態となる。
【００２７】上記のようにチップ搭載基板２６が形成さ
れると、本発明方法の要部となる支持基板１０の分離工
程が実施される。支持基板１０をチップ搭載基板２６か
ら分離するには、図８に示されるように、支持基板１０
が配設された状態のチップ搭載基板２６をエッチング槽
２９内に装填されている剥離剤（エッチング剤）２８内
に浸漬させる。尚、この際、表面導体層２４上にはエッ
チング剤２８から保護する保護膜（図示せず）が配設さ
れる。
【００２８】この際、エッチング剤２８としては、接着
層１１の材質としてシリコン酸化膜（ＳｉＯ2 ），リン
・ガラス，ソーダ・ガラス，鉛（Ｐｂ）ガラス等の無機
材料を用いた場合には、フッ化水素酸（ＨＦ），フッ化
アンモニウム（ＮＨ4 Ｆ），ＮＨ4 ＦとＨ3 ＰＯ4 との
混合液（組成は、ＮＨ4 Ｆ：Ｈ3 ＰＯ4 ＝１：２〜ＮＨ
4 Ｆ：Ｈ3 ＰＯ4 ＝１：２０程度）が有効である。ま
た、接着層１１の材質としてエポキシ樹脂を主剤とした
ものを用いた場合には、酢酸ブチル，アセトン等が有効
である。
【００２９】支持基板１０が配設された状態のチップ搭
載基板２６をエッチング剤２８内に浸漬させると、エッ
チング剤２８は接着層１１に作用して接着層１１をエッ
チングする。これにより、接着層１１はエッチングされ
（溶かされ）て図９に示されるように支持基板１０はチ
ップ搭載基板２６から分離する。この際、本実施例に係
るチップ搭載基板２６は、チップ搭載基板２６にはこれ
を上下に貫通した貫通孔２７が形成されており、この貫
通孔２７を介して接着層１１は外部に露出した状態とな
る。よって、エッチング剤２８は、従来のように接着層
１１の外周部より作用する（作用方向を図９に矢印Ａで
示す）ばかりでなく、貫通孔２７内に進入したエッチン
グ剤２８により支持基板１０とチップ搭載基板２６との
接合位置にも直接作用することになる。よって、エッチ
ング剤２８が接着層１１に作用する面積は大きくなり、
短時間で接着層１１を除去することができ、これにより
短時間で支持基板１０をチップ搭載基板２６から分離す
ることができる。
【００３０】また、本実施例においては、支持基板１０
を全てエッチングする（溶かす）必要はなく、接着層１
１のみをエッチングすればよく、これによっても分離時
間の短縮を図ることができる。これにより、チップ搭載
基板２６を構成する各絶縁層１２，１５，１７，１９，
２１，２３の間にエッチング剤２８が侵入する前に、上
記分離処理を終了することが可能となり、各絶縁層１
２，１５，１７，１９，２１，２３間に発生する剥離及
び各配線層１３，１６，１８，２０，２２，２４のエッ
チング剤２８が作用することに起因する断線を確実に防
止することができる。更に、支持基板１０を他のマルチ
チップモジュールを製造する際に用いることができ、従
来のように個々のマルチチップモジュール製造毎に支持
基板１０を製造する必要はなくなるため、製品コストの
低減を図ることができる。
【００３１】上記のように支持基板１０がチップ搭載基
板２６から分離されると、図１０に示すように表面導体
層２４と半導体チップ３１に形成されているバンプ３１
が接続されることにより、チップ搭載基板２６上に半導
体チップ３１が搭載され、図１１に示すマルチチップモ
ジュール３２が形成される。上記のように形成されたマ
ルチチップモジ．ール３２においては、図１１（Ｂ）に
示されるようにチップ搭載基板２６に貫通孔２７が複数
個形成されるが、この貫通孔２７の径寸法は３０μｍ〜
１００μｍと小さいため、これによりチップ搭載基板２
６の強度低下が生じたり、また各配線層を引き回す自由
度が低下するようなこともない。
【００３２】続いて、貫通孔２７をチップ搭載基板２６
に形成する時の配置則について説明する。ここで、配置
則とは貫通孔２７を配置する際の条件であり、具体的に
はチップ搭載基板２６に形成できる貫通孔２７の数をい
う。上記の説明から明らかなように、貫通孔２７の数は
多いほど支持基板１０をチップ搭載基板２６から分離す
る時間を短くでき、各絶縁層１２，１５，１７，１９，
２１，２３及び各配線層１３，１６，１８，２０，２
２，２４の損傷を防止できる面からは有効である。
【００３３】しかるに、貫通孔２７の数を多くすると支
持基板１０とチップ搭載基板２６との接合力が低下して
機械的強度が弱まり、他の製造工程において支持基板１
０がチップ搭載基板２６から離脱してしまて支持基板１
０を設ける理由がなくなる。そこで、上記の点より適正
な貫通孔２７の数を設定する必要がある。以下、この貫
通孔２７適正数を求める方法について説明する。
【００３４】貫通孔の配置則は、一般にエッチング剤２
８の反応速度（侵入速度）と製造工程で許容可能な剥離
時間によって決定される。いま、エッチング剤２８の反
応速度が等方向であると仮定すると、反応長（侵入長）
は下式で示される。 ｒ＝ε・ｔ … 但し、ｒ：反応長（侵入長） ε：反応速度（侵入速度） ｔ：反応時間（侵入時間） また、図１３に示されるようにチップ搭載基板２６と等
価である仮想領域Ｒを想定した場合、この領域Ｒ内の点
Ｐ及び点Ｑにエッチング剤２８の侵入部分が存在してい
るものとすると、点Ｐ及び点Ｑを中心としたエッチング
剤２８の侵入部分は、上記した式に従って拡大するこ
ととなる。
【００３５】また、接着層１１の 支持基板１１とチッ
プ搭載基板２６を密着させる力ｆ（密着力）と密着強度
σ（単位面積当たりの密着させる力）との関係は下式の
ようになる。 ｆ＝σ・Σ … 但し、Σ：密着部分の面積 特に、密着強度σが一定の場合には、密着力ｆは密着部
分の面積Σにより決定されることになる。従って、いま
実験により求められた最低強度を維持するための密着力
を得るのに必要な面積（最小密着面積）をΣ0 とする
と、 Σ0 ＞Σ … の時に分離（支持基板１０とチップ搭載基板２６との分
離）が発生する。
【００３６】ここで、図１３を参照して密着部分の面積
Σを計算する。但し、計算を簡単化するため、エッチン
グ剤２８の侵入部分（Ｐ点，Ｑ点）を半径１（Ｒ＝１）
の単位円とし、この侵入部分（これは貫通孔２７に相当
する）が領域Ｒ内にｎ個存在する場合を考える。する
と、密着部分の面積Σは下式により求められる。 Σ＝Ｓ−ｎ・（π・Ｒ2 ）−ｎ・π・（２・ε・Ｒ・ｔ＋ε2 ・ｔ2 ） ＝Ｓ−ｎ・π−ｎ・π・（２・ε・ｔ＋ε2 ・ｔ2 ） … 但し、式においてＳは領域Ｒの面積を示す。いま、図
１３に示すように領域Ｒが長方形とし、長辺の長さを
ａ，短辺の長さをｂとした場合、 Ｓ＝ａ・ｂ … で示される。また、式と式を連立し、更に式を代
入すると、 Σ0 ＞Ｓ−ｎ・π−ｎ・π・（２・ε・ｔ＋ε2 ・ｔ2 ） Σ0 ＞ａ・ｂ−ｎ・π−ｎ・π・（２・ε・ｔ＋ε2 ・ｔ2 ） … 従って、式を侵入部分（貫通孔）の数ｎについてまと
めると、下式のようになる。
【００３７】 ｎ＞（ａ・ｂ−Σ0 ）／｛π・（１−ε・ｔ）2 ｝ … よって、領域Ｒ（チップ搭載基板２６）に形成できる侵
入部分の個数（貫通孔２７の個数）ｎは式により求め
ることができる。尚、式により求める個数ｎは形成で
きる侵入部分の個数（貫通孔２７の個数）の最大値を示
している。一方、領域Ｒ内においてａ辺方向（長辺方
向）及びｂ辺方向（短辺方向）に夫々形成できる侵入部
分の個数（貫通孔２７の個数）は、下式により求めるこ
とができる。
【００３８】 ｎa ＜ａ／｛２・（１＋ε・ｔ）｝ … ｎb ＜ｂ／｛２・（１＋ε・ｔ）｝ … 但し、ｎa ：ａ辺方向の侵入部分の個数（貫通孔２７の
個数） ｎb ：ｂ辺方向の侵入部分の個数（貫通孔２７の個数） これは、例えばａ辺方向を考えた場合、エッチング剤２
８の侵入することにより密着強度が低下する範囲は図１
３に点Ｐ，Ｑを中心とした破線で示す円領域であり、こ
の円領域の直径Ｓは、 Ｓ＝２・（１＋ε・ｔ） で示される。よって、この密着強度が低下した円領域が
ａ辺方向に連続して並んだ場合には、支持基板１０とチ
ップ搭載基板２６との密着強度は低下し分離するおそれ
がある。これを防止するためには、下式を満足させる必
要がある。
【００３９】ａ＞ｎa ×２・（１＋ε・ｔ） 従って、上式をａ辺方向の侵入部分の個数ｎa でまとめ
ると、上記の式を得ることができる。尚、ｂ辺方向に
ついても同様であるため、式を求める方法についての
説明は省略する。上記の説明から明らかなように、チッ
プ搭載基板２６に形成される適正な貫通孔２７の個数
は、式，式，及び式を共に満足させる数に設定す
ればよい。
【００４０】
【発明の効果】上述の如く本発明によれば、下記のよう
な種々の効果を奏するものである。請求項１記載の発明
方法によれば、貫通孔形成工程において絶縁層を貫通し
て接着層に到る貫通孔が形成されるため、支持基板分離
工程において接着層を除去するための処理剤をこの貫通
孔を介して接着層に作用させることができる。このた
め、処理剤により接着層を除去するのみで支持基板をチ
ップ搭載基板から分離することが可能となり、短時間で
支持基板をチップ搭載基板から分離することができる。
これにより、チップ搭載基板を構成する層間絶縁膜間に
処理剤が侵入する前に上記分離処理を終了することがで
き、層間絶縁膜間の剥離及び配線層の断線を確実に防止
することができる。
【００４１】また、請求項２記載の発明方法によれば、
配線層を積層形成する際に貫通孔を同時に形成しチップ
搭載基板形成工程と貫通孔形成工程とを一括的に行う構
成とすることにより、マルチチップモジュールの製造工
程の簡略化を図ることができる。また、請求項３記載の
発明方法によれば、貫通孔を複数生成すると共にチップ
搭載基板に形成される貫通孔の総数（ｎ）と、貫通孔の
チップ搭載基板の各辺方向への配設数（ｎa ，ｎb ）と
を所定式に基づき算出される数に設定することにより、
マルチチップモジュールの各製造工程においてはチップ
搭載基板を支持基板により確実に支持できると共に、支
持基板分離工程においては短時間で支持基板をチップ搭
載基板から分離することが可能となる。
【００４２】また、請求項４記載の発明方法によれば、
接着層を支持基板と同一材料により構成し接着層と支持
基板とを一体的構成とすることにより、支持基板が配設
されたチップ搭載基板の構造を簡単化することができ
る。更に、請求項５記載の発明によれば、チップ搭載基
板に、チップ搭載基板の形成時にチップ搭載基板を支持
する支持基板をチップ搭載基板から分離するための処理
剤が導入される貫通孔を形成したことにより、層間絶縁
膜間の剥離及び配線層の断線を確実に防止することがで
きる。
【図面の簡単な説明】
【図１】本発明の一実施例であるマルチチップモジュー
ルの製造方法を工程順に説明する図である。
【図２】本発明の一実施例であるマルチチップモジュー
ルの製造方法を工程順に説明する図である。
【図３】本発明の一実施例であるマルチチップモジュー
ルの製造方法を工程順に説明する図である。
【図４】本発明の一実施例であるマルチチップモジュー
ルの製造方法を工程順に説明する図である。
【図５】本発明の一実施例であるマルチチップモジュー
ルの製造方法を工程順に説明する図である。
【図６】本発明の一実施例であるマルチチップモジュー
ルの製造方法を工程順に説明する図である。
【図７】本発明の一実施例であるマルチチップモジュー
ルの製造方法を工程順に説明する図である。
【図８】本発明の一実施例であるマルチチップモジュー
ルの製造方法を工程順に説明する図である。
【図９】本発明の一実施例であるマルチチップモジュー
ルの製造方法を工程順に説明する図である。
【図１０】本発明の一実施例であるマルチチップモジュ
ールの製造方法を工程順に説明する図である。
【図１１】本発明の一実施例であるマルチチップモジュ
ールの製造方法により製造されたマルチチップモジュー
ルを示す図である。
【図１２】本発明の一実施例であるマルチチップモジュ
ールの製造方法を示す工程図である。
【図１３】チップ搭載基板に形成される貫通孔の適正数
を算出する方法を説明するための図である。
【図１４】従来のマルチチップモジュールの製造方法の
一例を説明するための図である。
【図１５】従来のマルチチップモジュールの製造方法に
おける問題点を説明するための図である。
【符号の説明】
１０ 支持基板 １１ 接着層 １２ 第１絶縁層 １３ 第１配線層 １４ 孔 １５ 第２絶縁層 １６ 第２配線層 １７ 第３絶縁層 １８ 第３配線層 １９ 第４絶縁層 ２０ 第４配線層 ２１ 第５絶縁層 ２２ 第５配線層 ２３ 第６絶縁層 ２４ 表面導体層 ２５ ビア ２６ チップ搭載基板 ２７ 貫通孔 ２８ エッチング剤 ２９ エッチング槽 ３０ 半導体チップ ３１ バンプ ３２ マルチチップモジュール

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 支持基板（１０）上に接着層（１１）を
    形成し、該接着層（１１）の上部に絶縁層（１２，１
    ５，１７，１９，２１，２３）を介して単数或いは複数
    の配線層（１３，１６，１８，２０，２２，２４）を積
    層形成することによりチップ搭載基板（２６）を形成す
    るチップ搭載基板形成工程と、 該チップ搭載基板（２６）に、上記積層された絶縁層
    （１２，１５，１７，１９，２１，２３）を貫通して該
    接着層（１１）に到る貫通孔（２７）を形成する貫通孔
    形成工程と、 該接着層（１１）を除去するための処理剤（２８）を少
    なくとも該貫通孔（２７）より該接着層（１１）に装填
    し、該チップ搭載基板（２６）と該支持基板（１０）と
    を分離させる支持基板分離工程と、 該チップ搭載基板（２６）上に半導体チップ（３０）を
    搭載するチップ搭載工程とを有することを特徴とするマ
    ルチチップモジュールの製造方法。
  2. 【請求項２】 上記絶縁層（１２，１５，１７，１９，
    ２１，２３）を形成する際、該貫通孔（２７）を同時形
    成することにより、チップ搭載基板形成工程と貫通孔形
    成工程とを一括的に行うことを特徴とする請求項１記載
    のマルチチップモジュールの製造方法。
  3. 【請求項３】 該貫通孔形成工程において、該貫通孔
    （２７）を複数生成すると共に、該チップ搭載基板（２
    ６）に形成される該貫通孔（２７）の総数（ｎ）と、該
    貫通孔（２７）の該チップ搭載基板（２６）の各辺方向
    への配設数（ｎ a ，ｎb ）を下式に基づき設定したこと
    を特徴とする請求項１または２のいずれかに記載のマル
    チチップモジュールの製造方法。 ｎ＞（ａ・ｂ−Σ0)／｛π・（１−ε・ｔ)2｝ ｎa ＜ａ／｛２・（１＋ε・ｔ） ｎb ＜ｂ／｛２・（１＋ε・ｔ） 但し、ａ ：チップ搭載基板の一辺の長さ ｂ ：チップ搭載基板の他辺の長さ Σ0 ：接着層固有の最小密着面積 ε ：処理剤の反応速度 ｔ ：処理剤の反応時間
  4. 【請求項４】 該接着層（１１）を該支持基板（１０）
    と同一材料により構成し、該接着層（１１）と該支持基
    板（１０）とを一体的構成としてなることを特徴とする
    請求項１乃至３のいずれかに記載のマルチチップモジュ
    ールの製造方法。
  5. 【請求項５】 半導体チップ（３０）と、該半導体チッ
    プ（３０）を搭載するチップ搭載基板（２６）とにより
    構成されるマルチチップモジュールおいて、該チップ搭
    載基板（２６）に、該チップ搭載基板（２６）の形成時
    に該チップ搭載基板（２６）を支持する支持基板（１
    ０）を該チップ搭載基板（２６）から分離するための処
    理剤（２８）が導入される貫通孔（２７）を形成してな
    る構成のマルチチップモジュール。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892247A (en) * 1994-10-24 1999-04-06 Kabushiki Kaisha Toshiba Semiconductor device and a manufacturing method thereof
FR2737045B1 (fr) * 1995-07-21 1997-08-29 Commissariat Energie Atomique Structure photosensible durcie aux rayonnements electromagnetiques durs et son application aux cameras video
JP3311215B2 (ja) * 1995-09-28 2002-08-05 株式会社東芝 半導体装置
US5786630A (en) * 1996-08-07 1998-07-28 Intel Corporation Multi-layer C4 flip-chip substrate
US5759737A (en) * 1996-09-06 1998-06-02 International Business Machines Corporation Method of making a component carrier
US5946555A (en) * 1996-11-04 1999-08-31 Packard Hughes Interconnect Company Wafer level decal for minimal packaging of chips
US6576848B1 (en) * 1996-11-22 2003-06-10 International Business Machines Corporation Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same
JP3704864B2 (ja) 1997-02-12 2005-10-12 株式会社デンソー 半導体素子の実装構造
JPH10229129A (ja) * 1997-02-18 1998-08-25 Oki Electric Ind Co Ltd 半導体集積回路のチップレイアウト及びその検証方法
WO1998044564A1 (en) 1997-04-02 1998-10-08 Tessera, Inc. Chip with internal signal routing in external element
JPH10308582A (ja) * 1997-05-07 1998-11-17 Denso Corp 多層配線基板
US6002178A (en) * 1997-11-12 1999-12-14 Lin; Paul T. Multiple chip module configuration to simplify testing process and reuse of known-good chip-size package (CSP)
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
US6423623B1 (en) 1998-06-09 2002-07-23 Fairchild Semiconductor Corporation Low Resistance package for semiconductor devices
JP3681542B2 (ja) * 1998-07-01 2005-08-10 富士通株式会社 プリント回路基板および多段バンプ用中継基板
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6268660B1 (en) * 1999-03-05 2001-07-31 International Business Machines Corporation Silicon packaging with through wafer interconnects
US6218729B1 (en) * 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
US6130151A (en) * 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
US6388325B2 (en) * 1999-11-02 2002-05-14 Alliedsignal Inc. Multi-layer interconnect
KR100308872B1 (ko) * 2000-02-23 2001-11-03 이상헌 다층 멀티칩 모듈
EP1814154A1 (en) * 2000-02-25 2007-08-01 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit manufacturing method
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
US6627998B1 (en) * 2000-07-27 2003-09-30 International Business Machines Corporation Wafer scale thin film package
US7855342B2 (en) * 2000-09-25 2010-12-21 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board
US6930397B2 (en) * 2001-03-28 2005-08-16 International Rectifier Corporation Surface mounted package with die bottom spaced from support board
US7119447B2 (en) * 2001-03-28 2006-10-10 International Rectifier Corporation Direct fet device for high frequency application
US6878608B2 (en) * 2001-05-31 2005-04-12 International Business Machines Corporation Method of manufacture of silicon based package
US7189595B2 (en) * 2001-05-31 2007-03-13 International Business Machines Corporation Method of manufacture of silicon based package and devices manufactured thereby
US7476964B2 (en) * 2001-06-18 2009-01-13 International Rectifier Corporation High voltage semiconductor device housing with increased clearance between housing can and die for improved flux flushing
US6582990B2 (en) * 2001-08-24 2003-06-24 International Rectifier Corporation Wafer level underfill and interconnect process
US6784540B2 (en) 2001-10-10 2004-08-31 International Rectifier Corp. Semiconductor device package with improved cooling
JP3583396B2 (ja) * 2001-10-31 2004-11-04 富士通株式会社 半導体装置の製造方法、薄膜多層基板及びその製造方法
JP4070470B2 (ja) * 2002-01-24 2008-04-02 新光電気工業株式会社 半導体装置用多層回路基板及びその製造方法並びに半導体装置
US7579697B2 (en) 2002-07-15 2009-08-25 International Rectifier Corporation Arrangement for high frequency application
US7397137B2 (en) * 2002-07-15 2008-07-08 International Rectifier Corporation Direct FET device for high frequency application
US7156661B2 (en) * 2002-08-22 2007-01-02 Align Technology, Inc. Systems and methods for treatment analysis by teeth matching
EP1563509B1 (en) * 2002-09-19 2011-03-09 The Ohio State University Spin driven resistors and nanogates
US6841865B2 (en) * 2002-11-22 2005-01-11 International Rectifier Corporation Semiconductor device having clips for connecting to external elements
US6917219B2 (en) * 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
US7068072B2 (en) 2003-06-30 2006-06-27 Xilinx, Inc. Integrated circuit with interface tile for coupling to a stacked-die second integrated circuit
US20050269677A1 (en) * 2004-05-28 2005-12-08 Martin Standing Preparation of front contact for surface mounting
US7172977B1 (en) * 2004-11-15 2007-02-06 National Semiconductor Corporation Method for non-destructive removal of cured epoxy from wafer backside
US7524701B2 (en) * 2005-04-20 2009-04-28 International Rectifier Corporation Chip-scale package
US7230333B2 (en) 2005-04-21 2007-06-12 International Rectifier Corporation Semiconductor package
TWI365516B (en) 2005-04-22 2012-06-01 Int Rectifier Corp Chip-scale package
JP4795883B2 (ja) * 2006-07-21 2011-10-19 株式会社日立ハイテクノロジーズ パターン検査・計測装置
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
US20080284037A1 (en) 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
US8648449B2 (en) * 2009-01-29 2014-02-11 International Rectifier Corporation Electrical connectivity for circuit applications
US9070670B2 (en) 2009-01-29 2015-06-30 International Rectifier Corporation Electrical connectivity of die to a host substrate
US8296578B1 (en) 2009-08-03 2012-10-23 Xilinx, Inc. Method and apparatus for communicating data between stacked integrated circuits
US8692360B1 (en) 2010-07-06 2014-04-08 International Rectifier Corporation Electrical connectivity for circuit applications
US8772058B2 (en) * 2012-02-02 2014-07-08 Harris Corporation Method for making a redistributed wafer using transferrable redistribution layers
US9859896B1 (en) 2015-09-11 2018-01-02 Xilinx, Inc. Distributed multi-die routing in a multi-chip module
CN110707400B (zh) * 2019-09-20 2021-09-21 天津大学 一种多工器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4937203A (en) * 1986-09-26 1990-06-26 General Electric Company Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer
US5192716A (en) * 1989-01-25 1993-03-09 Polylithics, Inc. Method of making a extended integration semiconductor structure
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems

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US5654590A (en) 1997-08-05
US5521122A (en) 1996-05-28

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