JPH10229129A - 半導体集積回路のチップレイアウト及びその検証方法 - Google Patents
半導体集積回路のチップレイアウト及びその検証方法Info
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- JPH10229129A JPH10229129A JP9033858A JP3385897A JPH10229129A JP H10229129 A JPH10229129 A JP H10229129A JP 9033858 A JP9033858 A JP 9033858A JP 3385897 A JP3385897 A JP 3385897A JP H10229129 A JPH10229129 A JP H10229129A
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Classifications
-
- H01L21/82—
-
- H01L27/118—
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ノイズの影響を受けて不正動作し易い半導体
集積回路の信号図形をメタル配線層で分離した多系統電
源レイアウト構造とすることにより、ノイズ抑制のため
の半導体集積回路のチップレイアウト及びその検証方法
を提供する。 【解決手段】 ノイズを抑制するために同一な電圧レベ
ルでありながら、メタル層での図形分割を行いたい多系
統電源回路領域１を設定して、信号図形をメタル配線層
レベルで分割した多系統電源レイアウト構造により、信
号ノイズを抑制する。
集積回路の信号図形をメタル配線層で分離した多系統電
源レイアウト構造とすることにより、ノイズ抑制のため
の半導体集積回路のチップレイアウト及びその検証方法
を提供する。 【解決手段】 ノイズを抑制するために同一な電圧レベ
ルでありながら、メタル層での図形分割を行いたい多系
統電源回路領域１を設定して、信号図形をメタル配線層
レベルで分割した多系統電源レイアウト構造により、信
号ノイズを抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、ノイズ抑制のため
の半導体集積回路のチップレイアウト及びその検証方法
に関するものである。
の半導体集積回路のチップレイアウト及びその検証方法
に関するものである。
【０００２】
【従来の技術】電源のように多くの回路と接続する信号
は、他回路の動作により、その電圧レベルが上下する場
合がある。このため、差動型回路のように微妙な電圧レ
ベルを判定して動作する回路は、このノイズの影響を受
けて不正動作し易い。このノイズを抑制するために、電
源を分割した多電源構造や、容量図形を挿入してノイズ
が起こり難くなるようにマスクパターンを実現してい
る。さらに、このレイアウト検証では、４端子Ｔｒモデ
ルを用いて全ノードの論理接続チェックを行っている。
は、他回路の動作により、その電圧レベルが上下する場
合がある。このため、差動型回路のように微妙な電圧レ
ベルを判定して動作する回路は、このノイズの影響を受
けて不正動作し易い。このノイズを抑制するために、電
源を分割した多電源構造や、容量図形を挿入してノイズ
が起こり難くなるようにマスクパターンを実現してい
る。さらに、このレイアウト検証では、４端子Ｔｒモデ
ルを用いて全ノードの論理接続チェックを行っている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来、
多電源構造を実現するには、半導体基板図形とメタル層
図形を、その電源単位で分割しなければならない。ま
た、ノイズ低減のためには容量図形を挿入する等しなけ
ればならない。このため、ＬＳＩチップ上にその図形が
必要となり、結果としてチップ面積増大につながるとい
う欠点があった。
多電源構造を実現するには、半導体基板図形とメタル層
図形を、その電源単位で分割しなければならない。ま
た、ノイズ低減のためには容量図形を挿入する等しなけ
ればならない。このため、ＬＳＩチップ上にその図形が
必要となり、結果としてチップ面積増大につながるとい
う欠点があった。
【０００４】さらに、ゲートアレイのように、予め下地
マスクパターンを作成しているＬＳＩチップに適用する
ことができなかった。また、マスクパターンの作成で
は、ある部分の回路が特別な電源を持っていることを考
慮した接続情報の生成や、人手による処理作業を行う必
要があった。さらに、作成されたマスクパターンが正し
いことを確認する論理接続チェックでは、電源が供給さ
れていない独立した半導体基板に対して、１つの信号が
接続される場合の問題を検出することができなかっただ
けでなく、２つ以上の信号がショートしている時のショ
ート位置把握に時間を要していた。
マスクパターンを作成しているＬＳＩチップに適用する
ことができなかった。また、マスクパターンの作成で
は、ある部分の回路が特別な電源を持っていることを考
慮した接続情報の生成や、人手による処理作業を行う必
要があった。さらに、作成されたマスクパターンが正し
いことを確認する論理接続チェックでは、電源が供給さ
れていない独立した半導体基板に対して、１つの信号が
接続される場合の問題を検出することができなかっただ
けでなく、２つ以上の信号がショートしている時のショ
ート位置把握に時間を要していた。
【０００５】本発明は、上記問題点を除去し、ノイズの
影響を受けて不正動作し易い半導体集積回路の信号図形
を、メタル配線層で分離した多系統電源レイアウト構造
とすることにより、ノイズ抑制のための半導体集積回路
のレイアウト及びその検証方法を提供することを目的と
する。
影響を受けて不正動作し易い半導体集積回路の信号図形
を、メタル配線層で分離した多系統電源レイアウト構造
とすることにより、ノイズ抑制のための半導体集積回路
のレイアウト及びその検証方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体集積回路のチップレイアウト方法におい
て、信号図形をメタル配線層レベルで分割した多系統電
源レイアウト構造により、信号ノイズを抑制するように
したものである。
成するために、 〔１〕半導体集積回路のチップレイアウト方法におい
て、信号図形をメタル配線層レベルで分割した多系統電
源レイアウト構造により、信号ノイズを抑制するように
したものである。
【０００７】〔２〕上記〔１〕記載の半導体集積回路の
チップレイアウト方法において、前記多系統電源レイア
ウトを自動で実現するようにしたものである。 〔３〕半導体集積回路のチップレイアウト検証方法にお
いて、信号図形をメタル配線層レベルで分割した多系統
電源レイアウト構造となし、この多系統電源レイアウト
を疑似エラーなしで検証するようにしたものである。
チップレイアウト方法において、前記多系統電源レイア
ウトを自動で実現するようにしたものである。 〔３〕半導体集積回路のチップレイアウト検証方法にお
いて、信号図形をメタル配線層レベルで分割した多系統
電源レイアウト構造となし、この多系統電源レイアウト
を疑似エラーなしで検証するようにしたものである。
【０００８】〔４〕上記〔３〕記載の半導体集積回路の
チップレイアウト検証方法において、動作する回路が存
在しない分離された基板に対して、１つだけの信号が接
続する、論理的に問題ないが容量図形が接続する状態を
検証可能にしたものである。 〔５〕上記〔３〕記載の半導体集積回路のチップレイア
ウト検証方法において、２つ以上のノードが基板に対し
て接続する状態の位置を検証可能にしたものである。
チップレイアウト検証方法において、動作する回路が存
在しない分離された基板に対して、１つだけの信号が接
続する、論理的に問題ないが容量図形が接続する状態を
検証可能にしたものである。 〔５〕上記〔３〕記載の半導体集積回路のチップレイア
ウト検証方法において、２つ以上のノードが基板に対し
て接続する状態の位置を検証可能にしたものである。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
実施例を示す半導体集積回路のレイアウトを示す図、図
２及び図３は図１のＡ−Ｂ間の断面図、図４及び図５は
図１のＣ−Ｄ間の断面図である。
て図面を参照しながら詳細に説明する。図１は本発明の
実施例を示す半導体集積回路のレイアウトを示す図、図
２及び図３は図１のＡ−Ｂ間の断面図、図４及び図５は
図１のＣ−Ｄ間の断面図である。
【００１０】これらの図において、１はノイズを抑制す
るために同一な電圧レベルでありながら、メタル層での
図形分割を行いたい多系統電源回路領域を示すものであ
る。２〜５はＶＤＤ用ボンディングパッド、６〜９はＧ
ＮＤ用ボンディングパッド、１０〜１１はそれぞれのＶ
ＤＤ用配線、１２〜１３はそれぞれのＧＮＤ用配線を示
している。
るために同一な電圧レベルでありながら、メタル層での
図形分割を行いたい多系統電源回路領域を示すものであ
る。２〜５はＶＤＤ用ボンディングパッド、６〜９はＧ
ＮＤ用ボンディングパッド、１０〜１１はそれぞれのＶ
ＤＤ用配線、１２〜１３はそれぞれのＧＮＤ用配線を示
している。
【００１１】多系統電源回路領域１に配置されるセル数
が多い時には、ＶＤＤ用配線１１、ＧＮＤ用配線１３を
補助するＶＤＤ／ＧＮＤ配線を、多系統電源回路領域１
とＶＤＤ用配線１０、ＧＮＤ用配線１２の間にリング状
に配線することもできる。さらに、１４〜１５は本来の
半導体基板上に形成したその半導体基板とは逆の半導体
基板（Ｎ- ）、１６は本来の半導体基板（Ｐ- ）をそれ
ぞれ示している。
が多い時には、ＶＤＤ用配線１１、ＧＮＤ用配線１３を
補助するＶＤＤ／ＧＮＤ配線を、多系統電源回路領域１
とＶＤＤ用配線１０、ＧＮＤ用配線１２の間にリング状
に配線することもできる。さらに、１４〜１５は本来の
半導体基板上に形成したその半導体基板とは逆の半導体
基板（Ｎ- ）、１６は本来の半導体基板（Ｐ- ）をそれ
ぞれ示している。
【００１２】また、１７ａ〜１７ｄは半導体基板
（Ｎ- ）１４との接続拡散領域（Ｎ+ ）、１８ａ〜１８
ｄは半導体基板との接続を仲介するＮ型拡散領域１７と
接続するコンタクト、１９ａ〜１９ｄは半導体基板（Ｐ
- ）１６と接続する拡散領域（Ｐ+）、２０ａ〜２０ｄ
は半導体基板との接続を仲介するＰ型拡散領域１９と接
続するコンタクトを示し、それぞれのａ〜ｄの間には抵
抗が存在することをそれぞれ示している。
（Ｎ- ）１４との接続拡散領域（Ｎ+ ）、１８ａ〜１８
ｄは半導体基板との接続を仲介するＮ型拡散領域１７と
接続するコンタクト、１９ａ〜１９ｄは半導体基板（Ｐ
- ）１６と接続する拡散領域（Ｐ+）、２０ａ〜２０ｄ
は半導体基板との接続を仲介するＰ型拡散領域１９と接
続するコンタクトを示し、それぞれのａ〜ｄの間には抵
抗が存在することをそれぞれ示している。
【００１３】この実施例のように、同一電圧レベルであ
りながら、部分回路において、その信号を伝えるメタル
層の配線図形を完全に分割することにより、従来の技術
で生じていたノイズの影響を受けるなどして、半導体集
積回路の特性を向上させることができなかった諸原因を
解決することができ、良好な特性を得ることができる。
りながら、部分回路において、その信号を伝えるメタル
層の配線図形を完全に分割することにより、従来の技術
で生じていたノイズの影響を受けるなどして、半導体集
積回路の特性を向上させることができなかった諸原因を
解決することができ、良好な特性を得ることができる。
【００１４】さらに、本来の半導体基板上に形成したそ
の半導体基板とは逆の半導体基板を占有する回路領域で
１系統の電源を供給した場合には、完全に電源系統を分
割した多系統のＬＳＩチップを容易に実現することがで
きる。この実施例の特徴は、電源供給用配線１０，１２
が複数の電源を供給する領域を完全に分離しており、か
つ、特別電源領域にそれを認識するための情報（多系統
電源回路領域）１が存在するため、特殊処理をすること
なしに半導体集積回路の自動マスクレイアウト設計にお
いても、高精度の特性を達成するレイアウトを自動で行
うことが可能になる。
の半導体基板とは逆の半導体基板を占有する回路領域で
１系統の電源を供給した場合には、完全に電源系統を分
割した多系統のＬＳＩチップを容易に実現することがで
きる。この実施例の特徴は、電源供給用配線１０，１２
が複数の電源を供給する領域を完全に分離しており、か
つ、特別電源領域にそれを認識するための情報（多系統
電源回路領域）１が存在するため、特殊処理をすること
なしに半導体集積回路の自動マスクレイアウト設計にお
いても、高精度の特性を達成するレイアウトを自動で行
うことが可能になる。
【００１５】なお、ここで説明した本来の半導体基板
（Ｐ- ）は例であり、半導体基板の特性を限定するもの
ではない。図６は本発明の実施例を実現する半導体設計
支援装置の構成図、図７はそれを用いた半導体設計フロ
ーチャートである。ここでは、ネットリストに電源系統
の接続情報を持たないゲートアレイのＣＡＤシステムを
例に示している。ネットリストに予め電源系統の接続情
報が含まれる場合は、ピンリストの入力を省略すること
ができる。
（Ｐ- ）は例であり、半導体基板の特性を限定するもの
ではない。図６は本発明の実施例を実現する半導体設計
支援装置の構成図、図７はそれを用いた半導体設計フロ
ーチャートである。ここでは、ネットリストに電源系統
の接続情報を持たないゲートアレイのＣＡＤシステムを
例に示している。ネットリストに予め電源系統の接続情
報が含まれる場合は、ピンリストの入力を省略すること
ができる。
【００１６】図６において、１００はネットリスト１０
０ａとピンリスト１００ｂを読み込み、レイアウト用の
ネットリスト情報を生成するネット読込み部である。２
００はネット読込み部１００で生成したネットリスト１
００ａの電源ネットのレイアウトを行う多系統電源レイ
アウト部である。３００はコアセルの自動配置と一般信
号の自動配線を行うレイアウト部である。４００はレイ
アウト結果の論理接続チェックを行うレイアウト検証部
である。
０ａとピンリスト１００ｂを読み込み、レイアウト用の
ネットリスト情報を生成するネット読込み部である。２
００はネット読込み部１００で生成したネットリスト１
００ａの電源ネットのレイアウトを行う多系統電源レイ
アウト部である。３００はコアセルの自動配置と一般信
号の自動配線を行うレイアウト部である。４００はレイ
アウト結果の論理接続チェックを行うレイアウト検証部
である。
【００１７】次に、多系統電源レイアウト部２００での
処理フローを図７を参照しながら説明する。まず、本発
明の半導体設計支援装置に入力する情報である、回路を
構成するセルとその接続情報を記述したネットリスト１
００ａと、電源セル情報を含むＩＯセルの並びを記述し
たピンリスト１００ｂを作成し（ステップＳ１）、ネッ
ト読み込みを行う（ステップＳ２）。ここで、ピンリス
ト１００ｂは、電源情報を記述するグループ情報入力フ
ィールドを持ち、特別な電源を指定する場合に、それを
グループ情報として記述し、多系統電源として認識させ
る。
処理フローを図７を参照しながら説明する。まず、本発
明の半導体設計支援装置に入力する情報である、回路を
構成するセルとその接続情報を記述したネットリスト１
００ａと、電源セル情報を含むＩＯセルの並びを記述し
たピンリスト１００ｂを作成し（ステップＳ１）、ネッ
ト読み込みを行う（ステップＳ２）。ここで、ピンリス
ト１００ｂは、電源情報を記述するグループ情報入力フ
ィールドを持ち、特別な電源を指定する場合に、それを
グループ情報として記述し、多系統電源として認識させ
る。
【００１８】さらに、このフィールドに情報が指定され
ていたときは、同じ情報が指定された電源以外のＩＯセ
ルを見つけ、その接続情報から多系統電源の供給が必要
なマクロセルと電源セルの接続情報を生成する。グルー
プ情報入力フィールドに宣言がなかった時は、通常電源
として処理する。マクロセルとＩＯセルの接続が特定で
きない時や、コアセル数が多いために多系統電源を供給
するべきコアセルを特定できないときは、多系統電源レ
イアウト部２００上で、その領域と情報を付加する。フ
ロアプランの段階で、特別な電源の領域と情報を与え、
多系統電源レイアウト部２００に渡すことも可能であ
る。
ていたときは、同じ情報が指定された電源以外のＩＯセ
ルを見つけ、その接続情報から多系統電源の供給が必要
なマクロセルと電源セルの接続情報を生成する。グルー
プ情報入力フィールドに宣言がなかった時は、通常電源
として処理する。マクロセルとＩＯセルの接続が特定で
きない時や、コアセル数が多いために多系統電源を供給
するべきコアセルを特定できないときは、多系統電源レ
イアウト部２００上で、その領域と情報を付加する。フ
ロアプランの段階で、特別な電源の領域と情報を与え、
多系統電源レイアウト部２００に渡すことも可能であ
る。
【００１９】次に、多系統電源レイアウト部２００での
処理（ステップＳ３）について説明する。はじめは、多
系統電源領域を考慮しないでＩＯとセル配置領域の間に
電源配線をリング状に生成する。次に、特別な電源のセ
ルがマクロセルだけの場合は、その配置位置をフロアプ
ラン情報から受け取るか、多系統電源レイアウトで配置
位置を決定する。特別な電源のセルがコアセル群から構
成される場合も同様に、その情報をフロアプランから受
け取るか、多系統電源レイアウト部２００で決定する。
マクロセル外形あるいは領域情報を読み込んだ後、その
領域を囲むように通常電源配線を行う。同時に多系統電
源配線領域１を取り囲むように通常電源配線の内側に行
うことも可能である。
処理（ステップＳ３）について説明する。はじめは、多
系統電源領域を考慮しないでＩＯとセル配置領域の間に
電源配線をリング状に生成する。次に、特別な電源のセ
ルがマクロセルだけの場合は、その配置位置をフロアプ
ラン情報から受け取るか、多系統電源レイアウトで配置
位置を決定する。特別な電源のセルがコアセル群から構
成される場合も同様に、その情報をフロアプランから受
け取るか、多系統電源レイアウト部２００で決定する。
マクロセル外形あるいは領域情報を読み込んだ後、その
領域を囲むように通常電源配線を行う。同時に多系統電
源配線領域１を取り囲むように通常電源配線の内側に行
うことも可能である。
【００２０】これ以降のレイアウトは、従来の装置と同
様の処理を行うことにより、多系統電源からなるＬＳＩ
チップのマスクデータを生成することができる。本発明
のＬＳＩチップのレイアウト検証を行うためのネットリ
スト生成は、前述した処理の情報がデータベースに反映
されているため、通常の処理により容易に生成すること
ができる。つまり、レイアウト部３００の処理（ステッ
プＳ４）が完了する。
様の処理を行うことにより、多系統電源からなるＬＳＩ
チップのマスクデータを生成することができる。本発明
のＬＳＩチップのレイアウト検証を行うためのネットリ
スト生成は、前述した処理の情報がデータベースに反映
されているため、通常の処理により容易に生成すること
ができる。つまり、レイアウト部３００の処理（ステッ
プＳ４）が完了する。
【００２１】次いで、作成したマスクデータのレイアウ
ト検証部４００の処理（ステップＳ５）について説明す
る。マスクデータの論理接続チェックでは、それぞれの
配線がショート／オープンしていないことを検証する
が、前記のように本発明の半導体設計支援装置で作成し
たマスクデータは半導体基板を介して、多系統電源が半
導体基板を介して接続することがある。このため、レイ
アウト検証は２つのステップで行う。
ト検証部４００の処理（ステップＳ５）について説明す
る。マスクデータの論理接続チェックでは、それぞれの
配線がショート／オープンしていないことを検証する
が、前記のように本発明の半導体設計支援装置で作成し
たマスクデータは半導体基板を介して、多系統電源が半
導体基板を介して接続することがある。このため、レイ
アウト検証は２つのステップで行う。
【００２２】はじめの論理接続チェックは、トランジス
タのゲート／ソース／ドレインの３端子トランジスタモ
デルを用いて通常の接続検証を行う。これは、各素子を
構成するトランジスタと、その接続を構成するメタル層
以上の接続正当性の確認を行うことを意味する。次に、
半導体基板層の論理接続チェックのために、半導体基板
への接続を構成するマスクパターンとその位置を見つ
け、それと接続するメタル層配線の信号情報から論理接
続検証を行う。具体的には、図２〜図５を用いて説明し
たマスクパターン構造を論理演算から特定する。
タのゲート／ソース／ドレインの３端子トランジスタモ
デルを用いて通常の接続検証を行う。これは、各素子を
構成するトランジスタと、その接続を構成するメタル層
以上の接続正当性の確認を行うことを意味する。次に、
半導体基板層の論理接続チェックのために、半導体基板
への接続を構成するマスクパターンとその位置を見つ
け、それと接続するメタル層配線の信号情報から論理接
続検証を行う。具体的には、図２〜図５を用いて説明し
たマスクパターン構造を論理演算から特定する。
【００２３】さらに、前記の検証方法は電源以外の配線
が半導体基板に接続している時の検証を行うことができ
る。これは、前述した方法で抽出したメタル層のノード
情報がＶＤＤ／ＧＮＤ以外の時であり、電源が供給され
ない独立した半導体基板に対して１つの一般配線が接続
している状態を検証することができる。また、通常のレ
イアウトでは半導体基板を介して電源の供給を行うこと
を防止するために、メタル層から下位層へのノード情報
伝搬だけにして、下位層からメタル層へのノード情報伝
搬を行わないことがあるが、このような疑似的にノード
情報が供給されない半導体基板に２つ以上の信号が接続
している状態と位置を容易に把握するとことができる。
が半導体基板に接続している時の検証を行うことができ
る。これは、前述した方法で抽出したメタル層のノード
情報がＶＤＤ／ＧＮＤ以外の時であり、電源が供給され
ない独立した半導体基板に対して１つの一般配線が接続
している状態を検証することができる。また、通常のレ
イアウトでは半導体基板を介して電源の供給を行うこと
を防止するために、メタル層から下位層へのノード情報
伝搬だけにして、下位層からメタル層へのノード情報伝
搬を行わないことがあるが、このような疑似的にノード
情報が供給されない半導体基板に２つ以上の信号が接続
している状態と位置を容易に把握するとことができる。
【００２４】上記の検証の結果、ＮＧであれば、ステッ
プＳ１、ステップＳ３へと戻り、検証の結果、ＯＫであ
れば、処理を終了する（ステップＳ６）。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。
プＳ１、ステップＳ３へと戻り、検証の結果、ＯＫであ
れば、処理を終了する（ステップＳ６）。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。
【００２５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ノイズの影響を受けて不正動作し易い半導体集
積回路の信号図形を、メタル配線層で分離した多系統電
源レイアウト構造により、他回路の動作の影響を受け難
いＬＳＩチップレイアウトを、基板の分離用図形や容量
図形を挿入することなく、実現することができる。
よれば、ノイズの影響を受けて不正動作し易い半導体集
積回路の信号図形を、メタル配線層で分離した多系統電
源レイアウト構造により、他回路の動作の影響を受け難
いＬＳＩチップレイアウトを、基板の分離用図形や容量
図形を挿入することなく、実現することができる。
【００２６】また、ゲートアレイのような下地図形が固
定なＬＳＩチップにも適用することができ、製造時間の
短縮を図ることができる。さらに、論理接続チェックで
は、動作する回路が存在しない分離された基板に対し
て、１つの信号だけが接続する信号ノードの検出を行う
ことができ、２つ以上のノードがショートしている場合
のショート位置把握も容易に行うことができる。
定なＬＳＩチップにも適用することができ、製造時間の
短縮を図ることができる。さらに、論理接続チェックで
は、動作する回路が存在しない分離された基板に対し
て、１つの信号だけが接続する信号ノードの検出を行う
ことができ、２つ以上のノードがショートしている場合
のショート位置把握も容易に行うことができる。
【図１】本発明の実施例を示す半導体集積回路のレイア
ウトを示す図である。
ウトを示す図である。
【図２】図１のＡ−Ｂ間の断面図（その１）である。
【図３】図１のＡ−Ｂ間の断面図（その２）である。
【図４】図１のＣ−Ｄ間の断面図（その１）である。
【図５】図１のＣ−Ｄ間の断面図（その２）である。
【図６】本発明の実施例を実現する半導体設計支援装置
の構成図である。
の構成図である。
【図７】本発明の実施例を実現する半導体設計支援装置
を用いた半導体設計フローチャートである。
を用いた半導体設計フローチャートである。
１ 多系統電源回路領域 ２〜５ ＶＤＤ用ボンディングパッド ６〜９ ＧＮＤ用ボンディングパッド １０〜１１ ＶＤＤ用配線 １２〜１３ ＧＮＤ用配線 １４〜１５ 半導体基板（Ｎ- ） １６ 半導体基板（Ｐ- ） １７ Ｎ型拡散領域 １７ａ〜１７ｄ 接続拡散領域（Ｎ+ ） １８ａ〜１８ｄ，２０ａ〜２０ｄ コンタクト １９ Ｐ型拡散領域 １９ａ〜１９ｄ 拡散領域（Ｐ+ ） １００ ネット読込み部 １００ａ ネットリスト １００ｂ ピンリスト ２００ 多系統電源レイアウト部 ３００ レイアウト部 ４００ レイアウト検証部
Claims (5)
- 【請求項１】 半導体集積回路のチップレイアウト方法
において、 信号図形をメタル配線層レベルで分割した多系統電源レ
イアウト構造により、信号ノイズを抑制するようにした
ことを特徴とする半導体集積回路のチップレイアウト方
法。 - 【請求項２】 請求項１記載の半導体集積回路のチップ
レイアウト方法において、前記多系統電源レイアウトを
自動で実現するようにしたことを特徴とする半導体集積
回路のチップレイアウト方法。 - 【請求項３】 半導体集積回路のチップレイアウト検証
方法において、 信号図形をメタル配線層レベルで分割した多系統電源レ
イアウト構造となし、該多系統電源レイアウトを疑似エ
ラーなしで検証するようにしたことを特徴とする半導体
集積回路のチップレイアウト検証方法。 - 【請求項４】 請求項３記載の半導体集積回路のチップ
レイアウト検証方法において、動作する回路が存在しな
い分離された基板に対して、１つだけの信号が接続す
る、論理的に問題ないが容量図形が接続する状態を検証
可能にすることを特徴とする半導体集積回路のチップレ
イアウト検証方法。 - 【請求項５】 請求項３記載の半導体集積回路のチップ
レイアウト検証方法において、２つ以上のノードが基板
に対して接続する状態の位置を検証可能にすることを特
徴とする半導体集積回路のチップレイアウト検証方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9033858A JPH10229129A (ja) | 1997-02-18 | 1997-02-18 | 半導体集積回路のチップレイアウト及びその検証方法 |
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|---|---|---|---|
| JP9033858A JPH10229129A (ja) | 1997-02-18 | 1997-02-18 | 半導体集積回路のチップレイアウト及びその検証方法 |
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Family
ID=12398213
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