JP4353662B2 - フリップチップ型半導体集積回路とその設計方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、フリップチップ型半導体集積回路に係り、特にフリップチップ型半導体集積回路のレイアウト構造とその設計方法に関するものである。
【0002】
【従来の技術】
フリップチップ型半導体集積回路(以下、FC型ICと記す)は、従来のワイヤーボンディング又はTAB(Tape Automated Bonding)の代わりに、パッケージとチップ間を球状のはんだボールを介して接続する特徴を有し、パッドとなるはんだボールがチップ全面に配置できるという構造を有する。
【0003】
[第1の従来例]
以下、第1の従来例について図26〜図28を用いて説明する。図26は第1の従来例であるFC型ICのレイアウト構造を示す平面図である。なお、図26はFC型ICを上から透視して見ているものとする。第1の従来例のFC型ICは、チップ351の四辺に複数の入出力バッファ(以下、I/Oバッファとする)101が一次元的に配置され、各辺に配置されたI/Oバッファ101の列によって囲まれた内部セル領域3152を有し、はんだボールがチップ全面に配置された構造を有している。図26において、121は内部セル、2535はRAMである。
【0004】
次に、図27は、図26のFC型ICの一部を拡大した平面図である。X方向(又はY方向)に並べられた複数のI/Oバッファ101とY方向(又はX方向)に沿って配置されるはんだボール113,114,115,1033,1134は、引出し配線3216,3217,3218によって接続される。
【0005】
はんだボールは、I/OバッファGNDはんだボール113と、I/Oバッファ電源はんだボール114と、信号はんだボール115と、内部セルGNDはんだボール1033と、内部セル電源はんだボール1134に区別される。また、引出し配線は、I/OバッファGND引出し配線3216と、I/Oバッファ電源引出し配線3217と、信号引出し配線3218に区別される。
【0006】
I/Oバッファ101の信号は、I/Oバッファ101の領域内の上層部又は領域外の上層部に配置された信号はんだボール115へ信号引出し配線3218を介して伝達される。複数のI/Oバッファ101が並んで配置されると、各I/Oバッファ101のI/OバッファGND配線107同士が接続されると共に、I/Oバッファ電源配線108同士が接続される。
【0007】
そして、I/OバッファGND配線107は、I/Oバッファ101の領域内の上層部又は領域外の上層部に配置されたI/OバッファGNDはんだボール113にI/OバッファGND引出し配線3216を介して接続される。また、I/Oバッファ電源配線108は、I/Oバッファ101の領域内の上層部又は領域外の上層部に配置されたI/Oバッファ電源はんだボール114にI/Oバッファ電源引出し配線3217を介して接続される。こうして、I/Oバッファ電源はんだボール114とI/OバッファGNDはんだボール113からI/Oバッファ101に電源電位とGND電位が供給される。
【0008】
次に、図28は、図27に示したFC型ICの断面図であり、特に信号はんだボール115とI/Oバッファ101間の接続構造を示す断面図である。図28において300は絶縁膜である。基板255上には、I/Oバッファ101と内部セル121とが配置されている。
【0009】
I/Oバッファ101のI/Oバッファ内部信号端子209と内部セル121の内部セル信号端子232間は、下層の信号間配線229によって接続されている。同様に、異なる内部セル121の内部セル信号端子232間も、信号間配線229によって接続されている。I/Oバッファ信号端子112は、信号引出し配線3218とスルーホール3157と上層のバリアメタル158とを介して信号はんだボール115に接続されている。
【0010】
図26〜図28に示した第1の従来例のFC型ICは、図示しないがI/Oバッファ101の外側にパッドを一個配置して、ボンディングワイヤー、又はTABにてパッケージとチップを接続するペリフェラル型ICと前記はんだボール113,114,115,1033,1134がチップ全面に並ぶFC型IC基板を兼用するという特徴を有する。
【0011】
[第2の従来例]
次に、第2の従来例について図29と図30を用いて説明する。図29は第2の従来例であるFC型ICのレイアウト構造を示す平面図である。第2の従来例は、出願人が特願2000−050240号で提案したものである。なお、図29はFC型ICを上から透視して見ているものとする。
【0012】
第2の従来例は、I/Oバッファ101とI/OバッファGNDはんだボール113とI/Oバッファ電源はんだボール114と信号はんだボール115とI/OバッファGND引出し配線3216とI/Oバッファ電源引出し配線3217と信号引出し配線3218との組み合わせがグループ3453にまとめられ、このグループ3453が区画定義3454の整数倍の領域に収められる構造を有する。
【0013】
I/Oバッファ101の信号端子112は、信号引出し配線3218と図示しないスルーホールと上層のバリアメタル158とを介して信号はんだボール115に接続される。I/Oバッファ101のGND端子110は、I/OバッファGND引出し配線3216と図示しないスルーホールと上層のバリアメタル158とを介してI/OバッファGNDはんだボール113に接続される。I/Oバッファ101の電源端子111は、I/Oバッファ電源引出し配線3217と図示しないスルーホールと上層のバリアメタル158とを介してI/Oバッファ電源はんだボール114に接続される。こうして、I/Oバッファ101のGND電位と電源電位は、近傍のI/OバッファGNDはんだボール113とI/Oバッファ電源はんだボール114から供給される。
【0014】
次に、図30は図29の各グループ3453をチップ351上に配置し、I/Oバッファ101の井桁状のGND配線及び電源配線3519のみを表示したチップレイアウト平面図で、隣接配置された井桁状のGND配線と電源配線がグループ3453内で互いに接続される様子を示す。図29、図30に示した第2の従来例は、各グループ3453をチップ351上に自由に配置できるという特徴を有する。
【0015】
次に、セルベースICの設計は、一般に、I/Oバッファ101や内部セル121の配置及び信号端子間の配線など製品毎の回路を具現化し、具体的にICを設計する製品設計の工程と、はんだボールの配置とI/Oバッファ101や内部セル領域3152の指定と電源の配線及びそれらの回路とレイアウト設計など、製品設計の自動化に必要なデータベースを準備する基盤設計の工程に分けることができる。
【0016】
なお、製品毎の設計は、基盤設計によって作成されたデータベースを基に自動設計ツールなどが用いられる。製品毎の設計において基盤設計に関わる問題が発生すると、後戻り工数が大きく設計TAT(工程日数)が長くなる。したがって、内部セル領域の電位降下など、予め予想される問題は基盤設計において検証を行ない、製品毎の設計で問題が発生することを防止している。
【0017】
次に、従来のFC型ICの製品設計方法を図31を用いて説明する。図31は従来のFC型ICの製品設計方法を示すフローチャート図である。まず、製品毎の設計情報として、配線ピッチ等の情報を含むデザインルール(幾何学的設計規則)1601と、はんだボール113〜115,1033,1134の座標やはんだボールピッチ等の情報を含むパッケージ情報1602と、機能記述データやピン配置やピン数等の情報を含む顧客仕様1603とが予め用意される。
【0018】
続いて、設計者は、顧客仕様1603を基にシミュレータ等を用いて機能レベルのシミュレーションを行い機能レベルの動作確認を行った後(ステップ1605)、論理合成を行うことにより(ステップ1606)、I/Oバッファ101や内部セル121等の回路ブロックを構成要素とする回路情報1607を生成する。
【0019】
次に、ステップ3607において、デザインルール1601とパッケージ情報1602と顧客仕様1603と回路情報1607を基に基盤設計が行なわれ、I/Oバッファ101の配置やはんだボールの配置等の情報を含む基盤データベース1608が生成される。このステップ3607は、FC型IC特有の工程であり、その詳細は図32によって説明する。
【0020】
そして、設計者は、回路情報1607と基盤データベース1608を基に、I/Oバッファ101、RAMやマクロを含む内部セル121、電源配線などを概略配置する(ステップ1609)。次に、設計者は、基盤データベース1608を基に計算機等を用いて回路ブロック間の配線長を仮決めし、その電気的負荷量を用いて仮配線長シミュレーションを行う(ステップ1610)。
【0021】
ここで、設計者は、仮配線長シミュレーション結果を確認して、ICが期待通り動くかどうかをチェックし(ステップ1611)、不具合がある場合は、ステップ1609で行った概略配置を変更して(ステップ1613)、ステップ1610に戻る。
【0022】
ステップ1611において問題がない場合、設計者は、概略配置した回路ブロックにその他の回路を加えたIC全体の回路配置を計算機に確定させて、回路間の自動配線を行わせる(ステップ1612)。ここでチップ内の実際の配線長が全て確定するので、設計者は、デザインルール1601を基に、配線の電気的負荷量を考慮した実配線長タイミングシミュレーションによる動作確認とデザインルール検証を行う(ステップ1614)。
【0023】
次に、設計者は、実配線長タイミングシミュレーションとデザインルール検証の結果を確認して、不具合がある場合は、ステップ1612で行った配置を修正して(ステップ1616)、ステップ1614に戻る。ステップ1611において問題がない場合、設計者は、計算機にICチップのマスクデータ1617を作成させる。
【0024】
次に、従来のFC型ICの基盤設計方法について図32を用いて説明する。図32は、従来のFC型ICの基盤設計方法を示すフローチャート図である。図32は図31のステップ3607の詳細を示すものである。まず、製品毎の設計情報として、デザインルール1601と、パッケージ情報1602と、顧客仕様1603と、図31の製品設計時に作成された回路情報1607とが予め用意される。
【0025】
次に、設計者は、顧客仕様1603と前述の回路情報1607とを基に計算機等を用いて内部領域の面積を算出すると共に、I/Oピン数を算出する(ステップ1805)。そして、設計者は、算出した内部領域の面積とI/Oピン数とを基に計算機等を用いてチップサイズを算出する(ステップ1806)。
【0026】
次に、設計者は、パッケージ情報1602を基に、図29に示すようにI/Oバッファ101とI/OバッファGNDはんだボール113とI/Oバッファ電源はんだボール114と信号はんだボール115とI/OバッファGND引出し配線3216とI/Oバッファ電源引出し配線3217と信号引出し配線3218との組み合わせをグループ3453にまとめる(ステップ3707)。
【0027】
このとき、I/Oバッファ101とI/OバッファGNDはんだボール113とI/Oバッファ電源はんだボール114と信号はんだボール115とI/OバッファGND引出し配線3216とI/Oバッファ電源引出し配線3217と信号引出し配線3218の組み合わせ数は、製品毎に異なり、顧客仕様1603に依存する。
【0028】
次に、設計者は、信号引出し配線3218のインピーダンス特性を確認する(ステップ3708)。設計者は、インピーダンス特性を確認して(ステップ3709)、問題がある場合、ステップ3707でグループ化した、I/Oバッファ101とI/OバッファGNDはんだボール113とI/Oバッファ電源はんだボール114と信号はんだボール115とI/OバッファGND引出し配線3216とI/Oバッファ電源引出し配線3217と信号引出し配線3218の組み合わせ形状や組み合わせ数を変更し、信号引出し配線3218のインピーダンス特性を調整して(ステップ3711)、ステップ3708に戻る。
【0029】
ステップ3709において問題がない場合、設計者は、グループ3453やRAM2535やマクロセルなどをチップ351上に仮に配置する(ステップ3710)。そして、設計者は、デザインルール1601の電源配線ピッチ情報を基にRAM2535やマクロセルなどを避けて、内部セル121のGND配線及び電源配線を配置し、GND配線を内部セルGNDはんだボール1033に接続し、電源配線を内部セル電源はんだボール1134に接続する(ステップ3712)。
【0030】
次に、設計者は、ステップ3710の仮配置結果とステップ3712の配線結果とを基に計算機等を用いて内部セル121のGND配線及び電源配線のインピーダンスモデルを作成する(ステップ3713)。続いて、設計者は、作成したインピーダンスモデルを基に回路シミュレータを用いて電位降下の見積もりを行なう(ステップ1814)。
【0031】
設計者は、電位降下シミュレーションの結果を確認して(ステップ1815)、問題がある場合、グループ化したI/Oバッファ101とI/OバッファGNDはんだボール113とI/Oバッファ電源はんだボール114と信号はんだボール115とI/OバッファGND引出し配線3216とI/Oバッファ電源引出し配線3217と信号引出し配線3218の組み合わせ形状や組み合わせ数を変更し、I/OバッファGND引出し配線3216及びI/Oバッファ電源引出し配線3217の抵抗を調整して(ステップ3717)、ステップ3708に戻る。
【0032】
ステップ1815において問題がない場合、設計者は、GND配線及び電源配線の配置やグループ3453の配置やピン配置等の情報を基盤データベース1608に登録する(ステップ1816)。以上により、FC型ICのI/Oバッファ101とはんだボールのレイアウト設計が終了し、次ステップ以降は、基盤データベース1608を基に、製品毎のFC型ICが設計される。
【0033】
【発明が解決しようとする課題】
次に、従来の問題点について説明する。まず、従来のFC型ICでは、図27、図29に示すように、各信号引出し配線3218の配線長に差があるため、各I/Oバッファ101の信号間にスキュー(位相ずれ)が発生し、遅延変動が生じて回路が誤動作するという問題点があった。
【0034】
特に、図29に示した第2の従来例のFC型ICは、複数のI/Oバッファ101のGND配線と電源配線が図30に示すように井桁構造の場合、I/Oバッファ101を隣接配置する必要があり、I/Oバッファ101のI/Oバッファ信号端子112と信号はんだボール115の相対位置がまちまちとなり、信号引出し配線3218の配線長差が第1の従来例より大きくなる。
【0035】
また、従来のFC型ICでは、図28に示すように、I/Oバッファ101の信号引出し配線3218が内部セル121上を通過するので、I/Oバッファ101の信号引出し配線3218と内部セル121の信号間配線229間の寄生容量により、クロストークノイズが伝播し、内部回路に遅延変動が生じたり、回路が誤動作するという問題点があった。特に、近年の回路の高速化に伴い、以上の問題点は更に顕著化している。
【0036】
また、従来のFC型ICの設計方法では、I/Oバッファ101とはんだボール113〜115,1033,1134の組合せが製品毎の仕様に依存し、I/Oバッファ101とはんだボール113〜115,1033,1134と引出し配線3216〜3218とをグループ化したレイアウト情報を、製品設計用の基盤データベース1608に追加する必要があり、製品設計TAT(工程日数)が長くなるという問題点があった。
【0037】
また、グループ3453やGND配線や電源配線を配置した結果、インピーダンス不整合や電位降下の問題があった場合、前記グループ化したレイアウト情報を調整したり修正する必要があり、設計TATがさらに長くなるという問題点があった。
【0038】
本発明は、上記課題を解決するためになされたもので、I/Oバッファと信号はんだボール間のインピーダンス特性を改善し、I/Oバッファと内部セル間のクロストークノイズを低減することができるFC型ICを提供することを目的とする。
また、本発明は、設計TATを短縮することができるFC型ICの設計方法を提供することを目的とする。
【0039】
【課題を解決するための手段】
本発明は、一辺がはんだボールピッチの正方形ユニットをチップ(351)上に配置するフリップチップ型半導体集積回路であって、外部との信号伝送のための信号はんだボール(115)と、信号端子(112)が前記信号はんだボールと接続された、前記正方形ユニットの内部セル(121)と外部とのインタフェースとなる入出力バッファ(101)と、この入出力バッファのGND端子(110)と接続された第1の入出力バッファGND配線(107)と、隣接ユニットと前記第1の入出力バッファGND配線を接続するための第1の入出力バッファユニットGND端子(105)と、前記入出力バッファの電源端子(111)と接続された第1の入出力バッファ電源配線(108)と、隣接ユニットと前記第1の入出力バッファ電源配線を接続するための第1の入出力バッファユニット電源端子(106)とを備えた前記正方形ユニットの入出力バッファユニット(102)をチップ上に配置し、前記入出力バッファの信号端子を前記信号はんだボールの真下に配置したものである。
また、本発明のフリップチップ型半導体集積回路の1構成例は、外部から前記入出力バッファにGND電位を供給する入出力バッファGNDはんだボール(113)と、この入出力バッファGNDはんだボールと接続される第2の入出力バッファGND配線(107)と、前記第2の入出力バッファGND配線と接続される第2の入出力バッファユニットGND端子(105)とを備えた前記正方形ユニットの入出力バッファGNDユニット(103)をチップ上に配置し、前記第2の入出力バッファユニットGND端子は隣接配置された前記入出力バッファユニットの前記第1の入出力バッファGND配線と、前記入出力バッファユニットの前記第1の入出力バッファユニットGND端子を介して接続されたものである。
また、本発明のフリップチップ型半導体集積回路の1構成例は、外部から前記入出力バッファに電源電位を供給する入出力バッファ電源はんだボール(114)と、この入出力バッファ電源はんだボールと接続される第2の入出力バッファ電源配線(108)と、前記第2の入出力バッファ電源配線と接続される第2の入出力バッファユニット電源端子(106)とを備えた前記正方形ユニットの入出力バッファ電源ユニット(104)をチップ上に配置し、前記第2の入出力バッファユニット電源端子は隣接配置された前記入出力バッファユニットの前記第1の入出力バッファ電源配線と、前記入出力バッファユニットの前記第1の入出力バッファユニット電源端子を介して接続されたものである。
【0040】
また、本発明のフリップチップ型半導体集積回路の1構成例は、外部から前記内部セルにGND電位を供給する内部セルGNDはんだボール(1033)と、この内部セルGNDはんだボールと接続されると共に、隣接配置された他のユニットの第1の内部セルGND配線(527)と接続される第2の内部セルGND配線(527)と内部セルユニットGND端子(525)とを備えた内部セルGNDユニット(323)をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の1構成例は、外部から前記内部セルに電源電位を供給する内部セル電源はんだボール(1134)と、この内部セル電源はんだボールと接続されると共に、隣接配置された他のユニットの第1の内部セル電源配線(528)と接続される第2の内部セル電源配線(528)と内部セルユニット電源端子(526)とを備えた内部セル電源ユニット(324)をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の1構成例は、隣接配置された他のユニットの第1の内部セルGND配線(527)と接続される第3の内部セルGND配線(527)と内部セルユニットGND端子(525)とを備えた、はんだボールを配置しないGNDユニット(401)をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の1構成例は、隣接配置された他のユニットの第1の内部セル電源配線(528)と接続される第3の内部セル電源配線(528)と内部セルユニット電源端子(526)とを備えた、はんだボールを配置しない電源ユニット(402)をチップ上に配置したものである。
【0041】
また、本発明のフリップチップ型半導体集積回路の1構成例において、前記入出力バッファの信号端子は、スルーホールを介して前記信号はんだボールと接続され、前記入出力バッファユニットは、前記スルーホールの周囲に配置された、前記第1の入出力バッファGND配線又は前記第1の入出力バッファ電源配線と接続されるシールド配線(156a,156b)を備えるものである。
また、本発明のフリップチップ型半導体集積回路の1構成例は、はんだボールピッチより大きいサイズのセル(2535,2536)を備えた、はんだボールピッチの整数倍のサイズのユニット(2502)をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の1構成例において、各ユニットに備えられた内部セルGND配線及び内部セル電源配線は、はんだボールピッチの整数分の1のピッチで配置されるものである。
【0042】
また、本発明は、一辺がはんだボールピッチの正方形ユニットをチップ(351)上に配置するフリップチップ型半導体集積回路の設計方法であって、前記正方形ユニットのサイズをデザインルールとパッケージ情報に基づいて算出するユニットサイズ算出手順(1820)と、前記算出したサイズの領域(459)内に、内部セル、入出力バッファ、はんだボール、入出力バッファGND配線、入出力バッファ電源配線、内部セルGND配線、内部セル電源配線のうち少なくとも1つを配置して、複数種のユニット内のレイアウトを決定し、各ユニット内のレイアウトを示すユニットレイアウトデータを作成するユニットレイアウトデータ作成手順(1821,1822)と、チップの仕様およびユニットレイアウトデータに基づいて各ユニットをチップ上に配置するユニット配置手順(1810)とを実行し、外部との信号伝送のための信号はんだボールと、信号端子が前記信号はんだボールと接続された入出力バッファと、この入出力バッファのGND端子と接続された第1の入出力バッファGND配線と、前記入出力バッファの電源端子と接続された第1の入出力バッファ電源配線とを備えた前記正方形の入出力バッファユニットをチップ上に配置し、前記入出力バッファの信号端子を前記信号はんだボールの真下に配置するようにしたものである。
また、本発明のフリップチップ型半導体集積回路の設計方法の1構成例は、前記ユニットレイアウトデータを基に前記内部セルGND配線と前記内部セル電源配線の配線インピーダンスモデルをユニットの種別毎に抽出するモデル抽出手順(1824)と、ユニットの種別毎に抽出された前記配線インピーダンスモデルと前記ユニット配置手順で決定されたユニット配置に基づいて、チップ全体の配線インピーダンス網モデルを作成し、この配線インピーダンス網モデルを用いて電位降下シミュレーションを行う電位降下シミュレーション手順(1814)とを実行するようにしたものである。
【0043】
【発明の実施の形態】
本発明は、I/Oバッファとはんだボールを配置したユニットや内部セルを配置したユニット、I/Oバッファ用のGND配線とはんだボールを配置したユニット、I/Oバッファ用の電源配線とはんだボールを配置したユニット、内部セル用のGND配線とはんだボールを配置したユニット、内部セル用の電源配線とはんだボールを配置したユニット、はんだボールを配置しないユニットなどの各種のユニットをあらかじめ用意し、各ユニットをICチップ上にタイル状に配置することでFC型ICが構成でき、仕様や設計変更時に各ユニットの配置を変更することで、I/Oバッファとはんだボール間のインピーダンス特性を損なうこと無く、I/Oバッファとはんだボールのレイアウトが変更できるという特徴がある。
【0044】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して詳細に説明する。図1は、本発明の第1の実施の形態となるFC型ICのチップレイアウト平面図である。チップ351上には、I/Oバッファと信号はんだボールを備えたI/Oバッファユニット102と、I/OバッファGNDはんだボール113を備えたI/OバッファGNDユニット103と、I/Oバッファ電源はんだボールを備えたI/Oバッファ電源ユニット104と、内部セルを備えた内部セルユニット322と、内部セルGNDはんだボールを備えた内部セルGNDユニット323と、内部セル電源はんだボールを備えた内部セル電源ユニット324とが配置されている。
【0045】
図1において、「A0」〜「A3」、「B0」、「B1」、「C0」〜「C2」、「D0」〜「D7」、「E0」〜「E4」、「F」、「G0」、「G1」はI/Oバッファユニット102であることを示し、「G」はI/OバッファGNDユニット103であることを示し、「V」はI/Oバッファ電源ユニット104であることを示し、「N」は内部セルユニット322であることを示し、「Gi」は内部セルGNDユニット323であることを示し、「Vi」は内部セル電源ユニット324であることを示している。
【0046】
図2は、図1のFC型ICの一部を拡大した平面図である。なお、図2はFC型ICを上から透視して見ているものとする。本実施の形態では、I/OバッファGNDはんだボール113を備えたI/OバッファGNDユニット103と、I/Oバッファ101と信号はんだボール115をそれぞれ備えた3つのI/Oバッファユニット102と、I/Oバッファ電源はんだボール114を備えたI/Oバッファ電源ユニット104とを基板上に配置している。内部セル121はI/Oバッファ101を除く領域に配置されている。
【0047】
各I/Oバッファ101のI/OバッファGND端子110は、I/OバッファGND配線107とI/OバッファユニットGND端子105と上層のバリアメタル158とを介して、I/OバッファGNDはんだボール113に接続されている。
【0048】
同様に、各I/Oバッファ101のI/Oバッファ電源端子111は、I/Oバッファ電源配線108とI/Oバッファユニット電源端子106と上層のバリアメタル158とを介してI/Oバッファ電源はんだボール114に接続されている。こうして、I/OバッファGNDはんだボール113とI/Oバッファ電源はんだボール114からI/Oバッファ101にGND電位と電源電位が供給される。
【0049】
I/Oバッファ101のI/Oバッファ信号端子112は、スルーホール157と上層のバリアメタル158とを介して信号はんだボール115に接続されている。また、シールド配線156aはI/OバッファGND配線107に接続され、シールド配線156bはI/Oバッファ電源配線108に接続されている。なお、各ユニットの詳細な構成については後述する。
【0050】
次に、図3は図2に示したFC型ICの断面図であり、特に信号はんだボール115とI/Oバッファ101間の接続構造を示す断面図である。図3において300は絶縁膜である。基板255上には、I/Oバッファ101と内部セル121とが配置され、さらに金属配線が配置される層として、第1層、第2層、第3層の3層が配置される。なお、図3では、第1層と第2層の間、第2層と第3層の間の層間絶縁膜については省略している。
【0051】
I/Oバッファ101のI/Oバッファ内部信号端子209と内部セル121の内部セル信号端子232間は、自動配線ツールなどで、第1層の信号間配線229によって接続されている。同様に、異なる内部セル121の内部セル信号端子232間も、信号間配線229によって接続されている。
【0052】
I/Oバッファ信号端子112は、スルーホール157と上層のバリアメタル158とを介して信号はんだボール115に接続されている。シールド配線156a,156bは、内部セル121と信号はんだボール115との間に配置されている。
【0053】
次に、前記各ユニットの基本となる基本ユニットの構成について説明する。図4は基本ユニットの第3層配線のレイアウトを示す平面図、図5は基本ユニットの第1層配線及び第2層配線のレイアウトを示す平面図である。基本ユニットは、ユニット領域459内に形成される。このユニット領域459のX方向及びY方向のサイズは、はんだボールピッチと同じである。
【0054】
図4では第3層配線について具体的に記してはいないが、この第3層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル158が形成され、バリアメタル158上には、信号パッドや電源パッドあるいはGNDパッドとなるはんだボール113,114,115,1033,1134が形成される。
【0055】
第3層の下の第1層及び第2層には、図5に示すように、はんだボールピッチに対して整数で割り切れる配線ピッチの内部セルGND配線527と、同じくはんだボールピッチに対して整数で割り切れる配線ピッチの内部セル電源配線528と、内部セルGND配線527と接続された内部セルGND端子530と、内部セル電源配線528と接続された内部セル電源端子531とが配置される。
【0056】
後述のように、第1層の内部セルGND配線527及び内部セル電源配線528と、第2層の内部セルGND配線527及び内部セル電源配線528は、直交する方向に配置される。また、第1層の内部セルGND配線527と第2層の内部セルGND配線527との間、第1層の内部セル電源配線528と第2層の内部セル電源配線528との間は、図示しないスルーホールによって接続される。
【0057】
ユニットを隣接配置すると、隣接するユニット間で内部セルGND端子530同士が接続されると共に、内部セル電源端子531同士が接続される。これにより、隣接するユニットに内部セル121のGND電位と電源電位を供給することができ、内部セル121を配置する内部セル領域3152を構成することができる。以上のような基本ユニットのレイアウトを基に顧客仕様に応じた様々な種類のユニットを派生させることが可能である。
【0058】
次に、図2に示したI/Oバッファユニット102の構成について図6、図7を用いて説明する。図6はI/Oバッファユニット102の第3層配線のレイアウトを示す平面図、図7はI/Oバッファユニット102の第1層配線及び第2層配線のレイアウトを示す平面図である。
【0059】
図6に示すように、I/Oバッファユニット102の第3層には、I/Oバッファ101のGND端子110とI/OバッファGNDはんだボール113とを接続するためのI/OバッファGND配線107と、I/Oバッファ101の電源端子111とI/Oバッファ電源はんだボール114とを接続するためのI/Oバッファ電源配線108と、I/OバッファGND配線107と接続されたシールド配線156aと、I/Oバッファ電源配線108と接続されたシールド配線156bと、隣接ユニットとI/OバッファGND配線107とを接続するためのI/OバッファユニットGND端子105と、隣接ユニットとI/Oバッファ電源配線108とを接続するためのI/Oバッファユニット電源端子106と、I/Oバッファ101の信号端子112と信号はんだボール115とを接続するためのスルーホール157が配置される。この第3層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル158が形成され、バリアメタル158上には信号はんだボール115が形成される。
【0060】
第3層の下の第1層及び第2層には、図7に示すように、内部セルGND端子530と、内部セル電源端子531と、はんだボールピッチに対して整数で割り切れる配線ピッチの内部セルGND配線527及び内部セル電源配線528と、I/Oバッファ101のGND端子110と、I/Oバッファ101の電源端子111と、I/Oバッファ101の信号端子112と、I/Oバッファ101の内部信号端子209(図7では不図示)とが配置される。また、第1層の下にはI/Oバッファ101が配置される。
【0061】
I/Oバッファ101の信号端子112と信号はんだボール115は、信号端子112の上に形成されたスルーホール157とスルーホール157の上層に形成されたバリアメタル158とを介して接続される。I/Oバッファ101のGND端子110とI/OバッファユニットGND端子105は、GND端子110の上に形成されたI/OバッファGND配線107を介して接続される。I/Oバッファ101の電源端子111とI/Oバッファユニット電源端子106は、電源端子111の上に形成されたI/Oバッファ電源配線108を介して接続される。
【0062】
次に、図2に示したI/OバッファGNDユニット103の構成について説明する。図8は、I/OバッファGNDユニット103の第3層配線のレイアウトを示す平面図である。I/OバッファGNDユニット103の第3層には、I/OバッファユニットGND端子105と、I/OバッファGND配線107とが配置される。
【0063】
この第3層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル158が形成され、バリアメタル158の上にはI/OバッファGNDはんだボール113が形成される。I/OバッファユニットGND端子105は、I/OバッファGND配線107と絶縁膜に形成された図示しないスルーホールとバリアメタル158とを介してI/OバッファGNDはんだボール113に接続される。なお、I/OバッファGNDユニット103の第1層及び第2層の構造は図5と同一なので、説明は省略する。
【0064】
次に、図2に示したI/Oバッファ電源ユニット104の構成について説明する。図9は、I/Oバッファ電源ユニット104の第3層配線のレイアウトを示す平面図である。I/Oバッファ電源ユニット104の第3層には、I/Oバッファユニット電源端子106と、I/Oバッファ電源配線108とが配置される。
【0065】
この第3層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル158が形成され、バリアメタル158の上にはI/Oバッファ電源はんだボール114が形成される。I/Oバッファユニット電源端子106は、I/Oバッファ電源配線108と絶縁膜に形成された図示しないスルーホールとバリアメタル158とを介してI/Oバッファ電源はんだボール114に接続される。なお、I/Oバッファ電源ユニット104の第1層及び第2層の構造は図5と同一なので、説明は省略する。
【0066】
次に、内部セルGNDユニット323の構成について説明する。図10は内部セルGNDユニット323の第3層配線のレイアウトを示す平面図である。内部セルGNDユニット323の第3層には、内部セルユニットGND端子525と、この内部セルユニットGND端子525に接続された内部セルGND配線527とが配置される。
【0067】
この第3層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル158が形成され、バリアメタル158の上には内部セルGNDはんだボール1033が形成される。内部セルユニットGND端子525は、内部セルGND配線527と絶縁膜に形成された図示しないスルーホールとバリアメタル158とを介して、内部セルGNDはんだボール1033に接続される。ユニットを隣接配置すると、隣接するユニット間で内部セルユニットGND端子525同士が接続される。
【0068】
内部セルGNDユニット323の第1層及び第2層の構造は、図5と同一である。第3層の内部セルGND配線527と第2層の内部セルGND配線527は、図示しないスルーホールによって接続される。
【0069】
次に、内部セル電源ユニット324の構成について説明する。図11は内部セル電源ユニット324の第3層配線のレイアウトを示す平面図である。内部セル電源ユニット324の第3層には、内部セルユニット電源端子526と、この内部セルユニット電源端子526に接続された内部セル電源配線528とが配置される。
【0070】
この第3層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル158が形成され、バリアメタル158の上には内部セル電源はんだボール1134が形成される。内部セルユニット電源端子526は、内部セル電源配線528と絶縁膜に形成された図示しないスルーホールとバリアメタル158とを介して内部セル電源はんだボール1134に接続される。
【0071】
内部セル電源ユニット324の第1層及び第2層の構造は図5と同一である。第3層の内部セル電源配線528と第2層の内部セル電源配線528は、図示しないスルーホールによって接続される。
【0072】
次に、はんだボールを配置しないGNDユニットの構成について説明する。図12は、はんだボールを配置しないGNDユニット401の第3層配線のレイアウトを示す平面図である。このGNDユニット401の第3層には、内部セルユニットGND端子525と、この内部セルユニットGND端子525に接続された内部セルGND配線527とが配置される。なお、はんだボールを配置しないGNDユニット401の第1層及び第2層の構造は図5と同一なので、説明は省略する。
【0073】
次に、はんだボールを配置しない電源ユニットの構成について説明する。図13は、はんだボールを配置しない電源ユニット402の第3層配線のレイアウトを示す平面図である。この電源ユニット402の第3層には、内部セルユニット電源端子526と、この内部セルユニット電源端子526に接続された内部セル電源配線528とが配置される。はんだボールを配置しない電源ユニット402の第1層及び第2層の構造は図5と同一なので、説明は省略する。
【0074】
なお、GNDユニット401又は電源ユニット402に内部セル121を配置すれば、このGNDユニット401又は電源ユニット402は、前述の内部セルユニット322となる。内部セル121のGND端子は第1層の内部セルGND配線527と接続され、内部セル121の電源端子は第1層の内部セル電源配線528と接続される。
【0075】
以上のように図4、図5に示した基本ユニットから図6及び図7、図8、図9、図10、図11、図12、図13に示した7種類のユニットを作り、これらのユニットをチップ351上に並べたものが図1に示すチップレイアウト平面図である。図14は図1の左下の領域における第3層配線のレイアウトを示す平面図、図15は同領域における第1層配線及び第2層配線のレイアウトを示す平面図である。
【0076】
図14に示すように、I/Oバッファユニット102のI/OバッファGND配線107は、隣接するI/OバッファGNDユニット103のI/OバッファGND配線107にI/OバッファユニットGND端子105を介して接続される。I/Oバッファユニット102のI/Oバッファ電源配線108は、隣接するI/Oバッファ電源ユニット104のI/Oバッファ電源配線108にI/Oバッファユニット電源端子106を介して接続される。
【0077】
また、I/Oバッファユニット102同士が隣接する場合には、I/OバッファユニットGND端子105を介して互いのI/OバッファGND配線107が接続され、I/Oバッファユニット電源端子106を介して互いのI/Oバッファ電源配線108が接続される。
【0078】
各ユニットの第1層及び第2層の内部セルGND配線527は、隣接するユニットの第1層及び第2層の内部セルGND配線527に内部セルGND端子530を介して接続される。各ユニットの第1層及び第2層の内部セル電源配線528は、隣接するユニットの第1層及び第2層の内部セル電源配線528に内部セル電源端子531を介して接続される。
【0079】
次に、各ユニット内の内部セルGND配線527と内部セル電源配線528の構成について説明する。図16は各ユニット内の内部セルGND配線527と内部セル電源配線528の構造を示す斜視図である。なお、図16は、内部セルGNDユニット323又は内部セル電源ユニット324の場合を例に挙げて記している。
【0080】
各ユニット内では、第1層1961に内部セルGND配線527と内部セル電源配線528が交互に配置されている。そして、第2層1963には、前記第1層1961の配線と直交するように内部セルGND配線527と内部セル電源配線528が交互に配置されている。第1層1961の内部セルGND配線527と第2層1963の内部セルGND配線527との間、及び第1層1961の内部セル電源配線528と第2層1963の内部セル電源配線528との間は、スルーホール1962によって接続される。
【0081】
次に、内部セルGNDユニット323または内部セル電源ユニット324の場合、第3層1965に内部セルGND配線527又は内部セル電源配線528が配置されている。第2層1963の内部セルGND配線527と第3層1965の内部セルGND配線527との間、及び第2層1963の内部セル電源配線528と第3層1965の内部セル電源配線528との間は、スルーホール1964によって接続される。
【0082】
内部セルGNDユニット323の場合、第3層1965の内部セルGND配線527は、第3層1965上の絶縁膜に形成された図示しないスルーホールとこの絶縁膜上に形成されたバリアメタル158とを介して内部セルGNDはんだボール1033に接続される。
【0083】
また、内部セル電源ユニット324の場合、第3層1965の内部セル電源配線528は、第3層1965上の絶縁膜に形成された図示しないスルーホールとこの絶縁膜上に形成されたバリアメタル158とを介して内部セル電源はんだボール1134に接続される。第3層1965の内部セルGND配線527及び内部セル電源配線528には、はんだボール1033,1134に合わせて太い幅の配線が使われる。
【0084】
内部セル121は、内部セルGND配線527と内部セル電源配線528との間に配置される。また、内部セル121の信号間配線229は、第1層の内部セルGND配線527と内部セル電源配線528との間を通るようになっている。なお、I/Oバッファ101や内部セル121(マクロセルやRAM)は、内部セルGND配線527や内部セル電源配線528がない領域に配置される。
【0085】
前述の図2は、図29に示した第2の従来例と同等の回路を配置したものである。図2のように各ユニットを並べて配置すると、I/OバッファユニットGND端子105を介して各ユニットのI/OバッファGND配線107が接続され、I/Oバッファユニット電源端子106を介して各ユニットのI/Oバッファ電源配線108が接続される。つまり、各ユニットを配置する工程は、I/OバッファGND配線107とI/Oバッファ電源配線108を接続する工程を兼ねている。
【0086】
これにより、I/Oバッファ101のGND端子110には、I/OバッファGNDユニット103のI/OバッファGNDはんだボール113からGND電位が供給され、I/Oバッファ101の電源端子111には、I/Oバッファ電源ユニット104のI/Oバッファ電源はんだボール114から電源電位が供給される。
【0087】
各I/Oバッファユニット102のI/Oバッファ101のI/Oバッファ信号端子112は、同一ユニット内に配置された信号はんだボール115と1対1で接続されている。したがって、各ユニットを配置する工程は、従来のピン配置の工程を兼ねている。
【0088】
図3に示すとおり、I/Oバッファ信号端子112とこの信号端子112の真上に配置された信号はんだボール115とをスルーホール157とバリアメタル158によって接続しているので、I/Oバッファ信号端子112と信号はんだボール115とを最短距離で接続することができる。
【0089】
また、図3に示すとおり、従来例のような信号引出し配線3218が内部セル121上を通過することが無く、かつ本実施の形態の信号引出し配線(スルーホール157、バリアメタル158及び信号はんだボール115)と内部セル121との間にシールド配線156a,156bを設けることで、信号引出し配線と信号間配線229間の寄生容量を小さくすることができる。したがって、クロストークノイズの影響を低減することができ、信号間配線229のジッタを低減することができる。
【0090】
次に、内部セル121と内部セルGND配線527及び内部セル電源配線528の接続について説明する。内部セル121は、I/Oバッファ101が配置されない領域に配置され、内部セルGND配線527と内部セル電源配線528に接続される。次に、内部セルGND配線527は内部セルGNDユニット323に接続され、内部セル電源配線528は内部セル電源ユニット324に接続されるので、各ユニットを並べて配置するだけでチップの外から電位が供給される。
【0091】
したがって、本実施の形態の各ユニットを配置する工程は、内部セルGND配線527と内部セル電源配線528を接続する工程を兼ねている。信号間配線229は、I/OバッファGND端子110とI/Oバッファ電源端子111やI/Oバッファ101が配置された領域を避けて配線できるので、従来どおりの配線性が確保できる。
【0092】
本実施の形態は、チップ351上に各ユニットを並べて配置することにより、I/Oバッファ101と内部セルGND配線527と内部セル電源配線528とI/OバッファGND配線107とI/Oバッファ電源配線108及びはんだボール113,114,115,1033,1134を備えたFC型ICのチップレイアウトが構成できる。
【0093】
次に、各ユニットの内部構造と内部セル領域の配線インピーダンスモデルについて説明する。図17は図16に示した内部セルGND配線527と内部セル電源配線528の第1層1961の配線インピーダンスをモデル化した回路図、図18は第2層1963の配線インピーダンスをモデル化した回路図、図19は第3層1965の配線インピーダンスをモデル化した回路図である。
【0094】
ここで、内部セルGND配線527と内部セル電源配線528からなる第1層1961,第2層1963,第3層1965をそれぞれ配線抵抗2071,2173,2275に置き換え、スルーホール1962,1964をそれぞれスルーホール抵抗2072,2174に置き換える。次に、内部セル121を定電流源2076に置き換え、内部セルGNDはんだボール1033をGND電位に置き換え、内部セル電源はんだボール1134を定電圧源2277に置き換える。さらに、ユニット電源端子525と526を、インピーダンスモデルの電源端子2078に置き換える。
【0095】
以上により、図17〜図19に示すような配線インピーダンスモデルが得られる。各ユニットのインピーダンス回路網は、各ユニットの配置に基づいて端子2078同志が接続され、チップレイアウトのインピーダンス回路網を構成する。この配線インピーダンスモデルにより、内部セル121のGNDと電源配線の電位降下を検証することができる。
【0096】
次に、本実施の形態のFC型ICの製品設計方法を図20を用いて説明する。図20は本実施の形態のFC型ICの製品設計方法を示すフローチャート図である。まず、製品毎の設計情報として、配線ピッチ等の情報を含むデザインルール(幾何学的設計規則)1601と、はんだボール113〜115,1033,1134の座標やはんだボールピッチ等の情報を含むパッケージ情報1602と、機能記述データやピン配置やピン数等の情報を含む顧客仕様1603とが予め用意される。
【0097】
次に、ステップ1604において、パッケージ情報1602と顧客仕様1603を基に基盤設計が行なわれ、GND配線及び電源配線の配置やユニット配置やピン配置等の情報を含む基盤データベース1608が生成される。このステップ1604の詳細は図22によって説明する。
【0098】
続いて、設計者は、顧客仕様1603を基にシミュレータ等を用いて機能レベルのシミュレーションを行い機能レベルの動作確認を行った後(ステップ1605)、論理合成を行うことにより(ステップ1606)、I/Oバッファ101や内部セル121等の回路ブロックを構成要素とする回路情報1607を生成する。
【0099】
そして、設計者は、回路情報1607と基盤データベース1608を基に、I/Oバッファ101と、RAMやマクロを含む内部セル121などを概略配置する(ステップ1609)。次に、設計者は、基盤データベース1608を基に計算機等を用いて回路ブロック間の配線長を仮決めし、その電気的負荷量を用いて仮配線長シミュレーションを行う(ステップ1610)。
【0100】
ここで、設計者は、仮配線長シミュレーション結果を確認して、ICが期待通り動くかどうかをチェックし(ステップ1611)、不具合がある場合は、ステップ1609で行った概略配置を変更して(ステップ1613)、ステップ1610に戻る。
【0101】
ステップ1611において問題がない場合、設計者は、概略配置した回路ブロックにその他の回路を加えたIC全体の回路配置を計算機に確定させて、回路間の自動配線を行わせる(ステップ1612)。ここでチップ内の実際の配線長が全て確定するので、設計者は、デザインルール1601を基に、配線の電気的負荷量を考慮した実配線長タイミングシミュレーションによる動作確認とデザインルール検証を行う(ステップ1614)。
【0102】
次に、設計者は、実配線長タイミングシミュレーションとデザインルール検証の結果を確認して、不具合がある場合は、ステップ1612で行った配置を修正して(ステップ1616)、ステップ1614に戻る。ステップ1611において問題がない場合、設計者は、計算機にICチップのマスクデータ1617を作成させる。以上の製品設計方法において、従来の製品設計方法と異なるのはステップ1604の基盤設計である。
【0103】
次に、本実施の形態のFC型ICの基盤設計方法について図21と図22を用いて説明する。図21はFC型ICの回路例を示す回路図、図22は本実施の形態の基盤設計方法を示すフローチャート図である。図22は図20のステップ1604の詳細を示すものである。
【0104】
図21に示すICは、入力バッファ回路a0〜a2,b0〜b1,c0〜c3と、内部セル121と、出力バッファ回路d0〜d7,e0〜e4,f,g0〜g1と、入力ピンA0〜A2,B0〜B1,C0〜C3と、出力ピンD0〜D7,E0〜E2,F,G0〜G1とから構成される。
【0105】
デザインルールやパッケージ情報は、I/OバッファGND電位=0V、I/Oバッファ電源電位=1.8V、内部セルGND電位=0V、内部セル電源電位(VDD)=1.5V、三層配線プロセス、配線ピッチ1μm、はんだボールピッチ200μmと規定していると仮定する。
【0106】
まず、設計者は、デザインルール1601で規定された配線ピッチ1μm以上という条件を満たすべく、パッケージ情報1601で規定されたはんだボールピッチ200μmを任意の整数、例えば200で割ることで、電源配線ピッチ1μmとユニットサイズ200μm×200μmとを決定し、基本ユニットのサイズを決定する(ステップ1820)。
【0107】
次に、設計者は、基本ユニットを元とするI/Oバッファユニット102にI/Oバッファ101と信号はんだボール115を配置し、I/OバッファGNDユニット103にI/OバッファGNDはんだボール113を配置し、I/Oバッファ電源ユニット104にI/Oバッファ電源はんだボール114を配置し、内部セルGNDユニット323に内部セルGNDはんだボール1033を配置し、内部セル電源ユニット324に内部セル電源はんだボール1134を配置する(ステップ1821)。
【0108】
さらに、設計者は、図6、図7に示すように、I/Oバッファユニット102にI/OバッファGND配線107、I/Oバッファ電源配線108、シールド配線156a,156b、I/OバッファユニットGND端子105、I/Oバッファユニット電源端子106、スルーホール157、内部セルGND端子530、内部セル電源端子531、内部セルGND配線527及び内部セル電源配線528を配置して、I/Oバッファユニット102内のレイアウトを示すユニットレイアウトデータ1823を作成する(ステップ1822)。
【0109】
同様に、設計者は、図8に示すようにI/OバッファGNDユニット103にI/OバッファユニットGND端子105、I/OバッファGND配線107、内部セルGND端子530、内部セル電源端子531、内部セルGND配線527及び内部セル電源配線528を配置して、ユニットレイアウトデータ1823を作成し、図9に示すようにI/Oバッファ電源ユニット104にI/Oバッファユニット電源端子106、I/Oバッファ電源配線108、内部セルGND端子530、内部セル電源端子531、内部セルGND配線527及び内部セル電源配線528を配置して、ユニットレイアウトデータ1823を作成する(ステップ1822)。
【0110】
また、設計者は、図10に示すように内部セルGNDユニット323に内部セルユニットGND端子525、内部セルGND端子530、内部セル電源端子531、内部セルGND配線527及び内部セル電源配線528を配置して、ユニットレイアウトデータ1823を作成し、図11に示すように内部セル電源ユニット324に内部セルユニット電源端子526、内部セルGND端子530、内部セル電源端子531、内部セルGND配線527及び内部セル電源配線528を配置して、ユニットレイアウトデータ1823を作成する(ステップ1822)。
【0111】
さらに、設計者は、図12に示すようにはんだボールを配置しないGNDユニットに内部セルユニットGND端子525、内部セルGND端子530、内部セル電源端子531、内部セルGND配線527及び内部セル電源配線528を配置して、ユニットレイアウトデータ1823を作成し、図13に示すようにはんだボールを配置しない電源ユニットに内部セルユニット電源端子526、内部セルGND端子530、内部セル電源端子531、内部セルGND配線527及び内部セル電源配線528を配置して、ユニットレイアウトデータ1823を作成する(ステップ1822)。
【0112】
次に、設計者は、ユニットレイアウトデータ1823を基に計算機等を用いて、図17〜図19に示したような内部セルGND配線と内部セル電源配線の配線インピーダンスモデルを抽出して(ステップ1824)、電源配線モデル1825を生成する。
【0113】
ここで、I/Oバッファ信号端子112と信号はんだボール115の接続はユニット内にてスルーホール157と上層のバリアメタル158などを介して最短距離で接続されるので、製品毎に個々にI/Oバッファ信号端子112と信号はんだボール115のインピーダンス特性を確認する必要が無くなる。製品設計の段階では、ユニットレイアウトデータ1823と電源配線モデル1825とを使用することにより、従来の製品設計方法で必要であったステップ3707,3708,3709,3710,3711,3712,3713を省略することができる。
【0114】
次に、設計者は、顧客仕様1603と前述の回路情報1607とを基に計算機等を用いて内部領域の面積を10MGateと算出すると共に、I/Oピン数を144ピンと算出する(ステップ1805)。そして、設計者は、算出した内部領域の面積とI/Oピン数とを基に計算機等を用いてチップサイズを2.4mm×2.4mmと算出する(ステップ1806)。
【0115】
続いて、設計者は、パッケージ情報1602と顧客仕様1603とを基に各ユニットを配置して、図1のようなチップレイアウトを決定し(ステップ1810)、ユニット毎のユニット電源配線モデル1825とステップ1810のユニット配置結果とを基に計算機等を用いてICチップのインピーダンス網モデルを作成し、作成したインピーダンス網モデルを基に回路シミュレータを用いて電位降下の見積もりを行なう(ステップ1814)。チップのインピーダンス網モデルは、ユニットの並び替えに応じて変更することができる。
【0116】
設計者は、電位降下シミュレーションの結果を確認して(ステップ1815)、問題がある場合、ステップ1810で行ったユニット配置を変更して(ステップ1817)、ステップ1814に戻る。ステップ1815において問題がない場合、設計者は、GND配線及び電源配線の配置やユニット配置やピン配置等の情報を基盤データベース1608に登録する(ステップ1816)。以上により、FC型ICの基盤設計(ステップ1604)が終了する。
【0117】
本実施の形態の効果を図2と図3を用いて説明する。本実施の形態の第一の効果は、図3に示すとおり、I/Oバッファ信号端子112と信号はんだボール115とを最短距離で接続することができ、配線のインピーダンスを小さくすることができるということである。
【0118】
また、本実施の形態によれば、各I/Oバッファ101について同一のI/Oバッファユニット102を使用するので、各I/Oバッファ101で扱う信号間のインピーダンス特性の差が小さくなり、信号間のスキュー差を調整する必要が無くなる。
【0119】
例えば、図29の第2の従来例に示す信号配線抵抗が0.04Ω□、スルーホール抵抗が1個2Ω、引出し配線の寄生容量が1fF/μm2 、引出し配線幅が10μm、引出し配線長さが100から400μm、スルーホール数が10×10個と仮定すると、信号配線抵抗が0.4から1.6Ω、引出し配線の寄生容量が2から8pF、スルーホール抵抗が0.02Ωとなる。
【0120】
これに対して、図2では、引出し配線がスルーホールの座布団のみとなり、引出し配線幅が10μm、引出し配線長さが10μm、スルーホール数が10×10個となるので、スルーホール抵抗が0.2Ω、引出し配線の寄生容量が0.1pFとなる。
【0121】
各I/Oバッファ101の信号間のスキュー差をCR(容量と抵抗)の時定数で見積もると、図29の第2の従来例では[(1.6+0.02)×8]−[(0.4+0.02)×2]=12.12psecとなり、図2では信号線の引出し配線長差が無くなるので0psecに改善される。
【0122】
また、本実施の形態によれば、図3に示すとおり、従来例のような信号引出し配線3218が内部セル121上を通過することが無く、かつシールド配線156a,156bを用いることで、信号引出し配線と信号間配線229間の寄生容量を小さくすることができる。したがって、クロストークノイズの影響を低減することができ、信号間配線229のジッタを低減することができる。
【0123】
例えば、図28の従来例に示す信号引出し配線3218が1層配線で、内部セルの信号間配線229が1層配線で、信号引出し配線3218と信号間配線229がはんだボールピッチ分200μmで並走した場合、1層配線と3層配線間の単位容量が0.125fF/μmと仮定すると、結合容量は25fFとなる。したがって、従来例では1層配線−基板間寄生容量と1層配線−3層配線間寄生容量の比は2:1となり、ジッタ及びクロストークノイズにより誤動作を引き起していた。
【0124】
これに対して、本実施の形態によれば、引出し配線が無く、内部セル121の信号配線が並走しなくなり、かつシールド配線156a,156bにより結合容量が0fFとなるので、クロストークノイズによるジッタと誤動作を無くすことができる。
【0125】
さらに、本実施の形態によれば、図20と図22のフローチャート図に示すとおり、ステップ1820,1821,1822,1824,1810を追加し、顧客仕様に依存しないユニットレイアウトデータ1823を組み合わせることで、FC型ICのチップレイアウトを設計することができ、かつ従来例のステップ3707,3708,3709,3710,3711,3712,3713を省略でき、基盤設計の工程を従来のステップ3607(図32)からステップ1604(図22)のように簡略化できるので、顧客仕様が確定してから少ない工程数でFC型ICのチップレイアウトを設計することができる。
【0126】
従来の基盤設計では、グループ3453やGND配線や電源配線を配置した結果、インピーダンス不整合や電位降下の問題があった場合、グループ化したレイアウト情報を調整したり修正する必要があり、このときの戻りの工程が多いため、設計TATが長くなる。
【0127】
これに対して、本実施の形態では、電位降下の問題があったとしても、戻りの工程はステップ1817,1810,1814,1815の4つだけであるので、設計TATを短くすることができる。また、本実施の形態では、仕様や設計の変更があった場合でも、ユニットを組み替えるだけで対応できるという効果がある。
【0128】
したがって、従来例では、グループの作成と配置や電源モデルの抽出と電位降下シミュレーションに10日を要していたが、本実施の形態では、ユニットの作成と配置が2日、電源モデルの抽出と電位降下シミュレーションが1日で済み、設計TAT(工程日数)を3日に短縮できるという効果がある。さらに、仕様や設計の変更があった場合は、ユニットを組み替えるだけで対応できるので、従来例では、仕様や設計の変更に5日を要していた設計TATが1.5日に短縮できるという効果がある。
【0129】
[第2の実施の形態]
以下、本発明の第2の実施の形態について図面を参照して詳細に説明する。図23は本発明の第2の実施の形態となるFC型ICのレイアウト構造を示す平面図であり、第1の実施の形態と同一の構成には同一の符号を付してある。なお、図23はFC型ICを上から透視して見ているものとする。
【0130】
本実施の形態は、互いに相補な信号を扱う2個のI/Oバッファ信号端子112a,112bを備えた相補信号型のI/Oバッファ101aをユニット化した2I/Oバッファユニット102aを有するものである。
【0131】
本実施の形態では、I/OバッファGNDユニット103と、2I/Oバッファユニット102aと、I/Oバッファ電源ユニット104とを基板上に配置している。内部セル121は、I/Oバッファ101aを除く領域に配置されている。
【0132】
I/Oバッファ信号端子112a,112bの接続は第1の実施の形態と同様である。すなわち、I/Oバッファ信号端子112aと信号はんだボール115aは、信号端子112aの上に形成されたスルーホール157aとスルーホール157aの上層に形成されたバリアメタル158とを介して接続される。また、I/Oバッファ信号端子112bと信号はんだボール115bは、信号端子112bの上に形成されたスルーホール157bとスルーホール157bの上層に形成されたバリアメタル158とを介して接続される。
【0133】
I/Oバッファ101aのI/OバッファGND端子110は、I/OバッファGND配線107とI/OバッファユニットGND端子105と上層のバリアメタル158とを介して、I/OバッファGNDはんだボール113に接続される。
【0134】
同様に、I/Oバッファ101aのI/Oバッファ電源端子111は、I/Oバッファ電源配線108とI/Oバッファユニット電源端子106と上層のバリアメタル158とを介してI/Oバッファ電源はんだボール114に接続される。その他の構成は第1の実施の形態と同一なので、説明は省略する。
【0135】
[第3の実施の形態]
以下、本発明の第3の実施の形態について図面を参照して詳細に説明する。図24は本発明の第3の実施の形態となるFC型ICのレイアウト構造を示す平面図であり、第1の実施の形態と同一の構成には同一の符号を付してある。なお、図24はFC型ICを上から透視して見ているものとする。
【0136】
本実施の形態は、互いに相補な信号を扱う2個のI/Oバッファ信号端子112a,112bと2個の終端端子112c,112dを備えた相補信号型のI/Oバッファ101bをユニット化した4I/Oバッファユニット102bを有するものである。
【0137】
本実施の形態では、I/OバッファGNDユニット103と、4I/Oバッファユニット102bと、I/Oバッファ電源ユニット104とを基板上に配置している。内部セル121は、I/Oバッファ101bを除く領域に配置されている。
【0138】
I/Oバッファ信号端子112a,112b、I/Oバッファ終端端子112c,112dの接続は第1の実施の形態と同様である。すなわち、I/Oバッファ信号端子112aと信号はんだボール115aは、信号端子112aの上に形成されたスルーホール157aとスルーホール157aの上層に形成されたバリアメタル158とを介して接続され、I/Oバッファ信号端子112bと信号はんだボール115bは、信号端子112bの上に形成されたスルーホール157bとスルーホール157bの上層に形成されたバリアメタル158とを介して接続される。
【0139】
また、I/Oバッファ終端端子112cと信号はんだボール115cは、終端端子112cの上に形成されたスルーホール157cとスルーホール157cの上層に形成されたバリアメタル158とを介して接続され、I/Oバッファ終端端子112dと信号はんだボール115dは、終端端子112dの上に形成されたスルーホール157dとスルーホール157dの上層に形成されたバリアメタル158とを介して接続される。
【0140】
I/Oバッファ101bのI/OバッファGND端子110は、I/OバッファGND配線107とI/OバッファユニットGND端子105と上層のバリアメタル158とを介して、I/OバッファGNDはんだボール113に接続される。
【0141】
同様に、I/Oバッファ101bのI/Oバッファ電源端子111は、I/Oバッファ電源配線108とI/Oバッファユニット電源端子106と上層のバリアメタル158とを介してI/Oバッファ電源はんだボール114に接続される。その他の構成は第1の実施の形態と同一なので、説明は省略する。
【0142】
[第4の実施の形態]
以下、本発明の第4の実施の形態について図面を参照して詳細に説明する。図25は本発明の第4の実施の形態となるFC型ICのレイアウト構造を示す平面図であり、第1の実施の形態と同一の構成には同一の符号を付してある。なお、図24はFC型ICを上から透視して見ているものとする。本実施の形態は、複数のRAMやマクロセルをユニット領域459の整数倍のサイズの領域に配置してユニット化したRAM・マクロユニット2502を有するものである。
【0143】
本実施の形態では、I/OバッファGNDユニット103と、ユニット領域459の6倍のサイズの領域に、ユニット領域459より大きいサイズのRAM2535とマクロセル2536とを1つずつ配置したRAM・マクロユニット2502と、I/Oバッファ電源ユニット104と、内部セルGNDユニット323と、内部セル電源ユニット324とを基板上に配置している。内部セル121は、RAM・マクロユニット2502を除く領域に配置されている。
【0144】
マクロセル2536のマクロ信号端子2512は、信号端子2512の上に形成されたスルーホール157とスルーホール157の上層に形成されたバリアメタル158とを介して、直上の信号はんだボール115に接続されている。その他の構成は第1の実施の形態と同一なので、説明は省略する。なお、はんだボールから放射されるα線を避けるため、RAM2535(又はマクロセル2536)上に、はんだボールを配置しないことがある。
【0145】
【発明の効果】
本発明によれば、信号はんだボールと、入出力バッファと、第1の入出力バッファGND配線と、第1の入出力バッファ電源配線とを備えた入出力バッファユニットをチップ上に配置したことにより、各入出力バッファについて同一の入出力バッファユニットを使用するので、入出力バッファと信号はんだボール間の配線長が各入出力バッファで同一となり、各入出力バッファで扱う信号間のインピーダンス特性の差が小さくなるので、信号間のスキュー差を小さくすることができる。また、入出力バッファと信号はんだボール間の配線長が従来よりも短くなり、信号引出し配線が内部セル上を通過することがなくなるので、入出力バッファと内部セル間のクロストークノイズの影響を低減することができ、信号間配線のジッタを低減することができる。また、製品毎の仕様によって入出力バッファユニットの配置が変わったとしても、入出力バッファと信号はんだボール間の配線は変化しないので、入出力バッファと信号はんだボール間のインピーダンス特性が変化することはない。
【0146】
また、入出力バッファGNDユニットを入出力バッファユニットの隣に配置するだけで、ユニット間で入出力バッファGND配線が自動的に接続されるので、入出力バッファGND配線を接続する工程が不要となる。
【0147】
また、入出力バッファ電源ユニットを入出力バッファユニットの隣に配置するだけで、ユニット間で入出力バッファ電源配線が自動的に接続されるので、入出力バッファ電源配線を接続する工程が不要となる。
【0148】
また、内部セルGNDユニット又ははんだボールを配置しないGNDユニットを他のユニットの隣に配置するだけで、ユニット間で内部セルGND配線が自動的に接続されるので、内部セルGND配線を接続する工程が不要となる。
【0149】
また、内部セル電源ユニット又ははんだボールを配置しない電源ユニットを他のユニットの隣に配置するだけで、ユニット間で内部セル電源配線が自動的に接続されるので、内部セル電源配線を接続する工程が不要となる。
【0150】
また、入出力バッファを信号はんだボールの真下に配置し、入出力バッファの信号端子をスルーホールを介して信号はんだボールと接続することにより、入出力バッファと信号はんだボールとを最短距離で接続することができ、配線のインピーダンスを小さくすることができ、製品毎に入出力バッファと信号はんだボール間のインピーダンス特性を確認する必要がなくなる。
【0151】
また、スルーホールの周囲にシールド配線を配置することにより、信号引出し配線と内部セルの信号間配線との間の寄生容量を小さくすることができるので、入出力バッファと内部セル間のクロストークノイズの影響を低減することができ、信号間配線のジッタを低減することができる。
【0152】
また、各ユニットに備えられた内部セルGND配線及び内部セル電源配線を、はんだボールピッチの整数分の1のピッチで配置することにより、隣接するユニット間で内部セルGND配線及び内部セル電源配線を容易に接続異数することができる。
【0153】
また、内部セル、入出力バッファ、はんだボール、GND配線又は電源配線をユニット化してチップ上に配置するようにして、ユニットのサイズをデザインルールとパッケージ情報に基づいて算出するユニットサイズ算出手順と、算出したサイズの領域内に、内部セル、入出力バッファ、はんだボール、入出力バッファGND配線、入出力バッファ電源配線、内部セルGND配線、内部セル電源配線のうち少なくとも1つを配置して、複数種のユニット内のレイアウトを決定し、各ユニット内のレイアウトを示すユニットレイアウトデータを作成するユニットレイアウトデータ作成手順と、チップの仕様に基づいて各ユニットをチップ上に配置するユニット配置手順とを実行することにより、顧客仕様が確定してから少ない工程数でフリップチップ型半導体集積回路のチップレイアウトを設計することができる。
【0154】
また、ユニットレイアウトデータを基に内部セルGND配線と内部セル電源配線の配線インピーダンスモデルをユニットの種別毎に抽出するモデル抽出手順と、ユニットの種別毎に抽出された配線インピーダンスモデルとユニット配置手順で決定されたユニット配置に基づいて、チップ全体の配線インピーダンス網モデルを作成し、この配線インピーダンス網モデルを用いて電位降下シミュレーションを行う電位降下シミュレーション手順とを実行することにより、チップの配線インピーダンス網モデルを、ユニットの並び替えに応じて容易に変更することができる。その結果、電位降下の問題があってユニット配置を変更したとしても、変更後の配線インピーダンス網モデルを容易に得ることができ、従来よりも設計TAT(工程日数)を短縮することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態となるフリップチップ型ICのチップレイアウト平面図である。
【図2】 図1のフリップチップ型ICの一部を拡大した平面図である。
【図3】 図2のフリップチップ型ICの断面図である。
【図4】 本発明の第1の実施の形態において基本ユニットの第3層配線のレイアウトを示す平面図である。
【図5】 本発明の第1の実施の形態において基本ユニットの第1層配線及び第2層配線のレイアウトを示す平面図である。
【図6】 本発明の第1の実施の形態においてI/Oバッファユニットの第3層配線のレイアウトを示す平面図である。
【図7】 本発明の第1の実施の形態においてI/Oバッファユニットの第1層配線及び第2層配線のレイアウトを示す平面図である。
【図8】 本発明の第1の実施の形態においてI/OバッファGNDユニットの第3層配線のレイアウトを示す平面図である。
【図9】 本発明の第1の実施の形態においてI/Oバッファ電源ユニットの第3層配線のレイアウトを示す平面図である。
【図10】 本発明の第1の実施の形態において内部セルGNDユニットの第3層配線のレイアウトを示す平面図である。
【図11】 本発明の第1の実施の形態において内部セル電源ユニットの第3層配線のレイアウトを示す平面図である。
【図12】 本発明の第1の実施の形態においてはんだボールを配置しないGNDユニットの第3層配線のレイアウトを示す平面図である。
【図13】 本発明の第1の実施の形態においてはんだボールを配置しない電源ユニットの第3層配線のレイアウトを示す平面図である。
【図14】 図1の一部の領域における第3層配線のレイアウトを示す平面図である。
【図15】 図1の一部の領域における第1層配線及び第2層配線のレイアウトを示す平面図である。
【図16】 各ユニット内の内部セルGND配線と内部セル電源配線の構造を示す斜視図である。
【図17】 図16の内部セルGND配線と内部セル電源配線の第1層の配線インピーダンスをモデル化した回路図である。
【図18】 図16の内部セルGND配線と内部セル電源配線の第2層の配線インピーダンスをモデル化した回路図である。
【図19】 図16の内部セルGND配線と内部セル電源配線の第3層の配線インピーダンスをモデル化した回路図である。
【図20】 本実施の形態のフリップチップ型ICの製品設計方法を示すフローチャート図である。
【図21】 フリップチップ型ICの回路例を示す回路図である。
【図22】 本実施の形態のフリップチップ型ICの基盤設計方法を示すフローチャート図である。
【図23】 本発明の第2の実施の形態となるフリップチップ型ICのレイアウト構造を示す平面図である。
【図24】 本発明の第3の実施の形態となるフリップチップ型ICのレイアウト構造を示す平面図である。
【図25】 本発明の第4の実施の形態となるフリップチップ型ICのレイアウト構造を示す平面図である。
【図26】 第1の従来例であるフリップチップ型ICのレイアウト構造を示す平面図である。
【図27】 図26のフリップチップ型ICの一部を拡大した平面図である。
【図28】 図27のフリップチップ型ICの断面図である。
【図29】 第2の従来例であるフリップチップ型ICのレイアウト構造を示す平面図である。
【図30】 第2の従来例であるフリップチップ型ICのチップレイアウト平面図である。
【図31】 従来のフリップチップ型ICの製品設計方法を示すフローチャート図である。
【図32】 従来のフリップチップ型ICの基盤設計方法を示すフローチャート図である。
【符号の説明】
101、101a、101b…I/Oバッファ、102、102a、102b…I/Oバッファユニット、103…I/OバッファGNDユニット、104…I/Oバッファ電源ユニット、105…I/OバッファユニットGND端子、106…I/Oバッファユニット電源端子、107…I/OバッファGND配線、108…I/Oバッファ電源配線、110…I/OバッファGND端子、111…I/Oバッファ電源端子、112、112a〜112d…I/Oバッファ信号端子、113…I/OバッファGNDはんだボール、114…I/Oバッファ電源はんだボール、115,115a〜115d…信号はんだボール、156a,156b…シールド配線、157、157a〜157d…スルーホール、158…バリアメタル、323…内部セルGNDユニット、324…内部セル電源ユニット、1033…内部セルGNDはんだボール、1134…内部セル電源はんだボール。
Claims (12)
- 一辺がはんだボールピッチの正方形ユニットをチップ上に配置するフリップチップ型半導体集積回路であって、
外部との信号伝送のための信号はんだボールと、信号端子が前記信号はんだボールと接続された、前記正方形ユニットの内部セルと外部とのインタフェースとなる入出力バッファと、この入出力バッファのGND端子と接続された第1の入出力バッファGND配線と、隣接ユニットと前記第1の入出力バッファGND配線を接続するための第1の入出力バッファユニットGND端子と、前記入出力バッファの電源端子と接続された第1の入出力バッファ電源配線と、隣接ユニットと前記第1の入出力バッファ電源配線を接続するための第1の入出力バッファユニット電源端子とを備えた前記正方形ユニットの入出力バッファユニットをチップ上に配置し、
前記入出力バッファの信号端子を前記信号はんだボールの真下に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項1記載のフリップチップ型半導体集積回路において、
外部から前記入出力バッファにGND電位を供給する入出力バッファGNDはんだボールと、この入出力バッファGNDはんだボールと接続される第2の入出力バッファGND配線と、前記第2の入出力バッファGND配線と接続される第2の入出力バッファユニットGND端子とを備えた前記正方形ユニットの入出力バッファGNDユニットをチップ上に配置し、前記第2の入出力バッファユニットGND端子は隣接配置された前記入出力バッファユニットの前記第1の入出力バッファGND配線と、前記入出力バッファユニットの前記第1の入出力バッファユニットGND端子を介して接続されたことを特徴とするフリップチップ型半導体集積回路。 - 請求項1記載のフリップチップ型半導体集積回路において、
外部から前記入出力バッファに電源電位を供給する入出力バッファ電源はんだボールと、この入出力バッファ電源はんだボールと接続される第2の入出力バッファ電源配線と、前記第2の入出力バッファ電源配線と接続される第2の入出力バッファユニット電源端子とを備えた前記正方形ユニットの入出力バッファ電源ユニットをチップ上に配置し、前記第2の入出力バッファユニット電源端子は隣接配置された前記入出力バッファユニットの前記第1の入出力バッファ電源配線と、前記入出力バッファユニットの前記第1の入出力バッファユニット電源端子を介して接続されたことを特徴とするフリップチップ型半導体集積回路。 - 請求項1記載のフリップチップ型半導体集積回路において、
外部から前記内部セルにGND電位を供給する内部セルGNDはんだボールと、この内部セルGNDはんだボールと接続されると共に、隣接配置された他のユニットの第1の内部セルGND配線と接続される第2の内部セルGND配線と内部セルユニットGND端子とを備えた前記正方形ユニットの内部セルGNDユニットをチップ上に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項1記載のフリップチップ型半導体集積回路において、
外部から前記内部セルに電源電位を供給する内部セル電源はんだボールと、この内部セル電源はんだボールと接続されると共に、隣接配置された他のユニットの第1の内部セル電源配線と接続される第2の内部セル電源配線と内部セルユニット電源端子とを備えた前記正方形ユニットの内部セル電源ユニットをチップ上に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項1記載のフリップチップ型半導体集積回路において、
隣接配置された他のユニットの第1の内部セルGND配線と接続される第3の内部セルGND配線と内部セルユニットGND端子とを備えた、はんだボールを配置しない前記正方形ユニットのGNDユニットをチップ上に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項1記載のフリップチップ型半導体集積回路において、
隣接配置された他のユニットの第1の内部セル電源配線と接続される第3の内部セル電源配線と内部セルユニット電源端子とを備えた、はんだボールを配置しない前記正方形ユニットの電源ユニットをチップ上に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項1記載のフリップチップ型半導体集積回路において、
前記入出力バッファの信号端子は、スルーホールを介して前記信号はんだボールと接続され、
前記入出力バッファユニットは、前記スルーホールの周囲に配置された、前記第1の入出力バッファGND配線又は前記第1の入出力バッファ電源配線と接続されるシールド配線を備えることを特徴とするフリップチップ型半導体集積回路。 - 請求項1記載のフリップチップ型半導体集積回路において、
はんだボールピッチより大きいサイズのセルを備えた、はんだボールピッチの整数倍のサイズのユニットをチップ上に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項1記載のフリップチップ型半導体集積回路において、
各ユニットに備えられた内部セルGND配線及び内部セル電源配線は、はんだボールピッチの整数分の1のピッチで配置されることを特徴とするフリップチップ型半導体集積回路。 - 一辺がはんだボールピッチの正方形ユニットをチップ上に配置するフリップチップ型半導体集積回路の設計方法であって、
前記正方形ユニットのサイズをデザインルールとパッケージ情報に基づいて算出するユニットサイズ算出手順と、
前記算出したサイズの領域内に、内部セル、内部セルと外部とのインタフェースとなる入出力バッファ、はんだボール、入出力バッファGND配線、入出力バッファ電源配線、内部セルGND配線、内部セル電源配線のうち少なくとも1つを配置して、複数種のユニット内のレイアウトを決定し、各ユニット内のレイアウトを示すユニットレイアウトデータを作成するユニットレイアウトデータ作成手順と、
チップの仕様および前記ユニットレイアウトデータに基づいて各ユニットをチップ上に配置するユニット配置手順とを実行し、
外部との信号伝送のための信号はんだボールと、信号端子が前記信号はんだボールと接続された入出力バッファと、この入出力バッファのGND端子と接続された第1の入出力バッファGND配線と、前記入出力バッファの電源端子と接続された第1の入出力バッファ電源配線とを備えた前記正方形の入出力バッファユニットをチップ上に配置し、
前記入出力バッファの信号端子を前記信号はんだボールの真下に配置したことを特徴とするフリップチップ型半導体集積回路の設計方法。 - 請求項11記載のフリップチップ型半導体集積回路の設計方法において、
前記ユニットレイアウトデータを基に前記内部セルGND配線と前記内部セル電源配線の配線インピーダンスモデルをユニットの種別毎に抽出するモデル抽出手順と、
ユニットの種別毎に抽出された前記配線インピーダンスモデルと前記ユニット配置手順で決定されたユニット配置に基づいて、チップ全体の配線インピーダンス網モデルを作成し、この配線インピーダンス網モデルを用いて電位降下シミュレーションを行う電位降下シミュレーション手順とを実行することを特徴とするフリップチップ型半導体集積回路の設計方法。
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