JP4353662B2 - フリップチップ型半導体集積回路とその設計方法 - Google Patents
フリップチップ型半導体集積回路とその設計方法 Download PDFInfo
- Publication number
- JP4353662B2 JP4353662B2 JP2001251129A JP2001251129A JP4353662B2 JP 4353662 B2 JP4353662 B2 JP 4353662B2 JP 2001251129 A JP2001251129 A JP 2001251129A JP 2001251129 A JP2001251129 A JP 2001251129A JP 4353662 B2 JP4353662 B2 JP 4353662B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- wiring
- power supply
- gnd
- internal cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、フリップチップ型半導体集積回路に係り、特にフリップチップ型半導体集積回路のレイアウト構造とその設計方法に関するものである。
【０００２】
【従来の技術】
フリップチップ型半導体集積回路（以下、ＦＣ型ＩＣと記す）は、従来のワイヤーボンディング又はＴＡＢ（Tape Automated Bonding）の代わりに、パッケージとチップ間を球状のはんだボールを介して接続する特徴を有し、パッドとなるはんだボールがチップ全面に配置できるという構造を有する。
【０００３】
[第１の従来例]
以下、第１の従来例について図２６〜図２８を用いて説明する。図２６は第１の従来例であるＦＣ型ＩＣのレイアウト構造を示す平面図である。なお、図２６はＦＣ型ＩＣを上から透視して見ているものとする。第１の従来例のＦＣ型ＩＣは、チップ３５１の四辺に複数の入出力バッファ（以下、Ｉ／Ｏバッファとする）１０１が一次元的に配置され、各辺に配置されたＩ／Ｏバッファ１０１の列によって囲まれた内部セル領域３１５２を有し、はんだボールがチップ全面に配置された構造を有している。図２６において、１２１は内部セル、２５３５はＲＡＭである。
【０００４】
次に、図２７は、図２６のＦＣ型ＩＣの一部を拡大した平面図である。Ｘ方向（又はＹ方向）に並べられた複数のＩ／Ｏバッファ１０１とＹ方向（又はＸ方向）に沿って配置されるはんだボール１１３，１１４，１１５，１０３３，１１３４は、引出し配線３２１６，３２１７，３２１８によって接続される。
【０００５】
はんだボールは、Ｉ／ＯバッファＧＮＤはんだボール１１３と、Ｉ／Ｏバッファ電源はんだボール１１４と、信号はんだボール１１５と、内部セルＧＮＤはんだボール１０３３と、内部セル電源はんだボール１１３４に区別される。また、引出し配線は、Ｉ／ＯバッファＧＮＤ引出し配線３２１６と、Ｉ／Ｏバッファ電源引出し配線３２１７と、信号引出し配線３２１８に区別される。
【０００６】
Ｉ／Ｏバッファ１０１の信号は、Ｉ／Ｏバッファ１０１の領域内の上層部又は領域外の上層部に配置された信号はんだボール１１５へ信号引出し配線３２１８を介して伝達される。複数のＩ／Ｏバッファ１０１が並んで配置されると、各Ｉ／Ｏバッファ１０１のＩ／ＯバッファＧＮＤ配線１０７同士が接続されると共に、Ｉ／Ｏバッファ電源配線１０８同士が接続される。
【０００７】
そして、Ｉ／ＯバッファＧＮＤ配線１０７は、Ｉ／Ｏバッファ１０１の領域内の上層部又は領域外の上層部に配置されたＩ／ＯバッファＧＮＤはんだボール１１３にＩ／ＯバッファＧＮＤ引出し配線３２１６を介して接続される。また、Ｉ／Ｏバッファ電源配線１０８は、Ｉ／Ｏバッファ１０１の領域内の上層部又は領域外の上層部に配置されたＩ／Ｏバッファ電源はんだボール１１４にＩ／Ｏバッファ電源引出し配線３２１７を介して接続される。こうして、Ｉ／Ｏバッファ電源はんだボール１１４とＩ／ＯバッファＧＮＤはんだボール１１３からＩ／Ｏバッファ１０１に電源電位とＧＮＤ電位が供給される。
【０００８】
次に、図２８は、図２７に示したＦＣ型ＩＣの断面図であり、特に信号はんだボール１１５とＩ／Ｏバッファ１０１間の接続構造を示す断面図である。図２８において３００は絶縁膜である。基板２５５上には、Ｉ／Ｏバッファ１０１と内部セル１２１とが配置されている。
【０００９】
Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ内部信号端子２０９と内部セル１２１の内部セル信号端子２３２間は、下層の信号間配線２２９によって接続されている。同様に、異なる内部セル１２１の内部セル信号端子２３２間も、信号間配線２２９によって接続されている。Ｉ／Ｏバッファ信号端子１１２は、信号引出し配線３２１８とスルーホール３１５７と上層のバリアメタル１５８とを介して信号はんだボール１１５に接続されている。
【００１０】
図２６〜図２８に示した第１の従来例のＦＣ型ＩＣは、図示しないがＩ／Ｏバッファ１０１の外側にパッドを一個配置して、ボンディングワイヤー、又はＴＡＢにてパッケージとチップを接続するペリフェラル型ＩＣと前記はんだボール１１３，１１４，１１５，１０３３，１１３４がチップ全面に並ぶＦＣ型ＩＣ基板を兼用するという特徴を有する。
【００１１】
[第２の従来例]
次に、第２の従来例について図２９と図３０を用いて説明する。図２９は第２の従来例であるＦＣ型ＩＣのレイアウト構造を示す平面図である。第２の従来例は、出願人が特願２０００−０５０２４０号で提案したものである。なお、図２９はＦＣ型ＩＣを上から透視して見ているものとする。
【００１２】
第２の従来例は、Ｉ／Ｏバッファ１０１とＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４と信号はんだボール１１５とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出し配線３２１７と信号引出し配線３２１８との組み合わせがグループ３４５３にまとめられ、このグループ３４５３が区画定義３４５４の整数倍の領域に収められる構造を有する。
【００１３】
Ｉ／Ｏバッファ１０１の信号端子１１２は、信号引出し配線３２１８と図示しないスルーホールと上層のバリアメタル１５８とを介して信号はんだボール１１５に接続される。Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ引出し配線３２１６と図示しないスルーホールと上層のバリアメタル１５８とを介してＩ／ＯバッファＧＮＤはんだボール１１３に接続される。Ｉ／Ｏバッファ１０１の電源端子１１１は、Ｉ／Ｏバッファ電源引出し配線３２１７と図示しないスルーホールと上層のバリアメタル１５８とを介してＩ／Ｏバッファ電源はんだボール１１４に接続される。こうして、Ｉ／Ｏバッファ１０１のＧＮＤ電位と電源電位は、近傍のＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４から供給される。
【００１４】
次に、図３０は図２９の各グループ３４５３をチップ３５１上に配置し、Ｉ／Ｏバッファ１０１の井桁状のＧＮＤ配線及び電源配線３５１９のみを表示したチップレイアウト平面図で、隣接配置された井桁状のＧＮＤ配線と電源配線がグループ３４５３内で互いに接続される様子を示す。図２９、図３０に示した第２の従来例は、各グループ３４５３をチップ３５１上に自由に配置できるという特徴を有する。
【００１５】
次に、セルベースＩＣの設計は、一般に、Ｉ／Ｏバッファ１０１や内部セル１２１の配置及び信号端子間の配線など製品毎の回路を具現化し、具体的にＩＣを設計する製品設計の工程と、はんだボールの配置とＩ／Ｏバッファ１０１や内部セル領域３１５２の指定と電源の配線及びそれらの回路とレイアウト設計など、製品設計の自動化に必要なデータベースを準備する基盤設計の工程に分けることができる。
【００１６】
なお、製品毎の設計は、基盤設計によって作成されたデータベースを基に自動設計ツールなどが用いられる。製品毎の設計において基盤設計に関わる問題が発生すると、後戻り工数が大きく設計ＴＡＴ（工程日数）が長くなる。したがって、内部セル領域の電位降下など、予め予想される問題は基盤設計において検証を行ない、製品毎の設計で問題が発生することを防止している。
【００１７】
次に、従来のＦＣ型ＩＣの製品設計方法を図３１を用いて説明する。図３１は従来のＦＣ型ＩＣの製品設計方法を示すフローチャート図である。まず、製品毎の設計情報として、配線ピッチ等の情報を含むデザインルール（幾何学的設計規則）１６０１と、はんだボール１１３〜１１５，１０３３，１１３４の座標やはんだボールピッチ等の情報を含むパッケージ情報１６０２と、機能記述データやピン配置やピン数等の情報を含む顧客仕様１６０３とが予め用意される。
【００１８】
続いて、設計者は、顧客仕様１６０３を基にシミュレータ等を用いて機能レベルのシミュレーションを行い機能レベルの動作確認を行った後（ステップ１６０５）、論理合成を行うことにより（ステップ１６０６）、Ｉ／Ｏバッファ１０１や内部セル１２１等の回路ブロックを構成要素とする回路情報１６０７を生成する。
【００１９】
次に、ステップ３６０７において、デザインルール１６０１とパッケージ情報１６０２と顧客仕様１６０３と回路情報１６０７を基に基盤設計が行なわれ、Ｉ／Ｏバッファ１０１の配置やはんだボールの配置等の情報を含む基盤データベース１６０８が生成される。このステップ３６０７は、ＦＣ型ＩＣ特有の工程であり、その詳細は図３２によって説明する。
【００２０】
そして、設計者は、回路情報１６０７と基盤データベース１６０８を基に、Ｉ／Ｏバッファ１０１、ＲＡＭやマクロを含む内部セル１２１、電源配線などを概略配置する（ステップ１６０９）。次に、設計者は、基盤データベース１６０８を基に計算機等を用いて回路ブロック間の配線長を仮決めし、その電気的負荷量を用いて仮配線長シミュレーションを行う（ステップ１６１０）。
【００２１】
ここで、設計者は、仮配線長シミュレーション結果を確認して、ＩＣが期待通り動くかどうかをチェックし（ステップ１６１１）、不具合がある場合は、ステップ１６０９で行った概略配置を変更して（ステップ１６１３）、ステップ１６１０に戻る。
【００２２】
ステップ１６１１において問題がない場合、設計者は、概略配置した回路ブロックにその他の回路を加えたＩＣ全体の回路配置を計算機に確定させて、回路間の自動配線を行わせる（ステップ１６１２）。ここでチップ内の実際の配線長が全て確定するので、設計者は、デザインルール１６０１を基に、配線の電気的負荷量を考慮した実配線長タイミングシミュレーションによる動作確認とデザインルール検証を行う（ステップ１６１４）。
【００２３】
次に、設計者は、実配線長タイミングシミュレーションとデザインルール検証の結果を確認して、不具合がある場合は、ステップ１６１２で行った配置を修正して（ステップ１６１６）、ステップ１６１４に戻る。ステップ１６１１において問題がない場合、設計者は、計算機にＩＣチップのマスクデータ１６１７を作成させる。
【００２４】
次に、従来のＦＣ型ＩＣの基盤設計方法について図３２を用いて説明する。図３２は、従来のＦＣ型ＩＣの基盤設計方法を示すフローチャート図である。図３２は図３１のステップ３６０７の詳細を示すものである。まず、製品毎の設計情報として、デザインルール１６０１と、パッケージ情報１６０２と、顧客仕様１６０３と、図３１の製品設計時に作成された回路情報１６０７とが予め用意される。
【００２５】
次に、設計者は、顧客仕様１６０３と前述の回路情報１６０７とを基に計算機等を用いて内部領域の面積を算出すると共に、Ｉ／Ｏピン数を算出する（ステップ１８０５）。そして、設計者は、算出した内部領域の面積とＩ／Ｏピン数とを基に計算機等を用いてチップサイズを算出する（ステップ１８０６）。
【００２６】
次に、設計者は、パッケージ情報１６０２を基に、図２９に示すようにＩ／Ｏバッファ１０１とＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４と信号はんだボール１１５とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出し配線３２１７と信号引出し配線３２１８との組み合わせをグループ３４５３にまとめる（ステップ３７０７）。
【００２７】
このとき、Ｉ／Ｏバッファ１０１とＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４と信号はんだボール１１５とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出し配線３２１７と信号引出し配線３２１８の組み合わせ数は、製品毎に異なり、顧客仕様１６０３に依存する。
【００２８】
次に、設計者は、信号引出し配線３２１８のインピーダンス特性を確認する（ステップ３７０８）。設計者は、インピーダンス特性を確認して（ステップ３７０９）、問題がある場合、ステップ３７０７でグループ化した、Ｉ／Ｏバッファ１０１とＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４と信号はんだボール１１５とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出し配線３２１７と信号引出し配線３２１８の組み合わせ形状や組み合わせ数を変更し、信号引出し配線３２１８のインピーダンス特性を調整して（ステップ３７１１）、ステップ３７０８に戻る。
【００２９】
ステップ３７０９において問題がない場合、設計者は、グループ３４５３やＲＡＭ２５３５やマクロセルなどをチップ３５１上に仮に配置する（ステップ３７１０）。そして、設計者は、デザインルール１６０１の電源配線ピッチ情報を基にＲＡＭ２５３５やマクロセルなどを避けて、内部セル１２１のＧＮＤ配線及び電源配線を配置し、ＧＮＤ配線を内部セルＧＮＤはんだボール１０３３に接続し、電源配線を内部セル電源はんだボール１１３４に接続する（ステップ３７１２）。
【００３０】
次に、設計者は、ステップ３７１０の仮配置結果とステップ３７１２の配線結果とを基に計算機等を用いて内部セル１２１のＧＮＤ配線及び電源配線のインピーダンスモデルを作成する（ステップ３７１３）。続いて、設計者は、作成したインピーダンスモデルを基に回路シミュレータを用いて電位降下の見積もりを行なう（ステップ１８１４）。
【００３１】
設計者は、電位降下シミュレーションの結果を確認して（ステップ１８１５）、問題がある場合、グループ化したＩ／Ｏバッファ１０１とＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４と信号はんだボール１１５とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出し配線３２１７と信号引出し配線３２１８の組み合わせ形状や組み合わせ数を変更し、Ｉ／ＯバッファＧＮＤ引出し配線３２１６及びＩ／Ｏバッファ電源引出し配線３２１７の抵抗を調整して（ステップ３７１７）、ステップ３７０８に戻る。
【００３２】
ステップ１８１５において問題がない場合、設計者は、ＧＮＤ配線及び電源配線の配置やグループ３４５３の配置やピン配置等の情報を基盤データベース１６０８に登録する（ステップ１８１６）。以上により、ＦＣ型ＩＣのＩ／Ｏバッファ１０１とはんだボールのレイアウト設計が終了し、次ステップ以降は、基盤データベース１６０８を基に、製品毎のＦＣ型ＩＣが設計される。
【００３３】
【発明が解決しようとする課題】
次に、従来の問題点について説明する。まず、従来のＦＣ型ＩＣでは、図２７、図２９に示すように、各信号引出し配線３２１８の配線長に差があるため、各Ｉ／Ｏバッファ１０１の信号間にスキュー（位相ずれ）が発生し、遅延変動が生じて回路が誤動作するという問題点があった。
【００３４】
特に、図２９に示した第２の従来例のＦＣ型ＩＣは、複数のＩ／Ｏバッファ１０１のＧＮＤ配線と電源配線が図３０に示すように井桁構造の場合、Ｉ／Ｏバッファ１０１を隣接配置する必要があり、Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ信号端子１１２と信号はんだボール１１５の相対位置がまちまちとなり、信号引出し配線３２１８の配線長差が第１の従来例より大きくなる。
【００３５】
また、従来のＦＣ型ＩＣでは、図２８に示すように、Ｉ／Ｏバッファ１０１の信号引出し配線３２１８が内部セル１２１上を通過するので、Ｉ／Ｏバッファ１０１の信号引出し配線３２１８と内部セル１２１の信号間配線２２９間の寄生容量により、クロストークノイズが伝播し、内部回路に遅延変動が生じたり、回路が誤動作するという問題点があった。特に、近年の回路の高速化に伴い、以上の問題点は更に顕著化している。
【００３６】
また、従来のＦＣ型ＩＣの設計方法では、Ｉ／Ｏバッファ１０１とはんだボール１１３〜１１５，１０３３，１１３４の組合せが製品毎の仕様に依存し、Ｉ／Ｏバッファ１０１とはんだボール１１３〜１１５，１０３３，１１３４と引出し配線３２１６〜３２１８とをグループ化したレイアウト情報を、製品設計用の基盤データベース１６０８に追加する必要があり、製品設計ＴＡＴ（工程日数）が長くなるという問題点があった。
【００３７】
また、グループ３４５３やＧＮＤ配線や電源配線を配置した結果、インピーダンス不整合や電位降下の問題があった場合、前記グループ化したレイアウト情報を調整したり修正する必要があり、設計ＴＡＴがさらに長くなるという問題点があった。
【００３８】
本発明は、上記課題を解決するためになされたもので、Ｉ／Ｏバッファと信号はんだボール間のインピーダンス特性を改善し、Ｉ／Ｏバッファと内部セル間のクロストークノイズを低減することができるＦＣ型ＩＣを提供することを目的とする。
また、本発明は、設計ＴＡＴを短縮することができるＦＣ型ＩＣの設計方法を提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明は、一辺がはんだボールピッチの正方形ユニットをチップ（３５１）上に配置するフリップチップ型半導体集積回路であって、外部との信号伝送のための信号はんだボール（１１５）と、信号端子（１１２）が前記信号はんだボールと接続された、前記正方形ユニットの内部セル（１２１）と外部とのインタフェースとなる入出力バッファ（１０１）と、この入出力バッファのＧＮＤ端子（１１０）と接続された第１の入出力バッファＧＮＤ配線（１０７）と、隣接ユニットと前記第１の入出力バッファＧＮＤ配線を接続するための第１の入出力バッファユニットＧＮＤ端子（１０５）と、前記入出力バッファの電源端子（１１１）と接続された第１の入出力バッファ電源配線（１０８）と、隣接ユニットと前記第１の入出力バッファ電源配線を接続するための第１の入出力バッファユニット電源端子（１０６）とを備えた前記正方形ユニットの入出力バッファユニット（１０２）をチップ上に配置し、前記入出力バッファの信号端子を前記信号はんだボールの真下に配置したものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、外部から前記入出力バッファにＧＮＤ電位を供給する入出力バッファＧＮＤはんだボール（１１３）と、この入出力バッファＧＮＤはんだボールと接続される第２の入出力バッファＧＮＤ配線（１０７）と、前記第２の入出力バッファＧＮＤ配線と接続される第２の入出力バッファユニットＧＮＤ端子（１０５）とを備えた前記正方形ユニットの入出力バッファＧＮＤユニット（１０３）をチップ上に配置し、前記第２の入出力バッファユニットＧＮＤ端子は隣接配置された前記入出力バッファユニットの前記第１の入出力バッファＧＮＤ配線と、前記入出力バッファユニットの前記第１の入出力バッファユニットＧＮＤ端子を介して接続されたものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、外部から前記入出力バッファに電源電位を供給する入出力バッファ電源はんだボール（１１４）と、この入出力バッファ電源はんだボールと接続される第２の入出力バッファ電源配線（１０８）と、前記第２の入出力バッファ電源配線と接続される第２の入出力バッファユニット電源端子（１０６）とを備えた前記正方形ユニットの入出力バッファ電源ユニット（１０４）をチップ上に配置し、前記第２の入出力バッファユニット電源端子は隣接配置された前記入出力バッファユニットの前記第１の入出力バッファ電源配線と、前記入出力バッファユニットの前記第１の入出力バッファユニット電源端子を介して接続されたものである。
【００４０】
また、本発明のフリップチップ型半導体集積回路の１構成例は、外部から前記内部セルにＧＮＤ電位を供給する内部セルＧＮＤはんだボール（１０３３）と、この内部セルＧＮＤはんだボールと接続されると共に、隣接配置された他のユニットの第１の内部セルＧＮＤ配線（５２７）と接続される第２の内部セルＧＮＤ配線（５２７）と内部セルユニットＧＮＤ端子（５２５）とを備えた内部セルＧＮＤユニット（３２３）をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、外部から前記内部セルに電源電位を供給する内部セル電源はんだボール（１１３４）と、この内部セル電源はんだボールと接続されると共に、隣接配置された他のユニットの第１の内部セル電源配線（５２８）と接続される第２の内部セル電源配線（５２８）と内部セルユニット電源端子（５２６）とを備えた内部セル電源ユニット（３２４）をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、隣接配置された他のユニットの第１の内部セルＧＮＤ配線（５２７）と接続される第３の内部セルＧＮＤ配線（５２７）と内部セルユニットＧＮＤ端子（５２５）とを備えた、はんだボールを配置しないＧＮＤユニット（４０１）をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、隣接配置された他のユニットの第１の内部セル電源配線（５２８）と接続される第３の内部セル電源配線（５２８）と内部セルユニット電源端子（５２６）とを備えた、はんだボールを配置しない電源ユニット（４０２）をチップ上に配置したものである。
【００４１】
また、本発明のフリップチップ型半導体集積回路の１構成例において、前記入出力バッファの信号端子は、スルーホールを介して前記信号はんだボールと接続され、前記入出力バッファユニットは、前記スルーホールの周囲に配置された、前記第１の入出力バッファＧＮＤ配線又は前記第１の入出力バッファ電源配線と接続されるシールド配線（１５６ａ，１５６ｂ）を備えるものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、はんだボールピッチより大きいサイズのセル（２５３５，２５３６）を備えた、はんだボールピッチの整数倍のサイズのユニット（２５０２）をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の１構成例において、各ユニットに備えられた内部セルＧＮＤ配線及び内部セル電源配線は、はんだボールピッチの整数分の１のピッチで配置されるものである。
【００４２】
また、本発明は、一辺がはんだボールピッチの正方形ユニットをチップ（３５１）上に配置するフリップチップ型半導体集積回路の設計方法であって、前記正方形ユニットのサイズをデザインルールとパッケージ情報に基づいて算出するユニットサイズ算出手順（１８２０）と、前記算出したサイズの領域（４５９）内に、内部セル、入出力バッファ、はんだボール、入出力バッファＧＮＤ配線、入出力バッファ電源配線、内部セルＧＮＤ配線、内部セル電源配線のうち少なくとも１つを配置して、複数種のユニット内のレイアウトを決定し、各ユニット内のレイアウトを示すユニットレイアウトデータを作成するユニットレイアウトデータ作成手順（１８２１，１８２２）と、チップの仕様およびユニットレイアウトデータに基づいて各ユニットをチップ上に配置するユニット配置手順（１８１０）とを実行し、外部との信号伝送のための信号はんだボールと、信号端子が前記信号はんだボールと接続された入出力バッファと、この入出力バッファのＧＮＤ端子と接続された第１の入出力バッファＧＮＤ配線と、前記入出力バッファの電源端子と接続された第１の入出力バッファ電源配線とを備えた前記正方形の入出力バッファユニットをチップ上に配置し、前記入出力バッファの信号端子を前記信号はんだボールの真下に配置するようにしたものである。
また、本発明のフリップチップ型半導体集積回路の設計方法の１構成例は、前記ユニットレイアウトデータを基に前記内部セルＧＮＤ配線と前記内部セル電源配線の配線インピーダンスモデルをユニットの種別毎に抽出するモデル抽出手順（１８２４）と、ユニットの種別毎に抽出された前記配線インピーダンスモデルと前記ユニット配置手順で決定されたユニット配置に基づいて、チップ全体の配線インピーダンス網モデルを作成し、この配線インピーダンス網モデルを用いて電位降下シミュレーションを行う電位降下シミュレーション手順（１８１４）とを実行するようにしたものである。
【００４３】
【発明の実施の形態】
本発明は、Ｉ／Ｏバッファとはんだボールを配置したユニットや内部セルを配置したユニット、Ｉ／Ｏバッファ用のＧＮＤ配線とはんだボールを配置したユニット、Ｉ／Ｏバッファ用の電源配線とはんだボールを配置したユニット、内部セル用のＧＮＤ配線とはんだボールを配置したユニット、内部セル用の電源配線とはんだボールを配置したユニット、はんだボールを配置しないユニットなどの各種のユニットをあらかじめ用意し、各ユニットをＩＣチップ上にタイル状に配置することでＦＣ型ＩＣが構成でき、仕様や設計変更時に各ユニットの配置を変更することで、Ｉ／Ｏバッファとはんだボール間のインピーダンス特性を損なうこと無く、Ｉ／Ｏバッファとはんだボールのレイアウトが変更できるという特徴がある。
【００４４】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態となるＦＣ型ＩＣのチップレイアウト平面図である。チップ３５１上には、Ｉ／Ｏバッファと信号はんだボールを備えたＩ／Ｏバッファユニット１０２と、Ｉ／ＯバッファＧＮＤはんだボール１１３を備えたＩ／ＯバッファＧＮＤユニット１０３と、Ｉ／Ｏバッファ電源はんだボールを備えたＩ／Ｏバッファ電源ユニット１０４と、内部セルを備えた内部セルユニット３２２と、内部セルＧＮＤはんだボールを備えた内部セルＧＮＤユニット３２３と、内部セル電源はんだボールを備えた内部セル電源ユニット３２４とが配置されている。
【００４５】
図１において、「Ａ０」〜「Ａ３」、「Ｂ０」、「Ｂ１」、「Ｃ０」〜「Ｃ２」、「Ｄ０」〜「Ｄ７」、「Ｅ０」〜「Ｅ４」、「Ｆ」、「Ｇ０」、「Ｇ１」はＩ／Ｏバッファユニット１０２であることを示し、「Ｇ」はＩ／ＯバッファＧＮＤユニット１０３であることを示し、「Ｖ」はＩ／Ｏバッファ電源ユニット１０４であることを示し、「Ｎ」は内部セルユニット３２２であることを示し、「Ｇｉ」は内部セルＧＮＤユニット３２３であることを示し、「Ｖｉ」は内部セル電源ユニット３２４であることを示している。
【００４６】
図２は、図１のＦＣ型ＩＣの一部を拡大した平面図である。なお、図２はＦＣ型ＩＣを上から透視して見ているものとする。本実施の形態では、Ｉ／ＯバッファＧＮＤはんだボール１１３を備えたＩ／ＯバッファＧＮＤユニット１０３と、Ｉ／Ｏバッファ１０１と信号はんだボール１１５をそれぞれ備えた３つのＩ／Ｏバッファユニット１０２と、Ｉ／Ｏバッファ電源はんだボール１１４を備えたＩ／Ｏバッファ電源ユニット１０４とを基板上に配置している。内部セル１２１はＩ／Ｏバッファ１０１を除く領域に配置されている。
【００４７】
各Ｉ／Ｏバッファ１０１のＩ／ＯバッファＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバリアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤはんだボール１１３に接続されている。
【００４８】
同様に、各Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１０８とＩ／Ｏバッファユニット電源端子１０６と上層のバリアメタル１５８とを介してＩ／Ｏバッファ電源はんだボール１１４に接続されている。こうして、Ｉ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４からＩ／Ｏバッファ１０１にＧＮＤ電位と電源電位が供給される。
【００４９】
Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ信号端子１１２は、スルーホール１５７と上層のバリアメタル１５８とを介して信号はんだボール１１５に接続されている。また、シールド配線１５６ａはＩ／ＯバッファＧＮＤ配線１０７に接続され、シールド配線１５６ｂはＩ／Ｏバッファ電源配線１０８に接続されている。なお、各ユニットの詳細な構成については後述する。
【００５０】
次に、図３は図２に示したＦＣ型ＩＣの断面図であり、特に信号はんだボール１１５とＩ／Ｏバッファ１０１間の接続構造を示す断面図である。図３において３００は絶縁膜である。基板２５５上には、Ｉ／Ｏバッファ１０１と内部セル１２１とが配置され、さらに金属配線が配置される層として、第１層、第２層、第３層の３層が配置される。なお、図３では、第１層と第２層の間、第２層と第３層の間の層間絶縁膜については省略している。
【００５１】
Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ内部信号端子２０９と内部セル１２１の内部セル信号端子２３２間は、自動配線ツールなどで、第１層の信号間配線２２９によって接続されている。同様に、異なる内部セル１２１の内部セル信号端子２３２間も、信号間配線２２９によって接続されている。
【００５２】
Ｉ／Ｏバッファ信号端子１１２は、スルーホール１５７と上層のバリアメタル１５８とを介して信号はんだボール１１５に接続されている。シールド配線１５６ａ，１５６ｂは、内部セル１２１と信号はんだボール１１５との間に配置されている。
【００５３】
次に、前記各ユニットの基本となる基本ユニットの構成について説明する。図４は基本ユニットの第３層配線のレイアウトを示す平面図、図５は基本ユニットの第１層配線及び第２層配線のレイアウトを示す平面図である。基本ユニットは、ユニット領域４５９内に形成される。このユニット領域４５９のＸ方向及びＹ方向のサイズは、はんだボールピッチと同じである。
【００５４】
図４では第３層配線について具体的に記してはいないが、この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８上には、信号パッドや電源パッドあるいはＧＮＤパッドとなるはんだボール１１３，１１４，１１５，１０３３，１１３４が形成される。
【００５５】
第３層の下の第１層及び第２層には、図５に示すように、はんだボールピッチに対して整数で割り切れる配線ピッチの内部セルＧＮＤ配線５２７と、同じくはんだボールピッチに対して整数で割り切れる配線ピッチの内部セル電源配線５２８と、内部セルＧＮＤ配線５２７と接続された内部セルＧＮＤ端子５３０と、内部セル電源配線５２８と接続された内部セル電源端子５３１とが配置される。
【００５６】
後述のように、第１層の内部セルＧＮＤ配線５２７及び内部セル電源配線５２８と、第２層の内部セルＧＮＤ配線５２７及び内部セル電源配線５２８は、直交する方向に配置される。また、第１層の内部セルＧＮＤ配線５２７と第２層の内部セルＧＮＤ配線５２７との間、第１層の内部セル電源配線５２８と第２層の内部セル電源配線５２８との間は、図示しないスルーホールによって接続される。
【００５７】
ユニットを隣接配置すると、隣接するユニット間で内部セルＧＮＤ端子５３０同士が接続されると共に、内部セル電源端子５３１同士が接続される。これにより、隣接するユニットに内部セル１２１のＧＮＤ電位と電源電位を供給することができ、内部セル１２１を配置する内部セル領域３１５２を構成することができる。以上のような基本ユニットのレイアウトを基に顧客仕様に応じた様々な種類のユニットを派生させることが可能である。
【００５８】
次に、図２に示したＩ／Ｏバッファユニット１０２の構成について図６、図７を用いて説明する。図６はＩ／Ｏバッファユニット１０２の第３層配線のレイアウトを示す平面図、図７はＩ／Ｏバッファユニット１０２の第１層配線及び第２層配線のレイアウトを示す平面図である。
【００５９】
図６に示すように、Ｉ／Ｏバッファユニット１０２の第３層には、Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０とＩ／ＯバッファＧＮＤはんだボール１１３とを接続するためのＩ／ＯバッファＧＮＤ配線１０７と、Ｉ／Ｏバッファ１０１の電源端子１１１とＩ／Ｏバッファ電源はんだボール１１４とを接続するためのＩ／Ｏバッファ電源配線１０８と、Ｉ／ＯバッファＧＮＤ配線１０７と接続されたシールド配線１５６ａと、Ｉ／Ｏバッファ電源配線１０８と接続されたシールド配線１５６ｂと、隣接ユニットとＩ／ＯバッファＧＮＤ配線１０７とを接続するためのＩ／ＯバッファユニットＧＮＤ端子１０５と、隣接ユニットとＩ／Ｏバッファ電源配線１０８とを接続するためのＩ／Ｏバッファユニット電源端子１０６と、Ｉ／Ｏバッファ１０１の信号端子１１２と信号はんだボール１１５とを接続するためのスルーホール１５７が配置される。この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８上には信号はんだボール１１５が形成される。
【００６０】
第３層の下の第１層及び第２層には、図７に示すように、内部セルＧＮＤ端子５３０と、内部セル電源端子５３１と、はんだボールピッチに対して整数で割り切れる配線ピッチの内部セルＧＮＤ配線５２７及び内部セル電源配線５２８と、Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０と、Ｉ／Ｏバッファ１０１の電源端子１１１と、Ｉ／Ｏバッファ１０１の信号端子１１２と、Ｉ／Ｏバッファ１０１の内部信号端子２０９（図７では不図示）とが配置される。また、第１層の下にはＩ／Ｏバッファ１０１が配置される。
【００６１】
Ｉ／Ｏバッファ１０１の信号端子１１２と信号はんだボール１１５は、信号端子１１２の上に形成されたスルーホール１５７とスルーホール１５７の上層に形成されたバリアメタル１５８とを介して接続される。Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０とＩ／ＯバッファユニットＧＮＤ端子１０５は、ＧＮＤ端子１１０の上に形成されたＩ／ＯバッファＧＮＤ配線１０７を介して接続される。Ｉ／Ｏバッファ１０１の電源端子１１１とＩ／Ｏバッファユニット電源端子１０６は、電源端子１１１の上に形成されたＩ／Ｏバッファ電源配線１０８を介して接続される。
【００６２】
次に、図２に示したＩ／ＯバッファＧＮＤユニット１０３の構成について説明する。図８は、Ｉ／ＯバッファＧＮＤユニット１０３の第３層配線のレイアウトを示す平面図である。Ｉ／ＯバッファＧＮＤユニット１０３の第３層には、Ｉ／ＯバッファユニットＧＮＤ端子１０５と、Ｉ／ＯバッファＧＮＤ配線１０７とが配置される。
【００６３】
この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８の上にはＩ／ＯバッファＧＮＤはんだボール１１３が形成される。Ｉ／ＯバッファユニットＧＮＤ端子１０５は、Ｉ／ＯバッファＧＮＤ配線１０７と絶縁膜に形成された図示しないスルーホールとバリアメタル１５８とを介してＩ／ＯバッファＧＮＤはんだボール１１３に接続される。なお、Ｉ／ＯバッファＧＮＤユニット１０３の第１層及び第２層の構造は図５と同一なので、説明は省略する。
【００６４】
次に、図２に示したＩ／Ｏバッファ電源ユニット１０４の構成について説明する。図９は、Ｉ／Ｏバッファ電源ユニット１０４の第３層配線のレイアウトを示す平面図である。Ｉ／Ｏバッファ電源ユニット１０４の第３層には、Ｉ／Ｏバッファユニット電源端子１０６と、Ｉ／Ｏバッファ電源配線１０８とが配置される。
【００６５】
この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８の上にはＩ／Ｏバッファ電源はんだボール１１４が形成される。Ｉ／Ｏバッファユニット電源端子１０６は、Ｉ／Ｏバッファ電源配線１０８と絶縁膜に形成された図示しないスルーホールとバリアメタル１５８とを介してＩ／Ｏバッファ電源はんだボール１１４に接続される。なお、Ｉ／Ｏバッファ電源ユニット１０４の第１層及び第２層の構造は図５と同一なので、説明は省略する。
【００６６】
次に、内部セルＧＮＤユニット３２３の構成について説明する。図１０は内部セルＧＮＤユニット３２３の第３層配線のレイアウトを示す平面図である。内部セルＧＮＤユニット３２３の第３層には、内部セルユニットＧＮＤ端子５２５と、この内部セルユニットＧＮＤ端子５２５に接続された内部セルＧＮＤ配線５２７とが配置される。
【００６７】
この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８の上には内部セルＧＮＤはんだボール１０３３が形成される。内部セルユニットＧＮＤ端子５２５は、内部セルＧＮＤ配線５２７と絶縁膜に形成された図示しないスルーホールとバリアメタル１５８とを介して、内部セルＧＮＤはんだボール１０３３に接続される。ユニットを隣接配置すると、隣接するユニット間で内部セルユニットＧＮＤ端子５２５同士が接続される。
【００６８】
内部セルＧＮＤユニット３２３の第１層及び第２層の構造は、図５と同一である。第３層の内部セルＧＮＤ配線５２７と第２層の内部セルＧＮＤ配線５２７は、図示しないスルーホールによって接続される。
【００６９】
次に、内部セル電源ユニット３２４の構成について説明する。図１１は内部セル電源ユニット３２４の第３層配線のレイアウトを示す平面図である。内部セル電源ユニット３２４の第３層には、内部セルユニット電源端子５２６と、この内部セルユニット電源端子５２６に接続された内部セル電源配線５２８とが配置される。
【００７０】
この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８の上には内部セル電源はんだボール１１３４が形成される。内部セルユニット電源端子５２６は、内部セル電源配線５２８と絶縁膜に形成された図示しないスルーホールとバリアメタル１５８とを介して内部セル電源はんだボール１１３４に接続される。
【００７１】
内部セル電源ユニット３２４の第１層及び第２層の構造は図５と同一である。第３層の内部セル電源配線５２８と第２層の内部セル電源配線５２８は、図示しないスルーホールによって接続される。
【００７２】
次に、はんだボールを配置しないＧＮＤユニットの構成について説明する。図１２は、はんだボールを配置しないＧＮＤユニット４０１の第３層配線のレイアウトを示す平面図である。このＧＮＤユニット４０１の第３層には、内部セルユニットＧＮＤ端子５２５と、この内部セルユニットＧＮＤ端子５２５に接続された内部セルＧＮＤ配線５２７とが配置される。なお、はんだボールを配置しないＧＮＤユニット４０１の第１層及び第２層の構造は図５と同一なので、説明は省略する。
【００７３】
次に、はんだボールを配置しない電源ユニットの構成について説明する。図１３は、はんだボールを配置しない電源ユニット４０２の第３層配線のレイアウトを示す平面図である。この電源ユニット４０２の第３層には、内部セルユニット電源端子５２６と、この内部セルユニット電源端子５２６に接続された内部セル電源配線５２８とが配置される。はんだボールを配置しない電源ユニット４０２の第１層及び第２層の構造は図５と同一なので、説明は省略する。
【００７４】
なお、ＧＮＤユニット４０１又は電源ユニット４０２に内部セル１２１を配置すれば、このＧＮＤユニット４０１又は電源ユニット４０２は、前述の内部セルユニット３２２となる。内部セル１２１のＧＮＤ端子は第１層の内部セルＧＮＤ配線５２７と接続され、内部セル１２１の電源端子は第１層の内部セル電源配線５２８と接続される。
【００７５】
以上のように図４、図５に示した基本ユニットから図６及び図７、図８、図９、図１０、図１１、図１２、図１３に示した７種類のユニットを作り、これらのユニットをチップ３５１上に並べたものが図１に示すチップレイアウト平面図である。図１４は図１の左下の領域における第３層配線のレイアウトを示す平面図、図１５は同領域における第１層配線及び第２層配線のレイアウトを示す平面図である。
【００７６】
図１４に示すように、Ｉ／Ｏバッファユニット１０２のＩ／ＯバッファＧＮＤ配線１０７は、隣接するＩ／ＯバッファＧＮＤユニット１０３のＩ／ＯバッファＧＮＤ配線１０７にＩ／ＯバッファユニットＧＮＤ端子１０５を介して接続される。Ｉ／Ｏバッファユニット１０２のＩ／Ｏバッファ電源配線１０８は、隣接するＩ／Ｏバッファ電源ユニット１０４のＩ／Ｏバッファ電源配線１０８にＩ／Ｏバッファユニット電源端子１０６を介して接続される。
【００７７】
また、Ｉ／Ｏバッファユニット１０２同士が隣接する場合には、Ｉ／ＯバッファユニットＧＮＤ端子１０５を介して互いのＩ／ＯバッファＧＮＤ配線１０７が接続され、Ｉ／Ｏバッファユニット電源端子１０６を介して互いのＩ／Ｏバッファ電源配線１０８が接続される。
【００７８】
各ユニットの第１層及び第２層の内部セルＧＮＤ配線５２７は、隣接するユニットの第１層及び第２層の内部セルＧＮＤ配線５２７に内部セルＧＮＤ端子５３０を介して接続される。各ユニットの第１層及び第２層の内部セル電源配線５２８は、隣接するユニットの第１層及び第２層の内部セル電源配線５２８に内部セル電源端子５３１を介して接続される。
【００７９】
次に、各ユニット内の内部セルＧＮＤ配線５２７と内部セル電源配線５２８の構成について説明する。図１６は各ユニット内の内部セルＧＮＤ配線５２７と内部セル電源配線５２８の構造を示す斜視図である。なお、図１６は、内部セルＧＮＤユニット３２３又は内部セル電源ユニット３２４の場合を例に挙げて記している。
【００８０】
各ユニット内では、第１層１９６１に内部セルＧＮＤ配線５２７と内部セル電源配線５２８が交互に配置されている。そして、第２層１９６３には、前記第１層１９６１の配線と直交するように内部セルＧＮＤ配線５２７と内部セル電源配線５２８が交互に配置されている。第１層１９６１の内部セルＧＮＤ配線５２７と第２層１９６３の内部セルＧＮＤ配線５２７との間、及び第１層１９６１の内部セル電源配線５２８と第２層１９６３の内部セル電源配線５２８との間は、スルーホール１９６２によって接続される。
【００８１】
次に、内部セルＧＮＤユニット３２３または内部セル電源ユニット３２４の場合、第３層１９６５に内部セルＧＮＤ配線５２７又は内部セル電源配線５２８が配置されている。第２層１９６３の内部セルＧＮＤ配線５２７と第３層１９６５の内部セルＧＮＤ配線５２７との間、及び第２層１９６３の内部セル電源配線５２８と第３層１９６５の内部セル電源配線５２８との間は、スルーホール１９６４によって接続される。
【００８２】
内部セルＧＮＤユニット３２３の場合、第３層１９６５の内部セルＧＮＤ配線５２７は、第３層１９６５上の絶縁膜に形成された図示しないスルーホールとこの絶縁膜上に形成されたバリアメタル１５８とを介して内部セルＧＮＤはんだボール１０３３に接続される。
【００８３】
また、内部セル電源ユニット３２４の場合、第３層１９６５の内部セル電源配線５２８は、第３層１９６５上の絶縁膜に形成された図示しないスルーホールとこの絶縁膜上に形成されたバリアメタル１５８とを介して内部セル電源はんだボール１１３４に接続される。第３層１９６５の内部セルＧＮＤ配線５２７及び内部セル電源配線５２８には、はんだボール１０３３，１１３４に合わせて太い幅の配線が使われる。
【００８４】
内部セル１２１は、内部セルＧＮＤ配線５２７と内部セル電源配線５２８との間に配置される。また、内部セル１２１の信号間配線２２９は、第１層の内部セルＧＮＤ配線５２７と内部セル電源配線５２８との間を通るようになっている。なお、Ｉ／Ｏバッファ１０１や内部セル１２１（マクロセルやＲＡＭ）は、内部セルＧＮＤ配線５２７や内部セル電源配線５２８がない領域に配置される。
【００８５】
前述の図２は、図２９に示した第２の従来例と同等の回路を配置したものである。図２のように各ユニットを並べて配置すると、Ｉ／ＯバッファユニットＧＮＤ端子１０５を介して各ユニットのＩ／ＯバッファＧＮＤ配線１０７が接続され、Ｉ／Ｏバッファユニット電源端子１０６を介して各ユニットのＩ／Ｏバッファ電源配線１０８が接続される。つまり、各ユニットを配置する工程は、Ｉ／ＯバッファＧＮＤ配線１０７とＩ／Ｏバッファ電源配線１０８を接続する工程を兼ねている。
【００８６】
これにより、Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０には、Ｉ／ＯバッファＧＮＤユニット１０３のＩ／ＯバッファＧＮＤはんだボール１１３からＧＮＤ電位が供給され、Ｉ／Ｏバッファ１０１の電源端子１１１には、Ｉ／Ｏバッファ電源ユニット１０４のＩ／Ｏバッファ電源はんだボール１１４から電源電位が供給される。
【００８７】
各Ｉ／Ｏバッファユニット１０２のＩ／Ｏバッファ１０１のＩ／Ｏバッファ信号端子１１２は、同一ユニット内に配置された信号はんだボール１１５と１対１で接続されている。したがって、各ユニットを配置する工程は、従来のピン配置の工程を兼ねている。
【００８８】
図３に示すとおり、Ｉ／Ｏバッファ信号端子１１２とこの信号端子１１２の真上に配置された信号はんだボール１１５とをスルーホール１５７とバリアメタル１５８によって接続しているので、Ｉ／Ｏバッファ信号端子１１２と信号はんだボール１１５とを最短距離で接続することができる。
【００８９】
また、図３に示すとおり、従来例のような信号引出し配線３２１８が内部セル１２１上を通過することが無く、かつ本実施の形態の信号引出し配線（スルーホール１５７、バリアメタル１５８及び信号はんだボール１１５）と内部セル１２１との間にシールド配線１５６ａ，１５６ｂを設けることで、信号引出し配線と信号間配線２２９間の寄生容量を小さくすることができる。したがって、クロストークノイズの影響を低減することができ、信号間配線２２９のジッタを低減することができる。
【００９０】
次に、内部セル１２１と内部セルＧＮＤ配線５２７及び内部セル電源配線５２８の接続について説明する。内部セル１２１は、Ｉ／Ｏバッファ１０１が配置されない領域に配置され、内部セルＧＮＤ配線５２７と内部セル電源配線５２８に接続される。次に、内部セルＧＮＤ配線５２７は内部セルＧＮＤユニット３２３に接続され、内部セル電源配線５２８は内部セル電源ユニット３２４に接続されるので、各ユニットを並べて配置するだけでチップの外から電位が供給される。
【００９１】
したがって、本実施の形態の各ユニットを配置する工程は、内部セルＧＮＤ配線５２７と内部セル電源配線５２８を接続する工程を兼ねている。信号間配線２２９は、Ｉ／ＯバッファＧＮＤ端子１１０とＩ／Ｏバッファ電源端子１１１やＩ／Ｏバッファ１０１が配置された領域を避けて配線できるので、従来どおりの配線性が確保できる。
【００９２】
本実施の形態は、チップ３５１上に各ユニットを並べて配置することにより、Ｉ／Ｏバッファ１０１と内部セルＧＮＤ配線５２７と内部セル電源配線５２８とＩ／ＯバッファＧＮＤ配線１０７とＩ／Ｏバッファ電源配線１０８及びはんだボール１１３，１１４，１１５，１０３３，１１３４を備えたＦＣ型ＩＣのチップレイアウトが構成できる。
【００９３】
次に、各ユニットの内部構造と内部セル領域の配線インピーダンスモデルについて説明する。図１７は図１６に示した内部セルＧＮＤ配線５２７と内部セル電源配線５２８の第１層１９６１の配線インピーダンスをモデル化した回路図、図１８は第２層１９６３の配線インピーダンスをモデル化した回路図、図１９は第３層１９６５の配線インピーダンスをモデル化した回路図である。
【００９４】
ここで、内部セルＧＮＤ配線５２７と内部セル電源配線５２８からなる第１層１９６１，第２層１９６３，第３層１９６５をそれぞれ配線抵抗２０７１，２１７３，２２７５に置き換え、スルーホール１９６２，１９６４をそれぞれスルーホール抵抗２０７２，２１７４に置き換える。次に、内部セル１２１を定電流源２０７６に置き換え、内部セルＧＮＤはんだボール１０３３をＧＮＤ電位に置き換え、内部セル電源はんだボール１１３４を定電圧源２２７７に置き換える。さらに、ユニット電源端子５２５と５２６を、インピーダンスモデルの電源端子２０７８に置き換える。
【００９５】
以上により、図１７〜図１９に示すような配線インピーダンスモデルが得られる。各ユニットのインピーダンス回路網は、各ユニットの配置に基づいて端子２０７８同志が接続され、チップレイアウトのインピーダンス回路網を構成する。この配線インピーダンスモデルにより、内部セル１２１のＧＮＤと電源配線の電位降下を検証することができる。
【００９６】
次に、本実施の形態のＦＣ型ＩＣの製品設計方法を図２０を用いて説明する。図２０は本実施の形態のＦＣ型ＩＣの製品設計方法を示すフローチャート図である。まず、製品毎の設計情報として、配線ピッチ等の情報を含むデザインルール（幾何学的設計規則）１６０１と、はんだボール１１３〜１１５，１０３３，１１３４の座標やはんだボールピッチ等の情報を含むパッケージ情報１６０２と、機能記述データやピン配置やピン数等の情報を含む顧客仕様１６０３とが予め用意される。
【００９７】
次に、ステップ１６０４において、パッケージ情報１６０２と顧客仕様１６０３を基に基盤設計が行なわれ、ＧＮＤ配線及び電源配線の配置やユニット配置やピン配置等の情報を含む基盤データベース１６０８が生成される。このステップ１６０４の詳細は図２２によって説明する。
【００９８】
続いて、設計者は、顧客仕様１６０３を基にシミュレータ等を用いて機能レベルのシミュレーションを行い機能レベルの動作確認を行った後（ステップ１６０５）、論理合成を行うことにより（ステップ１６０６）、Ｉ／Ｏバッファ１０１や内部セル１２１等の回路ブロックを構成要素とする回路情報１６０７を生成する。
【００９９】
そして、設計者は、回路情報１６０７と基盤データベース１６０８を基に、Ｉ／Ｏバッファ１０１と、ＲＡＭやマクロを含む内部セル１２１などを概略配置する（ステップ１６０９）。次に、設計者は、基盤データベース１６０８を基に計算機等を用いて回路ブロック間の配線長を仮決めし、その電気的負荷量を用いて仮配線長シミュレーションを行う（ステップ１６１０）。
【０１００】
ここで、設計者は、仮配線長シミュレーション結果を確認して、ＩＣが期待通り動くかどうかをチェックし（ステップ１６１１）、不具合がある場合は、ステップ１６０９で行った概略配置を変更して（ステップ１６１３）、ステップ１６１０に戻る。
【０１０１】
ステップ１６１１において問題がない場合、設計者は、概略配置した回路ブロックにその他の回路を加えたＩＣ全体の回路配置を計算機に確定させて、回路間の自動配線を行わせる（ステップ１６１２）。ここでチップ内の実際の配線長が全て確定するので、設計者は、デザインルール１６０１を基に、配線の電気的負荷量を考慮した実配線長タイミングシミュレーションによる動作確認とデザインルール検証を行う（ステップ１６１４）。
【０１０２】
次に、設計者は、実配線長タイミングシミュレーションとデザインルール検証の結果を確認して、不具合がある場合は、ステップ１６１２で行った配置を修正して（ステップ１６１６）、ステップ１６１４に戻る。ステップ１６１１において問題がない場合、設計者は、計算機にＩＣチップのマスクデータ１６１７を作成させる。以上の製品設計方法において、従来の製品設計方法と異なるのはステップ１６０４の基盤設計である。
【０１０３】
次に、本実施の形態のＦＣ型ＩＣの基盤設計方法について図２１と図２２を用いて説明する。図２１はＦＣ型ＩＣの回路例を示す回路図、図２２は本実施の形態の基盤設計方法を示すフローチャート図である。図２２は図２０のステップ１６０４の詳細を示すものである。
【０１０４】
図２１に示すＩＣは、入力バッファ回路ａ０〜ａ２，ｂ０〜ｂ１，ｃ０〜ｃ３と、内部セル１２１と、出力バッファ回路ｄ０〜ｄ７，ｅ０〜ｅ４，ｆ，ｇ０〜ｇ１と、入力ピンＡ０〜Ａ２，Ｂ０〜Ｂ１，Ｃ０〜Ｃ３と、出力ピンＤ０〜Ｄ７，Ｅ０〜Ｅ２，Ｆ，Ｇ０〜Ｇ１とから構成される。
【０１０５】
デザインルールやパッケージ情報は、Ｉ／ＯバッファＧＮＤ電位＝０Ｖ、Ｉ／Ｏバッファ電源電位＝１．８Ｖ、内部セルＧＮＤ電位＝０Ｖ、内部セル電源電位（ＶＤＤ）＝１．５Ｖ、三層配線プロセス、配線ピッチ１μｍ、はんだボールピッチ２００μｍと規定していると仮定する。
【０１０６】
まず、設計者は、デザインルール１６０１で規定された配線ピッチ１μｍ以上という条件を満たすべく、パッケージ情報１６０１で規定されたはんだボールピッチ２００μｍを任意の整数、例えば２００で割ることで、電源配線ピッチ１μｍとユニットサイズ２００μｍ×２００μｍとを決定し、基本ユニットのサイズを決定する（ステップ１８２０）。
【０１０７】
次に、設計者は、基本ユニットを元とするＩ／Ｏバッファユニット１０２にＩ／Ｏバッファ１０１と信号はんだボール１１５を配置し、Ｉ／ＯバッファＧＮＤユニット１０３にＩ／ＯバッファＧＮＤはんだボール１１３を配置し、Ｉ／Ｏバッファ電源ユニット１０４にＩ／Ｏバッファ電源はんだボール１１４を配置し、内部セルＧＮＤユニット３２３に内部セルＧＮＤはんだボール１０３３を配置し、内部セル電源ユニット３２４に内部セル電源はんだボール１１３４を配置する（ステップ１８２１）。
【０１０８】
さらに、設計者は、図６、図７に示すように、Ｉ／Ｏバッファユニット１０２にＩ／ＯバッファＧＮＤ配線１０７、Ｉ／Ｏバッファ電源配線１０８、シールド配線１５６ａ，１５６ｂ、Ｉ／ＯバッファユニットＧＮＤ端子１０５、Ｉ／Ｏバッファユニット電源端子１０６、スルーホール１５７、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、Ｉ／Ｏバッファユニット１０２内のレイアウトを示すユニットレイアウトデータ１８２３を作成する（ステップ１８２２）。
【０１０９】
同様に、設計者は、図８に示すようにＩ／ＯバッファＧＮＤユニット１０３にＩ／ＯバッファユニットＧＮＤ端子１０５、Ｉ／ＯバッファＧＮＤ配線１０７、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成し、図９に示すようにＩ／Ｏバッファ電源ユニット１０４にＩ／Ｏバッファユニット電源端子１０６、Ｉ／Ｏバッファ電源配線１０８、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成する（ステップ１８２２）。
【０１１０】
また、設計者は、図１０に示すように内部セルＧＮＤユニット３２３に内部セルユニットＧＮＤ端子５２５、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成し、図１１に示すように内部セル電源ユニット３２４に内部セルユニット電源端子５２６、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成する（ステップ１８２２）。
【０１１１】
さらに、設計者は、図１２に示すようにはんだボールを配置しないＧＮＤユニットに内部セルユニットＧＮＤ端子５２５、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成し、図１３に示すようにはんだボールを配置しない電源ユニットに内部セルユニット電源端子５２６、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成する（ステップ１８２２）。
【０１１２】
次に、設計者は、ユニットレイアウトデータ１８２３を基に計算機等を用いて、図１７〜図１９に示したような内部セルＧＮＤ配線と内部セル電源配線の配線インピーダンスモデルを抽出して（ステップ１８２４）、電源配線モデル１８２５を生成する。
【０１１３】
ここで、Ｉ／Ｏバッファ信号端子１１２と信号はんだボール１１５の接続はユニット内にてスルーホール１５７と上層のバリアメタル１５８などを介して最短距離で接続されるので、製品毎に個々にＩ／Ｏバッファ信号端子１１２と信号はんだボール１１５のインピーダンス特性を確認する必要が無くなる。製品設計の段階では、ユニットレイアウトデータ１８２３と電源配線モデル１８２５とを使用することにより、従来の製品設計方法で必要であったステップ３７０７，３７０８，３７０９，３７１０，３７１１，３７１２，３７１３を省略することができる。
【０１１４】
次に、設計者は、顧客仕様１６０３と前述の回路情報１６０７とを基に計算機等を用いて内部領域の面積を１０ＭＧａｔｅと算出すると共に、Ｉ／Ｏピン数を１４４ピンと算出する（ステップ１８０５）。そして、設計者は、算出した内部領域の面積とＩ／Ｏピン数とを基に計算機等を用いてチップサイズを２．４ｍｍ×２．４ｍｍと算出する（ステップ１８０６）。
【０１１５】
続いて、設計者は、パッケージ情報１６０２と顧客仕様１６０３とを基に各ユニットを配置して、図１のようなチップレイアウトを決定し（ステップ１８１０）、ユニット毎のユニット電源配線モデル１８２５とステップ１８１０のユニット配置結果とを基に計算機等を用いてＩＣチップのインピーダンス網モデルを作成し、作成したインピーダンス網モデルを基に回路シミュレータを用いて電位降下の見積もりを行なう（ステップ１８１４）。チップのインピーダンス網モデルは、ユニットの並び替えに応じて変更することができる。
【０１１６】
設計者は、電位降下シミュレーションの結果を確認して（ステップ１８１５）、問題がある場合、ステップ１８１０で行ったユニット配置を変更して（ステップ１８１７）、ステップ１８１４に戻る。ステップ１８１５において問題がない場合、設計者は、ＧＮＤ配線及び電源配線の配置やユニット配置やピン配置等の情報を基盤データベース１６０８に登録する（ステップ１８１６）。以上により、ＦＣ型ＩＣの基盤設計（ステップ１６０４）が終了する。
【０１１７】
本実施の形態の効果を図２と図３を用いて説明する。本実施の形態の第一の効果は、図３に示すとおり、Ｉ／Ｏバッファ信号端子１１２と信号はんだボール１１５とを最短距離で接続することができ、配線のインピーダンスを小さくすることができるということである。
【０１１８】
また、本実施の形態によれば、各Ｉ／Ｏバッファ１０１について同一のＩ／Ｏバッファユニット１０２を使用するので、各Ｉ／Ｏバッファ１０１で扱う信号間のインピーダンス特性の差が小さくなり、信号間のスキュー差を調整する必要が無くなる。
【０１１９】
例えば、図２９の第２の従来例に示す信号配線抵抗が０．０４Ω□、スルーホール抵抗が１個２Ω、引出し配線の寄生容量が１ｆＦ／μｍ2 、引出し配線幅が１０μｍ、引出し配線長さが１００から４００μｍ、スルーホール数が１０×１０個と仮定すると、信号配線抵抗が０．４から１．６Ω、引出し配線の寄生容量が２から８ｐＦ、スルーホール抵抗が０．０２Ωとなる。
【０１２０】
これに対して、図２では、引出し配線がスルーホールの座布団のみとなり、引出し配線幅が１０μｍ、引出し配線長さが１０μｍ、スルーホール数が１０×１０個となるので、スルーホール抵抗が０．２Ω、引出し配線の寄生容量が０．１ｐＦとなる。
【０１２１】
各Ｉ／Ｏバッファ１０１の信号間のスキュー差をＣＲ（容量と抵抗）の時定数で見積もると、図２９の第２の従来例では［（１．６＋０．０２）×８］−［（０．４＋０．０２）×２］＝１２．１２ｐｓｅｃとなり、図２では信号線の引出し配線長差が無くなるので０ｐｓｅｃに改善される。
【０１２２】
また、本実施の形態によれば、図３に示すとおり、従来例のような信号引出し配線３２１８が内部セル１２１上を通過することが無く、かつシールド配線１５６ａ，１５６ｂを用いることで、信号引出し配線と信号間配線２２９間の寄生容量を小さくすることができる。したがって、クロストークノイズの影響を低減することができ、信号間配線２２９のジッタを低減することができる。
【０１２３】
例えば、図２８の従来例に示す信号引出し配線３２１８が１層配線で、内部セルの信号間配線２２９が１層配線で、信号引出し配線３２１８と信号間配線２２９がはんだボールピッチ分２００μｍで並走した場合、１層配線と３層配線間の単位容量が０．１２５ｆＦ／μｍと仮定すると、結合容量は２５ｆＦとなる。したがって、従来例では１層配線−基板間寄生容量と１層配線−３層配線間寄生容量の比は２：１となり、ジッタ及びクロストークノイズにより誤動作を引き起していた。
【０１２４】
これに対して、本実施の形態によれば、引出し配線が無く、内部セル１２１の信号配線が並走しなくなり、かつシールド配線１５６ａ，１５６ｂにより結合容量が０ｆＦとなるので、クロストークノイズによるジッタと誤動作を無くすことができる。
【０１２５】
さらに、本実施の形態によれば、図２０と図２２のフローチャート図に示すとおり、ステップ１８２０，１８２１，１８２２，１８２４，１８１０を追加し、顧客仕様に依存しないユニットレイアウトデータ１８２３を組み合わせることで、ＦＣ型ＩＣのチップレイアウトを設計することができ、かつ従来例のステップ３７０７，３７０８，３７０９，３７１０，３７１１，３７１２，３７１３を省略でき、基盤設計の工程を従来のステップ３６０７（図３２）からステップ１６０４（図２２）のように簡略化できるので、顧客仕様が確定してから少ない工程数でＦＣ型ＩＣのチップレイアウトを設計することができる。
【０１２６】
従来の基盤設計では、グループ３４５３やＧＮＤ配線や電源配線を配置した結果、インピーダンス不整合や電位降下の問題があった場合、グループ化したレイアウト情報を調整したり修正する必要があり、このときの戻りの工程が多いため、設計ＴＡＴが長くなる。
【０１２７】
これに対して、本実施の形態では、電位降下の問題があったとしても、戻りの工程はステップ１８１７，１８１０，１８１４，１８１５の４つだけであるので、設計ＴＡＴを短くすることができる。また、本実施の形態では、仕様や設計の変更があった場合でも、ユニットを組み替えるだけで対応できるという効果がある。
【０１２８】
したがって、従来例では、グループの作成と配置や電源モデルの抽出と電位降下シミュレーションに１０日を要していたが、本実施の形態では、ユニットの作成と配置が２日、電源モデルの抽出と電位降下シミュレーションが１日で済み、設計ＴＡＴ（工程日数）を３日に短縮できるという効果がある。さらに、仕様や設計の変更があった場合は、ユニットを組み替えるだけで対応できるので、従来例では、仕様や設計の変更に５日を要していた設計ＴＡＴが１．５日に短縮できるという効果がある。
【０１２９】
［第２の実施の形態］
以下、本発明の第２の実施の形態について図面を参照して詳細に説明する。図２３は本発明の第２の実施の形態となるＦＣ型ＩＣのレイアウト構造を示す平面図であり、第１の実施の形態と同一の構成には同一の符号を付してある。なお、図２３はＦＣ型ＩＣを上から透視して見ているものとする。
【０１３０】
本実施の形態は、互いに相補な信号を扱う２個のＩ／Ｏバッファ信号端子１１２ａ，１１２ｂを備えた相補信号型のＩ／Ｏバッファ１０１ａをユニット化した２Ｉ／Ｏバッファユニット１０２ａを有するものである。
【０１３１】
本実施の形態では、Ｉ／ＯバッファＧＮＤユニット１０３と、２Ｉ／Ｏバッファユニット１０２ａと、Ｉ／Ｏバッファ電源ユニット１０４とを基板上に配置している。内部セル１２１は、Ｉ／Ｏバッファ１０１ａを除く領域に配置されている。
【０１３２】
Ｉ／Ｏバッファ信号端子１１２ａ，１１２ｂの接続は第１の実施の形態と同様である。すなわち、Ｉ／Ｏバッファ信号端子１１２ａと信号はんだボール１１５ａは、信号端子１１２ａの上に形成されたスルーホール１５７ａとスルーホール１５７ａの上層に形成されたバリアメタル１５８とを介して接続される。また、Ｉ／Ｏバッファ信号端子１１２ｂと信号はんだボール１１５ｂは、信号端子１１２ｂの上に形成されたスルーホール１５７ｂとスルーホール１５７ｂの上層に形成されたバリアメタル１５８とを介して接続される。
【０１３３】
Ｉ／Ｏバッファ１０１ａのＩ／ＯバッファＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバリアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤはんだボール１１３に接続される。
【０１３４】
同様に、Ｉ／Ｏバッファ１０１ａのＩ／Ｏバッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１０８とＩ／Ｏバッファユニット電源端子１０６と上層のバリアメタル１５８とを介してＩ／Ｏバッファ電源はんだボール１１４に接続される。その他の構成は第１の実施の形態と同一なので、説明は省略する。
【０１３５】
［第３の実施の形態］
以下、本発明の第３の実施の形態について図面を参照して詳細に説明する。図２４は本発明の第３の実施の形態となるＦＣ型ＩＣのレイアウト構造を示す平面図であり、第１の実施の形態と同一の構成には同一の符号を付してある。なお、図２４はＦＣ型ＩＣを上から透視して見ているものとする。
【０１３６】
本実施の形態は、互いに相補な信号を扱う２個のＩ／Ｏバッファ信号端子１１２ａ，１１２ｂと２個の終端端子１１２ｃ，１１２ｄを備えた相補信号型のＩ／Ｏバッファ１０１ｂをユニット化した４Ｉ／Ｏバッファユニット１０２ｂを有するものである。
【０１３７】
本実施の形態では、Ｉ／ＯバッファＧＮＤユニット１０３と、４Ｉ／Ｏバッファユニット１０２ｂと、Ｉ／Ｏバッファ電源ユニット１０４とを基板上に配置している。内部セル１２１は、Ｉ／Ｏバッファ１０１ｂを除く領域に配置されている。
【０１３８】
Ｉ／Ｏバッファ信号端子１１２ａ，１１２ｂ、Ｉ／Ｏバッファ終端端子１１２ｃ，１１２ｄの接続は第１の実施の形態と同様である。すなわち、Ｉ／Ｏバッファ信号端子１１２ａと信号はんだボール１１５ａは、信号端子１１２ａの上に形成されたスルーホール１５７ａとスルーホール１５７ａの上層に形成されたバリアメタル１５８とを介して接続され、Ｉ／Ｏバッファ信号端子１１２ｂと信号はんだボール１１５ｂは、信号端子１１２ｂの上に形成されたスルーホール１５７ｂとスルーホール１５７ｂの上層に形成されたバリアメタル１５８とを介して接続される。
【０１３９】
また、Ｉ／Ｏバッファ終端端子１１２ｃと信号はんだボール１１５ｃは、終端端子１１２ｃの上に形成されたスルーホール１５７ｃとスルーホール１５７ｃの上層に形成されたバリアメタル１５８とを介して接続され、Ｉ／Ｏバッファ終端端子１１２ｄと信号はんだボール１１５ｄは、終端端子１１２ｄの上に形成されたスルーホール１５７ｄとスルーホール１５７ｄの上層に形成されたバリアメタル１５８とを介して接続される。
【０１４０】
Ｉ／Ｏバッファ１０１ｂのＩ／ＯバッファＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバリアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤはんだボール１１３に接続される。
【０１４１】
同様に、Ｉ／Ｏバッファ１０１ｂのＩ／Ｏバッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１０８とＩ／Ｏバッファユニット電源端子１０６と上層のバリアメタル１５８とを介してＩ／Ｏバッファ電源はんだボール１１４に接続される。その他の構成は第１の実施の形態と同一なので、説明は省略する。
【０１４２】
［第４の実施の形態］
以下、本発明の第４の実施の形態について図面を参照して詳細に説明する。図２５は本発明の第４の実施の形態となるＦＣ型ＩＣのレイアウト構造を示す平面図であり、第１の実施の形態と同一の構成には同一の符号を付してある。なお、図２４はＦＣ型ＩＣを上から透視して見ているものとする。本実施の形態は、複数のＲＡＭやマクロセルをユニット領域４５９の整数倍のサイズの領域に配置してユニット化したＲＡＭ・マクロユニット２５０２を有するものである。
【０１４３】
本実施の形態では、Ｉ／ＯバッファＧＮＤユニット１０３と、ユニット領域４５９の６倍のサイズの領域に、ユニット領域４５９より大きいサイズのＲＡＭ２５３５とマクロセル２５３６とを１つずつ配置したＲＡＭ・マクロユニット２５０２と、Ｉ／Ｏバッファ電源ユニット１０４と、内部セルＧＮＤユニット３２３と、内部セル電源ユニット３２４とを基板上に配置している。内部セル１２１は、ＲＡＭ・マクロユニット２５０２を除く領域に配置されている。
【０１４４】
マクロセル２５３６のマクロ信号端子２５１２は、信号端子２５１２の上に形成されたスルーホール１５７とスルーホール１５７の上層に形成されたバリアメタル１５８とを介して、直上の信号はんだボール１１５に接続されている。その他の構成は第１の実施の形態と同一なので、説明は省略する。なお、はんだボールから放射されるα線を避けるため、ＲＡＭ２５３５（又はマクロセル２５３６）上に、はんだボールを配置しないことがある。
【０１４５】
【発明の効果】
本発明によれば、信号はんだボールと、入出力バッファと、第１の入出力バッファＧＮＤ配線と、第１の入出力バッファ電源配線とを備えた入出力バッファユニットをチップ上に配置したことにより、各入出力バッファについて同一の入出力バッファユニットを使用するので、入出力バッファと信号はんだボール間の配線長が各入出力バッファで同一となり、各入出力バッファで扱う信号間のインピーダンス特性の差が小さくなるので、信号間のスキュー差を小さくすることができる。また、入出力バッファと信号はんだボール間の配線長が従来よりも短くなり、信号引出し配線が内部セル上を通過することがなくなるので、入出力バッファと内部セル間のクロストークノイズの影響を低減することができ、信号間配線のジッタを低減することができる。また、製品毎の仕様によって入出力バッファユニットの配置が変わったとしても、入出力バッファと信号はんだボール間の配線は変化しないので、入出力バッファと信号はんだボール間のインピーダンス特性が変化することはない。
【０１４６】
また、入出力バッファＧＮＤユニットを入出力バッファユニットの隣に配置するだけで、ユニット間で入出力バッファＧＮＤ配線が自動的に接続されるので、入出力バッファＧＮＤ配線を接続する工程が不要となる。
【０１４７】
また、入出力バッファ電源ユニットを入出力バッファユニットの隣に配置するだけで、ユニット間で入出力バッファ電源配線が自動的に接続されるので、入出力バッファ電源配線を接続する工程が不要となる。
【０１４８】
また、内部セルＧＮＤユニット又ははんだボールを配置しないＧＮＤユニットを他のユニットの隣に配置するだけで、ユニット間で内部セルＧＮＤ配線が自動的に接続されるので、内部セルＧＮＤ配線を接続する工程が不要となる。
【０１４９】
また、内部セル電源ユニット又ははんだボールを配置しない電源ユニットを他のユニットの隣に配置するだけで、ユニット間で内部セル電源配線が自動的に接続されるので、内部セル電源配線を接続する工程が不要となる。
【０１５０】
また、入出力バッファを信号はんだボールの真下に配置し、入出力バッファの信号端子をスルーホールを介して信号はんだボールと接続することにより、入出力バッファと信号はんだボールとを最短距離で接続することができ、配線のインピーダンスを小さくすることができ、製品毎に入出力バッファと信号はんだボール間のインピーダンス特性を確認する必要がなくなる。
【０１５１】
また、スルーホールの周囲にシールド配線を配置することにより、信号引出し配線と内部セルの信号間配線との間の寄生容量を小さくすることができるので、入出力バッファと内部セル間のクロストークノイズの影響を低減することができ、信号間配線のジッタを低減することができる。
【０１５２】
また、各ユニットに備えられた内部セルＧＮＤ配線及び内部セル電源配線を、はんだボールピッチの整数分の１のピッチで配置することにより、隣接するユニット間で内部セルＧＮＤ配線及び内部セル電源配線を容易に接続異数することができる。
【０１５３】
また、内部セル、入出力バッファ、はんだボール、ＧＮＤ配線又は電源配線をユニット化してチップ上に配置するようにして、ユニットのサイズをデザインルールとパッケージ情報に基づいて算出するユニットサイズ算出手順と、算出したサイズの領域内に、内部セル、入出力バッファ、はんだボール、入出力バッファＧＮＤ配線、入出力バッファ電源配線、内部セルＧＮＤ配線、内部セル電源配線のうち少なくとも１つを配置して、複数種のユニット内のレイアウトを決定し、各ユニット内のレイアウトを示すユニットレイアウトデータを作成するユニットレイアウトデータ作成手順と、チップの仕様に基づいて各ユニットをチップ上に配置するユニット配置手順とを実行することにより、顧客仕様が確定してから少ない工程数でフリップチップ型半導体集積回路のチップレイアウトを設計することができる。
【０１５４】
また、ユニットレイアウトデータを基に内部セルＧＮＤ配線と内部セル電源配線の配線インピーダンスモデルをユニットの種別毎に抽出するモデル抽出手順と、ユニットの種別毎に抽出された配線インピーダンスモデルとユニット配置手順で決定されたユニット配置に基づいて、チップ全体の配線インピーダンス網モデルを作成し、この配線インピーダンス網モデルを用いて電位降下シミュレーションを行う電位降下シミュレーション手順とを実行することにより、チップの配線インピーダンス網モデルを、ユニットの並び替えに応じて容易に変更することができる。その結果、電位降下の問題があってユニット配置を変更したとしても、変更後の配線インピーダンス網モデルを容易に得ることができ、従来よりも設計ＴＡＴ（工程日数）を短縮することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態となるフリップチップ型ＩＣのチップレイアウト平面図である。
【図２】 図１のフリップチップ型ＩＣの一部を拡大した平面図である。
【図３】 図２のフリップチップ型ＩＣの断面図である。
【図４】 本発明の第１の実施の形態において基本ユニットの第３層配線のレイアウトを示す平面図である。
【図５】 本発明の第１の実施の形態において基本ユニットの第１層配線及び第２層配線のレイアウトを示す平面図である。
【図６】 本発明の第１の実施の形態においてＩ／Ｏバッファユニットの第３層配線のレイアウトを示す平面図である。
【図７】 本発明の第１の実施の形態においてＩ／Ｏバッファユニットの第１層配線及び第２層配線のレイアウトを示す平面図である。
【図８】 本発明の第１の実施の形態においてＩ／ＯバッファＧＮＤユニットの第３層配線のレイアウトを示す平面図である。
【図９】 本発明の第１の実施の形態においてＩ／Ｏバッファ電源ユニットの第３層配線のレイアウトを示す平面図である。
【図１０】 本発明の第１の実施の形態において内部セルＧＮＤユニットの第３層配線のレイアウトを示す平面図である。
【図１１】 本発明の第１の実施の形態において内部セル電源ユニットの第３層配線のレイアウトを示す平面図である。
【図１２】 本発明の第１の実施の形態においてはんだボールを配置しないＧＮＤユニットの第３層配線のレイアウトを示す平面図である。
【図１３】 本発明の第１の実施の形態においてはんだボールを配置しない電源ユニットの第３層配線のレイアウトを示す平面図である。
【図１４】 図１の一部の領域における第３層配線のレイアウトを示す平面図である。
【図１５】 図１の一部の領域における第１層配線及び第２層配線のレイアウトを示す平面図である。
【図１６】 各ユニット内の内部セルＧＮＤ配線と内部セル電源配線の構造を示す斜視図である。
【図１７】 図１６の内部セルＧＮＤ配線と内部セル電源配線の第１層の配線インピーダンスをモデル化した回路図である。
【図１８】 図１６の内部セルＧＮＤ配線と内部セル電源配線の第２層の配線インピーダンスをモデル化した回路図である。
【図１９】 図１６の内部セルＧＮＤ配線と内部セル電源配線の第３層の配線インピーダンスをモデル化した回路図である。
【図２０】 本実施の形態のフリップチップ型ＩＣの製品設計方法を示すフローチャート図である。
【図２１】 フリップチップ型ＩＣの回路例を示す回路図である。
【図２２】 本実施の形態のフリップチップ型ＩＣの基盤設計方法を示すフローチャート図である。
【図２３】 本発明の第２の実施の形態となるフリップチップ型ＩＣのレイアウト構造を示す平面図である。
【図２４】 本発明の第３の実施の形態となるフリップチップ型ＩＣのレイアウト構造を示す平面図である。
【図２５】 本発明の第４の実施の形態となるフリップチップ型ＩＣのレイアウト構造を示す平面図である。
【図２６】 第１の従来例であるフリップチップ型ＩＣのレイアウト構造を示す平面図である。
【図２７】 図２６のフリップチップ型ＩＣの一部を拡大した平面図である。
【図２８】 図２７のフリップチップ型ＩＣの断面図である。
【図２９】 第２の従来例であるフリップチップ型ＩＣのレイアウト構造を示す平面図である。
【図３０】 第２の従来例であるフリップチップ型ＩＣのチップレイアウト平面図である。
【図３１】 従来のフリップチップ型ＩＣの製品設計方法を示すフローチャート図である。
【図３２】 従来のフリップチップ型ＩＣの基盤設計方法を示すフローチャート図である。
【符号の説明】
１０１、１０１ａ、１０１ｂ…Ｉ／Ｏバッファ、１０２、１０２ａ、１０２ｂ…Ｉ／Ｏバッファユニット、１０３…Ｉ／ＯバッファＧＮＤユニット、１０４…Ｉ／Ｏバッファ電源ユニット、１０５…Ｉ／ＯバッファユニットＧＮＤ端子、１０６…Ｉ／Ｏバッファユニット電源端子、１０７…Ｉ／ＯバッファＧＮＤ配線、１０８…Ｉ／Ｏバッファ電源配線、１１０…Ｉ／ＯバッファＧＮＤ端子、１１１…Ｉ／Ｏバッファ電源端子、１１２、１１２ａ〜１１２ｄ…Ｉ／Ｏバッファ信号端子、１１３…Ｉ／ＯバッファＧＮＤはんだボール、１１４…Ｉ／Ｏバッファ電源はんだボール、１１５，１１５ａ〜１１５ｄ…信号はんだボール、１５６ａ，１５６ｂ…シールド配線、１５７、１５７ａ〜１５７ｄ…スルーホール、１５８…バリアメタル、３２３…内部セルＧＮＤユニット、３２４…内部セル電源ユニット、１０３３…内部セルＧＮＤはんだボール、１１３４…内部セル電源はんだボール。
【発明の属する技術分野】
本発明は、フリップチップ型半導体集積回路に係り、特にフリップチップ型半導体集積回路のレイアウト構造とその設計方法に関するものである。
【０００２】
【従来の技術】
フリップチップ型半導体集積回路（以下、ＦＣ型ＩＣと記す）は、従来のワイヤーボンディング又はＴＡＢ（Tape Automated Bonding）の代わりに、パッケージとチップ間を球状のはんだボールを介して接続する特徴を有し、パッドとなるはんだボールがチップ全面に配置できるという構造を有する。
【０００３】
[第１の従来例]
以下、第１の従来例について図２６〜図２８を用いて説明する。図２６は第１の従来例であるＦＣ型ＩＣのレイアウト構造を示す平面図である。なお、図２６はＦＣ型ＩＣを上から透視して見ているものとする。第１の従来例のＦＣ型ＩＣは、チップ３５１の四辺に複数の入出力バッファ（以下、Ｉ／Ｏバッファとする）１０１が一次元的に配置され、各辺に配置されたＩ／Ｏバッファ１０１の列によって囲まれた内部セル領域３１５２を有し、はんだボールがチップ全面に配置された構造を有している。図２６において、１２１は内部セル、２５３５はＲＡＭである。
【０００４】
次に、図２７は、図２６のＦＣ型ＩＣの一部を拡大した平面図である。Ｘ方向（又はＹ方向）に並べられた複数のＩ／Ｏバッファ１０１とＹ方向（又はＸ方向）に沿って配置されるはんだボール１１３，１１４，１１５，１０３３，１１３４は、引出し配線３２１６，３２１７，３２１８によって接続される。
【０００５】
はんだボールは、Ｉ／ＯバッファＧＮＤはんだボール１１３と、Ｉ／Ｏバッファ電源はんだボール１１４と、信号はんだボール１１５と、内部セルＧＮＤはんだボール１０３３と、内部セル電源はんだボール１１３４に区別される。また、引出し配線は、Ｉ／ＯバッファＧＮＤ引出し配線３２１６と、Ｉ／Ｏバッファ電源引出し配線３２１７と、信号引出し配線３２１８に区別される。
【０００６】
Ｉ／Ｏバッファ１０１の信号は、Ｉ／Ｏバッファ１０１の領域内の上層部又は領域外の上層部に配置された信号はんだボール１１５へ信号引出し配線３２１８を介して伝達される。複数のＩ／Ｏバッファ１０１が並んで配置されると、各Ｉ／Ｏバッファ１０１のＩ／ＯバッファＧＮＤ配線１０７同士が接続されると共に、Ｉ／Ｏバッファ電源配線１０８同士が接続される。
【０００７】
そして、Ｉ／ＯバッファＧＮＤ配線１０７は、Ｉ／Ｏバッファ１０１の領域内の上層部又は領域外の上層部に配置されたＩ／ＯバッファＧＮＤはんだボール１１３にＩ／ＯバッファＧＮＤ引出し配線３２１６を介して接続される。また、Ｉ／Ｏバッファ電源配線１０８は、Ｉ／Ｏバッファ１０１の領域内の上層部又は領域外の上層部に配置されたＩ／Ｏバッファ電源はんだボール１１４にＩ／Ｏバッファ電源引出し配線３２１７を介して接続される。こうして、Ｉ／Ｏバッファ電源はんだボール１１４とＩ／ＯバッファＧＮＤはんだボール１１３からＩ／Ｏバッファ１０１に電源電位とＧＮＤ電位が供給される。
【０００８】
次に、図２８は、図２７に示したＦＣ型ＩＣの断面図であり、特に信号はんだボール１１５とＩ／Ｏバッファ１０１間の接続構造を示す断面図である。図２８において３００は絶縁膜である。基板２５５上には、Ｉ／Ｏバッファ１０１と内部セル１２１とが配置されている。
【０００９】
Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ内部信号端子２０９と内部セル１２１の内部セル信号端子２３２間は、下層の信号間配線２２９によって接続されている。同様に、異なる内部セル１２１の内部セル信号端子２３２間も、信号間配線２２９によって接続されている。Ｉ／Ｏバッファ信号端子１１２は、信号引出し配線３２１８とスルーホール３１５７と上層のバリアメタル１５８とを介して信号はんだボール１１５に接続されている。
【００１０】
図２６〜図２８に示した第１の従来例のＦＣ型ＩＣは、図示しないがＩ／Ｏバッファ１０１の外側にパッドを一個配置して、ボンディングワイヤー、又はＴＡＢにてパッケージとチップを接続するペリフェラル型ＩＣと前記はんだボール１１３，１１４，１１５，１０３３，１１３４がチップ全面に並ぶＦＣ型ＩＣ基板を兼用するという特徴を有する。
【００１１】
[第２の従来例]
次に、第２の従来例について図２９と図３０を用いて説明する。図２９は第２の従来例であるＦＣ型ＩＣのレイアウト構造を示す平面図である。第２の従来例は、出願人が特願２０００−０５０２４０号で提案したものである。なお、図２９はＦＣ型ＩＣを上から透視して見ているものとする。
【００１２】
第２の従来例は、Ｉ／Ｏバッファ１０１とＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４と信号はんだボール１１５とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出し配線３２１７と信号引出し配線３２１８との組み合わせがグループ３４５３にまとめられ、このグループ３４５３が区画定義３４５４の整数倍の領域に収められる構造を有する。
【００１３】
Ｉ／Ｏバッファ１０１の信号端子１１２は、信号引出し配線３２１８と図示しないスルーホールと上層のバリアメタル１５８とを介して信号はんだボール１１５に接続される。Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ引出し配線３２１６と図示しないスルーホールと上層のバリアメタル１５８とを介してＩ／ＯバッファＧＮＤはんだボール１１３に接続される。Ｉ／Ｏバッファ１０１の電源端子１１１は、Ｉ／Ｏバッファ電源引出し配線３２１７と図示しないスルーホールと上層のバリアメタル１５８とを介してＩ／Ｏバッファ電源はんだボール１１４に接続される。こうして、Ｉ／Ｏバッファ１０１のＧＮＤ電位と電源電位は、近傍のＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４から供給される。
【００１４】
次に、図３０は図２９の各グループ３４５３をチップ３５１上に配置し、Ｉ／Ｏバッファ１０１の井桁状のＧＮＤ配線及び電源配線３５１９のみを表示したチップレイアウト平面図で、隣接配置された井桁状のＧＮＤ配線と電源配線がグループ３４５３内で互いに接続される様子を示す。図２９、図３０に示した第２の従来例は、各グループ３４５３をチップ３５１上に自由に配置できるという特徴を有する。
【００１５】
次に、セルベースＩＣの設計は、一般に、Ｉ／Ｏバッファ１０１や内部セル１２１の配置及び信号端子間の配線など製品毎の回路を具現化し、具体的にＩＣを設計する製品設計の工程と、はんだボールの配置とＩ／Ｏバッファ１０１や内部セル領域３１５２の指定と電源の配線及びそれらの回路とレイアウト設計など、製品設計の自動化に必要なデータベースを準備する基盤設計の工程に分けることができる。
【００１６】
なお、製品毎の設計は、基盤設計によって作成されたデータベースを基に自動設計ツールなどが用いられる。製品毎の設計において基盤設計に関わる問題が発生すると、後戻り工数が大きく設計ＴＡＴ（工程日数）が長くなる。したがって、内部セル領域の電位降下など、予め予想される問題は基盤設計において検証を行ない、製品毎の設計で問題が発生することを防止している。
【００１７】
次に、従来のＦＣ型ＩＣの製品設計方法を図３１を用いて説明する。図３１は従来のＦＣ型ＩＣの製品設計方法を示すフローチャート図である。まず、製品毎の設計情報として、配線ピッチ等の情報を含むデザインルール（幾何学的設計規則）１６０１と、はんだボール１１３〜１１５，１０３３，１１３４の座標やはんだボールピッチ等の情報を含むパッケージ情報１６０２と、機能記述データやピン配置やピン数等の情報を含む顧客仕様１６０３とが予め用意される。
【００１８】
続いて、設計者は、顧客仕様１６０３を基にシミュレータ等を用いて機能レベルのシミュレーションを行い機能レベルの動作確認を行った後（ステップ１６０５）、論理合成を行うことにより（ステップ１６０６）、Ｉ／Ｏバッファ１０１や内部セル１２１等の回路ブロックを構成要素とする回路情報１６０７を生成する。
【００１９】
次に、ステップ３６０７において、デザインルール１６０１とパッケージ情報１６０２と顧客仕様１６０３と回路情報１６０７を基に基盤設計が行なわれ、Ｉ／Ｏバッファ１０１の配置やはんだボールの配置等の情報を含む基盤データベース１６０８が生成される。このステップ３６０７は、ＦＣ型ＩＣ特有の工程であり、その詳細は図３２によって説明する。
【００２０】
そして、設計者は、回路情報１６０７と基盤データベース１６０８を基に、Ｉ／Ｏバッファ１０１、ＲＡＭやマクロを含む内部セル１２１、電源配線などを概略配置する（ステップ１６０９）。次に、設計者は、基盤データベース１６０８を基に計算機等を用いて回路ブロック間の配線長を仮決めし、その電気的負荷量を用いて仮配線長シミュレーションを行う（ステップ１６１０）。
【００２１】
ここで、設計者は、仮配線長シミュレーション結果を確認して、ＩＣが期待通り動くかどうかをチェックし（ステップ１６１１）、不具合がある場合は、ステップ１６０９で行った概略配置を変更して（ステップ１６１３）、ステップ１６１０に戻る。
【００２２】
ステップ１６１１において問題がない場合、設計者は、概略配置した回路ブロックにその他の回路を加えたＩＣ全体の回路配置を計算機に確定させて、回路間の自動配線を行わせる（ステップ１６１２）。ここでチップ内の実際の配線長が全て確定するので、設計者は、デザインルール１６０１を基に、配線の電気的負荷量を考慮した実配線長タイミングシミュレーションによる動作確認とデザインルール検証を行う（ステップ１６１４）。
【００２３】
次に、設計者は、実配線長タイミングシミュレーションとデザインルール検証の結果を確認して、不具合がある場合は、ステップ１６１２で行った配置を修正して（ステップ１６１６）、ステップ１６１４に戻る。ステップ１６１１において問題がない場合、設計者は、計算機にＩＣチップのマスクデータ１６１７を作成させる。
【００２４】
次に、従来のＦＣ型ＩＣの基盤設計方法について図３２を用いて説明する。図３２は、従来のＦＣ型ＩＣの基盤設計方法を示すフローチャート図である。図３２は図３１のステップ３６０７の詳細を示すものである。まず、製品毎の設計情報として、デザインルール１６０１と、パッケージ情報１６０２と、顧客仕様１６０３と、図３１の製品設計時に作成された回路情報１６０７とが予め用意される。
【００２５】
次に、設計者は、顧客仕様１６０３と前述の回路情報１６０７とを基に計算機等を用いて内部領域の面積を算出すると共に、Ｉ／Ｏピン数を算出する（ステップ１８０５）。そして、設計者は、算出した内部領域の面積とＩ／Ｏピン数とを基に計算機等を用いてチップサイズを算出する（ステップ１８０６）。
【００２６】
次に、設計者は、パッケージ情報１６０２を基に、図２９に示すようにＩ／Ｏバッファ１０１とＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４と信号はんだボール１１５とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出し配線３２１７と信号引出し配線３２１８との組み合わせをグループ３４５３にまとめる（ステップ３７０７）。
【００２７】
このとき、Ｉ／Ｏバッファ１０１とＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４と信号はんだボール１１５とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出し配線３２１７と信号引出し配線３２１８の組み合わせ数は、製品毎に異なり、顧客仕様１６０３に依存する。
【００２８】
次に、設計者は、信号引出し配線３２１８のインピーダンス特性を確認する（ステップ３７０８）。設計者は、インピーダンス特性を確認して（ステップ３７０９）、問題がある場合、ステップ３７０７でグループ化した、Ｉ／Ｏバッファ１０１とＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４と信号はんだボール１１５とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出し配線３２１７と信号引出し配線３２１８の組み合わせ形状や組み合わせ数を変更し、信号引出し配線３２１８のインピーダンス特性を調整して（ステップ３７１１）、ステップ３７０８に戻る。
【００２９】
ステップ３７０９において問題がない場合、設計者は、グループ３４５３やＲＡＭ２５３５やマクロセルなどをチップ３５１上に仮に配置する（ステップ３７１０）。そして、設計者は、デザインルール１６０１の電源配線ピッチ情報を基にＲＡＭ２５３５やマクロセルなどを避けて、内部セル１２１のＧＮＤ配線及び電源配線を配置し、ＧＮＤ配線を内部セルＧＮＤはんだボール１０３３に接続し、電源配線を内部セル電源はんだボール１１３４に接続する（ステップ３７１２）。
【００３０】
次に、設計者は、ステップ３７１０の仮配置結果とステップ３７１２の配線結果とを基に計算機等を用いて内部セル１２１のＧＮＤ配線及び電源配線のインピーダンスモデルを作成する（ステップ３７１３）。続いて、設計者は、作成したインピーダンスモデルを基に回路シミュレータを用いて電位降下の見積もりを行なう（ステップ１８１４）。
【００３１】
設計者は、電位降下シミュレーションの結果を確認して（ステップ１８１５）、問題がある場合、グループ化したＩ／Ｏバッファ１０１とＩ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４と信号はんだボール１１５とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出し配線３２１７と信号引出し配線３２１８の組み合わせ形状や組み合わせ数を変更し、Ｉ／ＯバッファＧＮＤ引出し配線３２１６及びＩ／Ｏバッファ電源引出し配線３２１７の抵抗を調整して（ステップ３７１７）、ステップ３７０８に戻る。
【００３２】
ステップ１８１５において問題がない場合、設計者は、ＧＮＤ配線及び電源配線の配置やグループ３４５３の配置やピン配置等の情報を基盤データベース１６０８に登録する（ステップ１８１６）。以上により、ＦＣ型ＩＣのＩ／Ｏバッファ１０１とはんだボールのレイアウト設計が終了し、次ステップ以降は、基盤データベース１６０８を基に、製品毎のＦＣ型ＩＣが設計される。
【００３３】
【発明が解決しようとする課題】
次に、従来の問題点について説明する。まず、従来のＦＣ型ＩＣでは、図２７、図２９に示すように、各信号引出し配線３２１８の配線長に差があるため、各Ｉ／Ｏバッファ１０１の信号間にスキュー（位相ずれ）が発生し、遅延変動が生じて回路が誤動作するという問題点があった。
【００３４】
特に、図２９に示した第２の従来例のＦＣ型ＩＣは、複数のＩ／Ｏバッファ１０１のＧＮＤ配線と電源配線が図３０に示すように井桁構造の場合、Ｉ／Ｏバッファ１０１を隣接配置する必要があり、Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ信号端子１１２と信号はんだボール１１５の相対位置がまちまちとなり、信号引出し配線３２１８の配線長差が第１の従来例より大きくなる。
【００３５】
また、従来のＦＣ型ＩＣでは、図２８に示すように、Ｉ／Ｏバッファ１０１の信号引出し配線３２１８が内部セル１２１上を通過するので、Ｉ／Ｏバッファ１０１の信号引出し配線３２１８と内部セル１２１の信号間配線２２９間の寄生容量により、クロストークノイズが伝播し、内部回路に遅延変動が生じたり、回路が誤動作するという問題点があった。特に、近年の回路の高速化に伴い、以上の問題点は更に顕著化している。
【００３６】
また、従来のＦＣ型ＩＣの設計方法では、Ｉ／Ｏバッファ１０１とはんだボール１１３〜１１５，１０３３，１１３４の組合せが製品毎の仕様に依存し、Ｉ／Ｏバッファ１０１とはんだボール１１３〜１１５，１０３３，１１３４と引出し配線３２１６〜３２１８とをグループ化したレイアウト情報を、製品設計用の基盤データベース１６０８に追加する必要があり、製品設計ＴＡＴ（工程日数）が長くなるという問題点があった。
【００３７】
また、グループ３４５３やＧＮＤ配線や電源配線を配置した結果、インピーダンス不整合や電位降下の問題があった場合、前記グループ化したレイアウト情報を調整したり修正する必要があり、設計ＴＡＴがさらに長くなるという問題点があった。
【００３８】
本発明は、上記課題を解決するためになされたもので、Ｉ／Ｏバッファと信号はんだボール間のインピーダンス特性を改善し、Ｉ／Ｏバッファと内部セル間のクロストークノイズを低減することができるＦＣ型ＩＣを提供することを目的とする。
また、本発明は、設計ＴＡＴを短縮することができるＦＣ型ＩＣの設計方法を提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明は、一辺がはんだボールピッチの正方形ユニットをチップ（３５１）上に配置するフリップチップ型半導体集積回路であって、外部との信号伝送のための信号はんだボール（１１５）と、信号端子（１１２）が前記信号はんだボールと接続された、前記正方形ユニットの内部セル（１２１）と外部とのインタフェースとなる入出力バッファ（１０１）と、この入出力バッファのＧＮＤ端子（１１０）と接続された第１の入出力バッファＧＮＤ配線（１０７）と、隣接ユニットと前記第１の入出力バッファＧＮＤ配線を接続するための第１の入出力バッファユニットＧＮＤ端子（１０５）と、前記入出力バッファの電源端子（１１１）と接続された第１の入出力バッファ電源配線（１０８）と、隣接ユニットと前記第１の入出力バッファ電源配線を接続するための第１の入出力バッファユニット電源端子（１０６）とを備えた前記正方形ユニットの入出力バッファユニット（１０２）をチップ上に配置し、前記入出力バッファの信号端子を前記信号はんだボールの真下に配置したものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、外部から前記入出力バッファにＧＮＤ電位を供給する入出力バッファＧＮＤはんだボール（１１３）と、この入出力バッファＧＮＤはんだボールと接続される第２の入出力バッファＧＮＤ配線（１０７）と、前記第２の入出力バッファＧＮＤ配線と接続される第２の入出力バッファユニットＧＮＤ端子（１０５）とを備えた前記正方形ユニットの入出力バッファＧＮＤユニット（１０３）をチップ上に配置し、前記第２の入出力バッファユニットＧＮＤ端子は隣接配置された前記入出力バッファユニットの前記第１の入出力バッファＧＮＤ配線と、前記入出力バッファユニットの前記第１の入出力バッファユニットＧＮＤ端子を介して接続されたものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、外部から前記入出力バッファに電源電位を供給する入出力バッファ電源はんだボール（１１４）と、この入出力バッファ電源はんだボールと接続される第２の入出力バッファ電源配線（１０８）と、前記第２の入出力バッファ電源配線と接続される第２の入出力バッファユニット電源端子（１０６）とを備えた前記正方形ユニットの入出力バッファ電源ユニット（１０４）をチップ上に配置し、前記第２の入出力バッファユニット電源端子は隣接配置された前記入出力バッファユニットの前記第１の入出力バッファ電源配線と、前記入出力バッファユニットの前記第１の入出力バッファユニット電源端子を介して接続されたものである。
【００４０】
また、本発明のフリップチップ型半導体集積回路の１構成例は、外部から前記内部セルにＧＮＤ電位を供給する内部セルＧＮＤはんだボール（１０３３）と、この内部セルＧＮＤはんだボールと接続されると共に、隣接配置された他のユニットの第１の内部セルＧＮＤ配線（５２７）と接続される第２の内部セルＧＮＤ配線（５２７）と内部セルユニットＧＮＤ端子（５２５）とを備えた内部セルＧＮＤユニット（３２３）をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、外部から前記内部セルに電源電位を供給する内部セル電源はんだボール（１１３４）と、この内部セル電源はんだボールと接続されると共に、隣接配置された他のユニットの第１の内部セル電源配線（５２８）と接続される第２の内部セル電源配線（５２８）と内部セルユニット電源端子（５２６）とを備えた内部セル電源ユニット（３２４）をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、隣接配置された他のユニットの第１の内部セルＧＮＤ配線（５２７）と接続される第３の内部セルＧＮＤ配線（５２７）と内部セルユニットＧＮＤ端子（５２５）とを備えた、はんだボールを配置しないＧＮＤユニット（４０１）をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、隣接配置された他のユニットの第１の内部セル電源配線（５２８）と接続される第３の内部セル電源配線（５２８）と内部セルユニット電源端子（５２６）とを備えた、はんだボールを配置しない電源ユニット（４０２）をチップ上に配置したものである。
【００４１】
また、本発明のフリップチップ型半導体集積回路の１構成例において、前記入出力バッファの信号端子は、スルーホールを介して前記信号はんだボールと接続され、前記入出力バッファユニットは、前記スルーホールの周囲に配置された、前記第１の入出力バッファＧＮＤ配線又は前記第１の入出力バッファ電源配線と接続されるシールド配線（１５６ａ，１５６ｂ）を備えるものである。
また、本発明のフリップチップ型半導体集積回路の１構成例は、はんだボールピッチより大きいサイズのセル（２５３５，２５３６）を備えた、はんだボールピッチの整数倍のサイズのユニット（２５０２）をチップ上に配置したものである。
また、本発明のフリップチップ型半導体集積回路の１構成例において、各ユニットに備えられた内部セルＧＮＤ配線及び内部セル電源配線は、はんだボールピッチの整数分の１のピッチで配置されるものである。
【００４２】
また、本発明は、一辺がはんだボールピッチの正方形ユニットをチップ（３５１）上に配置するフリップチップ型半導体集積回路の設計方法であって、前記正方形ユニットのサイズをデザインルールとパッケージ情報に基づいて算出するユニットサイズ算出手順（１８２０）と、前記算出したサイズの領域（４５９）内に、内部セル、入出力バッファ、はんだボール、入出力バッファＧＮＤ配線、入出力バッファ電源配線、内部セルＧＮＤ配線、内部セル電源配線のうち少なくとも１つを配置して、複数種のユニット内のレイアウトを決定し、各ユニット内のレイアウトを示すユニットレイアウトデータを作成するユニットレイアウトデータ作成手順（１８２１，１８２２）と、チップの仕様およびユニットレイアウトデータに基づいて各ユニットをチップ上に配置するユニット配置手順（１８１０）とを実行し、外部との信号伝送のための信号はんだボールと、信号端子が前記信号はんだボールと接続された入出力バッファと、この入出力バッファのＧＮＤ端子と接続された第１の入出力バッファＧＮＤ配線と、前記入出力バッファの電源端子と接続された第１の入出力バッファ電源配線とを備えた前記正方形の入出力バッファユニットをチップ上に配置し、前記入出力バッファの信号端子を前記信号はんだボールの真下に配置するようにしたものである。
また、本発明のフリップチップ型半導体集積回路の設計方法の１構成例は、前記ユニットレイアウトデータを基に前記内部セルＧＮＤ配線と前記内部セル電源配線の配線インピーダンスモデルをユニットの種別毎に抽出するモデル抽出手順（１８２４）と、ユニットの種別毎に抽出された前記配線インピーダンスモデルと前記ユニット配置手順で決定されたユニット配置に基づいて、チップ全体の配線インピーダンス網モデルを作成し、この配線インピーダンス網モデルを用いて電位降下シミュレーションを行う電位降下シミュレーション手順（１８１４）とを実行するようにしたものである。
【００４３】
【発明の実施の形態】
本発明は、Ｉ／Ｏバッファとはんだボールを配置したユニットや内部セルを配置したユニット、Ｉ／Ｏバッファ用のＧＮＤ配線とはんだボールを配置したユニット、Ｉ／Ｏバッファ用の電源配線とはんだボールを配置したユニット、内部セル用のＧＮＤ配線とはんだボールを配置したユニット、内部セル用の電源配線とはんだボールを配置したユニット、はんだボールを配置しないユニットなどの各種のユニットをあらかじめ用意し、各ユニットをＩＣチップ上にタイル状に配置することでＦＣ型ＩＣが構成でき、仕様や設計変更時に各ユニットの配置を変更することで、Ｉ／Ｏバッファとはんだボール間のインピーダンス特性を損なうこと無く、Ｉ／Ｏバッファとはんだボールのレイアウトが変更できるという特徴がある。
【００４４】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態となるＦＣ型ＩＣのチップレイアウト平面図である。チップ３５１上には、Ｉ／Ｏバッファと信号はんだボールを備えたＩ／Ｏバッファユニット１０２と、Ｉ／ＯバッファＧＮＤはんだボール１１３を備えたＩ／ＯバッファＧＮＤユニット１０３と、Ｉ／Ｏバッファ電源はんだボールを備えたＩ／Ｏバッファ電源ユニット１０４と、内部セルを備えた内部セルユニット３２２と、内部セルＧＮＤはんだボールを備えた内部セルＧＮＤユニット３２３と、内部セル電源はんだボールを備えた内部セル電源ユニット３２４とが配置されている。
【００４５】
図１において、「Ａ０」〜「Ａ３」、「Ｂ０」、「Ｂ１」、「Ｃ０」〜「Ｃ２」、「Ｄ０」〜「Ｄ７」、「Ｅ０」〜「Ｅ４」、「Ｆ」、「Ｇ０」、「Ｇ１」はＩ／Ｏバッファユニット１０２であることを示し、「Ｇ」はＩ／ＯバッファＧＮＤユニット１０３であることを示し、「Ｖ」はＩ／Ｏバッファ電源ユニット１０４であることを示し、「Ｎ」は内部セルユニット３２２であることを示し、「Ｇｉ」は内部セルＧＮＤユニット３２３であることを示し、「Ｖｉ」は内部セル電源ユニット３２４であることを示している。
【００４６】
図２は、図１のＦＣ型ＩＣの一部を拡大した平面図である。なお、図２はＦＣ型ＩＣを上から透視して見ているものとする。本実施の形態では、Ｉ／ＯバッファＧＮＤはんだボール１１３を備えたＩ／ＯバッファＧＮＤユニット１０３と、Ｉ／Ｏバッファ１０１と信号はんだボール１１５をそれぞれ備えた３つのＩ／Ｏバッファユニット１０２と、Ｉ／Ｏバッファ電源はんだボール１１４を備えたＩ／Ｏバッファ電源ユニット１０４とを基板上に配置している。内部セル１２１はＩ／Ｏバッファ１０１を除く領域に配置されている。
【００４７】
各Ｉ／Ｏバッファ１０１のＩ／ＯバッファＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバリアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤはんだボール１１３に接続されている。
【００４８】
同様に、各Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１０８とＩ／Ｏバッファユニット電源端子１０６と上層のバリアメタル１５８とを介してＩ／Ｏバッファ電源はんだボール１１４に接続されている。こうして、Ｉ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだボール１１４からＩ／Ｏバッファ１０１にＧＮＤ電位と電源電位が供給される。
【００４９】
Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ信号端子１１２は、スルーホール１５７と上層のバリアメタル１５８とを介して信号はんだボール１１５に接続されている。また、シールド配線１５６ａはＩ／ＯバッファＧＮＤ配線１０７に接続され、シールド配線１５６ｂはＩ／Ｏバッファ電源配線１０８に接続されている。なお、各ユニットの詳細な構成については後述する。
【００５０】
次に、図３は図２に示したＦＣ型ＩＣの断面図であり、特に信号はんだボール１１５とＩ／Ｏバッファ１０１間の接続構造を示す断面図である。図３において３００は絶縁膜である。基板２５５上には、Ｉ／Ｏバッファ１０１と内部セル１２１とが配置され、さらに金属配線が配置される層として、第１層、第２層、第３層の３層が配置される。なお、図３では、第１層と第２層の間、第２層と第３層の間の層間絶縁膜については省略している。
【００５１】
Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ内部信号端子２０９と内部セル１２１の内部セル信号端子２３２間は、自動配線ツールなどで、第１層の信号間配線２２９によって接続されている。同様に、異なる内部セル１２１の内部セル信号端子２３２間も、信号間配線２２９によって接続されている。
【００５２】
Ｉ／Ｏバッファ信号端子１１２は、スルーホール１５７と上層のバリアメタル１５８とを介して信号はんだボール１１５に接続されている。シールド配線１５６ａ，１５６ｂは、内部セル１２１と信号はんだボール１１５との間に配置されている。
【００５３】
次に、前記各ユニットの基本となる基本ユニットの構成について説明する。図４は基本ユニットの第３層配線のレイアウトを示す平面図、図５は基本ユニットの第１層配線及び第２層配線のレイアウトを示す平面図である。基本ユニットは、ユニット領域４５９内に形成される。このユニット領域４５９のＸ方向及びＹ方向のサイズは、はんだボールピッチと同じである。
【００５４】
図４では第３層配線について具体的に記してはいないが、この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８上には、信号パッドや電源パッドあるいはＧＮＤパッドとなるはんだボール１１３，１１４，１１５，１０３３，１１３４が形成される。
【００５５】
第３層の下の第１層及び第２層には、図５に示すように、はんだボールピッチに対して整数で割り切れる配線ピッチの内部セルＧＮＤ配線５２７と、同じくはんだボールピッチに対して整数で割り切れる配線ピッチの内部セル電源配線５２８と、内部セルＧＮＤ配線５２７と接続された内部セルＧＮＤ端子５３０と、内部セル電源配線５２８と接続された内部セル電源端子５３１とが配置される。
【００５６】
後述のように、第１層の内部セルＧＮＤ配線５２７及び内部セル電源配線５２８と、第２層の内部セルＧＮＤ配線５２７及び内部セル電源配線５２８は、直交する方向に配置される。また、第１層の内部セルＧＮＤ配線５２７と第２層の内部セルＧＮＤ配線５２７との間、第１層の内部セル電源配線５２８と第２層の内部セル電源配線５２８との間は、図示しないスルーホールによって接続される。
【００５７】
ユニットを隣接配置すると、隣接するユニット間で内部セルＧＮＤ端子５３０同士が接続されると共に、内部セル電源端子５３１同士が接続される。これにより、隣接するユニットに内部セル１２１のＧＮＤ電位と電源電位を供給することができ、内部セル１２１を配置する内部セル領域３１５２を構成することができる。以上のような基本ユニットのレイアウトを基に顧客仕様に応じた様々な種類のユニットを派生させることが可能である。
【００５８】
次に、図２に示したＩ／Ｏバッファユニット１０２の構成について図６、図７を用いて説明する。図６はＩ／Ｏバッファユニット１０２の第３層配線のレイアウトを示す平面図、図７はＩ／Ｏバッファユニット１０２の第１層配線及び第２層配線のレイアウトを示す平面図である。
【００５９】
図６に示すように、Ｉ／Ｏバッファユニット１０２の第３層には、Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０とＩ／ＯバッファＧＮＤはんだボール１１３とを接続するためのＩ／ＯバッファＧＮＤ配線１０７と、Ｉ／Ｏバッファ１０１の電源端子１１１とＩ／Ｏバッファ電源はんだボール１１４とを接続するためのＩ／Ｏバッファ電源配線１０８と、Ｉ／ＯバッファＧＮＤ配線１０７と接続されたシールド配線１５６ａと、Ｉ／Ｏバッファ電源配線１０８と接続されたシールド配線１５６ｂと、隣接ユニットとＩ／ＯバッファＧＮＤ配線１０７とを接続するためのＩ／ＯバッファユニットＧＮＤ端子１０５と、隣接ユニットとＩ／Ｏバッファ電源配線１０８とを接続するためのＩ／Ｏバッファユニット電源端子１０６と、Ｉ／Ｏバッファ１０１の信号端子１１２と信号はんだボール１１５とを接続するためのスルーホール１５７が配置される。この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８上には信号はんだボール１１５が形成される。
【００６０】
第３層の下の第１層及び第２層には、図７に示すように、内部セルＧＮＤ端子５３０と、内部セル電源端子５３１と、はんだボールピッチに対して整数で割り切れる配線ピッチの内部セルＧＮＤ配線５２７及び内部セル電源配線５２８と、Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０と、Ｉ／Ｏバッファ１０１の電源端子１１１と、Ｉ／Ｏバッファ１０１の信号端子１１２と、Ｉ／Ｏバッファ１０１の内部信号端子２０９（図７では不図示）とが配置される。また、第１層の下にはＩ／Ｏバッファ１０１が配置される。
【００６１】
Ｉ／Ｏバッファ１０１の信号端子１１２と信号はんだボール１１５は、信号端子１１２の上に形成されたスルーホール１５７とスルーホール１５７の上層に形成されたバリアメタル１５８とを介して接続される。Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０とＩ／ＯバッファユニットＧＮＤ端子１０５は、ＧＮＤ端子１１０の上に形成されたＩ／ＯバッファＧＮＤ配線１０７を介して接続される。Ｉ／Ｏバッファ１０１の電源端子１１１とＩ／Ｏバッファユニット電源端子１０６は、電源端子１１１の上に形成されたＩ／Ｏバッファ電源配線１０８を介して接続される。
【００６２】
次に、図２に示したＩ／ＯバッファＧＮＤユニット１０３の構成について説明する。図８は、Ｉ／ＯバッファＧＮＤユニット１０３の第３層配線のレイアウトを示す平面図である。Ｉ／ＯバッファＧＮＤユニット１０３の第３層には、Ｉ／ＯバッファユニットＧＮＤ端子１０５と、Ｉ／ＯバッファＧＮＤ配線１０７とが配置される。
【００６３】
この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８の上にはＩ／ＯバッファＧＮＤはんだボール１１３が形成される。Ｉ／ＯバッファユニットＧＮＤ端子１０５は、Ｉ／ＯバッファＧＮＤ配線１０７と絶縁膜に形成された図示しないスルーホールとバリアメタル１５８とを介してＩ／ＯバッファＧＮＤはんだボール１１３に接続される。なお、Ｉ／ＯバッファＧＮＤユニット１０３の第１層及び第２層の構造は図５と同一なので、説明は省略する。
【００６４】
次に、図２に示したＩ／Ｏバッファ電源ユニット１０４の構成について説明する。図９は、Ｉ／Ｏバッファ電源ユニット１０４の第３層配線のレイアウトを示す平面図である。Ｉ／Ｏバッファ電源ユニット１０４の第３層には、Ｉ／Ｏバッファユニット電源端子１０６と、Ｉ／Ｏバッファ電源配線１０８とが配置される。
【００６５】
この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８の上にはＩ／Ｏバッファ電源はんだボール１１４が形成される。Ｉ／Ｏバッファユニット電源端子１０６は、Ｉ／Ｏバッファ電源配線１０８と絶縁膜に形成された図示しないスルーホールとバリアメタル１５８とを介してＩ／Ｏバッファ電源はんだボール１１４に接続される。なお、Ｉ／Ｏバッファ電源ユニット１０４の第１層及び第２層の構造は図５と同一なので、説明は省略する。
【００６６】
次に、内部セルＧＮＤユニット３２３の構成について説明する。図１０は内部セルＧＮＤユニット３２３の第３層配線のレイアウトを示す平面図である。内部セルＧＮＤユニット３２３の第３層には、内部セルユニットＧＮＤ端子５２５と、この内部セルユニットＧＮＤ端子５２５に接続された内部セルＧＮＤ配線５２７とが配置される。
【００６７】
この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８の上には内部セルＧＮＤはんだボール１０３３が形成される。内部セルユニットＧＮＤ端子５２５は、内部セルＧＮＤ配線５２７と絶縁膜に形成された図示しないスルーホールとバリアメタル１５８とを介して、内部セルＧＮＤはんだボール１０３３に接続される。ユニットを隣接配置すると、隣接するユニット間で内部セルユニットＧＮＤ端子５２５同士が接続される。
【００６８】
内部セルＧＮＤユニット３２３の第１層及び第２層の構造は、図５と同一である。第３層の内部セルＧＮＤ配線５２７と第２層の内部セルＧＮＤ配線５２７は、図示しないスルーホールによって接続される。
【００６９】
次に、内部セル電源ユニット３２４の構成について説明する。図１１は内部セル電源ユニット３２４の第３層配線のレイアウトを示す平面図である。内部セル電源ユニット３２４の第３層には、内部セルユニット電源端子５２６と、この内部セルユニット電源端子５２６に接続された内部セル電源配線５２８とが配置される。
【００７０】
この第３層の上には絶縁膜が形成され、この絶縁膜の上にバリアメタル１５８が形成され、バリアメタル１５８の上には内部セル電源はんだボール１１３４が形成される。内部セルユニット電源端子５２６は、内部セル電源配線５２８と絶縁膜に形成された図示しないスルーホールとバリアメタル１５８とを介して内部セル電源はんだボール１１３４に接続される。
【００７１】
内部セル電源ユニット３２４の第１層及び第２層の構造は図５と同一である。第３層の内部セル電源配線５２８と第２層の内部セル電源配線５２８は、図示しないスルーホールによって接続される。
【００７２】
次に、はんだボールを配置しないＧＮＤユニットの構成について説明する。図１２は、はんだボールを配置しないＧＮＤユニット４０１の第３層配線のレイアウトを示す平面図である。このＧＮＤユニット４０１の第３層には、内部セルユニットＧＮＤ端子５２５と、この内部セルユニットＧＮＤ端子５２５に接続された内部セルＧＮＤ配線５２７とが配置される。なお、はんだボールを配置しないＧＮＤユニット４０１の第１層及び第２層の構造は図５と同一なので、説明は省略する。
【００７３】
次に、はんだボールを配置しない電源ユニットの構成について説明する。図１３は、はんだボールを配置しない電源ユニット４０２の第３層配線のレイアウトを示す平面図である。この電源ユニット４０２の第３層には、内部セルユニット電源端子５２６と、この内部セルユニット電源端子５２６に接続された内部セル電源配線５２８とが配置される。はんだボールを配置しない電源ユニット４０２の第１層及び第２層の構造は図５と同一なので、説明は省略する。
【００７４】
なお、ＧＮＤユニット４０１又は電源ユニット４０２に内部セル１２１を配置すれば、このＧＮＤユニット４０１又は電源ユニット４０２は、前述の内部セルユニット３２２となる。内部セル１２１のＧＮＤ端子は第１層の内部セルＧＮＤ配線５２７と接続され、内部セル１２１の電源端子は第１層の内部セル電源配線５２８と接続される。
【００７５】
以上のように図４、図５に示した基本ユニットから図６及び図７、図８、図９、図１０、図１１、図１２、図１３に示した７種類のユニットを作り、これらのユニットをチップ３５１上に並べたものが図１に示すチップレイアウト平面図である。図１４は図１の左下の領域における第３層配線のレイアウトを示す平面図、図１５は同領域における第１層配線及び第２層配線のレイアウトを示す平面図である。
【００７６】
図１４に示すように、Ｉ／Ｏバッファユニット１０２のＩ／ＯバッファＧＮＤ配線１０７は、隣接するＩ／ＯバッファＧＮＤユニット１０３のＩ／ＯバッファＧＮＤ配線１０７にＩ／ＯバッファユニットＧＮＤ端子１０５を介して接続される。Ｉ／Ｏバッファユニット１０２のＩ／Ｏバッファ電源配線１０８は、隣接するＩ／Ｏバッファ電源ユニット１０４のＩ／Ｏバッファ電源配線１０８にＩ／Ｏバッファユニット電源端子１０６を介して接続される。
【００７７】
また、Ｉ／Ｏバッファユニット１０２同士が隣接する場合には、Ｉ／ＯバッファユニットＧＮＤ端子１０５を介して互いのＩ／ＯバッファＧＮＤ配線１０７が接続され、Ｉ／Ｏバッファユニット電源端子１０６を介して互いのＩ／Ｏバッファ電源配線１０８が接続される。
【００７８】
各ユニットの第１層及び第２層の内部セルＧＮＤ配線５２７は、隣接するユニットの第１層及び第２層の内部セルＧＮＤ配線５２７に内部セルＧＮＤ端子５３０を介して接続される。各ユニットの第１層及び第２層の内部セル電源配線５２８は、隣接するユニットの第１層及び第２層の内部セル電源配線５２８に内部セル電源端子５３１を介して接続される。
【００７９】
次に、各ユニット内の内部セルＧＮＤ配線５２７と内部セル電源配線５２８の構成について説明する。図１６は各ユニット内の内部セルＧＮＤ配線５２７と内部セル電源配線５２８の構造を示す斜視図である。なお、図１６は、内部セルＧＮＤユニット３２３又は内部セル電源ユニット３２４の場合を例に挙げて記している。
【００８０】
各ユニット内では、第１層１９６１に内部セルＧＮＤ配線５２７と内部セル電源配線５２８が交互に配置されている。そして、第２層１９６３には、前記第１層１９６１の配線と直交するように内部セルＧＮＤ配線５２７と内部セル電源配線５２８が交互に配置されている。第１層１９６１の内部セルＧＮＤ配線５２７と第２層１９６３の内部セルＧＮＤ配線５２７との間、及び第１層１９６１の内部セル電源配線５２８と第２層１９６３の内部セル電源配線５２８との間は、スルーホール１９６２によって接続される。
【００８１】
次に、内部セルＧＮＤユニット３２３または内部セル電源ユニット３２４の場合、第３層１９６５に内部セルＧＮＤ配線５２７又は内部セル電源配線５２８が配置されている。第２層１９６３の内部セルＧＮＤ配線５２７と第３層１９６５の内部セルＧＮＤ配線５２７との間、及び第２層１９６３の内部セル電源配線５２８と第３層１９６５の内部セル電源配線５２８との間は、スルーホール１９６４によって接続される。
【００８２】
内部セルＧＮＤユニット３２３の場合、第３層１９６５の内部セルＧＮＤ配線５２７は、第３層１９６５上の絶縁膜に形成された図示しないスルーホールとこの絶縁膜上に形成されたバリアメタル１５８とを介して内部セルＧＮＤはんだボール１０３３に接続される。
【００８３】
また、内部セル電源ユニット３２４の場合、第３層１９６５の内部セル電源配線５２８は、第３層１９６５上の絶縁膜に形成された図示しないスルーホールとこの絶縁膜上に形成されたバリアメタル１５８とを介して内部セル電源はんだボール１１３４に接続される。第３層１９６５の内部セルＧＮＤ配線５２７及び内部セル電源配線５２８には、はんだボール１０３３，１１３４に合わせて太い幅の配線が使われる。
【００８４】
内部セル１２１は、内部セルＧＮＤ配線５２７と内部セル電源配線５２８との間に配置される。また、内部セル１２１の信号間配線２２９は、第１層の内部セルＧＮＤ配線５２７と内部セル電源配線５２８との間を通るようになっている。なお、Ｉ／Ｏバッファ１０１や内部セル１２１（マクロセルやＲＡＭ）は、内部セルＧＮＤ配線５２７や内部セル電源配線５２８がない領域に配置される。
【００８５】
前述の図２は、図２９に示した第２の従来例と同等の回路を配置したものである。図２のように各ユニットを並べて配置すると、Ｉ／ＯバッファユニットＧＮＤ端子１０５を介して各ユニットのＩ／ＯバッファＧＮＤ配線１０７が接続され、Ｉ／Ｏバッファユニット電源端子１０６を介して各ユニットのＩ／Ｏバッファ電源配線１０８が接続される。つまり、各ユニットを配置する工程は、Ｉ／ＯバッファＧＮＤ配線１０７とＩ／Ｏバッファ電源配線１０８を接続する工程を兼ねている。
【００８６】
これにより、Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０には、Ｉ／ＯバッファＧＮＤユニット１０３のＩ／ＯバッファＧＮＤはんだボール１１３からＧＮＤ電位が供給され、Ｉ／Ｏバッファ１０１の電源端子１１１には、Ｉ／Ｏバッファ電源ユニット１０４のＩ／Ｏバッファ電源はんだボール１１４から電源電位が供給される。
【００８７】
各Ｉ／Ｏバッファユニット１０２のＩ／Ｏバッファ１０１のＩ／Ｏバッファ信号端子１１２は、同一ユニット内に配置された信号はんだボール１１５と１対１で接続されている。したがって、各ユニットを配置する工程は、従来のピン配置の工程を兼ねている。
【００８８】
図３に示すとおり、Ｉ／Ｏバッファ信号端子１１２とこの信号端子１１２の真上に配置された信号はんだボール１１５とをスルーホール１５７とバリアメタル１５８によって接続しているので、Ｉ／Ｏバッファ信号端子１１２と信号はんだボール１１５とを最短距離で接続することができる。
【００８９】
また、図３に示すとおり、従来例のような信号引出し配線３２１８が内部セル１２１上を通過することが無く、かつ本実施の形態の信号引出し配線（スルーホール１５７、バリアメタル１５８及び信号はんだボール１１５）と内部セル１２１との間にシールド配線１５６ａ，１５６ｂを設けることで、信号引出し配線と信号間配線２２９間の寄生容量を小さくすることができる。したがって、クロストークノイズの影響を低減することができ、信号間配線２２９のジッタを低減することができる。
【００９０】
次に、内部セル１２１と内部セルＧＮＤ配線５２７及び内部セル電源配線５２８の接続について説明する。内部セル１２１は、Ｉ／Ｏバッファ１０１が配置されない領域に配置され、内部セルＧＮＤ配線５２７と内部セル電源配線５２８に接続される。次に、内部セルＧＮＤ配線５２７は内部セルＧＮＤユニット３２３に接続され、内部セル電源配線５２８は内部セル電源ユニット３２４に接続されるので、各ユニットを並べて配置するだけでチップの外から電位が供給される。
【００９１】
したがって、本実施の形態の各ユニットを配置する工程は、内部セルＧＮＤ配線５２７と内部セル電源配線５２８を接続する工程を兼ねている。信号間配線２２９は、Ｉ／ＯバッファＧＮＤ端子１１０とＩ／Ｏバッファ電源端子１１１やＩ／Ｏバッファ１０１が配置された領域を避けて配線できるので、従来どおりの配線性が確保できる。
【００９２】
本実施の形態は、チップ３５１上に各ユニットを並べて配置することにより、Ｉ／Ｏバッファ１０１と内部セルＧＮＤ配線５２７と内部セル電源配線５２８とＩ／ＯバッファＧＮＤ配線１０７とＩ／Ｏバッファ電源配線１０８及びはんだボール１１３，１１４，１１５，１０３３，１１３４を備えたＦＣ型ＩＣのチップレイアウトが構成できる。
【００９３】
次に、各ユニットの内部構造と内部セル領域の配線インピーダンスモデルについて説明する。図１７は図１６に示した内部セルＧＮＤ配線５２７と内部セル電源配線５２８の第１層１９６１の配線インピーダンスをモデル化した回路図、図１８は第２層１９６３の配線インピーダンスをモデル化した回路図、図１９は第３層１９６５の配線インピーダンスをモデル化した回路図である。
【００９４】
ここで、内部セルＧＮＤ配線５２７と内部セル電源配線５２８からなる第１層１９６１，第２層１９６３，第３層１９６５をそれぞれ配線抵抗２０７１，２１７３，２２７５に置き換え、スルーホール１９６２，１９６４をそれぞれスルーホール抵抗２０７２，２１７４に置き換える。次に、内部セル１２１を定電流源２０７６に置き換え、内部セルＧＮＤはんだボール１０３３をＧＮＤ電位に置き換え、内部セル電源はんだボール１１３４を定電圧源２２７７に置き換える。さらに、ユニット電源端子５２５と５２６を、インピーダンスモデルの電源端子２０７８に置き換える。
【００９５】
以上により、図１７〜図１９に示すような配線インピーダンスモデルが得られる。各ユニットのインピーダンス回路網は、各ユニットの配置に基づいて端子２０７８同志が接続され、チップレイアウトのインピーダンス回路網を構成する。この配線インピーダンスモデルにより、内部セル１２１のＧＮＤと電源配線の電位降下を検証することができる。
【００９６】
次に、本実施の形態のＦＣ型ＩＣの製品設計方法を図２０を用いて説明する。図２０は本実施の形態のＦＣ型ＩＣの製品設計方法を示すフローチャート図である。まず、製品毎の設計情報として、配線ピッチ等の情報を含むデザインルール（幾何学的設計規則）１６０１と、はんだボール１１３〜１１５，１０３３，１１３４の座標やはんだボールピッチ等の情報を含むパッケージ情報１６０２と、機能記述データやピン配置やピン数等の情報を含む顧客仕様１６０３とが予め用意される。
【００９７】
次に、ステップ１６０４において、パッケージ情報１６０２と顧客仕様１６０３を基に基盤設計が行なわれ、ＧＮＤ配線及び電源配線の配置やユニット配置やピン配置等の情報を含む基盤データベース１６０８が生成される。このステップ１６０４の詳細は図２２によって説明する。
【００９８】
続いて、設計者は、顧客仕様１６０３を基にシミュレータ等を用いて機能レベルのシミュレーションを行い機能レベルの動作確認を行った後（ステップ１６０５）、論理合成を行うことにより（ステップ１６０６）、Ｉ／Ｏバッファ１０１や内部セル１２１等の回路ブロックを構成要素とする回路情報１６０７を生成する。
【００９９】
そして、設計者は、回路情報１６０７と基盤データベース１６０８を基に、Ｉ／Ｏバッファ１０１と、ＲＡＭやマクロを含む内部セル１２１などを概略配置する（ステップ１６０９）。次に、設計者は、基盤データベース１６０８を基に計算機等を用いて回路ブロック間の配線長を仮決めし、その電気的負荷量を用いて仮配線長シミュレーションを行う（ステップ１６１０）。
【０１００】
ここで、設計者は、仮配線長シミュレーション結果を確認して、ＩＣが期待通り動くかどうかをチェックし（ステップ１６１１）、不具合がある場合は、ステップ１６０９で行った概略配置を変更して（ステップ１６１３）、ステップ１６１０に戻る。
【０１０１】
ステップ１６１１において問題がない場合、設計者は、概略配置した回路ブロックにその他の回路を加えたＩＣ全体の回路配置を計算機に確定させて、回路間の自動配線を行わせる（ステップ１６１２）。ここでチップ内の実際の配線長が全て確定するので、設計者は、デザインルール１６０１を基に、配線の電気的負荷量を考慮した実配線長タイミングシミュレーションによる動作確認とデザインルール検証を行う（ステップ１６１４）。
【０１０２】
次に、設計者は、実配線長タイミングシミュレーションとデザインルール検証の結果を確認して、不具合がある場合は、ステップ１６１２で行った配置を修正して（ステップ１６１６）、ステップ１６１４に戻る。ステップ１６１１において問題がない場合、設計者は、計算機にＩＣチップのマスクデータ１６１７を作成させる。以上の製品設計方法において、従来の製品設計方法と異なるのはステップ１６０４の基盤設計である。
【０１０３】
次に、本実施の形態のＦＣ型ＩＣの基盤設計方法について図２１と図２２を用いて説明する。図２１はＦＣ型ＩＣの回路例を示す回路図、図２２は本実施の形態の基盤設計方法を示すフローチャート図である。図２２は図２０のステップ１６０４の詳細を示すものである。
【０１０４】
図２１に示すＩＣは、入力バッファ回路ａ０〜ａ２，ｂ０〜ｂ１，ｃ０〜ｃ３と、内部セル１２１と、出力バッファ回路ｄ０〜ｄ７，ｅ０〜ｅ４，ｆ，ｇ０〜ｇ１と、入力ピンＡ０〜Ａ２，Ｂ０〜Ｂ１，Ｃ０〜Ｃ３と、出力ピンＤ０〜Ｄ７，Ｅ０〜Ｅ２，Ｆ，Ｇ０〜Ｇ１とから構成される。
【０１０５】
デザインルールやパッケージ情報は、Ｉ／ＯバッファＧＮＤ電位＝０Ｖ、Ｉ／Ｏバッファ電源電位＝１．８Ｖ、内部セルＧＮＤ電位＝０Ｖ、内部セル電源電位（ＶＤＤ）＝１．５Ｖ、三層配線プロセス、配線ピッチ１μｍ、はんだボールピッチ２００μｍと規定していると仮定する。
【０１０６】
まず、設計者は、デザインルール１６０１で規定された配線ピッチ１μｍ以上という条件を満たすべく、パッケージ情報１６０１で規定されたはんだボールピッチ２００μｍを任意の整数、例えば２００で割ることで、電源配線ピッチ１μｍとユニットサイズ２００μｍ×２００μｍとを決定し、基本ユニットのサイズを決定する（ステップ１８２０）。
【０１０７】
次に、設計者は、基本ユニットを元とするＩ／Ｏバッファユニット１０２にＩ／Ｏバッファ１０１と信号はんだボール１１５を配置し、Ｉ／ＯバッファＧＮＤユニット１０３にＩ／ＯバッファＧＮＤはんだボール１１３を配置し、Ｉ／Ｏバッファ電源ユニット１０４にＩ／Ｏバッファ電源はんだボール１１４を配置し、内部セルＧＮＤユニット３２３に内部セルＧＮＤはんだボール１０３３を配置し、内部セル電源ユニット３２４に内部セル電源はんだボール１１３４を配置する（ステップ１８２１）。
【０１０８】
さらに、設計者は、図６、図７に示すように、Ｉ／Ｏバッファユニット１０２にＩ／ＯバッファＧＮＤ配線１０７、Ｉ／Ｏバッファ電源配線１０８、シールド配線１５６ａ，１５６ｂ、Ｉ／ＯバッファユニットＧＮＤ端子１０５、Ｉ／Ｏバッファユニット電源端子１０６、スルーホール１５７、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、Ｉ／Ｏバッファユニット１０２内のレイアウトを示すユニットレイアウトデータ１８２３を作成する（ステップ１８２２）。
【０１０９】
同様に、設計者は、図８に示すようにＩ／ＯバッファＧＮＤユニット１０３にＩ／ＯバッファユニットＧＮＤ端子１０５、Ｉ／ＯバッファＧＮＤ配線１０７、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成し、図９に示すようにＩ／Ｏバッファ電源ユニット１０４にＩ／Ｏバッファユニット電源端子１０６、Ｉ／Ｏバッファ電源配線１０８、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成する（ステップ１８２２）。
【０１１０】
また、設計者は、図１０に示すように内部セルＧＮＤユニット３２３に内部セルユニットＧＮＤ端子５２５、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成し、図１１に示すように内部セル電源ユニット３２４に内部セルユニット電源端子５２６、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成する（ステップ１８２２）。
【０１１１】
さらに、設計者は、図１２に示すようにはんだボールを配置しないＧＮＤユニットに内部セルユニットＧＮＤ端子５２５、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成し、図１３に示すようにはんだボールを配置しない電源ユニットに内部セルユニット電源端子５２６、内部セルＧＮＤ端子５３０、内部セル電源端子５３１、内部セルＧＮＤ配線５２７及び内部セル電源配線５２８を配置して、ユニットレイアウトデータ１８２３を作成する（ステップ１８２２）。
【０１１２】
次に、設計者は、ユニットレイアウトデータ１８２３を基に計算機等を用いて、図１７〜図１９に示したような内部セルＧＮＤ配線と内部セル電源配線の配線インピーダンスモデルを抽出して（ステップ１８２４）、電源配線モデル１８２５を生成する。
【０１１３】
ここで、Ｉ／Ｏバッファ信号端子１１２と信号はんだボール１１５の接続はユニット内にてスルーホール１５７と上層のバリアメタル１５８などを介して最短距離で接続されるので、製品毎に個々にＩ／Ｏバッファ信号端子１１２と信号はんだボール１１５のインピーダンス特性を確認する必要が無くなる。製品設計の段階では、ユニットレイアウトデータ１８２３と電源配線モデル１８２５とを使用することにより、従来の製品設計方法で必要であったステップ３７０７，３７０８，３７０９，３７１０，３７１１，３７１２，３７１３を省略することができる。
【０１１４】
次に、設計者は、顧客仕様１６０３と前述の回路情報１６０７とを基に計算機等を用いて内部領域の面積を１０ＭＧａｔｅと算出すると共に、Ｉ／Ｏピン数を１４４ピンと算出する（ステップ１８０５）。そして、設計者は、算出した内部領域の面積とＩ／Ｏピン数とを基に計算機等を用いてチップサイズを２．４ｍｍ×２．４ｍｍと算出する（ステップ１８０６）。
【０１１５】
続いて、設計者は、パッケージ情報１６０２と顧客仕様１６０３とを基に各ユニットを配置して、図１のようなチップレイアウトを決定し（ステップ１８１０）、ユニット毎のユニット電源配線モデル１８２５とステップ１８１０のユニット配置結果とを基に計算機等を用いてＩＣチップのインピーダンス網モデルを作成し、作成したインピーダンス網モデルを基に回路シミュレータを用いて電位降下の見積もりを行なう（ステップ１８１４）。チップのインピーダンス網モデルは、ユニットの並び替えに応じて変更することができる。
【０１１６】
設計者は、電位降下シミュレーションの結果を確認して（ステップ１８１５）、問題がある場合、ステップ１８１０で行ったユニット配置を変更して（ステップ１８１７）、ステップ１８１４に戻る。ステップ１８１５において問題がない場合、設計者は、ＧＮＤ配線及び電源配線の配置やユニット配置やピン配置等の情報を基盤データベース１６０８に登録する（ステップ１８１６）。以上により、ＦＣ型ＩＣの基盤設計（ステップ１６０４）が終了する。
【０１１７】
本実施の形態の効果を図２と図３を用いて説明する。本実施の形態の第一の効果は、図３に示すとおり、Ｉ／Ｏバッファ信号端子１１２と信号はんだボール１１５とを最短距離で接続することができ、配線のインピーダンスを小さくすることができるということである。
【０１１８】
また、本実施の形態によれば、各Ｉ／Ｏバッファ１０１について同一のＩ／Ｏバッファユニット１０２を使用するので、各Ｉ／Ｏバッファ１０１で扱う信号間のインピーダンス特性の差が小さくなり、信号間のスキュー差を調整する必要が無くなる。
【０１１９】
例えば、図２９の第２の従来例に示す信号配線抵抗が０．０４Ω□、スルーホール抵抗が１個２Ω、引出し配線の寄生容量が１ｆＦ／μｍ2 、引出し配線幅が１０μｍ、引出し配線長さが１００から４００μｍ、スルーホール数が１０×１０個と仮定すると、信号配線抵抗が０．４から１．６Ω、引出し配線の寄生容量が２から８ｐＦ、スルーホール抵抗が０．０２Ωとなる。
【０１２０】
これに対して、図２では、引出し配線がスルーホールの座布団のみとなり、引出し配線幅が１０μｍ、引出し配線長さが１０μｍ、スルーホール数が１０×１０個となるので、スルーホール抵抗が０．２Ω、引出し配線の寄生容量が０．１ｐＦとなる。
【０１２１】
各Ｉ／Ｏバッファ１０１の信号間のスキュー差をＣＲ（容量と抵抗）の時定数で見積もると、図２９の第２の従来例では［（１．６＋０．０２）×８］−［（０．４＋０．０２）×２］＝１２．１２ｐｓｅｃとなり、図２では信号線の引出し配線長差が無くなるので０ｐｓｅｃに改善される。
【０１２２】
また、本実施の形態によれば、図３に示すとおり、従来例のような信号引出し配線３２１８が内部セル１２１上を通過することが無く、かつシールド配線１５６ａ，１５６ｂを用いることで、信号引出し配線と信号間配線２２９間の寄生容量を小さくすることができる。したがって、クロストークノイズの影響を低減することができ、信号間配線２２９のジッタを低減することができる。
【０１２３】
例えば、図２８の従来例に示す信号引出し配線３２１８が１層配線で、内部セルの信号間配線２２９が１層配線で、信号引出し配線３２１８と信号間配線２２９がはんだボールピッチ分２００μｍで並走した場合、１層配線と３層配線間の単位容量が０．１２５ｆＦ／μｍと仮定すると、結合容量は２５ｆＦとなる。したがって、従来例では１層配線−基板間寄生容量と１層配線−３層配線間寄生容量の比は２：１となり、ジッタ及びクロストークノイズにより誤動作を引き起していた。
【０１２４】
これに対して、本実施の形態によれば、引出し配線が無く、内部セル１２１の信号配線が並走しなくなり、かつシールド配線１５６ａ，１５６ｂにより結合容量が０ｆＦとなるので、クロストークノイズによるジッタと誤動作を無くすことができる。
【０１２５】
さらに、本実施の形態によれば、図２０と図２２のフローチャート図に示すとおり、ステップ１８２０，１８２１，１８２２，１８２４，１８１０を追加し、顧客仕様に依存しないユニットレイアウトデータ１８２３を組み合わせることで、ＦＣ型ＩＣのチップレイアウトを設計することができ、かつ従来例のステップ３７０７，３７０８，３７０９，３７１０，３７１１，３７１２，３７１３を省略でき、基盤設計の工程を従来のステップ３６０７（図３２）からステップ１６０４（図２２）のように簡略化できるので、顧客仕様が確定してから少ない工程数でＦＣ型ＩＣのチップレイアウトを設計することができる。
【０１２６】
従来の基盤設計では、グループ３４５３やＧＮＤ配線や電源配線を配置した結果、インピーダンス不整合や電位降下の問題があった場合、グループ化したレイアウト情報を調整したり修正する必要があり、このときの戻りの工程が多いため、設計ＴＡＴが長くなる。
【０１２７】
これに対して、本実施の形態では、電位降下の問題があったとしても、戻りの工程はステップ１８１７，１８１０，１８１４，１８１５の４つだけであるので、設計ＴＡＴを短くすることができる。また、本実施の形態では、仕様や設計の変更があった場合でも、ユニットを組み替えるだけで対応できるという効果がある。
【０１２８】
したがって、従来例では、グループの作成と配置や電源モデルの抽出と電位降下シミュレーションに１０日を要していたが、本実施の形態では、ユニットの作成と配置が２日、電源モデルの抽出と電位降下シミュレーションが１日で済み、設計ＴＡＴ（工程日数）を３日に短縮できるという効果がある。さらに、仕様や設計の変更があった場合は、ユニットを組み替えるだけで対応できるので、従来例では、仕様や設計の変更に５日を要していた設計ＴＡＴが１．５日に短縮できるという効果がある。
【０１２９】
［第２の実施の形態］
以下、本発明の第２の実施の形態について図面を参照して詳細に説明する。図２３は本発明の第２の実施の形態となるＦＣ型ＩＣのレイアウト構造を示す平面図であり、第１の実施の形態と同一の構成には同一の符号を付してある。なお、図２３はＦＣ型ＩＣを上から透視して見ているものとする。
【０１３０】
本実施の形態は、互いに相補な信号を扱う２個のＩ／Ｏバッファ信号端子１１２ａ，１１２ｂを備えた相補信号型のＩ／Ｏバッファ１０１ａをユニット化した２Ｉ／Ｏバッファユニット１０２ａを有するものである。
【０１３１】
本実施の形態では、Ｉ／ＯバッファＧＮＤユニット１０３と、２Ｉ／Ｏバッファユニット１０２ａと、Ｉ／Ｏバッファ電源ユニット１０４とを基板上に配置している。内部セル１２１は、Ｉ／Ｏバッファ１０１ａを除く領域に配置されている。
【０１３２】
Ｉ／Ｏバッファ信号端子１１２ａ，１１２ｂの接続は第１の実施の形態と同様である。すなわち、Ｉ／Ｏバッファ信号端子１１２ａと信号はんだボール１１５ａは、信号端子１１２ａの上に形成されたスルーホール１５７ａとスルーホール１５７ａの上層に形成されたバリアメタル１５８とを介して接続される。また、Ｉ／Ｏバッファ信号端子１１２ｂと信号はんだボール１１５ｂは、信号端子１１２ｂの上に形成されたスルーホール１５７ｂとスルーホール１５７ｂの上層に形成されたバリアメタル１５８とを介して接続される。
【０１３３】
Ｉ／Ｏバッファ１０１ａのＩ／ＯバッファＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバリアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤはんだボール１１３に接続される。
【０１３４】
同様に、Ｉ／Ｏバッファ１０１ａのＩ／Ｏバッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１０８とＩ／Ｏバッファユニット電源端子１０６と上層のバリアメタル１５８とを介してＩ／Ｏバッファ電源はんだボール１１４に接続される。その他の構成は第１の実施の形態と同一なので、説明は省略する。
【０１３５】
［第３の実施の形態］
以下、本発明の第３の実施の形態について図面を参照して詳細に説明する。図２４は本発明の第３の実施の形態となるＦＣ型ＩＣのレイアウト構造を示す平面図であり、第１の実施の形態と同一の構成には同一の符号を付してある。なお、図２４はＦＣ型ＩＣを上から透視して見ているものとする。
【０１３６】
本実施の形態は、互いに相補な信号を扱う２個のＩ／Ｏバッファ信号端子１１２ａ，１１２ｂと２個の終端端子１１２ｃ，１１２ｄを備えた相補信号型のＩ／Ｏバッファ１０１ｂをユニット化した４Ｉ／Ｏバッファユニット１０２ｂを有するものである。
【０１３７】
本実施の形態では、Ｉ／ＯバッファＧＮＤユニット１０３と、４Ｉ／Ｏバッファユニット１０２ｂと、Ｉ／Ｏバッファ電源ユニット１０４とを基板上に配置している。内部セル１２１は、Ｉ／Ｏバッファ１０１ｂを除く領域に配置されている。
【０１３８】
Ｉ／Ｏバッファ信号端子１１２ａ，１１２ｂ、Ｉ／Ｏバッファ終端端子１１２ｃ，１１２ｄの接続は第１の実施の形態と同様である。すなわち、Ｉ／Ｏバッファ信号端子１１２ａと信号はんだボール１１５ａは、信号端子１１２ａの上に形成されたスルーホール１５７ａとスルーホール１５７ａの上層に形成されたバリアメタル１５８とを介して接続され、Ｉ／Ｏバッファ信号端子１１２ｂと信号はんだボール１１５ｂは、信号端子１１２ｂの上に形成されたスルーホール１５７ｂとスルーホール１５７ｂの上層に形成されたバリアメタル１５８とを介して接続される。
【０１３９】
また、Ｉ／Ｏバッファ終端端子１１２ｃと信号はんだボール１１５ｃは、終端端子１１２ｃの上に形成されたスルーホール１５７ｃとスルーホール１５７ｃの上層に形成されたバリアメタル１５８とを介して接続され、Ｉ／Ｏバッファ終端端子１１２ｄと信号はんだボール１１５ｄは、終端端子１１２ｄの上に形成されたスルーホール１５７ｄとスルーホール１５７ｄの上層に形成されたバリアメタル１５８とを介して接続される。
【０１４０】
Ｉ／Ｏバッファ１０１ｂのＩ／ＯバッファＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバリアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤはんだボール１１３に接続される。
【０１４１】
同様に、Ｉ／Ｏバッファ１０１ｂのＩ／Ｏバッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１０８とＩ／Ｏバッファユニット電源端子１０６と上層のバリアメタル１５８とを介してＩ／Ｏバッファ電源はんだボール１１４に接続される。その他の構成は第１の実施の形態と同一なので、説明は省略する。
【０１４２】
［第４の実施の形態］
以下、本発明の第４の実施の形態について図面を参照して詳細に説明する。図２５は本発明の第４の実施の形態となるＦＣ型ＩＣのレイアウト構造を示す平面図であり、第１の実施の形態と同一の構成には同一の符号を付してある。なお、図２４はＦＣ型ＩＣを上から透視して見ているものとする。本実施の形態は、複数のＲＡＭやマクロセルをユニット領域４５９の整数倍のサイズの領域に配置してユニット化したＲＡＭ・マクロユニット２５０２を有するものである。
【０１４３】
本実施の形態では、Ｉ／ＯバッファＧＮＤユニット１０３と、ユニット領域４５９の６倍のサイズの領域に、ユニット領域４５９より大きいサイズのＲＡＭ２５３５とマクロセル２５３６とを１つずつ配置したＲＡＭ・マクロユニット２５０２と、Ｉ／Ｏバッファ電源ユニット１０４と、内部セルＧＮＤユニット３２３と、内部セル電源ユニット３２４とを基板上に配置している。内部セル１２１は、ＲＡＭ・マクロユニット２５０２を除く領域に配置されている。
【０１４４】
マクロセル２５３６のマクロ信号端子２５１２は、信号端子２５１２の上に形成されたスルーホール１５７とスルーホール１５７の上層に形成されたバリアメタル１５８とを介して、直上の信号はんだボール１１５に接続されている。その他の構成は第１の実施の形態と同一なので、説明は省略する。なお、はんだボールから放射されるα線を避けるため、ＲＡＭ２５３５（又はマクロセル２５３６）上に、はんだボールを配置しないことがある。
【０１４５】
【発明の効果】
本発明によれば、信号はんだボールと、入出力バッファと、第１の入出力バッファＧＮＤ配線と、第１の入出力バッファ電源配線とを備えた入出力バッファユニットをチップ上に配置したことにより、各入出力バッファについて同一の入出力バッファユニットを使用するので、入出力バッファと信号はんだボール間の配線長が各入出力バッファで同一となり、各入出力バッファで扱う信号間のインピーダンス特性の差が小さくなるので、信号間のスキュー差を小さくすることができる。また、入出力バッファと信号はんだボール間の配線長が従来よりも短くなり、信号引出し配線が内部セル上を通過することがなくなるので、入出力バッファと内部セル間のクロストークノイズの影響を低減することができ、信号間配線のジッタを低減することができる。また、製品毎の仕様によって入出力バッファユニットの配置が変わったとしても、入出力バッファと信号はんだボール間の配線は変化しないので、入出力バッファと信号はんだボール間のインピーダンス特性が変化することはない。
【０１４６】
また、入出力バッファＧＮＤユニットを入出力バッファユニットの隣に配置するだけで、ユニット間で入出力バッファＧＮＤ配線が自動的に接続されるので、入出力バッファＧＮＤ配線を接続する工程が不要となる。
【０１４７】
また、入出力バッファ電源ユニットを入出力バッファユニットの隣に配置するだけで、ユニット間で入出力バッファ電源配線が自動的に接続されるので、入出力バッファ電源配線を接続する工程が不要となる。
【０１４８】
また、内部セルＧＮＤユニット又ははんだボールを配置しないＧＮＤユニットを他のユニットの隣に配置するだけで、ユニット間で内部セルＧＮＤ配線が自動的に接続されるので、内部セルＧＮＤ配線を接続する工程が不要となる。
【０１４９】
また、内部セル電源ユニット又ははんだボールを配置しない電源ユニットを他のユニットの隣に配置するだけで、ユニット間で内部セル電源配線が自動的に接続されるので、内部セル電源配線を接続する工程が不要となる。
【０１５０】
また、入出力バッファを信号はんだボールの真下に配置し、入出力バッファの信号端子をスルーホールを介して信号はんだボールと接続することにより、入出力バッファと信号はんだボールとを最短距離で接続することができ、配線のインピーダンスを小さくすることができ、製品毎に入出力バッファと信号はんだボール間のインピーダンス特性を確認する必要がなくなる。
【０１５１】
また、スルーホールの周囲にシールド配線を配置することにより、信号引出し配線と内部セルの信号間配線との間の寄生容量を小さくすることができるので、入出力バッファと内部セル間のクロストークノイズの影響を低減することができ、信号間配線のジッタを低減することができる。
【０１５２】
また、各ユニットに備えられた内部セルＧＮＤ配線及び内部セル電源配線を、はんだボールピッチの整数分の１のピッチで配置することにより、隣接するユニット間で内部セルＧＮＤ配線及び内部セル電源配線を容易に接続異数することができる。
【０１５３】
また、内部セル、入出力バッファ、はんだボール、ＧＮＤ配線又は電源配線をユニット化してチップ上に配置するようにして、ユニットのサイズをデザインルールとパッケージ情報に基づいて算出するユニットサイズ算出手順と、算出したサイズの領域内に、内部セル、入出力バッファ、はんだボール、入出力バッファＧＮＤ配線、入出力バッファ電源配線、内部セルＧＮＤ配線、内部セル電源配線のうち少なくとも１つを配置して、複数種のユニット内のレイアウトを決定し、各ユニット内のレイアウトを示すユニットレイアウトデータを作成するユニットレイアウトデータ作成手順と、チップの仕様に基づいて各ユニットをチップ上に配置するユニット配置手順とを実行することにより、顧客仕様が確定してから少ない工程数でフリップチップ型半導体集積回路のチップレイアウトを設計することができる。
【０１５４】
また、ユニットレイアウトデータを基に内部セルＧＮＤ配線と内部セル電源配線の配線インピーダンスモデルをユニットの種別毎に抽出するモデル抽出手順と、ユニットの種別毎に抽出された配線インピーダンスモデルとユニット配置手順で決定されたユニット配置に基づいて、チップ全体の配線インピーダンス網モデルを作成し、この配線インピーダンス網モデルを用いて電位降下シミュレーションを行う電位降下シミュレーション手順とを実行することにより、チップの配線インピーダンス網モデルを、ユニットの並び替えに応じて容易に変更することができる。その結果、電位降下の問題があってユニット配置を変更したとしても、変更後の配線インピーダンス網モデルを容易に得ることができ、従来よりも設計ＴＡＴ（工程日数）を短縮することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態となるフリップチップ型ＩＣのチップレイアウト平面図である。
【図２】 図１のフリップチップ型ＩＣの一部を拡大した平面図である。
【図３】 図２のフリップチップ型ＩＣの断面図である。
【図４】 本発明の第１の実施の形態において基本ユニットの第３層配線のレイアウトを示す平面図である。
【図５】 本発明の第１の実施の形態において基本ユニットの第１層配線及び第２層配線のレイアウトを示す平面図である。
【図６】 本発明の第１の実施の形態においてＩ／Ｏバッファユニットの第３層配線のレイアウトを示す平面図である。
【図７】 本発明の第１の実施の形態においてＩ／Ｏバッファユニットの第１層配線及び第２層配線のレイアウトを示す平面図である。
【図８】 本発明の第１の実施の形態においてＩ／ＯバッファＧＮＤユニットの第３層配線のレイアウトを示す平面図である。
【図９】 本発明の第１の実施の形態においてＩ／Ｏバッファ電源ユニットの第３層配線のレイアウトを示す平面図である。
【図１０】 本発明の第１の実施の形態において内部セルＧＮＤユニットの第３層配線のレイアウトを示す平面図である。
【図１１】 本発明の第１の実施の形態において内部セル電源ユニットの第３層配線のレイアウトを示す平面図である。
【図１２】 本発明の第１の実施の形態においてはんだボールを配置しないＧＮＤユニットの第３層配線のレイアウトを示す平面図である。
【図１３】 本発明の第１の実施の形態においてはんだボールを配置しない電源ユニットの第３層配線のレイアウトを示す平面図である。
【図１４】 図１の一部の領域における第３層配線のレイアウトを示す平面図である。
【図１５】 図１の一部の領域における第１層配線及び第２層配線のレイアウトを示す平面図である。
【図１６】 各ユニット内の内部セルＧＮＤ配線と内部セル電源配線の構造を示す斜視図である。
【図１７】 図１６の内部セルＧＮＤ配線と内部セル電源配線の第１層の配線インピーダンスをモデル化した回路図である。
【図１８】 図１６の内部セルＧＮＤ配線と内部セル電源配線の第２層の配線インピーダンスをモデル化した回路図である。
【図１９】 図１６の内部セルＧＮＤ配線と内部セル電源配線の第３層の配線インピーダンスをモデル化した回路図である。
【図２０】 本実施の形態のフリップチップ型ＩＣの製品設計方法を示すフローチャート図である。
【図２１】 フリップチップ型ＩＣの回路例を示す回路図である。
【図２２】 本実施の形態のフリップチップ型ＩＣの基盤設計方法を示すフローチャート図である。
【図２３】 本発明の第２の実施の形態となるフリップチップ型ＩＣのレイアウト構造を示す平面図である。
【図２４】 本発明の第３の実施の形態となるフリップチップ型ＩＣのレイアウト構造を示す平面図である。
【図２５】 本発明の第４の実施の形態となるフリップチップ型ＩＣのレイアウト構造を示す平面図である。
【図２６】 第１の従来例であるフリップチップ型ＩＣのレイアウト構造を示す平面図である。
【図２７】 図２６のフリップチップ型ＩＣの一部を拡大した平面図である。
【図２８】 図２７のフリップチップ型ＩＣの断面図である。
【図２９】 第２の従来例であるフリップチップ型ＩＣのレイアウト構造を示す平面図である。
【図３０】 第２の従来例であるフリップチップ型ＩＣのチップレイアウト平面図である。
【図３１】 従来のフリップチップ型ＩＣの製品設計方法を示すフローチャート図である。
【図３２】 従来のフリップチップ型ＩＣの基盤設計方法を示すフローチャート図である。
【符号の説明】
１０１、１０１ａ、１０１ｂ…Ｉ／Ｏバッファ、１０２、１０２ａ、１０２ｂ…Ｉ／Ｏバッファユニット、１０３…Ｉ／ＯバッファＧＮＤユニット、１０４…Ｉ／Ｏバッファ電源ユニット、１０５…Ｉ／ＯバッファユニットＧＮＤ端子、１０６…Ｉ／Ｏバッファユニット電源端子、１０７…Ｉ／ＯバッファＧＮＤ配線、１０８…Ｉ／Ｏバッファ電源配線、１１０…Ｉ／ＯバッファＧＮＤ端子、１１１…Ｉ／Ｏバッファ電源端子、１１２、１１２ａ〜１１２ｄ…Ｉ／Ｏバッファ信号端子、１１３…Ｉ／ＯバッファＧＮＤはんだボール、１１４…Ｉ／Ｏバッファ電源はんだボール、１１５，１１５ａ〜１１５ｄ…信号はんだボール、１５６ａ，１５６ｂ…シールド配線、１５７、１５７ａ〜１５７ｄ…スルーホール、１５８…バリアメタル、３２３…内部セルＧＮＤユニット、３２４…内部セル電源ユニット、１０３３…内部セルＧＮＤはんだボール、１１３４…内部セル電源はんだボール。
Claims (12)
- 一辺がはんだボールピッチの正方形ユニットをチップ上に配置するフリップチップ型半導体集積回路であって、
外部との信号伝送のための信号はんだボールと、信号端子が前記信号はんだボールと接続された、前記正方形ユニットの内部セルと外部とのインタフェースとなる入出力バッファと、この入出力バッファのＧＮＤ端子と接続された第１の入出力バッファＧＮＤ配線と、隣接ユニットと前記第１の入出力バッファＧＮＤ配線を接続するための第１の入出力バッファユニットＧＮＤ端子と、前記入出力バッファの電源端子と接続された第１の入出力バッファ電源配線と、隣接ユニットと前記第１の入出力バッファ電源配線を接続するための第１の入出力バッファユニット電源端子とを備えた前記正方形ユニットの入出力バッファユニットをチップ上に配置し、
前記入出力バッファの信号端子を前記信号はんだボールの真下に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項１記載のフリップチップ型半導体集積回路において、
外部から前記入出力バッファにＧＮＤ電位を供給する入出力バッファＧＮＤはんだボールと、この入出力バッファＧＮＤはんだボールと接続される第２の入出力バッファＧＮＤ配線と、前記第２の入出力バッファＧＮＤ配線と接続される第２の入出力バッファユニットＧＮＤ端子とを備えた前記正方形ユニットの入出力バッファＧＮＤユニットをチップ上に配置し、前記第２の入出力バッファユニットＧＮＤ端子は隣接配置された前記入出力バッファユニットの前記第１の入出力バッファＧＮＤ配線と、前記入出力バッファユニットの前記第１の入出力バッファユニットＧＮＤ端子を介して接続されたことを特徴とするフリップチップ型半導体集積回路。 - 請求項１記載のフリップチップ型半導体集積回路において、
外部から前記入出力バッファに電源電位を供給する入出力バッファ電源はんだボールと、この入出力バッファ電源はんだボールと接続される第２の入出力バッファ電源配線と、前記第２の入出力バッファ電源配線と接続される第２の入出力バッファユニット電源端子とを備えた前記正方形ユニットの入出力バッファ電源ユニットをチップ上に配置し、前記第２の入出力バッファユニット電源端子は隣接配置された前記入出力バッファユニットの前記第１の入出力バッファ電源配線と、前記入出力バッファユニットの前記第１の入出力バッファユニット電源端子を介して接続されたことを特徴とするフリップチップ型半導体集積回路。 - 請求項１記載のフリップチップ型半導体集積回路において、
外部から前記内部セルにＧＮＤ電位を供給する内部セルＧＮＤはんだボールと、この内部セルＧＮＤはんだボールと接続されると共に、隣接配置された他のユニットの第１の内部セルＧＮＤ配線と接続される第２の内部セルＧＮＤ配線と内部セルユニットＧＮＤ端子とを備えた前記正方形ユニットの内部セルＧＮＤユニットをチップ上に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項１記載のフリップチップ型半導体集積回路において、
外部から前記内部セルに電源電位を供給する内部セル電源はんだボールと、この内部セル電源はんだボールと接続されると共に、隣接配置された他のユニットの第１の内部セル電源配線と接続される第２の内部セル電源配線と内部セルユニット電源端子とを備えた前記正方形ユニットの内部セル電源ユニットをチップ上に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項１記載のフリップチップ型半導体集積回路において、
隣接配置された他のユニットの第１の内部セルＧＮＤ配線と接続される第３の内部セルＧＮＤ配線と内部セルユニットＧＮＤ端子とを備えた、はんだボールを配置しない前記正方形ユニットのＧＮＤユニットをチップ上に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項１記載のフリップチップ型半導体集積回路において、
隣接配置された他のユニットの第１の内部セル電源配線と接続される第３の内部セル電源配線と内部セルユニット電源端子とを備えた、はんだボールを配置しない前記正方形ユニットの電源ユニットをチップ上に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項１記載のフリップチップ型半導体集積回路において、
前記入出力バッファの信号端子は、スルーホールを介して前記信号はんだボールと接続され、
前記入出力バッファユニットは、前記スルーホールの周囲に配置された、前記第１の入出力バッファＧＮＤ配線又は前記第１の入出力バッファ電源配線と接続されるシールド配線を備えることを特徴とするフリップチップ型半導体集積回路。 - 請求項１記載のフリップチップ型半導体集積回路において、
はんだボールピッチより大きいサイズのセルを備えた、はんだボールピッチの整数倍のサイズのユニットをチップ上に配置したことを特徴とするフリップチップ型半導体集積回路。 - 請求項１記載のフリップチップ型半導体集積回路において、
各ユニットに備えられた内部セルＧＮＤ配線及び内部セル電源配線は、はんだボールピッチの整数分の１のピッチで配置されることを特徴とするフリップチップ型半導体集積回路。 - 一辺がはんだボールピッチの正方形ユニットをチップ上に配置するフリップチップ型半導体集積回路の設計方法であって、
前記正方形ユニットのサイズをデザインルールとパッケージ情報に基づいて算出するユニットサイズ算出手順と、
前記算出したサイズの領域内に、内部セル、内部セルと外部とのインタフェースとなる入出力バッファ、はんだボール、入出力バッファＧＮＤ配線、入出力バッファ電源配線、内部セルＧＮＤ配線、内部セル電源配線のうち少なくとも１つを配置して、複数種のユニット内のレイアウトを決定し、各ユニット内のレイアウトを示すユニットレイアウトデータを作成するユニットレイアウトデータ作成手順と、
チップの仕様および前記ユニットレイアウトデータに基づいて各ユニットをチップ上に配置するユニット配置手順とを実行し、
外部との信号伝送のための信号はんだボールと、信号端子が前記信号はんだボールと接続された入出力バッファと、この入出力バッファのＧＮＤ端子と接続された第１の入出力バッファＧＮＤ配線と、前記入出力バッファの電源端子と接続された第１の入出力バッファ電源配線とを備えた前記正方形の入出力バッファユニットをチップ上に配置し、
前記入出力バッファの信号端子を前記信号はんだボールの真下に配置したことを特徴とするフリップチップ型半導体集積回路の設計方法。 - 請求項１１記載のフリップチップ型半導体集積回路の設計方法において、
前記ユニットレイアウトデータを基に前記内部セルＧＮＤ配線と前記内部セル電源配線の配線インピーダンスモデルをユニットの種別毎に抽出するモデル抽出手順と、
ユニットの種別毎に抽出された前記配線インピーダンスモデルと前記ユニット配置手順で決定されたユニット配置に基づいて、チップ全体の配線インピーダンス網モデルを作成し、この配線インピーダンス網モデルを用いて電位降下シミュレーションを行う電位降下シミュレーション手順とを実行することを特徴とするフリップチップ型半導体集積回路の設計方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251129A JP4353662B2 (ja) | 2001-08-22 | 2001-08-22 | フリップチップ型半導体集積回路とその設計方法 |
| US10/219,194 US6841886B2 (en) | 2001-08-22 | 2002-08-15 | Layout structure for a flip chip semiconductor integrated circuit |
| DE10238051A DE10238051B4 (de) | 2001-08-22 | 2002-08-20 | Integrierte Flip-Chip-Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251129A JP4353662B2 (ja) | 2001-08-22 | 2001-08-22 | フリップチップ型半導体集積回路とその設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068852A JP2003068852A (ja) | 2003-03-07 |
| JP4353662B2 true JP4353662B2 (ja) | 2009-10-28 |
Family
ID=19079829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001251129A Expired - Fee Related JP4353662B2 (ja) | 2001-08-22 | 2001-08-22 | フリップチップ型半導体集積回路とその設計方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6841886B2 (ja) |
| JP (1) | JP4353662B2 (ja) |
| DE (1) | DE10238051B4 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173498B2 (en) * | 2004-09-28 | 2007-02-06 | Texas Instruments Incorporated | Reducing the coupling between LC-oscillator-based phase-locked loops in flip-chip ASICs |
| JP4539916B2 (ja) | 2005-01-19 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、半導体集積回路の設計方法、及び半導体集積回路の設計用プログラム |
| US7622793B2 (en) * | 2006-12-21 | 2009-11-24 | Anderson Richard A | Flip chip shielded RF I/O land grid array package |
| JP2009217366A (ja) * | 2008-03-07 | 2009-09-24 | Nec Electronics Corp | 配線モデルライブラリ構築装置及び構築方法、レイアウトパラメータ抽出装置及び抽出方法 |
| JP2010093109A (ja) * | 2008-10-09 | 2010-04-22 | Renesas Technology Corp | 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法 |
| WO2010100682A1 (ja) | 2009-03-03 | 2010-09-10 | パナソニック株式会社 | 半導体集積回路装置 |
| JP5548060B2 (ja) * | 2010-07-28 | 2014-07-16 | 株式会社東芝 | 半導体装置 |
| KR20120119960A (ko) * | 2011-04-21 | 2012-11-01 | 삼성전자주식회사 | 마이크로 범프 연결성을 테스트할 수 있는 반도체 장치 |
| US11410929B2 (en) * | 2019-09-17 | 2022-08-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacture |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3268690B2 (ja) | 1993-07-01 | 2002-03-25 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH09107048A (ja) | 1995-03-30 | 1997-04-22 | Mitsubishi Electric Corp | 半導体パッケージ |
| JP3259763B2 (ja) | 1997-11-14 | 2002-02-25 | 日本電気株式会社 | 半導体ｌｓｉ |
| JP3565717B2 (ja) | 1998-07-29 | 2004-09-15 | リズム時計工業株式会社 | 監視カメラユニット |
| JP3221415B2 (ja) | 1998-11-18 | 2001-10-22 | 日本電気株式会社 | アナログ信号パッドのシールド法、および半導体集積回路 |
| JP3589931B2 (ja) * | 2000-02-25 | 2004-11-17 | Ｎｅｃマイクロシステム株式会社 | 半導体集積回路のレイアウト方法 |
-
2001
- 2001-08-22 JP JP2001251129A patent/JP4353662B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-15 US US10/219,194 patent/US6841886B2/en not_active Expired - Lifetime
- 2002-08-20 DE DE10238051A patent/DE10238051B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10238051B4 (de) | 2011-05-12 |
| DE10238051A1 (de) | 2003-04-03 |
| JP2003068852A (ja) | 2003-03-07 |
| US6841886B2 (en) | 2005-01-11 |
| US20030038377A1 (en) | 2003-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7831949B2 (en) | Method of designing semiconductor integrated circuit, designing apparatus, semiconductor integrated circuit system, semiconductor integrated circuit mounting substrate, package and semiconductor integrated circuit | |
| JP2002299457A (ja) | 半導体集積回路の配線方法及び構造 | |
| JP4353662B2 (ja) | フリップチップ型半導体集積回路とその設計方法 | |
| JPH05308136A (ja) | マスタスライス集積回路 | |
| IE53851B1 (en) | Manufacture of integrated circuits by master slice methods | |
| JPS5969948A (ja) | マスタ−スライス型半導体集積回路 | |
| JP2742735B2 (ja) | 半導体集積回路装置およびそのレイアウト設計方法 | |
| JPH0480538B2 (ja) | ||
| JP5065606B2 (ja) | 半導体装置 | |
| US7091614B2 (en) | Integrated circuit design for routing an electrical connection | |
| EP0119059B1 (en) | Semiconductor integrated circuit with gate-array arrangement | |
| JPH10229129A (ja) | 半導体集積回路のチップレイアウト及びその検証方法 | |
| US20070187808A1 (en) | Customizable power and ground pins | |
| US20220051981A1 (en) | Power supply conductive trace structure of semiconductor device and power supply conductive trace layout method of semiconductor device | |
| JPS643056B2 (ja) | ||
| JPS60145642A (ja) | 半導体集積回路装置 | |
| JP3589931B2 (ja) | 半導体集積回路のレイアウト方法 | |
| JP2006339335A (ja) | 半導体装置 | |
| JPS60123042A (ja) | 半導体集積回路 | |
| JPH0547929A (ja) | 自動配置配線方法 | |
| JPH11260925A (ja) | 半導体集積回路装置およびその自動配置配線方法 | |
| JP2682423B2 (ja) | Ｌｓｉの複数線幅の配線方法 | |
| JP2008060215A (ja) | 半導体装置 | |
| JPH03255665A (ja) | 半導体集積回路装置 | |
| JPS59215743A (ja) | 大規模集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050131 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060222 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060418 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060518 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060606 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060518 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060711 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060908 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070703 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090615 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090728 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130807 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |