JP2003068852A - フリップチップ型半導体集積回路とその設計方法 - Google Patents
フリップチップ型半導体集積回路とその設計方法Info
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Abstract
(57)【要約】
【課題】 Ｉ／Ｏバッファとはんだボール間のインピー
ダンス特性を改善し、Ｉ／Ｏバッファと内部セル間のク
ロストークノイズを低減する。 【解決手段】 外部との信号伝送のための信号はんだボ
ール１１５と、信号端子１１２が信号はんだボール１１
５と接続されたＩ／Ｏバッファ１０１と、Ｉ／Ｏバッフ
ァ１０１のＧＮＤ端子１１０と接続されたＩ／Ｏバッフ
ァＧＮＤ配線１０７と、Ｉ／Ｏバッファ１０１の電源端
子１１１と接続されたＩ／Ｏバッファ電源配線１０８と
を備えたＩ／Ｏバッファユニット１０２をチップ上に配
置する。
ダンス特性を改善し、Ｉ／Ｏバッファと内部セル間のク
ロストークノイズを低減する。 【解決手段】 外部との信号伝送のための信号はんだボ
ール１１５と、信号端子１１２が信号はんだボール１１
５と接続されたＩ／Ｏバッファ１０１と、Ｉ／Ｏバッフ
ァ１０１のＧＮＤ端子１１０と接続されたＩ／Ｏバッフ
ァＧＮＤ配線１０７と、Ｉ／Ｏバッファ１０１の電源端
子１１１と接続されたＩ／Ｏバッファ電源配線１０８と
を備えたＩ／Ｏバッファユニット１０２をチップ上に配
置する。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップ型
半導体集積回路に係り、特にフリップチップ型半導体集
積回路のレイアウト構造とその設計方法に関するもので
ある。
半導体集積回路に係り、特にフリップチップ型半導体集
積回路のレイアウト構造とその設計方法に関するもので
ある。
【０００２】
【従来の技術】フリップチップ型半導体集積回路（以
下、ＦＣ型ＩＣと記す）は、従来のワイヤーボンディン
グ又はＴＡＢ（Tape Automated Bonding）の代わりに、
パッケージとチップ間を球状のはんだボールを介して接
続する特徴を有し、パッドとなるはんだボールがチップ
全面に配置できるという構造を有する。
下、ＦＣ型ＩＣと記す）は、従来のワイヤーボンディン
グ又はＴＡＢ（Tape Automated Bonding）の代わりに、
パッケージとチップ間を球状のはんだボールを介して接
続する特徴を有し、パッドとなるはんだボールがチップ
全面に配置できるという構造を有する。
【０００３】[第１の従来例]以下、第１の従来例につい
て図２６〜図２８を用いて説明する。図２６は第１の従
来例であるＦＣ型ＩＣのレイアウト構造を示す平面図で
ある。なお、図２６はＦＣ型ＩＣを上から透視して見て
いるものとする。第１の従来例のＦＣ型ＩＣは、チップ
３５１の四辺に複数の入出力バッファ（以下、Ｉ／Ｏバ
ッファとする）１０１が一次元的に配置され、各辺に配
置されたＩ／Ｏバッファ１０１の列によって囲まれた内
部セル領域３１５２を有し、はんだボールがチップ全面
に配置された構造を有している。図２６において、１２
１は内部セル、２５３５はＲＡＭである。
て図２６〜図２８を用いて説明する。図２６は第１の従
来例であるＦＣ型ＩＣのレイアウト構造を示す平面図で
ある。なお、図２６はＦＣ型ＩＣを上から透視して見て
いるものとする。第１の従来例のＦＣ型ＩＣは、チップ
３５１の四辺に複数の入出力バッファ（以下、Ｉ／Ｏバ
ッファとする）１０１が一次元的に配置され、各辺に配
置されたＩ／Ｏバッファ１０１の列によって囲まれた内
部セル領域３１５２を有し、はんだボールがチップ全面
に配置された構造を有している。図２６において、１２
１は内部セル、２５３５はＲＡＭである。
【０００４】次に、図２７は、図２６のＦＣ型ＩＣの一
部を拡大した平面図である。Ｘ方向（又はＹ方向）に並
べられた複数のＩ／Ｏバッファ１０１とＹ方向（又はＸ
方向）に沿って配置されるはんだボール１１３，１１
４，１１５，１０３３，１１３４は、引出し配線３２１
６，３２１７，３２１８によって接続される。
部を拡大した平面図である。Ｘ方向（又はＹ方向）に並
べられた複数のＩ／Ｏバッファ１０１とＹ方向（又はＸ
方向）に沿って配置されるはんだボール１１３，１１
４，１１５，１０３３，１１３４は、引出し配線３２１
６，３２１７，３２１８によって接続される。
【０００５】はんだボールは、Ｉ／ＯバッファＧＮＤは
んだボール１１３と、Ｉ／Ｏバッファ電源はんだボール
１１４と、信号はんだボール１１５と、内部セルＧＮＤ
はんだボール１０３３と、内部セル電源はんだボール１
１３４に区別される。また、引出し配線は、Ｉ／Ｏバッ
ファＧＮＤ引出し配線３２１６と、Ｉ／Ｏバッファ電源
引出し配線３２１７と、信号引出し配線３２１８に区別
される。
んだボール１１３と、Ｉ／Ｏバッファ電源はんだボール
１１４と、信号はんだボール１１５と、内部セルＧＮＤ
はんだボール１０３３と、内部セル電源はんだボール１
１３４に区別される。また、引出し配線は、Ｉ／Ｏバッ
ファＧＮＤ引出し配線３２１６と、Ｉ／Ｏバッファ電源
引出し配線３２１７と、信号引出し配線３２１８に区別
される。
【０００６】Ｉ／Ｏバッファ１０１の信号は、Ｉ／Ｏバ
ッファ１０１の領域内の上層部又は領域外の上層部に配
置された信号はんだボール１１５へ信号引出し配線３２
１８を介して伝達される。複数のＩ／Ｏバッファ１０１
が並んで配置されると、各Ｉ／Ｏバッファ１０１のＩ／
ＯバッファＧＮＤ配線１０７同士が接続されると共に、
Ｉ／Ｏバッファ電源配線１０８同士が接続される。
ッファ１０１の領域内の上層部又は領域外の上層部に配
置された信号はんだボール１１５へ信号引出し配線３２
１８を介して伝達される。複数のＩ／Ｏバッファ１０１
が並んで配置されると、各Ｉ／Ｏバッファ１０１のＩ／
ＯバッファＧＮＤ配線１０７同士が接続されると共に、
Ｉ／Ｏバッファ電源配線１０８同士が接続される。
【０００７】そして、Ｉ／ＯバッファＧＮＤ配線１０７
は、Ｉ／Ｏバッファ１０１の領域内の上層部又は領域外
の上層部に配置されたＩ／ＯバッファＧＮＤはんだボー
ル１１３にＩ／ＯバッファＧＮＤ引出し配線３２１６を
介して接続される。また、Ｉ／Ｏバッファ電源配線１０
８は、Ｉ／Ｏバッファ１０１の領域内の上層部又は領域
外の上層部に配置されたＩ／Ｏバッファ電源はんだボー
ル１１４にＩ／Ｏバッファ電源引出し配線３２１７を介
して接続される。こうして、Ｉ／Ｏバッファ電源はんだ
ボール１１４とＩ／ＯバッファＧＮＤはんだボール１１
３からＩ／Ｏバッファ１０１に電源電位とＧＮＤ電位が
供給される。
は、Ｉ／Ｏバッファ１０１の領域内の上層部又は領域外
の上層部に配置されたＩ／ＯバッファＧＮＤはんだボー
ル１１３にＩ／ＯバッファＧＮＤ引出し配線３２１６を
介して接続される。また、Ｉ／Ｏバッファ電源配線１０
８は、Ｉ／Ｏバッファ１０１の領域内の上層部又は領域
外の上層部に配置されたＩ／Ｏバッファ電源はんだボー
ル１１４にＩ／Ｏバッファ電源引出し配線３２１７を介
して接続される。こうして、Ｉ／Ｏバッファ電源はんだ
ボール１１４とＩ／ＯバッファＧＮＤはんだボール１１
３からＩ／Ｏバッファ１０１に電源電位とＧＮＤ電位が
供給される。
【０００８】次に、図２８は、図２７に示したＦＣ型Ｉ
Ｃの断面図であり、特に信号はんだボール１１５とＩ／
Ｏバッファ１０１間の接続構造を示す断面図である。図
２８において３００は絶縁膜である。基板２５５上に
は、Ｉ／Ｏバッファ１０１と内部セル１２１とが配置さ
れている。
Ｃの断面図であり、特に信号はんだボール１１５とＩ／
Ｏバッファ１０１間の接続構造を示す断面図である。図
２８において３００は絶縁膜である。基板２５５上に
は、Ｉ／Ｏバッファ１０１と内部セル１２１とが配置さ
れている。
【０００９】Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ内
部信号端子２０９と内部セル１２１の内部セル信号端子
２３２間は、下層の信号間配線２２９によって接続され
ている。同様に、異なる内部セル１２１の内部セル信号
端子２３２間も、信号間配線２２９によって接続されて
いる。Ｉ／Ｏバッファ信号端子１１２は、信号引出し配
線３２１８とスルーホール３１５７と上層のバリアメタ
ル１５８とを介して信号はんだボール１１５に接続され
ている。
部信号端子２０９と内部セル１２１の内部セル信号端子
２３２間は、下層の信号間配線２２９によって接続され
ている。同様に、異なる内部セル１２１の内部セル信号
端子２３２間も、信号間配線２２９によって接続されて
いる。Ｉ／Ｏバッファ信号端子１１２は、信号引出し配
線３２１８とスルーホール３１５７と上層のバリアメタ
ル１５８とを介して信号はんだボール１１５に接続され
ている。
【００１０】図２６〜図２８に示した第１の従来例のＦ
Ｃ型ＩＣは、図示しないがＩ／Ｏバッファ１０１の外側
にパッドを一個配置して、ボンディングワイヤー、又は
ＴＡＢにてパッケージとチップを接続するペリフェラル
型ＩＣと前記はんだボール１１３，１１４，１１５，１
０３３，１１３４がチップ全面に並ぶＦＣ型ＩＣ基板を
兼用するという特徴を有する。
Ｃ型ＩＣは、図示しないがＩ／Ｏバッファ１０１の外側
にパッドを一個配置して、ボンディングワイヤー、又は
ＴＡＢにてパッケージとチップを接続するペリフェラル
型ＩＣと前記はんだボール１１３，１１４，１１５，１
０３３，１１３４がチップ全面に並ぶＦＣ型ＩＣ基板を
兼用するという特徴を有する。
【００１１】[第２の従来例]次に、第２の従来例につい
て図２９と図３０を用いて説明する。図２９は第２の従
来例であるＦＣ型ＩＣのレイアウト構造を示す平面図で
ある。第２の従来例は、出願人が特願２０００−０５０
２４０号で提案したものである。なお、図２９はＦＣ型
ＩＣを上から透視して見ているものとする。
て図２９と図３０を用いて説明する。図２９は第２の従
来例であるＦＣ型ＩＣのレイアウト構造を示す平面図で
ある。第２の従来例は、出願人が特願２０００−０５０
２４０号で提案したものである。なお、図２９はＦＣ型
ＩＣを上から透視して見ているものとする。
【００１２】第２の従来例は、Ｉ／Ｏバッファ１０１と
Ｉ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッ
ファ電源はんだボール１１４と信号はんだボール１１５
とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバ
ッファ電源引出し配線３２１７と信号引出し配線３２１
８との組み合わせがグループ３４５３にまとめられ、こ
のグループ３４５３が区画定義３４５４の整数倍の領域
に収められる構造を有する。
Ｉ／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッ
ファ電源はんだボール１１４と信号はんだボール１１５
とＩ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバ
ッファ電源引出し配線３２１７と信号引出し配線３２１
８との組み合わせがグループ３４５３にまとめられ、こ
のグループ３４５３が区画定義３４５４の整数倍の領域
に収められる構造を有する。
【００１３】Ｉ／Ｏバッファ１０１の信号端子１１２
は、信号引出し配線３２１８と図示しないスルーホール
と上層のバリアメタル１５８とを介して信号はんだボー
ル１１５に接続される。Ｉ／Ｏバッファ１０１のＧＮＤ
端子１１０は、Ｉ／ＯバッファＧＮＤ引出し配線３２１
６と図示しないスルーホールと上層のバリアメタル１５
８とを介してＩ／ＯバッファＧＮＤはんだボール１１３
に接続される。Ｉ／Ｏバッファ１０１の電源端子１１１
は、Ｉ／Ｏバッファ電源引出し配線３２１７と図示しな
いスルーホールと上層のバリアメタル１５８とを介して
Ｉ／Ｏバッファ電源はんだボール１１４に接続される。
こうして、Ｉ／Ｏバッファ１０１のＧＮＤ電位と電源電
位は、近傍のＩ／ＯバッファＧＮＤはんだボール１１３
とＩ／Ｏバッファ電源はんだボール１１４から供給され
る。
は、信号引出し配線３２１８と図示しないスルーホール
と上層のバリアメタル１５８とを介して信号はんだボー
ル１１５に接続される。Ｉ／Ｏバッファ１０１のＧＮＤ
端子１１０は、Ｉ／ＯバッファＧＮＤ引出し配線３２１
６と図示しないスルーホールと上層のバリアメタル１５
８とを介してＩ／ＯバッファＧＮＤはんだボール１１３
に接続される。Ｉ／Ｏバッファ１０１の電源端子１１１
は、Ｉ／Ｏバッファ電源引出し配線３２１７と図示しな
いスルーホールと上層のバリアメタル１５８とを介して
Ｉ／Ｏバッファ電源はんだボール１１４に接続される。
こうして、Ｉ／Ｏバッファ１０１のＧＮＤ電位と電源電
位は、近傍のＩ／ＯバッファＧＮＤはんだボール１１３
とＩ／Ｏバッファ電源はんだボール１１４から供給され
る。
【００１４】次に、図３０は図２９の各グループ３４５
３をチップ３５１上に配置し、Ｉ／Ｏバッファ１０１の
井桁状のＧＮＤ配線及び電源配線３５１９のみを表示し
たチップレイアウト平面図で、隣接配置された井桁状の
ＧＮＤ配線と電源配線がグループ３４５３内で互いに接
続される様子を示す。図２９、図３０に示した第２の従
来例は、各グループ３４５３をチップ３５１上に自由に
配置できるという特徴を有する。
３をチップ３５１上に配置し、Ｉ／Ｏバッファ１０１の
井桁状のＧＮＤ配線及び電源配線３５１９のみを表示し
たチップレイアウト平面図で、隣接配置された井桁状の
ＧＮＤ配線と電源配線がグループ３４５３内で互いに接
続される様子を示す。図２９、図３０に示した第２の従
来例は、各グループ３４５３をチップ３５１上に自由に
配置できるという特徴を有する。
【００１５】次に、セルベースＩＣの設計は、一般に、
Ｉ／Ｏバッファ１０１や内部セル１２１の配置及び信号
端子間の配線など製品毎の回路を具現化し、具体的にＩ
Ｃを設計する製品設計の工程と、はんだボールの配置と
Ｉ／Ｏバッファ１０１や内部セル領域３１５２の指定と
電源の配線及びそれらの回路とレイアウト設計など、製
品設計の自動化に必要なデータベースを準備する基盤設
計の工程に分けることができる。
Ｉ／Ｏバッファ１０１や内部セル１２１の配置及び信号
端子間の配線など製品毎の回路を具現化し、具体的にＩ
Ｃを設計する製品設計の工程と、はんだボールの配置と
Ｉ／Ｏバッファ１０１や内部セル領域３１５２の指定と
電源の配線及びそれらの回路とレイアウト設計など、製
品設計の自動化に必要なデータベースを準備する基盤設
計の工程に分けることができる。
【００１６】なお、製品毎の設計は、基盤設計によって
作成されたデータベースを基に自動設計ツールなどが用
いられる。製品毎の設計において基盤設計に関わる問題
が発生すると、後戻り工数が大きく設計ＴＡＴ（工程日
数）が長くなる。したがって、内部セル領域の電位降下
など、予め予想される問題は基盤設計において検証を行
ない、製品毎の設計で問題が発生することを防止してい
る。
作成されたデータベースを基に自動設計ツールなどが用
いられる。製品毎の設計において基盤設計に関わる問題
が発生すると、後戻り工数が大きく設計ＴＡＴ（工程日
数）が長くなる。したがって、内部セル領域の電位降下
など、予め予想される問題は基盤設計において検証を行
ない、製品毎の設計で問題が発生することを防止してい
る。
【００１７】次に、従来のＦＣ型ＩＣの製品設計方法を
図３１を用いて説明する。図３１は従来のＦＣ型ＩＣの
製品設計方法を示すフローチャート図である。まず、製
品毎の設計情報として、配線ピッチ等の情報を含むデザ
インルール（幾何学的設計規則）１６０１と、はんだボ
ール１１３〜１１５，１０３３，１１３４の座標やはん
だボールピッチ等の情報を含むパッケージ情報１６０２
と、機能記述データやピン配置やピン数等の情報を含む
顧客仕様１６０３とが予め用意される。
図３１を用いて説明する。図３１は従来のＦＣ型ＩＣの
製品設計方法を示すフローチャート図である。まず、製
品毎の設計情報として、配線ピッチ等の情報を含むデザ
インルール（幾何学的設計規則）１６０１と、はんだボ
ール１１３〜１１５，１０３３，１１３４の座標やはん
だボールピッチ等の情報を含むパッケージ情報１６０２
と、機能記述データやピン配置やピン数等の情報を含む
顧客仕様１６０３とが予め用意される。
【００１８】続いて、設計者は、顧客仕様１６０３を基
にシミュレータ等を用いて機能レベルのシミュレーショ
ンを行い機能レベルの動作確認を行った後（ステップ１
６０５）、論理合成を行うことにより（ステップ１６０
６）、Ｉ／Ｏバッファ１０１や内部セル１２１等の回路
ブロックを構成要素とする回路情報１６０７を生成す
る。
にシミュレータ等を用いて機能レベルのシミュレーショ
ンを行い機能レベルの動作確認を行った後（ステップ１
６０５）、論理合成を行うことにより（ステップ１６０
６）、Ｉ／Ｏバッファ１０１や内部セル１２１等の回路
ブロックを構成要素とする回路情報１６０７を生成す
る。
【００１９】次に、ステップ３６０７において、デザイ
ンルール１６０１とパッケージ情報１６０２と顧客仕様
１６０３と回路情報１６０７を基に基盤設計が行なわ
れ、Ｉ／Ｏバッファ１０１の配置やはんだボールの配置
等の情報を含む基盤データベース１６０８が生成され
る。このステップ３６０７は、ＦＣ型ＩＣ特有の工程で
あり、その詳細は図３２によって説明する。
ンルール１６０１とパッケージ情報１６０２と顧客仕様
１６０３と回路情報１６０７を基に基盤設計が行なわ
れ、Ｉ／Ｏバッファ１０１の配置やはんだボールの配置
等の情報を含む基盤データベース１６０８が生成され
る。このステップ３６０７は、ＦＣ型ＩＣ特有の工程で
あり、その詳細は図３２によって説明する。
【００２０】そして、設計者は、回路情報１６０７と基
盤データベース１６０８を基に、Ｉ／Ｏバッファ１０
１、ＲＡＭやマクロを含む内部セル１２１、電源配線な
どを概略配置する（ステップ１６０９）。次に、設計者
は、基盤データベース１６０８を基に計算機等を用いて
回路ブロック間の配線長を仮決めし、その電気的負荷量
を用いて仮配線長シミュレーションを行う（ステップ１
６１０）。
盤データベース１６０８を基に、Ｉ／Ｏバッファ１０
１、ＲＡＭやマクロを含む内部セル１２１、電源配線な
どを概略配置する（ステップ１６０９）。次に、設計者
は、基盤データベース１６０８を基に計算機等を用いて
回路ブロック間の配線長を仮決めし、その電気的負荷量
を用いて仮配線長シミュレーションを行う（ステップ１
６１０）。
【００２１】ここで、設計者は、仮配線長シミュレーシ
ョン結果を確認して、ＩＣが期待通り動くかどうかをチ
ェックし（ステップ１６１１）、不具合がある場合は、
ステップ１６０９で行った概略配置を変更して（ステッ
プ１６１３）、ステップ１６１０に戻る。
ョン結果を確認して、ＩＣが期待通り動くかどうかをチ
ェックし（ステップ１６１１）、不具合がある場合は、
ステップ１６０９で行った概略配置を変更して（ステッ
プ１６１３）、ステップ１６１０に戻る。
【００２２】ステップ１６１１において問題がない場
合、設計者は、概略配置した回路ブロックにその他の回
路を加えたＩＣ全体の回路配置を計算機に確定させて、
回路間の自動配線を行わせる（ステップ１６１２）。こ
こでチップ内の実際の配線長が全て確定するので、設計
者は、デザインルール１６０１を基に、配線の電気的負
荷量を考慮した実配線長タイミングシミュレーションに
よる動作確認とデザインルール検証を行う（ステップ１
６１４）。
合、設計者は、概略配置した回路ブロックにその他の回
路を加えたＩＣ全体の回路配置を計算機に確定させて、
回路間の自動配線を行わせる（ステップ１６１２）。こ
こでチップ内の実際の配線長が全て確定するので、設計
者は、デザインルール１６０１を基に、配線の電気的負
荷量を考慮した実配線長タイミングシミュレーションに
よる動作確認とデザインルール検証を行う（ステップ１
６１４）。
【００２３】次に、設計者は、実配線長タイミングシミ
ュレーションとデザインルール検証の結果を確認して、
不具合がある場合は、ステップ１６１２で行った配置を
修正して（ステップ１６１６）、ステップ１６１４に戻
る。ステップ１６１１において問題がない場合、設計者
は、計算機にＩＣチップのマスクデータ１６１７を作成
させる。
ュレーションとデザインルール検証の結果を確認して、
不具合がある場合は、ステップ１６１２で行った配置を
修正して（ステップ１６１６）、ステップ１６１４に戻
る。ステップ１６１１において問題がない場合、設計者
は、計算機にＩＣチップのマスクデータ１６１７を作成
させる。
【００２４】次に、従来のＦＣ型ＩＣの基盤設計方法に
ついて図３２を用いて説明する。図３２は、従来のＦＣ
型ＩＣの基盤設計方法を示すフローチャート図である。
図３２は図３１のステップ３６０７の詳細を示すもので
ある。まず、製品毎の設計情報として、デザインルール
１６０１と、パッケージ情報１６０２と、顧客仕様１６
０３と、図３１の製品設計時に作成された回路情報１６
０７とが予め用意される。
ついて図３２を用いて説明する。図３２は、従来のＦＣ
型ＩＣの基盤設計方法を示すフローチャート図である。
図３２は図３１のステップ３６０７の詳細を示すもので
ある。まず、製品毎の設計情報として、デザインルール
１６０１と、パッケージ情報１６０２と、顧客仕様１６
０３と、図３１の製品設計時に作成された回路情報１６
０７とが予め用意される。
【００２５】次に、設計者は、顧客仕様１６０３と前述
の回路情報１６０７とを基に計算機等を用いて内部領域
の面積を算出すると共に、Ｉ／Ｏピン数を算出する（ス
テップ１８０５）。そして、設計者は、算出した内部領
域の面積とＩ／Ｏピン数とを基に計算機等を用いてチッ
プサイズを算出する（ステップ１８０６）。
の回路情報１６０７とを基に計算機等を用いて内部領域
の面積を算出すると共に、Ｉ／Ｏピン数を算出する（ス
テップ１８０５）。そして、設計者は、算出した内部領
域の面積とＩ／Ｏピン数とを基に計算機等を用いてチッ
プサイズを算出する（ステップ１８０６）。
【００２６】次に、設計者は、パッケージ情報１６０２
を基に、図２９に示すようにＩ／Ｏバッファ１０１とＩ
／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッフ
ァ電源はんだボール１１４と信号はんだボール１１５と
Ｉ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッ
ファ電源引出し配線３２１７と信号引出し配線３２１８
との組み合わせをグループ３４５３にまとめる（ステッ
プ３７０７）。
を基に、図２９に示すようにＩ／Ｏバッファ１０１とＩ
／ＯバッファＧＮＤはんだボール１１３とＩ／Ｏバッフ
ァ電源はんだボール１１４と信号はんだボール１１５と
Ｉ／ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッ
ファ電源引出し配線３２１７と信号引出し配線３２１８
との組み合わせをグループ３４５３にまとめる（ステッ
プ３７０７）。
【００２７】このとき、Ｉ／Ｏバッファ１０１とＩ／Ｏ
バッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電
源はんだボール１１４と信号はんだボール１１５とＩ／
ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ
電源引出し配線３２１７と信号引出し配線３２１８の組
み合わせ数は、製品毎に異なり、顧客仕様１６０３に依
存する。
バッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電
源はんだボール１１４と信号はんだボール１１５とＩ／
ＯバッファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ
電源引出し配線３２１７と信号引出し配線３２１８の組
み合わせ数は、製品毎に異なり、顧客仕様１６０３に依
存する。
【００２８】次に、設計者は、信号引出し配線３２１８
のインピーダンス特性を確認する（ステップ３７０
８）。設計者は、インピーダンス特性を確認して（ステ
ップ３７０９）、問題がある場合、ステップ３７０７で
グループ化した、Ｉ／Ｏバッファ１０１とＩ／Ｏバッフ
ァＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はん
だボール１１４と信号はんだボール１１５とＩ／Ｏバッ
ファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引
出し配線３２１７と信号引出し配線３２１８の組み合わ
せ形状や組み合わせ数を変更し、信号引出し配線３２１
８のインピーダンス特性を調整して（ステップ３７１
１）、ステップ３７０８に戻る。
のインピーダンス特性を確認する（ステップ３７０
８）。設計者は、インピーダンス特性を確認して（ステ
ップ３７０９）、問題がある場合、ステップ３７０７で
グループ化した、Ｉ／Ｏバッファ１０１とＩ／Ｏバッフ
ァＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はん
だボール１１４と信号はんだボール１１５とＩ／Ｏバッ
ファＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引
出し配線３２１７と信号引出し配線３２１８の組み合わ
せ形状や組み合わせ数を変更し、信号引出し配線３２１
８のインピーダンス特性を調整して（ステップ３７１
１）、ステップ３７０８に戻る。
【００２９】ステップ３７０９において問題がない場
合、設計者は、グループ３４５３やＲＡＭ２５３５やマ
クロセルなどをチップ３５１上に仮に配置する（ステッ
プ３７１０）。そして、設計者は、デザインルール１６
０１の電源配線ピッチ情報を基にＲＡＭ２５３５やマク
ロセルなどを避けて、内部セル１２１のＧＮＤ配線及び
電源配線を配置し、ＧＮＤ配線を内部セルＧＮＤはんだ
ボール１０３３に接続し、電源配線を内部セル電源はん
だボール１１３４に接続する（ステップ３７１２）。
合、設計者は、グループ３４５３やＲＡＭ２５３５やマ
クロセルなどをチップ３５１上に仮に配置する（ステッ
プ３７１０）。そして、設計者は、デザインルール１６
０１の電源配線ピッチ情報を基にＲＡＭ２５３５やマク
ロセルなどを避けて、内部セル１２１のＧＮＤ配線及び
電源配線を配置し、ＧＮＤ配線を内部セルＧＮＤはんだ
ボール１０３３に接続し、電源配線を内部セル電源はん
だボール１１３４に接続する（ステップ３７１２）。
【００３０】次に、設計者は、ステップ３７１０の仮配
置結果とステップ３７１２の配線結果とを基に計算機等
を用いて内部セル１２１のＧＮＤ配線及び電源配線のイ
ンピーダンスモデルを作成する（ステップ３７１３）。
続いて、設計者は、作成したインピーダンスモデルを基
に回路シミュレータを用いて電位降下の見積もりを行な
う（ステップ１８１４）。
置結果とステップ３７１２の配線結果とを基に計算機等
を用いて内部セル１２１のＧＮＤ配線及び電源配線のイ
ンピーダンスモデルを作成する（ステップ３７１３）。
続いて、設計者は、作成したインピーダンスモデルを基
に回路シミュレータを用いて電位降下の見積もりを行な
う（ステップ１８１４）。
【００３１】設計者は、電位降下シミュレーションの結
果を確認して（ステップ１８１５）、問題がある場合、
グループ化したＩ／Ｏバッファ１０１とＩ／Ｏバッファ
ＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだ
ボール１１４と信号はんだボール１１５とＩ／Ｏバッフ
ァＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出
し配線３２１７と信号引出し配線３２１８の組み合わせ
形状や組み合わせ数を変更し、Ｉ／ＯバッファＧＮＤ引
出し配線３２１６及びＩ／Ｏバッファ電源引出し配線３
２１７の抵抗を調整して（ステップ３７１７）、ステッ
プ３７０８に戻る。
果を確認して（ステップ１８１５）、問題がある場合、
グループ化したＩ／Ｏバッファ１０１とＩ／Ｏバッファ
ＧＮＤはんだボール１１３とＩ／Ｏバッファ電源はんだ
ボール１１４と信号はんだボール１１５とＩ／Ｏバッフ
ァＧＮＤ引出し配線３２１６とＩ／Ｏバッファ電源引出
し配線３２１７と信号引出し配線３２１８の組み合わせ
形状や組み合わせ数を変更し、Ｉ／ＯバッファＧＮＤ引
出し配線３２１６及びＩ／Ｏバッファ電源引出し配線３
２１７の抵抗を調整して（ステップ３７１７）、ステッ
プ３７０８に戻る。
【００３２】ステップ１８１５において問題がない場
合、設計者は、ＧＮＤ配線及び電源配線の配置やグルー
プ３４５３の配置やピン配置等の情報を基盤データベー
ス１６０８に登録する（ステップ１８１６）。以上によ
り、ＦＣ型ＩＣのＩ／Ｏバッファ１０１とはんだボール
のレイアウト設計が終了し、次ステップ以降は、基盤デ
ータベース１６０８を基に、製品毎のＦＣ型ＩＣが設計
される。
合、設計者は、ＧＮＤ配線及び電源配線の配置やグルー
プ３４５３の配置やピン配置等の情報を基盤データベー
ス１６０８に登録する（ステップ１８１６）。以上によ
り、ＦＣ型ＩＣのＩ／Ｏバッファ１０１とはんだボール
のレイアウト設計が終了し、次ステップ以降は、基盤デ
ータベース１６０８を基に、製品毎のＦＣ型ＩＣが設計
される。
【００３３】
【発明が解決しようとする課題】次に、従来の問題点に
ついて説明する。まず、従来のＦＣ型ＩＣでは、図２
７、図２９に示すように、各信号引出し配線３２１８の
配線長に差があるため、各Ｉ／Ｏバッファ１０１の信号
間にスキュー（位相ずれ）が発生し、遅延変動が生じて
回路が誤動作するという問題点があった。
ついて説明する。まず、従来のＦＣ型ＩＣでは、図２
７、図２９に示すように、各信号引出し配線３２１８の
配線長に差があるため、各Ｉ／Ｏバッファ１０１の信号
間にスキュー（位相ずれ）が発生し、遅延変動が生じて
回路が誤動作するという問題点があった。
【００３４】特に、図２９に示した第２の従来例のＦＣ
型ＩＣは、複数のＩ／Ｏバッファ１０１のＧＮＤ配線と
電源配線が図３０に示すように井桁構造の場合、Ｉ／Ｏ
バッファ１０１を隣接配置する必要があり、Ｉ／Ｏバッ
ファ１０１のＩ／Ｏバッファ信号端子１１２と信号はん
だボール１１５の相対位置がまちまちとなり、信号引出
し配線３２１８の配線長差が第１の従来例より大きくな
る。
型ＩＣは、複数のＩ／Ｏバッファ１０１のＧＮＤ配線と
電源配線が図３０に示すように井桁構造の場合、Ｉ／Ｏ
バッファ１０１を隣接配置する必要があり、Ｉ／Ｏバッ
ファ１０１のＩ／Ｏバッファ信号端子１１２と信号はん
だボール１１５の相対位置がまちまちとなり、信号引出
し配線３２１８の配線長差が第１の従来例より大きくな
る。
【００３５】また、従来のＦＣ型ＩＣでは、図２８に示
すように、Ｉ／Ｏバッファ１０１の信号引出し配線３２
１８が内部セル１２１上を通過するので、Ｉ／Ｏバッフ
ァ１０１の信号引出し配線３２１８と内部セル１２１の
信号間配線２２９間の寄生容量により、クロストークノ
イズが伝播し、内部回路に遅延変動が生じたり、回路が
誤動作するという問題点があった。特に、近年の回路の
高速化に伴い、以上の問題点は更に顕著化している。
すように、Ｉ／Ｏバッファ１０１の信号引出し配線３２
１８が内部セル１２１上を通過するので、Ｉ／Ｏバッフ
ァ１０１の信号引出し配線３２１８と内部セル１２１の
信号間配線２２９間の寄生容量により、クロストークノ
イズが伝播し、内部回路に遅延変動が生じたり、回路が
誤動作するという問題点があった。特に、近年の回路の
高速化に伴い、以上の問題点は更に顕著化している。
【００３６】また、従来のＦＣ型ＩＣの設計方法では、
Ｉ／Ｏバッファ１０１とはんだボール１１３〜１１５，
１０３３，１１３４の組合せが製品毎の仕様に依存し、
Ｉ／Ｏバッファ１０１とはんだボール１１３〜１１５，
１０３３，１１３４と引出し配線３２１６〜３２１８と
をグループ化したレイアウト情報を、製品設計用の基盤
データベース１６０８に追加する必要があり、製品設計
ＴＡＴ（工程日数）が長くなるという問題点があった。
Ｉ／Ｏバッファ１０１とはんだボール１１３〜１１５，
１０３３，１１３４の組合せが製品毎の仕様に依存し、
Ｉ／Ｏバッファ１０１とはんだボール１１３〜１１５，
１０３３，１１３４と引出し配線３２１６〜３２１８と
をグループ化したレイアウト情報を、製品設計用の基盤
データベース１６０８に追加する必要があり、製品設計
ＴＡＴ（工程日数）が長くなるという問題点があった。
【００３７】また、グループ３４５３やＧＮＤ配線や電
源配線を配置した結果、インピーダンス不整合や電位降
下の問題があった場合、前記グループ化したレイアウト
情報を調整したり修正する必要があり、設計ＴＡＴがさ
らに長くなるという問題点があった。
源配線を配置した結果、インピーダンス不整合や電位降
下の問題があった場合、前記グループ化したレイアウト
情報を調整したり修正する必要があり、設計ＴＡＴがさ
らに長くなるという問題点があった。
【００３８】本発明は、上記課題を解決するためになさ
れたもので、Ｉ／Ｏバッファと信号はんだボール間のイ
ンピーダンス特性を改善し、Ｉ／Ｏバッファと内部セル
間のクロストークノイズを低減することができるＦＣ型
ＩＣを提供することを目的とする。また、本発明は、設
計ＴＡＴを短縮することができるＦＣ型ＩＣの設計方法
を提供することを目的とする。
れたもので、Ｉ／Ｏバッファと信号はんだボール間のイ
ンピーダンス特性を改善し、Ｉ／Ｏバッファと内部セル
間のクロストークノイズを低減することができるＦＣ型
ＩＣを提供することを目的とする。また、本発明は、設
計ＴＡＴを短縮することができるＦＣ型ＩＣの設計方法
を提供することを目的とする。
【００３９】
【課題を解決するための手段】本発明は、内部セル（１
２１）、内部セルと外部とのインタフェースとなる入出
力バッファ（１０１）、はんだボール、ＧＮＤ配線又は
電源配線をユニット化してチップ（３５１）上に配置す
るフリップチップ型半導体集積回路であって、外部との
信号伝送のための信号はんだボール（１１５）と、信号
端子（１１２）が前記信号はんだボールと接続された入
出力バッファ（１０１）と、この入出力バッファのＧＮ
Ｄ端子（１１０）と接続された第１の入出力バッファＧ
ＮＤ配線（１０７）と、前記入出力バッファの電源端子
（１１１）と接続された第１の入出力バッファ電源配線
（１０８）とを備えた入出力バッファユニット（１０
２）をチップ上に配置したものである。また、本発明の
フリップチップ型半導体集積回路の１構成例は、外部か
ら前記入出力バッファにＧＮＤ電位を供給する入出力バ
ッファＧＮＤはんだボール（１１３）と、この入出力バ
ッファＧＮＤはんだボールと接続されると共に、隣接配
置された前記入出力バッファユニットの第１の入出力バ
ッファＧＮＤ配線と接続される第２の入出力バッファＧ
ＮＤ配線（１０７）とを備えた入出力バッファＧＮＤユ
ニット（１０３）をチップ上に配置したものである。ま
た、本発明のフリップチップ型半導体集積回路の１構成
例は、外部から前記入出力バッファに電源電位を供給す
る入出力バッファ電源はんだボール（１１４）と、この
入出力バッファ電源はんだボールと接続されると共に、
隣接配置された前記入出力バッファユニットの第１の入
出力バッファ電源配線と接続される第２の入出力バッフ
ァ電源配線（１０８）とを備えた入出力バッファ電源ユ
ニット（１０４）をチップ上に配置したものである。
２１）、内部セルと外部とのインタフェースとなる入出
力バッファ（１０１）、はんだボール、ＧＮＤ配線又は
電源配線をユニット化してチップ（３５１）上に配置す
るフリップチップ型半導体集積回路であって、外部との
信号伝送のための信号はんだボール（１１５）と、信号
端子（１１２）が前記信号はんだボールと接続された入
出力バッファ（１０１）と、この入出力バッファのＧＮ
Ｄ端子（１１０）と接続された第１の入出力バッファＧ
ＮＤ配線（１０７）と、前記入出力バッファの電源端子
（１１１）と接続された第１の入出力バッファ電源配線
（１０８）とを備えた入出力バッファユニット（１０
２）をチップ上に配置したものである。また、本発明の
フリップチップ型半導体集積回路の１構成例は、外部か
ら前記入出力バッファにＧＮＤ電位を供給する入出力バ
ッファＧＮＤはんだボール（１１３）と、この入出力バ
ッファＧＮＤはんだボールと接続されると共に、隣接配
置された前記入出力バッファユニットの第１の入出力バ
ッファＧＮＤ配線と接続される第２の入出力バッファＧ
ＮＤ配線（１０７）とを備えた入出力バッファＧＮＤユ
ニット（１０３）をチップ上に配置したものである。ま
た、本発明のフリップチップ型半導体集積回路の１構成
例は、外部から前記入出力バッファに電源電位を供給す
る入出力バッファ電源はんだボール（１１４）と、この
入出力バッファ電源はんだボールと接続されると共に、
隣接配置された前記入出力バッファユニットの第１の入
出力バッファ電源配線と接続される第２の入出力バッフ
ァ電源配線（１０８）とを備えた入出力バッファ電源ユ
ニット（１０４）をチップ上に配置したものである。
【００４０】また、本発明のフリップチップ型半導体集
積回路の１構成例は、外部から前記内部セルにＧＮＤ電
位を供給する内部セルＧＮＤはんだボール（１０３３）
と、この内部セルＧＮＤはんだボールと接続されると共
に、隣接配置された他のユニットの第１の内部セルＧＮ
Ｄ配線（５２７）と接続される第２の内部セルＧＮＤ配
線（５２７）とを備えた内部セルＧＮＤユニット（３２
３）をチップ上に配置したものである。また、本発明の
フリップチップ型半導体集積回路の１構成例は、外部か
ら前記内部セルに電源電位を供給する内部セル電源はん
だボール（１１３４）と、この内部セル電源はんだボー
ルと接続されると共に、隣接配置された他のユニットの
第１の内部セル電源配線（５２８）と接続される第２の
内部セル電源配線（５２８）とを備えた内部セル電源ユ
ニット（３２４）をチップ上に配置したものである。ま
た、本発明のフリップチップ型半導体集積回路の１構成
例は、隣接配置された他のユニットの第１の内部セルＧ
ＮＤ配線（５２７）と接続される第３の内部セルＧＮＤ
配線（５２７）を備えた、はんだボールを配置しないＧ
ＮＤユニット（４０１）をチップ上に配置したものであ
る。また、本発明のフリップチップ型半導体集積回路の
１構成例は、隣接配置された他のユニットの第１の内部
セル電源配線（５２８）と接続される第３の内部セル電
源配線（５２８）を備えた、はんだボールを配置しない
電源ユニット（４０２）をチップ上に配置したものであ
る。
積回路の１構成例は、外部から前記内部セルにＧＮＤ電
位を供給する内部セルＧＮＤはんだボール（１０３３）
と、この内部セルＧＮＤはんだボールと接続されると共
に、隣接配置された他のユニットの第１の内部セルＧＮ
Ｄ配線（５２７）と接続される第２の内部セルＧＮＤ配
線（５２７）とを備えた内部セルＧＮＤユニット（３２
３）をチップ上に配置したものである。また、本発明の
フリップチップ型半導体集積回路の１構成例は、外部か
ら前記内部セルに電源電位を供給する内部セル電源はん
だボール（１１３４）と、この内部セル電源はんだボー
ルと接続されると共に、隣接配置された他のユニットの
第１の内部セル電源配線（５２８）と接続される第２の
内部セル電源配線（５２８）とを備えた内部セル電源ユ
ニット（３２４）をチップ上に配置したものである。ま
た、本発明のフリップチップ型半導体集積回路の１構成
例は、隣接配置された他のユニットの第１の内部セルＧ
ＮＤ配線（５２７）と接続される第３の内部セルＧＮＤ
配線（５２７）を備えた、はんだボールを配置しないＧ
ＮＤユニット（４０１）をチップ上に配置したものであ
る。また、本発明のフリップチップ型半導体集積回路の
１構成例は、隣接配置された他のユニットの第１の内部
セル電源配線（５２８）と接続される第３の内部セル電
源配線（５２８）を備えた、はんだボールを配置しない
電源ユニット（４０２）をチップ上に配置したものであ
る。
【００４１】また、本発明のフリップチップ型半導体集
積回路の１構成例において、各ユニットは、はんだボー
ルピッチ以下のサイズである。また、本発明のフリップ
チップ型半導体集積回路の１構成例において、前記入出
力バッファは、前記信号はんだボールの真下に配置さ
れ、前記入出力バッファの信号端子は、スルーホールを
介して前記信号はんだボールと接続されるものである。
また、本発明のフリップチップ型半導体集積回路の１構
成例において、前記入出力バッファユニットは、前記ス
ルーホールの周囲に配置された、前記第１の入出力バッ
ファＧＮＤ配線又は前記第１の入出力バッファ電源配線
と接続されるシールド配線（１５６ａ，１５６ｂ）を備
えるものである。また、本発明のフリップチップ型半導
体集積回路の１構成例は、はんだボールピッチより大き
いサイズのセル（２５３５，２５３６）を備えた、はん
だボールピッチの整数倍のサイズのユニット（２５０
２）をチップ上に配置したものである。また、本発明の
フリップチップ型半導体集積回路の１構成例において、
各ユニットに備えられた内部セルＧＮＤ配線及び内部セ
ル電源配線は、はんだボールピッチの整数分の１のピッ
チで配置されるものである。
積回路の１構成例において、各ユニットは、はんだボー
ルピッチ以下のサイズである。また、本発明のフリップ
チップ型半導体集積回路の１構成例において、前記入出
力バッファは、前記信号はんだボールの真下に配置さ
れ、前記入出力バッファの信号端子は、スルーホールを
介して前記信号はんだボールと接続されるものである。
また、本発明のフリップチップ型半導体集積回路の１構
成例において、前記入出力バッファユニットは、前記ス
ルーホールの周囲に配置された、前記第１の入出力バッ
ファＧＮＤ配線又は前記第１の入出力バッファ電源配線
と接続されるシールド配線（１５６ａ，１５６ｂ）を備
えるものである。また、本発明のフリップチップ型半導
体集積回路の１構成例は、はんだボールピッチより大き
いサイズのセル（２５３５，２５３６）を備えた、はん
だボールピッチの整数倍のサイズのユニット（２５０
２）をチップ上に配置したものである。また、本発明の
フリップチップ型半導体集積回路の１構成例において、
各ユニットに備えられた内部セルＧＮＤ配線及び内部セ
ル電源配線は、はんだボールピッチの整数分の１のピッ
チで配置されるものである。
【００４２】また、本発明は、内部セル、内部セル（１
２１）と外部とのインタフェースとなる入出力バッファ
（１０１）、はんだボール、ＧＮＤ配線又は電源配線を
ユニット化してチップ（３５１）上に配置するフリップ
チップ型半導体集積回路の設計方法であって、ユニット
のサイズをデザインルールとパッケージ情報に基づいて
算出するユニットサイズ算出手順（１８２０）と、前記
算出したサイズの領域（４５９）内に、内部セル、入出
力バッファ、はんだボール、入出力バッファＧＮＤ配
線、入出力バッファ電源配線、内部セルＧＮＤ配線、内
部セル電源配線のうち少なくとも１つを配置して、複数
種のユニット内のレイアウトを決定し、各ユニット内の
レイアウトを示すユニットレイアウトデータを作成する
ユニットレイアウトデータ作成手順（１８２１，１８２
２）と、チップの仕様に基づいて各ユニットをチップ上
に配置するユニット配置手順（１８１０）とを実行する
ようにしたものである。また、本発明のフリップチップ
型半導体集積回路の設計方法の１構成例は、前記ユニッ
トレイアウトデータを基に前記内部セルＧＮＤ配線と前
記内部セル電源配線の配線インピーダンスモデルをユニ
ットの種別毎に抽出するモデル抽出手順（１８２４）
と、ユニットの種別毎に抽出された前記配線インピーダ
ンスモデルと前記ユニット配置手順で決定されたユニッ
ト配置に基づいて、チップ全体の配線インピーダンス網
モデルを作成し、この配線インピーダンス網モデルを用
いて電位降下シミュレーションを行う電位降下シミュレ
ーション手順（１８１４）とを実行するようにしたもの
である。
２１）と外部とのインタフェースとなる入出力バッファ
（１０１）、はんだボール、ＧＮＤ配線又は電源配線を
ユニット化してチップ（３５１）上に配置するフリップ
チップ型半導体集積回路の設計方法であって、ユニット
のサイズをデザインルールとパッケージ情報に基づいて
算出するユニットサイズ算出手順（１８２０）と、前記
算出したサイズの領域（４５９）内に、内部セル、入出
力バッファ、はんだボール、入出力バッファＧＮＤ配
線、入出力バッファ電源配線、内部セルＧＮＤ配線、内
部セル電源配線のうち少なくとも１つを配置して、複数
種のユニット内のレイアウトを決定し、各ユニット内の
レイアウトを示すユニットレイアウトデータを作成する
ユニットレイアウトデータ作成手順（１８２１，１８２
２）と、チップの仕様に基づいて各ユニットをチップ上
に配置するユニット配置手順（１８１０）とを実行する
ようにしたものである。また、本発明のフリップチップ
型半導体集積回路の設計方法の１構成例は、前記ユニッ
トレイアウトデータを基に前記内部セルＧＮＤ配線と前
記内部セル電源配線の配線インピーダンスモデルをユニ
ットの種別毎に抽出するモデル抽出手順（１８２４）
と、ユニットの種別毎に抽出された前記配線インピーダ
ンスモデルと前記ユニット配置手順で決定されたユニッ
ト配置に基づいて、チップ全体の配線インピーダンス網
モデルを作成し、この配線インピーダンス網モデルを用
いて電位降下シミュレーションを行う電位降下シミュレ
ーション手順（１８１４）とを実行するようにしたもの
である。
【００４３】
【発明の実施の形態】本発明は、Ｉ／Ｏバッファとはん
だボールを配置したユニットや内部セルを配置したユニ
ット、Ｉ／Ｏバッファ用のＧＮＤ配線とはんだボールを
配置したユニット、Ｉ／Ｏバッファ用の電源配線とはん
だボールを配置したユニット、内部セル用のＧＮＤ配線
とはんだボールを配置したユニット、内部セル用の電源
配線とはんだボールを配置したユニット、はんだボール
を配置しないユニットなどの各種のユニットをあらかじ
め用意し、各ユニットをＩＣチップ上にタイル状に配置
することでＦＣ型ＩＣが構成でき、仕様や設計変更時に
各ユニットの配置を変更することで、Ｉ／Ｏバッファと
はんだボール間のインピーダンス特性を損なうこと無
く、Ｉ／Ｏバッファとはんだボールのレイアウトが変更
できるという特徴がある。
だボールを配置したユニットや内部セルを配置したユニ
ット、Ｉ／Ｏバッファ用のＧＮＤ配線とはんだボールを
配置したユニット、Ｉ／Ｏバッファ用の電源配線とはん
だボールを配置したユニット、内部セル用のＧＮＤ配線
とはんだボールを配置したユニット、内部セル用の電源
配線とはんだボールを配置したユニット、はんだボール
を配置しないユニットなどの各種のユニットをあらかじ
め用意し、各ユニットをＩＣチップ上にタイル状に配置
することでＦＣ型ＩＣが構成でき、仕様や設計変更時に
各ユニットの配置を変更することで、Ｉ／Ｏバッファと
はんだボール間のインピーダンス特性を損なうこと無
く、Ｉ／Ｏバッファとはんだボールのレイアウトが変更
できるという特徴がある。
【００４４】［第１の実施の形態］以下、本発明の実施
の形態について図面を参照して詳細に説明する。図１
は、本発明の第１の実施の形態となるＦＣ型ＩＣのチッ
プレイアウト平面図である。チップ３５１上には、Ｉ／
Ｏバッファと信号はんだボールを備えたＩ／Ｏバッファ
ユニット１０２と、Ｉ／ＯバッファＧＮＤはんだボール
１１３を備えたＩ／ＯバッファＧＮＤユニット１０３
と、Ｉ／Ｏバッファ電源はんだボールを備えたＩ／Ｏバ
ッファ電源ユニット１０４と、内部セルを備えた内部セ
ルユニット３２２と、内部セルＧＮＤはんだボールを備
えた内部セルＧＮＤユニット３２３と、内部セル電源は
んだボールを備えた内部セル電源ユニット３２４とが配
置されている。
の形態について図面を参照して詳細に説明する。図１
は、本発明の第１の実施の形態となるＦＣ型ＩＣのチッ
プレイアウト平面図である。チップ３５１上には、Ｉ／
Ｏバッファと信号はんだボールを備えたＩ／Ｏバッファ
ユニット１０２と、Ｉ／ＯバッファＧＮＤはんだボール
１１３を備えたＩ／ＯバッファＧＮＤユニット１０３
と、Ｉ／Ｏバッファ電源はんだボールを備えたＩ／Ｏバ
ッファ電源ユニット１０４と、内部セルを備えた内部セ
ルユニット３２２と、内部セルＧＮＤはんだボールを備
えた内部セルＧＮＤユニット３２３と、内部セル電源は
んだボールを備えた内部セル電源ユニット３２４とが配
置されている。
【００４５】図１において、「Ａ０」〜「Ａ３」、「Ｂ
０」、「Ｂ１」、「Ｃ０」〜「Ｃ２」、「Ｄ０」〜「Ｄ
７」、「Ｅ０」〜「Ｅ４」、「Ｆ」、「Ｇ０」、「Ｇ
１」はＩ／Ｏバッファユニット１０２であることを示
し、「Ｇ」はＩ／ＯバッファＧＮＤユニット１０３であ
ることを示し、「Ｖ」はＩ／Ｏバッファ電源ユニット１
０４であることを示し、「Ｎ」は内部セルユニット３２
２であることを示し、「Ｇｉ」は内部セルＧＮＤユニッ
ト３２３であることを示し、「Ｖｉ」は内部セル電源ユ
ニット３２４であることを示している。
０」、「Ｂ１」、「Ｃ０」〜「Ｃ２」、「Ｄ０」〜「Ｄ
７」、「Ｅ０」〜「Ｅ４」、「Ｆ」、「Ｇ０」、「Ｇ
１」はＩ／Ｏバッファユニット１０２であることを示
し、「Ｇ」はＩ／ＯバッファＧＮＤユニット１０３であ
ることを示し、「Ｖ」はＩ／Ｏバッファ電源ユニット１
０４であることを示し、「Ｎ」は内部セルユニット３２
２であることを示し、「Ｇｉ」は内部セルＧＮＤユニッ
ト３２３であることを示し、「Ｖｉ」は内部セル電源ユ
ニット３２４であることを示している。
【００４６】図２は、図１のＦＣ型ＩＣの一部を拡大し
た平面図である。なお、図２はＦＣ型ＩＣを上から透視
して見ているものとする。本実施の形態では、Ｉ／Ｏバ
ッファＧＮＤはんだボール１１３を備えたＩ／Ｏバッフ
ァＧＮＤユニット１０３と、Ｉ／Ｏバッファ１０１と信
号はんだボール１１５をそれぞれ備えた３つのＩ／Ｏバ
ッファユニット１０２と、Ｉ／Ｏバッファ電源はんだボ
ール１１４を備えたＩ／Ｏバッファ電源ユニット１０４
とを基板上に配置している。内部セル１２１はＩ／Ｏバ
ッファ１０１を除く領域に配置されている。
た平面図である。なお、図２はＦＣ型ＩＣを上から透視
して見ているものとする。本実施の形態では、Ｉ／Ｏバ
ッファＧＮＤはんだボール１１３を備えたＩ／Ｏバッフ
ァＧＮＤユニット１０３と、Ｉ／Ｏバッファ１０１と信
号はんだボール１１５をそれぞれ備えた３つのＩ／Ｏバ
ッファユニット１０２と、Ｉ／Ｏバッファ電源はんだボ
ール１１４を備えたＩ／Ｏバッファ電源ユニット１０４
とを基板上に配置している。内部セル１２１はＩ／Ｏバ
ッファ１０１を除く領域に配置されている。
【００４７】各Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ
ＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７
とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバ
リアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤは
んだボール１１３に接続されている。
ＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７
とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバ
リアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤは
んだボール１１３に接続されている。
【００４８】同様に、各Ｉ／Ｏバッファ１０１のＩ／Ｏ
バッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１
０８とＩ／Ｏバッファユニット電源端子１０６と上層の
バリアメタル１５８とを介してＩ／Ｏバッファ電源はん
だボール１１４に接続されている。こうして、Ｉ／Ｏバ
ッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源
はんだボール１１４からＩ／Ｏバッファ１０１にＧＮＤ
電位と電源電位が供給される。
バッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１
０８とＩ／Ｏバッファユニット電源端子１０６と上層の
バリアメタル１５８とを介してＩ／Ｏバッファ電源はん
だボール１１４に接続されている。こうして、Ｉ／Ｏバ
ッファＧＮＤはんだボール１１３とＩ／Ｏバッファ電源
はんだボール１１４からＩ／Ｏバッファ１０１にＧＮＤ
電位と電源電位が供給される。
【００４９】Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ信
号端子１１２は、スルーホール１５７と上層のバリアメ
タル１５８とを介して信号はんだボール１１５に接続さ
れている。また、シールド配線１５６ａはＩ／Ｏバッフ
ァＧＮＤ配線１０７に接続され、シールド配線１５６ｂ
はＩ／Ｏバッファ電源配線１０８に接続されている。な
お、各ユニットの詳細な構成については後述する。
号端子１１２は、スルーホール１５７と上層のバリアメ
タル１５８とを介して信号はんだボール１１５に接続さ
れている。また、シールド配線１５６ａはＩ／Ｏバッフ
ァＧＮＤ配線１０７に接続され、シールド配線１５６ｂ
はＩ／Ｏバッファ電源配線１０８に接続されている。な
お、各ユニットの詳細な構成については後述する。
【００５０】次に、図３は図２に示したＦＣ型ＩＣの断
面図であり、特に信号はんだボール１１５とＩ／Ｏバッ
ファ１０１間の接続構造を示す断面図である。図３にお
いて３００は絶縁膜である。基板２５５上には、Ｉ／Ｏ
バッファ１０１と内部セル１２１とが配置され、さらに
金属配線が配置される層として、第１層、第２層、第３
層の３層が配置される。なお、図３では、第１層と第２
層の間、第２層と第３層の間の層間絶縁膜については省
略している。
面図であり、特に信号はんだボール１１５とＩ／Ｏバッ
ファ１０１間の接続構造を示す断面図である。図３にお
いて３００は絶縁膜である。基板２５５上には、Ｉ／Ｏ
バッファ１０１と内部セル１２１とが配置され、さらに
金属配線が配置される層として、第１層、第２層、第３
層の３層が配置される。なお、図３では、第１層と第２
層の間、第２層と第３層の間の層間絶縁膜については省
略している。
【００５１】Ｉ／Ｏバッファ１０１のＩ／Ｏバッファ内
部信号端子２０９と内部セル１２１の内部セル信号端子
２３２間は、自動配線ツールなどで、第１層の信号間配
線２２９によって接続されている。同様に、異なる内部
セル１２１の内部セル信号端子２３２間も、信号間配線
２２９によって接続されている。
部信号端子２０９と内部セル１２１の内部セル信号端子
２３２間は、自動配線ツールなどで、第１層の信号間配
線２２９によって接続されている。同様に、異なる内部
セル１２１の内部セル信号端子２３２間も、信号間配線
２２９によって接続されている。
【００５２】Ｉ／Ｏバッファ信号端子１１２は、スルー
ホール１５７と上層のバリアメタル１５８とを介して信
号はんだボール１１５に接続されている。シールド配線
１５６ａ，１５６ｂは、内部セル１２１と信号はんだボ
ール１１５との間に配置されている。
ホール１５７と上層のバリアメタル１５８とを介して信
号はんだボール１１５に接続されている。シールド配線
１５６ａ，１５６ｂは、内部セル１２１と信号はんだボ
ール１１５との間に配置されている。
【００５３】次に、前記各ユニットの基本となる基本ユ
ニットの構成について説明する。図４は基本ユニットの
第３層配線のレイアウトを示す平面図、図５は基本ユニ
ットの第１層配線及び第２層配線のレイアウトを示す平
面図である。基本ユニットは、ユニット領域４５９内に
形成される。このユニット領域４５９のＸ方向及びＹ方
向のサイズは、はんだボールピッチと同じである。
ニットの構成について説明する。図４は基本ユニットの
第３層配線のレイアウトを示す平面図、図５は基本ユニ
ットの第１層配線及び第２層配線のレイアウトを示す平
面図である。基本ユニットは、ユニット領域４５９内に
形成される。このユニット領域４５９のＸ方向及びＹ方
向のサイズは、はんだボールピッチと同じである。
【００５４】図４では第３層配線について具体的に記し
てはいないが、この第３層の上には絶縁膜が形成され、
この絶縁膜の上にバリアメタル１５８が形成され、バリ
アメタル１５８上には、信号パッドや電源パッドあるい
はＧＮＤパッドとなるはんだボール１１３，１１４，１
１５，１０３３，１１３４が形成される。
てはいないが、この第３層の上には絶縁膜が形成され、
この絶縁膜の上にバリアメタル１５８が形成され、バリ
アメタル１５８上には、信号パッドや電源パッドあるい
はＧＮＤパッドとなるはんだボール１１３，１１４，１
１５，１０３３，１１３４が形成される。
【００５５】第３層の下の第１層及び第２層には、図５
に示すように、はんだボールピッチに対して整数で割り
切れる配線ピッチの内部セルＧＮＤ配線５２７と、同じ
くはんだボールピッチに対して整数で割り切れる配線ピ
ッチの内部セル電源配線５２８と、内部セルＧＮＤ配線
５２７と接続された内部セルＧＮＤ端子５３０と、内部
セル電源配線５２８と接続された内部セル電源端子５３
１とが配置される。
に示すように、はんだボールピッチに対して整数で割り
切れる配線ピッチの内部セルＧＮＤ配線５２７と、同じ
くはんだボールピッチに対して整数で割り切れる配線ピ
ッチの内部セル電源配線５２８と、内部セルＧＮＤ配線
５２７と接続された内部セルＧＮＤ端子５３０と、内部
セル電源配線５２８と接続された内部セル電源端子５３
１とが配置される。
【００５６】後述のように、第１層の内部セルＧＮＤ配
線５２７及び内部セル電源配線５２８と、第２層の内部
セルＧＮＤ配線５２７及び内部セル電源配線５２８は、
直交する方向に配置される。また、第１層の内部セルＧ
ＮＤ配線５２７と第２層の内部セルＧＮＤ配線５２７と
の間、第１層の内部セル電源配線５２８と第２層の内部
セル電源配線５２８との間は、図示しないスルーホール
によって接続される。
線５２７及び内部セル電源配線５２８と、第２層の内部
セルＧＮＤ配線５２７及び内部セル電源配線５２８は、
直交する方向に配置される。また、第１層の内部セルＧ
ＮＤ配線５２７と第２層の内部セルＧＮＤ配線５２７と
の間、第１層の内部セル電源配線５２８と第２層の内部
セル電源配線５２８との間は、図示しないスルーホール
によって接続される。
【００５７】ユニットを隣接配置すると、隣接するユニ
ット間で内部セルＧＮＤ端子５３０同士が接続されると
共に、内部セル電源端子５３１同士が接続される。これ
により、隣接するユニットに内部セル１２１のＧＮＤ電
位と電源電位を供給することができ、内部セル１２１を
配置する内部セル領域３１５２を構成することができ
る。以上のような基本ユニットのレイアウトを基に顧客
仕様に応じた様々な種類のユニットを派生させることが
可能である。
ット間で内部セルＧＮＤ端子５３０同士が接続されると
共に、内部セル電源端子５３１同士が接続される。これ
により、隣接するユニットに内部セル１２１のＧＮＤ電
位と電源電位を供給することができ、内部セル１２１を
配置する内部セル領域３１５２を構成することができ
る。以上のような基本ユニットのレイアウトを基に顧客
仕様に応じた様々な種類のユニットを派生させることが
可能である。
【００５８】次に、図２に示したＩ／Ｏバッファユニッ
ト１０２の構成について図６、図７を用いて説明する。
図６はＩ／Ｏバッファユニット１０２の第３層配線のレ
イアウトを示す平面図、図７はＩ／Ｏバッファユニット
１０２の第１層配線及び第２層配線のレイアウトを示す
平面図である。
ト１０２の構成について図６、図７を用いて説明する。
図６はＩ／Ｏバッファユニット１０２の第３層配線のレ
イアウトを示す平面図、図７はＩ／Ｏバッファユニット
１０２の第１層配線及び第２層配線のレイアウトを示す
平面図である。
【００５９】図６に示すように、Ｉ／Ｏバッファユニッ
ト１０２の第３層には、Ｉ／Ｏバッファ１０１のＧＮＤ
端子１１０とＩ／ＯバッファＧＮＤはんだボール１１３
とを接続するためのＩ／ＯバッファＧＮＤ配線１０７
と、Ｉ／Ｏバッファ１０１の電源端子１１１とＩ／Ｏバ
ッファ電源はんだボール１１４とを接続するためのＩ／
Ｏバッファ電源配線１０８と、Ｉ／ＯバッファＧＮＤ配
線１０７と接続されたシールド配線１５６ａと、Ｉ／Ｏ
バッファ電源配線１０８と接続されたシールド配線１５
６ｂと、隣接ユニットとＩ／ＯバッファＧＮＤ配線１０
７とを接続するためのＩ／ＯバッファユニットＧＮＤ端
子１０５と、隣接ユニットとＩ／Ｏバッファ電源配線１
０８とを接続するためのＩ／Ｏバッファユニット電源端
子１０６と、Ｉ／Ｏバッファ１０１の信号端子１１２と
信号はんだボール１１５とを接続するためのスルーホー
ル１５７が配置される。この第３層の上には絶縁膜が形
成され、この絶縁膜の上にバリアメタル１５８が形成さ
れ、バリアメタル１５８上には信号はんだボール１１５
が形成される。
ト１０２の第３層には、Ｉ／Ｏバッファ１０１のＧＮＤ
端子１１０とＩ／ＯバッファＧＮＤはんだボール１１３
とを接続するためのＩ／ＯバッファＧＮＤ配線１０７
と、Ｉ／Ｏバッファ１０１の電源端子１１１とＩ／Ｏバ
ッファ電源はんだボール１１４とを接続するためのＩ／
Ｏバッファ電源配線１０８と、Ｉ／ＯバッファＧＮＤ配
線１０７と接続されたシールド配線１５６ａと、Ｉ／Ｏ
バッファ電源配線１０８と接続されたシールド配線１５
６ｂと、隣接ユニットとＩ／ＯバッファＧＮＤ配線１０
７とを接続するためのＩ／ＯバッファユニットＧＮＤ端
子１０５と、隣接ユニットとＩ／Ｏバッファ電源配線１
０８とを接続するためのＩ／Ｏバッファユニット電源端
子１０６と、Ｉ／Ｏバッファ１０１の信号端子１１２と
信号はんだボール１１５とを接続するためのスルーホー
ル１５７が配置される。この第３層の上には絶縁膜が形
成され、この絶縁膜の上にバリアメタル１５８が形成さ
れ、バリアメタル１５８上には信号はんだボール１１５
が形成される。
【００６０】第３層の下の第１層及び第２層には、図７
に示すように、内部セルＧＮＤ端子５３０と、内部セル
電源端子５３１と、はんだボールピッチに対して整数で
割り切れる配線ピッチの内部セルＧＮＤ配線５２７及び
内部セル電源配線５２８と、Ｉ／Ｏバッファ１０１のＧ
ＮＤ端子１１０と、Ｉ／Ｏバッファ１０１の電源端子１
１１と、Ｉ／Ｏバッファ１０１の信号端子１１２と、Ｉ
／Ｏバッファ１０１の内部信号端子２０９（図７では不
図示）とが配置される。また、第１層の下にはＩ／Ｏバ
ッファ１０１が配置される。
に示すように、内部セルＧＮＤ端子５３０と、内部セル
電源端子５３１と、はんだボールピッチに対して整数で
割り切れる配線ピッチの内部セルＧＮＤ配線５２７及び
内部セル電源配線５２８と、Ｉ／Ｏバッファ１０１のＧ
ＮＤ端子１１０と、Ｉ／Ｏバッファ１０１の電源端子１
１１と、Ｉ／Ｏバッファ１０１の信号端子１１２と、Ｉ
／Ｏバッファ１０１の内部信号端子２０９（図７では不
図示）とが配置される。また、第１層の下にはＩ／Ｏバ
ッファ１０１が配置される。
【００６１】Ｉ／Ｏバッファ１０１の信号端子１１２と
信号はんだボール１１５は、信号端子１１２の上に形成
されたスルーホール１５７とスルーホール１５７の上層
に形成されたバリアメタル１５８とを介して接続され
る。Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０とＩ／Ｏ
バッファユニットＧＮＤ端子１０５は、ＧＮＤ端子１１
０の上に形成されたＩ／ＯバッファＧＮＤ配線１０７を
介して接続される。Ｉ／Ｏバッファ１０１の電源端子１
１１とＩ／Ｏバッファユニット電源端子１０６は、電源
端子１１１の上に形成されたＩ／Ｏバッファ電源配線１
０８を介して接続される。
信号はんだボール１１５は、信号端子１１２の上に形成
されたスルーホール１５７とスルーホール１５７の上層
に形成されたバリアメタル１５８とを介して接続され
る。Ｉ／Ｏバッファ１０１のＧＮＤ端子１１０とＩ／Ｏ
バッファユニットＧＮＤ端子１０５は、ＧＮＤ端子１１
０の上に形成されたＩ／ＯバッファＧＮＤ配線１０７を
介して接続される。Ｉ／Ｏバッファ１０１の電源端子１
１１とＩ／Ｏバッファユニット電源端子１０６は、電源
端子１１１の上に形成されたＩ／Ｏバッファ電源配線１
０８を介して接続される。
【００６２】次に、図２に示したＩ／ＯバッファＧＮＤ
ユニット１０３の構成について説明する。図８は、Ｉ／
ＯバッファＧＮＤユニット１０３の第３層配線のレイア
ウトを示す平面図である。Ｉ／ＯバッファＧＮＤユニッ
ト１０３の第３層には、Ｉ／ＯバッファユニットＧＮＤ
端子１０５と、Ｉ／ＯバッファＧＮＤ配線１０７とが配
置される。
ユニット１０３の構成について説明する。図８は、Ｉ／
ＯバッファＧＮＤユニット１０３の第３層配線のレイア
ウトを示す平面図である。Ｉ／ＯバッファＧＮＤユニッ
ト１０３の第３層には、Ｉ／ＯバッファユニットＧＮＤ
端子１０５と、Ｉ／ＯバッファＧＮＤ配線１０７とが配
置される。
【００６３】この第３層の上には絶縁膜が形成され、こ
の絶縁膜の上にバリアメタル１５８が形成され、バリア
メタル１５８の上にはＩ／ＯバッファＧＮＤはんだボー
ル１１３が形成される。Ｉ／ＯバッファユニットＧＮＤ
端子１０５は、Ｉ／ＯバッファＧＮＤ配線１０７と絶縁
膜に形成された図示しないスルーホールとバリアメタル
１５８とを介してＩ／ＯバッファＧＮＤはんだボール１
１３に接続される。なお、Ｉ／ＯバッファＧＮＤユニッ
ト１０３の第１層及び第２層の構造は図５と同一なの
で、説明は省略する。
の絶縁膜の上にバリアメタル１５８が形成され、バリア
メタル１５８の上にはＩ／ＯバッファＧＮＤはんだボー
ル１１３が形成される。Ｉ／ＯバッファユニットＧＮＤ
端子１０５は、Ｉ／ＯバッファＧＮＤ配線１０７と絶縁
膜に形成された図示しないスルーホールとバリアメタル
１５８とを介してＩ／ＯバッファＧＮＤはんだボール１
１３に接続される。なお、Ｉ／ＯバッファＧＮＤユニッ
ト１０３の第１層及び第２層の構造は図５と同一なの
で、説明は省略する。
【００６４】次に、図２に示したＩ／Ｏバッファ電源ユ
ニット１０４の構成について説明する。図９は、Ｉ／Ｏ
バッファ電源ユニット１０４の第３層配線のレイアウト
を示す平面図である。Ｉ／Ｏバッファ電源ユニット１０
４の第３層には、Ｉ／Ｏバッファユニット電源端子１０
６と、Ｉ／Ｏバッファ電源配線１０８とが配置される。
ニット１０４の構成について説明する。図９は、Ｉ／Ｏ
バッファ電源ユニット１０４の第３層配線のレイアウト
を示す平面図である。Ｉ／Ｏバッファ電源ユニット１０
４の第３層には、Ｉ／Ｏバッファユニット電源端子１０
６と、Ｉ／Ｏバッファ電源配線１０８とが配置される。
【００６５】この第３層の上には絶縁膜が形成され、こ
の絶縁膜の上にバリアメタル１５８が形成され、バリア
メタル１５８の上にはＩ／Ｏバッファ電源はんだボール
１１４が形成される。Ｉ／Ｏバッファユニット電源端子
１０６は、Ｉ／Ｏバッファ電源配線１０８と絶縁膜に形
成された図示しないスルーホールとバリアメタル１５８
とを介してＩ／Ｏバッファ電源はんだボール１１４に接
続される。なお、Ｉ／Ｏバッファ電源ユニット１０４の
第１層及び第２層の構造は図５と同一なので、説明は省
略する。
の絶縁膜の上にバリアメタル１５８が形成され、バリア
メタル１５８の上にはＩ／Ｏバッファ電源はんだボール
１１４が形成される。Ｉ／Ｏバッファユニット電源端子
１０６は、Ｉ／Ｏバッファ電源配線１０８と絶縁膜に形
成された図示しないスルーホールとバリアメタル１５８
とを介してＩ／Ｏバッファ電源はんだボール１１４に接
続される。なお、Ｉ／Ｏバッファ電源ユニット１０４の
第１層及び第２層の構造は図５と同一なので、説明は省
略する。
【００６６】次に、内部セルＧＮＤユニット３２３の構
成について説明する。図１０は内部セルＧＮＤユニット
３２３の第３層配線のレイアウトを示す平面図である。
内部セルＧＮＤユニット３２３の第３層には、内部セル
ユニットＧＮＤ端子５２５と、この内部セルユニットＧ
ＮＤ端子５２５に接続された内部セルＧＮＤ配線５２７
とが配置される。
成について説明する。図１０は内部セルＧＮＤユニット
３２３の第３層配線のレイアウトを示す平面図である。
内部セルＧＮＤユニット３２３の第３層には、内部セル
ユニットＧＮＤ端子５２５と、この内部セルユニットＧ
ＮＤ端子５２５に接続された内部セルＧＮＤ配線５２７
とが配置される。
【００６７】この第３層の上には絶縁膜が形成され、こ
の絶縁膜の上にバリアメタル１５８が形成され、バリア
メタル１５８の上には内部セルＧＮＤはんだボール１０
３３が形成される。内部セルユニットＧＮＤ端子５２５
は、内部セルＧＮＤ配線５２７と絶縁膜に形成された図
示しないスルーホールとバリアメタル１５８とを介し
て、内部セルＧＮＤはんだボール１０３３に接続され
る。ユニットを隣接配置すると、隣接するユニット間で
内部セルユニットＧＮＤ端子５２５同士が接続される。
の絶縁膜の上にバリアメタル１５８が形成され、バリア
メタル１５８の上には内部セルＧＮＤはんだボール１０
３３が形成される。内部セルユニットＧＮＤ端子５２５
は、内部セルＧＮＤ配線５２７と絶縁膜に形成された図
示しないスルーホールとバリアメタル１５８とを介し
て、内部セルＧＮＤはんだボール１０３３に接続され
る。ユニットを隣接配置すると、隣接するユニット間で
内部セルユニットＧＮＤ端子５２５同士が接続される。
【００６８】内部セルＧＮＤユニット３２３の第１層及
び第２層の構造は、図５と同一である。第３層の内部セ
ルＧＮＤ配線５２７と第２層の内部セルＧＮＤ配線５２
７は、図示しないスルーホールによって接続される。
び第２層の構造は、図５と同一である。第３層の内部セ
ルＧＮＤ配線５２７と第２層の内部セルＧＮＤ配線５２
７は、図示しないスルーホールによって接続される。
【００６９】次に、内部セル電源ユニット３２４の構成
について説明する。図１１は内部セル電源ユニット３２
４の第３層配線のレイアウトを示す平面図である。内部
セル電源ユニット３２４の第３層には、内部セルユニッ
ト電源端子５２６と、この内部セルユニット電源端子５
２６に接続された内部セル電源配線５２８とが配置され
る。
について説明する。図１１は内部セル電源ユニット３２
４の第３層配線のレイアウトを示す平面図である。内部
セル電源ユニット３２４の第３層には、内部セルユニッ
ト電源端子５２６と、この内部セルユニット電源端子５
２６に接続された内部セル電源配線５２８とが配置され
る。
【００７０】この第３層の上には絶縁膜が形成され、こ
の絶縁膜の上にバリアメタル１５８が形成され、バリア
メタル１５８の上には内部セル電源はんだボール１１３
４が形成される。内部セルユニット電源端子５２６は、
内部セル電源配線５２８と絶縁膜に形成された図示しな
いスルーホールとバリアメタル１５８とを介して内部セ
ル電源はんだボール１１３４に接続される。
の絶縁膜の上にバリアメタル１５８が形成され、バリア
メタル１５８の上には内部セル電源はんだボール１１３
４が形成される。内部セルユニット電源端子５２６は、
内部セル電源配線５２８と絶縁膜に形成された図示しな
いスルーホールとバリアメタル１５８とを介して内部セ
ル電源はんだボール１１３４に接続される。
【００７１】内部セル電源ユニット３２４の第１層及び
第２層の構造は図５と同一である。第３層の内部セル電
源配線５２８と第２層の内部セル電源配線５２８は、図
示しないスルーホールによって接続される。
第２層の構造は図５と同一である。第３層の内部セル電
源配線５２８と第２層の内部セル電源配線５２８は、図
示しないスルーホールによって接続される。
【００７２】次に、はんだボールを配置しないＧＮＤユ
ニットの構成について説明する。図１２は、はんだボー
ルを配置しないＧＮＤユニット４０１の第３層配線のレ
イアウトを示す平面図である。このＧＮＤユニット４０
１の第３層には、内部セルユニットＧＮＤ端子５２５
と、この内部セルユニットＧＮＤ端子５２５に接続され
た内部セルＧＮＤ配線５２７とが配置される。なお、は
んだボールを配置しないＧＮＤユニット４０１の第１層
及び第２層の構造は図５と同一なので、説明は省略す
る。
ニットの構成について説明する。図１２は、はんだボー
ルを配置しないＧＮＤユニット４０１の第３層配線のレ
イアウトを示す平面図である。このＧＮＤユニット４０
１の第３層には、内部セルユニットＧＮＤ端子５２５
と、この内部セルユニットＧＮＤ端子５２５に接続され
た内部セルＧＮＤ配線５２７とが配置される。なお、は
んだボールを配置しないＧＮＤユニット４０１の第１層
及び第２層の構造は図５と同一なので、説明は省略す
る。
【００７３】次に、はんだボールを配置しない電源ユニ
ットの構成について説明する。図１３は、はんだボール
を配置しない電源ユニット４０２の第３層配線のレイア
ウトを示す平面図である。この電源ユニット４０２の第
３層には、内部セルユニット電源端子５２６と、この内
部セルユニット電源端子５２６に接続された内部セル電
源配線５２８とが配置される。はんだボールを配置しな
い電源ユニット４０２の第１層及び第２層の構造は図５
と同一なので、説明は省略する。
ットの構成について説明する。図１３は、はんだボール
を配置しない電源ユニット４０２の第３層配線のレイア
ウトを示す平面図である。この電源ユニット４０２の第
３層には、内部セルユニット電源端子５２６と、この内
部セルユニット電源端子５２６に接続された内部セル電
源配線５２８とが配置される。はんだボールを配置しな
い電源ユニット４０２の第１層及び第２層の構造は図５
と同一なので、説明は省略する。
【００７４】なお、ＧＮＤユニット４０１又は電源ユニ
ット４０２に内部セル１２１を配置すれば、このＧＮＤ
ユニット４０１又は電源ユニット４０２は、前述の内部
セルユニット３２２となる。内部セル１２１のＧＮＤ端
子は第１層の内部セルＧＮＤ配線５２７と接続され、内
部セル１２１の電源端子は第１層の内部セル電源配線５
２８と接続される。
ット４０２に内部セル１２１を配置すれば、このＧＮＤ
ユニット４０１又は電源ユニット４０２は、前述の内部
セルユニット３２２となる。内部セル１２１のＧＮＤ端
子は第１層の内部セルＧＮＤ配線５２７と接続され、内
部セル１２１の電源端子は第１層の内部セル電源配線５
２８と接続される。
【００７５】以上のように図４、図５に示した基本ユニ
ットから図６及び図７、図８、図９、図１０、図１１、
図１２、図１３に示した７種類のユニットを作り、これ
らのユニットをチップ３５１上に並べたものが図１に示
すチップレイアウト平面図である。図１４は図１の左下
の領域における第３層配線のレイアウトを示す平面図、
図１５は同領域における第１層配線及び第２層配線のレ
イアウトを示す平面図である。
ットから図６及び図７、図８、図９、図１０、図１１、
図１２、図１３に示した７種類のユニットを作り、これ
らのユニットをチップ３５１上に並べたものが図１に示
すチップレイアウト平面図である。図１４は図１の左下
の領域における第３層配線のレイアウトを示す平面図、
図１５は同領域における第１層配線及び第２層配線のレ
イアウトを示す平面図である。
【００７６】図１４に示すように、Ｉ／Ｏバッファユニ
ット１０２のＩ／ＯバッファＧＮＤ配線１０７は、隣接
するＩ／ＯバッファＧＮＤユニット１０３のＩ／Ｏバッ
ファＧＮＤ配線１０７にＩ／ＯバッファユニットＧＮＤ
端子１０５を介して接続される。Ｉ／Ｏバッファユニッ
ト１０２のＩ／Ｏバッファ電源配線１０８は、隣接する
Ｉ／Ｏバッファ電源ユニット１０４のＩ／Ｏバッファ電
源配線１０８にＩ／Ｏバッファユニット電源端子１０６
を介して接続される。
ット１０２のＩ／ＯバッファＧＮＤ配線１０７は、隣接
するＩ／ＯバッファＧＮＤユニット１０３のＩ／Ｏバッ
ファＧＮＤ配線１０７にＩ／ＯバッファユニットＧＮＤ
端子１０５を介して接続される。Ｉ／Ｏバッファユニッ
ト１０２のＩ／Ｏバッファ電源配線１０８は、隣接する
Ｉ／Ｏバッファ電源ユニット１０４のＩ／Ｏバッファ電
源配線１０８にＩ／Ｏバッファユニット電源端子１０６
を介して接続される。
【００７７】また、Ｉ／Ｏバッファユニット１０２同士
が隣接する場合には、Ｉ／ＯバッファユニットＧＮＤ端
子１０５を介して互いのＩ／ＯバッファＧＮＤ配線１０
７が接続され、Ｉ／Ｏバッファユニット電源端子１０６
を介して互いのＩ／Ｏバッファ電源配線１０８が接続さ
れる。
が隣接する場合には、Ｉ／ＯバッファユニットＧＮＤ端
子１０５を介して互いのＩ／ＯバッファＧＮＤ配線１０
７が接続され、Ｉ／Ｏバッファユニット電源端子１０６
を介して互いのＩ／Ｏバッファ電源配線１０８が接続さ
れる。
【００７８】各ユニットの第１層及び第２層の内部セル
ＧＮＤ配線５２７は、隣接するユニットの第１層及び第
２層の内部セルＧＮＤ配線５２７に内部セルＧＮＤ端子
５３０を介して接続される。各ユニットの第１層及び第
２層の内部セル電源配線５２８は、隣接するユニットの
第１層及び第２層の内部セル電源配線５２８に内部セル
電源端子５３１を介して接続される。
ＧＮＤ配線５２７は、隣接するユニットの第１層及び第
２層の内部セルＧＮＤ配線５２７に内部セルＧＮＤ端子
５３０を介して接続される。各ユニットの第１層及び第
２層の内部セル電源配線５２８は、隣接するユニットの
第１層及び第２層の内部セル電源配線５２８に内部セル
電源端子５３１を介して接続される。
【００７９】次に、各ユニット内の内部セルＧＮＤ配線
５２７と内部セル電源配線５２８の構成について説明す
る。図１６は各ユニット内の内部セルＧＮＤ配線５２７
と内部セル電源配線５２８の構造を示す斜視図である。
なお、図１６は、内部セルＧＮＤユニット３２３又は内
部セル電源ユニット３２４の場合を例に挙げて記してい
る。
５２７と内部セル電源配線５２８の構成について説明す
る。図１６は各ユニット内の内部セルＧＮＤ配線５２７
と内部セル電源配線５２８の構造を示す斜視図である。
なお、図１６は、内部セルＧＮＤユニット３２３又は内
部セル電源ユニット３２４の場合を例に挙げて記してい
る。
【００８０】各ユニット内では、第１層１９６１に内部
セルＧＮＤ配線５２７と内部セル電源配線５２８が交互
に配置されている。そして、第２層１９６３には、前記
第１層１９６１の配線と直交するように内部セルＧＮＤ
配線５２７と内部セル電源配線５２８が交互に配置され
ている。第１層１９６１の内部セルＧＮＤ配線５２７と
第２層１９６３の内部セルＧＮＤ配線５２７との間、及
び第１層１９６１の内部セル電源配線５２８と第２層１
９６３の内部セル電源配線５２８との間は、スルーホー
ル１９６２によって接続される。
セルＧＮＤ配線５２７と内部セル電源配線５２８が交互
に配置されている。そして、第２層１９６３には、前記
第１層１９６１の配線と直交するように内部セルＧＮＤ
配線５２７と内部セル電源配線５２８が交互に配置され
ている。第１層１９６１の内部セルＧＮＤ配線５２７と
第２層１９６３の内部セルＧＮＤ配線５２７との間、及
び第１層１９６１の内部セル電源配線５２８と第２層１
９６３の内部セル電源配線５２８との間は、スルーホー
ル１９６２によって接続される。
【００８１】次に、内部セルＧＮＤユニット３２３また
は内部セル電源ユニット３２４の場合、第３層１９６５
に内部セルＧＮＤ配線５２７又は内部セル電源配線５２
８が配置されている。第２層１９６３の内部セルＧＮＤ
配線５２７と第３層１９６５の内部セルＧＮＤ配線５２
７との間、及び第２層１９６３の内部セル電源配線５２
８と第３層１９６５の内部セル電源配線５２８との間
は、スルーホール１９６４によって接続される。
は内部セル電源ユニット３２４の場合、第３層１９６５
に内部セルＧＮＤ配線５２７又は内部セル電源配線５２
８が配置されている。第２層１９６３の内部セルＧＮＤ
配線５２７と第３層１９６５の内部セルＧＮＤ配線５２
７との間、及び第２層１９６３の内部セル電源配線５２
８と第３層１９６５の内部セル電源配線５２８との間
は、スルーホール１９６４によって接続される。
【００８２】内部セルＧＮＤユニット３２３の場合、第
３層１９６５の内部セルＧＮＤ配線５２７は、第３層１
９６５上の絶縁膜に形成された図示しないスルーホール
とこの絶縁膜上に形成されたバリアメタル１５８とを介
して内部セルＧＮＤはんだボール１０３３に接続され
る。
３層１９６５の内部セルＧＮＤ配線５２７は、第３層１
９６５上の絶縁膜に形成された図示しないスルーホール
とこの絶縁膜上に形成されたバリアメタル１５８とを介
して内部セルＧＮＤはんだボール１０３３に接続され
る。
【００８３】また、内部セル電源ユニット３２４の場
合、第３層１９６５の内部セル電源配線５２８は、第３
層１９６５上の絶縁膜に形成された図示しないスルーホ
ールとこの絶縁膜上に形成されたバリアメタル１５８と
を介して内部セル電源はんだボール１１３４に接続され
る。第３層１９６５の内部セルＧＮＤ配線５２７及び内
部セル電源配線５２８には、はんだボール１０３３，１
１３４に合わせて太い幅の配線が使われる。
合、第３層１９６５の内部セル電源配線５２８は、第３
層１９６５上の絶縁膜に形成された図示しないスルーホ
ールとこの絶縁膜上に形成されたバリアメタル１５８と
を介して内部セル電源はんだボール１１３４に接続され
る。第３層１９６５の内部セルＧＮＤ配線５２７及び内
部セル電源配線５２８には、はんだボール１０３３，１
１３４に合わせて太い幅の配線が使われる。
【００８４】内部セル１２１は、内部セルＧＮＤ配線５
２７と内部セル電源配線５２８との間に配置される。ま
た、内部セル１２１の信号間配線２２９は、第１層の内
部セルＧＮＤ配線５２７と内部セル電源配線５２８との
間を通るようになっている。なお、Ｉ／Ｏバッファ１０
１や内部セル１２１（マクロセルやＲＡＭ）は、内部セ
ルＧＮＤ配線５２７や内部セル電源配線５２８がない領
域に配置される。
２７と内部セル電源配線５２８との間に配置される。ま
た、内部セル１２１の信号間配線２２９は、第１層の内
部セルＧＮＤ配線５２７と内部セル電源配線５２８との
間を通るようになっている。なお、Ｉ／Ｏバッファ１０
１や内部セル１２１（マクロセルやＲＡＭ）は、内部セ
ルＧＮＤ配線５２７や内部セル電源配線５２８がない領
域に配置される。
【００８５】前述の図２は、図２９に示した第２の従来
例と同等の回路を配置したものである。図２のように各
ユニットを並べて配置すると、Ｉ／Ｏバッファユニット
ＧＮＤ端子１０５を介して各ユニットのＩ／Ｏバッファ
ＧＮＤ配線１０７が接続され、Ｉ／Ｏバッファユニット
電源端子１０６を介して各ユニットのＩ／Ｏバッファ電
源配線１０８が接続される。つまり、各ユニットを配置
する工程は、Ｉ／ＯバッファＧＮＤ配線１０７とＩ／Ｏ
バッファ電源配線１０８を接続する工程を兼ねている。
例と同等の回路を配置したものである。図２のように各
ユニットを並べて配置すると、Ｉ／Ｏバッファユニット
ＧＮＤ端子１０５を介して各ユニットのＩ／Ｏバッファ
ＧＮＤ配線１０７が接続され、Ｉ／Ｏバッファユニット
電源端子１０６を介して各ユニットのＩ／Ｏバッファ電
源配線１０８が接続される。つまり、各ユニットを配置
する工程は、Ｉ／ＯバッファＧＮＤ配線１０７とＩ／Ｏ
バッファ電源配線１０８を接続する工程を兼ねている。
【００８６】これにより、Ｉ／Ｏバッファ１０１のＧＮ
Ｄ端子１１０には、Ｉ／ＯバッファＧＮＤユニット１０
３のＩ／ＯバッファＧＮＤはんだボール１１３からＧＮ
Ｄ電位が供給され、Ｉ／Ｏバッファ１０１の電源端子１
１１には、Ｉ／Ｏバッファ電源ユニット１０４のＩ／Ｏ
バッファ電源はんだボール１１４から電源電位が供給さ
れる。
Ｄ端子１１０には、Ｉ／ＯバッファＧＮＤユニット１０
３のＩ／ＯバッファＧＮＤはんだボール１１３からＧＮ
Ｄ電位が供給され、Ｉ／Ｏバッファ１０１の電源端子１
１１には、Ｉ／Ｏバッファ電源ユニット１０４のＩ／Ｏ
バッファ電源はんだボール１１４から電源電位が供給さ
れる。
【００８７】各Ｉ／Ｏバッファユニット１０２のＩ／Ｏ
バッファ１０１のＩ／Ｏバッファ信号端子１１２は、同
一ユニット内に配置された信号はんだボール１１５と１
対１で接続されている。したがって、各ユニットを配置
する工程は、従来のピン配置の工程を兼ねている。
バッファ１０１のＩ／Ｏバッファ信号端子１１２は、同
一ユニット内に配置された信号はんだボール１１５と１
対１で接続されている。したがって、各ユニットを配置
する工程は、従来のピン配置の工程を兼ねている。
【００８８】図３に示すとおり、Ｉ／Ｏバッファ信号端
子１１２とこの信号端子１１２の真上に配置された信号
はんだボール１１５とをスルーホール１５７とバリアメ
タル１５８によって接続しているので、Ｉ／Ｏバッファ
信号端子１１２と信号はんだボール１１５とを最短距離
で接続することができる。
子１１２とこの信号端子１１２の真上に配置された信号
はんだボール１１５とをスルーホール１５７とバリアメ
タル１５８によって接続しているので、Ｉ／Ｏバッファ
信号端子１１２と信号はんだボール１１５とを最短距離
で接続することができる。
【００８９】また、図３に示すとおり、従来例のような
信号引出し配線３２１８が内部セル１２１上を通過する
ことが無く、かつ本実施の形態の信号引出し配線（スル
ーホール１５７、バリアメタル１５８及び信号はんだボ
ール１１５）と内部セル１２１との間にシールド配線１
５６ａ，１５６ｂを設けることで、信号引出し配線と信
号間配線２２９間の寄生容量を小さくすることができ
る。したがって、クロストークノイズの影響を低減する
ことができ、信号間配線２２９のジッタを低減すること
ができる。
信号引出し配線３２１８が内部セル１２１上を通過する
ことが無く、かつ本実施の形態の信号引出し配線（スル
ーホール１５７、バリアメタル１５８及び信号はんだボ
ール１１５）と内部セル１２１との間にシールド配線１
５６ａ，１５６ｂを設けることで、信号引出し配線と信
号間配線２２９間の寄生容量を小さくすることができ
る。したがって、クロストークノイズの影響を低減する
ことができ、信号間配線２２９のジッタを低減すること
ができる。
【００９０】次に、内部セル１２１と内部セルＧＮＤ配
線５２７及び内部セル電源配線５２８の接続について説
明する。内部セル１２１は、Ｉ／Ｏバッファ１０１が配
置されない領域に配置され、内部セルＧＮＤ配線５２７
と内部セル電源配線５２８に接続される。次に、内部セ
ルＧＮＤ配線５２７は内部セルＧＮＤユニット３２３に
接続され、内部セル電源配線５２８は内部セル電源ユニ
ット３２４に接続されるので、各ユニットを並べて配置
するだけでチップの外から電位が供給される。
線５２７及び内部セル電源配線５２８の接続について説
明する。内部セル１２１は、Ｉ／Ｏバッファ１０１が配
置されない領域に配置され、内部セルＧＮＤ配線５２７
と内部セル電源配線５２８に接続される。次に、内部セ
ルＧＮＤ配線５２７は内部セルＧＮＤユニット３２３に
接続され、内部セル電源配線５２８は内部セル電源ユニ
ット３２４に接続されるので、各ユニットを並べて配置
するだけでチップの外から電位が供給される。
【００９１】したがって、本実施の形態の各ユニットを
配置する工程は、内部セルＧＮＤ配線５２７と内部セル
電源配線５２８を接続する工程を兼ねている。信号間配
線２２９は、Ｉ／ＯバッファＧＮＤ端子１１０とＩ／Ｏ
バッファ電源端子１１１やＩ／Ｏバッファ１０１が配置
された領域を避けて配線できるので、従来どおりの配線
性が確保できる。
配置する工程は、内部セルＧＮＤ配線５２７と内部セル
電源配線５２８を接続する工程を兼ねている。信号間配
線２２９は、Ｉ／ＯバッファＧＮＤ端子１１０とＩ／Ｏ
バッファ電源端子１１１やＩ／Ｏバッファ１０１が配置
された領域を避けて配線できるので、従来どおりの配線
性が確保できる。
【００９２】本実施の形態は、チップ３５１上に各ユニ
ットを並べて配置することにより、Ｉ／Ｏバッファ１０
１と内部セルＧＮＤ配線５２７と内部セル電源配線５２
８とＩ／ＯバッファＧＮＤ配線１０７とＩ／Ｏバッファ
電源配線１０８及びはんだボール１１３，１１４，１１
５，１０３３，１１３４を備えたＦＣ型ＩＣのチップレ
イアウトが構成できる。
ットを並べて配置することにより、Ｉ／Ｏバッファ１０
１と内部セルＧＮＤ配線５２７と内部セル電源配線５２
８とＩ／ＯバッファＧＮＤ配線１０７とＩ／Ｏバッファ
電源配線１０８及びはんだボール１１３，１１４，１１
５，１０３３，１１３４を備えたＦＣ型ＩＣのチップレ
イアウトが構成できる。
【００９３】次に、各ユニットの内部構造と内部セル領
域の配線インピーダンスモデルについて説明する。図１
７は図１６に示した内部セルＧＮＤ配線５２７と内部セ
ル電源配線５２８の第１層１９６１の配線インピーダン
スをモデル化した回路図、図１８は第２層１９６３の配
線インピーダンスをモデル化した回路図、図１９は第３
層１９６５の配線インピーダンスをモデル化した回路図
である。
域の配線インピーダンスモデルについて説明する。図１
７は図１６に示した内部セルＧＮＤ配線５２７と内部セ
ル電源配線５２８の第１層１９６１の配線インピーダン
スをモデル化した回路図、図１８は第２層１９６３の配
線インピーダンスをモデル化した回路図、図１９は第３
層１９６５の配線インピーダンスをモデル化した回路図
である。
【００９４】ここで、内部セルＧＮＤ配線５２７と内部
セル電源配線５２８からなる第１層１９６１，第２層１
９６３，第３層１９６５をそれぞれ配線抵抗２０７１，
２１７３，２２７５に置き換え、スルーホール１９６
２，１９６４をそれぞれスルーホール抵抗２０７２，２
１７４に置き換える。次に、内部セル１２１を定電流源
２０７６に置き換え、内部セルＧＮＤはんだボール１０
３３をＧＮＤ電位に置き換え、内部セル電源はんだボー
ル１１３４を定電圧源２２７７に置き換える。さらに、
ユニット電源端子５２５と５２６を、インピーダンスモ
デルの電源端子２０７８に置き換える。
セル電源配線５２８からなる第１層１９６１，第２層１
９６３，第３層１９６５をそれぞれ配線抵抗２０７１，
２１７３，２２７５に置き換え、スルーホール１９６
２，１９６４をそれぞれスルーホール抵抗２０７２，２
１７４に置き換える。次に、内部セル１２１を定電流源
２０７６に置き換え、内部セルＧＮＤはんだボール１０
３３をＧＮＤ電位に置き換え、内部セル電源はんだボー
ル１１３４を定電圧源２２７７に置き換える。さらに、
ユニット電源端子５２５と５２６を、インピーダンスモ
デルの電源端子２０７８に置き換える。
【００９５】以上により、図１７〜図１９に示すような
配線インピーダンスモデルが得られる。各ユニットのイ
ンピーダンス回路網は、各ユニットの配置に基づいて端
子２０７８同志が接続され、チップレイアウトのインピ
ーダンス回路網を構成する。この配線インピーダンスモ
デルにより、内部セル１２１のＧＮＤと電源配線の電位
降下を検証することができる。
配線インピーダンスモデルが得られる。各ユニットのイ
ンピーダンス回路網は、各ユニットの配置に基づいて端
子２０７８同志が接続され、チップレイアウトのインピ
ーダンス回路網を構成する。この配線インピーダンスモ
デルにより、内部セル１２１のＧＮＤと電源配線の電位
降下を検証することができる。
【００９６】次に、本実施の形態のＦＣ型ＩＣの製品設
計方法を図２０を用いて説明する。図２０は本実施の形
態のＦＣ型ＩＣの製品設計方法を示すフローチャート図
である。まず、製品毎の設計情報として、配線ピッチ等
の情報を含むデザインルール（幾何学的設計規則）１６
０１と、はんだボール１１３〜１１５，１０３３，１１
３４の座標やはんだボールピッチ等の情報を含むパッケ
ージ情報１６０２と、機能記述データやピン配置やピン
数等の情報を含む顧客仕様１６０３とが予め用意され
る。
計方法を図２０を用いて説明する。図２０は本実施の形
態のＦＣ型ＩＣの製品設計方法を示すフローチャート図
である。まず、製品毎の設計情報として、配線ピッチ等
の情報を含むデザインルール（幾何学的設計規則）１６
０１と、はんだボール１１３〜１１５，１０３３，１１
３４の座標やはんだボールピッチ等の情報を含むパッケ
ージ情報１６０２と、機能記述データやピン配置やピン
数等の情報を含む顧客仕様１６０３とが予め用意され
る。
【００９７】次に、ステップ１６０４において、パッケ
ージ情報１６０２と顧客仕様１６０３を基に基盤設計が
行なわれ、ＧＮＤ配線及び電源配線の配置やユニット配
置やピン配置等の情報を含む基盤データベース１６０８
が生成される。このステップ１６０４の詳細は図２２に
よって説明する。
ージ情報１６０２と顧客仕様１６０３を基に基盤設計が
行なわれ、ＧＮＤ配線及び電源配線の配置やユニット配
置やピン配置等の情報を含む基盤データベース１６０８
が生成される。このステップ１６０４の詳細は図２２に
よって説明する。
【００９８】続いて、設計者は、顧客仕様１６０３を基
にシミュレータ等を用いて機能レベルのシミュレーショ
ンを行い機能レベルの動作確認を行った後（ステップ１
６０５）、論理合成を行うことにより（ステップ１６０
６）、Ｉ／Ｏバッファ１０１や内部セル１２１等の回路
ブロックを構成要素とする回路情報１６０７を生成す
る。
にシミュレータ等を用いて機能レベルのシミュレーショ
ンを行い機能レベルの動作確認を行った後（ステップ１
６０５）、論理合成を行うことにより（ステップ１６０
６）、Ｉ／Ｏバッファ１０１や内部セル１２１等の回路
ブロックを構成要素とする回路情報１６０７を生成す
る。
【００９９】そして、設計者は、回路情報１６０７と基
盤データベース１６０８を基に、Ｉ／Ｏバッファ１０１
と、ＲＡＭやマクロを含む内部セル１２１などを概略配
置する（ステップ１６０９）。次に、設計者は、基盤デ
ータベース１６０８を基に計算機等を用いて回路ブロッ
ク間の配線長を仮決めし、その電気的負荷量を用いて仮
配線長シミュレーションを行う（ステップ１６１０）。
盤データベース１６０８を基に、Ｉ／Ｏバッファ１０１
と、ＲＡＭやマクロを含む内部セル１２１などを概略配
置する（ステップ１６０９）。次に、設計者は、基盤デ
ータベース１６０８を基に計算機等を用いて回路ブロッ
ク間の配線長を仮決めし、その電気的負荷量を用いて仮
配線長シミュレーションを行う（ステップ１６１０）。
【０１００】ここで、設計者は、仮配線長シミュレーシ
ョン結果を確認して、ＩＣが期待通り動くかどうかをチ
ェックし（ステップ１６１１）、不具合がある場合は、
ステップ１６０９で行った概略配置を変更して（ステッ
プ１６１３）、ステップ１６１０に戻る。
ョン結果を確認して、ＩＣが期待通り動くかどうかをチ
ェックし（ステップ１６１１）、不具合がある場合は、
ステップ１６０９で行った概略配置を変更して（ステッ
プ１６１３）、ステップ１６１０に戻る。
【０１０１】ステップ１６１１において問題がない場
合、設計者は、概略配置した回路ブロックにその他の回
路を加えたＩＣ全体の回路配置を計算機に確定させて、
回路間の自動配線を行わせる（ステップ１６１２）。こ
こでチップ内の実際の配線長が全て確定するので、設計
者は、デザインルール１６０１を基に、配線の電気的負
荷量を考慮した実配線長タイミングシミュレーションに
よる動作確認とデザインルール検証を行う（ステップ１
６１４）。
合、設計者は、概略配置した回路ブロックにその他の回
路を加えたＩＣ全体の回路配置を計算機に確定させて、
回路間の自動配線を行わせる（ステップ１６１２）。こ
こでチップ内の実際の配線長が全て確定するので、設計
者は、デザインルール１６０１を基に、配線の電気的負
荷量を考慮した実配線長タイミングシミュレーションに
よる動作確認とデザインルール検証を行う（ステップ１
６１４）。
【０１０２】次に、設計者は、実配線長タイミングシミ
ュレーションとデザインルール検証の結果を確認して、
不具合がある場合は、ステップ１６１２で行った配置を
修正して（ステップ１６１６）、ステップ１６１４に戻
る。ステップ１６１１において問題がない場合、設計者
は、計算機にＩＣチップのマスクデータ１６１７を作成
させる。以上の製品設計方法において、従来の製品設計
方法と異なるのはステップ１６０４の基盤設計である。
ュレーションとデザインルール検証の結果を確認して、
不具合がある場合は、ステップ１６１２で行った配置を
修正して（ステップ１６１６）、ステップ１６１４に戻
る。ステップ１６１１において問題がない場合、設計者
は、計算機にＩＣチップのマスクデータ１６１７を作成
させる。以上の製品設計方法において、従来の製品設計
方法と異なるのはステップ１６０４の基盤設計である。
【０１０３】次に、本実施の形態のＦＣ型ＩＣの基盤設
計方法について図２１と図２２を用いて説明する。図２
１はＦＣ型ＩＣの回路例を示す回路図、図２２は本実施
の形態の基盤設計方法を示すフローチャート図である。
図２２は図２０のステップ１６０４の詳細を示すもので
ある。
計方法について図２１と図２２を用いて説明する。図２
１はＦＣ型ＩＣの回路例を示す回路図、図２２は本実施
の形態の基盤設計方法を示すフローチャート図である。
図２２は図２０のステップ１６０４の詳細を示すもので
ある。
【０１０４】図２１に示すＩＣは、入力バッファ回路ａ
０〜ａ２，ｂ０〜ｂ１，ｃ０〜ｃ３と、内部セル１２１
と、出力バッファ回路ｄ０〜ｄ７，ｅ０〜ｅ４，ｆ，ｇ
０〜ｇ１と、入力ピンＡ０〜Ａ２，Ｂ０〜Ｂ１，Ｃ０〜
Ｃ３と、出力ピンＤ０〜Ｄ７，Ｅ０〜Ｅ２，Ｆ，Ｇ０〜
Ｇ１とから構成される。
０〜ａ２，ｂ０〜ｂ１，ｃ０〜ｃ３と、内部セル１２１
と、出力バッファ回路ｄ０〜ｄ７，ｅ０〜ｅ４，ｆ，ｇ
０〜ｇ１と、入力ピンＡ０〜Ａ２，Ｂ０〜Ｂ１，Ｃ０〜
Ｃ３と、出力ピンＤ０〜Ｄ７，Ｅ０〜Ｅ２，Ｆ，Ｇ０〜
Ｇ１とから構成される。
【０１０５】デザインルールやパッケージ情報は、Ｉ／
ＯバッファＧＮＤ電位＝０Ｖ、Ｉ／Ｏバッファ電源電位
＝１．８Ｖ、内部セルＧＮＤ電位＝０Ｖ、内部セル電源
電位（ＶＤＤ）＝１．５Ｖ、三層配線プロセス、配線ピ
ッチ１μｍ、はんだボールピッチ２００μｍと規定して
いると仮定する。
ＯバッファＧＮＤ電位＝０Ｖ、Ｉ／Ｏバッファ電源電位
＝１．８Ｖ、内部セルＧＮＤ電位＝０Ｖ、内部セル電源
電位（ＶＤＤ）＝１．５Ｖ、三層配線プロセス、配線ピ
ッチ１μｍ、はんだボールピッチ２００μｍと規定して
いると仮定する。
【０１０６】まず、設計者は、デザインルール１６０１
で規定された配線ピッチ１μｍ以上という条件を満たす
べく、パッケージ情報１６０１で規定されたはんだボー
ルピッチ２００μｍを任意の整数、例えば２００で割る
ことで、電源配線ピッチ１μｍとユニットサイズ２００
μｍ×２００μｍとを決定し、基本ユニットのサイズを
決定する（ステップ１８２０）。
で規定された配線ピッチ１μｍ以上という条件を満たす
べく、パッケージ情報１６０１で規定されたはんだボー
ルピッチ２００μｍを任意の整数、例えば２００で割る
ことで、電源配線ピッチ１μｍとユニットサイズ２００
μｍ×２００μｍとを決定し、基本ユニットのサイズを
決定する（ステップ１８２０）。
【０１０７】次に、設計者は、基本ユニットを元とする
Ｉ／Ｏバッファユニット１０２にＩ／Ｏバッファ１０１
と信号はんだボール１１５を配置し、Ｉ／ＯバッファＧ
ＮＤユニット１０３にＩ／ＯバッファＧＮＤはんだボー
ル１１３を配置し、Ｉ／Ｏバッファ電源ユニット１０４
にＩ／Ｏバッファ電源はんだボール１１４を配置し、内
部セルＧＮＤユニット３２３に内部セルＧＮＤはんだボ
ール１０３３を配置し、内部セル電源ユニット３２４に
内部セル電源はんだボール１１３４を配置する（ステッ
プ１８２１）。
Ｉ／Ｏバッファユニット１０２にＩ／Ｏバッファ１０１
と信号はんだボール１１５を配置し、Ｉ／ＯバッファＧ
ＮＤユニット１０３にＩ／ＯバッファＧＮＤはんだボー
ル１１３を配置し、Ｉ／Ｏバッファ電源ユニット１０４
にＩ／Ｏバッファ電源はんだボール１１４を配置し、内
部セルＧＮＤユニット３２３に内部セルＧＮＤはんだボ
ール１０３３を配置し、内部セル電源ユニット３２４に
内部セル電源はんだボール１１３４を配置する（ステッ
プ１８２１）。
【０１０８】さらに、設計者は、図６、図７に示すよう
に、Ｉ／Ｏバッファユニット１０２にＩ／ＯバッファＧ
ＮＤ配線１０７、Ｉ／Ｏバッファ電源配線１０８、シー
ルド配線１５６ａ，１５６ｂ、Ｉ／Ｏバッファユニット
ＧＮＤ端子１０５、Ｉ／Ｏバッファユニット電源端子１
０６、スルーホール１５７、内部セルＧＮＤ端子５３
０、内部セル電源端子５３１、内部セルＧＮＤ配線５２
７及び内部セル電源配線５２８を配置して、Ｉ／Ｏバッ
ファユニット１０２内のレイアウトを示すユニットレイ
アウトデータ１８２３を作成する（ステップ１８２
２）。
に、Ｉ／Ｏバッファユニット１０２にＩ／ＯバッファＧ
ＮＤ配線１０７、Ｉ／Ｏバッファ電源配線１０８、シー
ルド配線１５６ａ，１５６ｂ、Ｉ／Ｏバッファユニット
ＧＮＤ端子１０５、Ｉ／Ｏバッファユニット電源端子１
０６、スルーホール１５７、内部セルＧＮＤ端子５３
０、内部セル電源端子５３１、内部セルＧＮＤ配線５２
７及び内部セル電源配線５２８を配置して、Ｉ／Ｏバッ
ファユニット１０２内のレイアウトを示すユニットレイ
アウトデータ１８２３を作成する（ステップ１８２
２）。
【０１０９】同様に、設計者は、図８に示すようにＩ／
ＯバッファＧＮＤユニット１０３にＩ／Ｏバッファユニ
ットＧＮＤ端子１０５、Ｉ／ＯバッファＧＮＤ配線１０
７、内部セルＧＮＤ端子５３０、内部セル電源端子５３
１、内部セルＧＮＤ配線５２７及び内部セル電源配線５
２８を配置して、ユニットレイアウトデータ１８２３を
作成し、図９に示すようにＩ／Ｏバッファ電源ユニット
１０４にＩ／Ｏバッファユニット電源端子１０６、Ｉ／
Ｏバッファ電源配線１０８、内部セルＧＮＤ端子５３
０、内部セル電源端子５３１、内部セルＧＮＤ配線５２
７及び内部セル電源配線５２８を配置して、ユニットレ
イアウトデータ１８２３を作成する（ステップ１８２
２）。
ＯバッファＧＮＤユニット１０３にＩ／Ｏバッファユニ
ットＧＮＤ端子１０５、Ｉ／ＯバッファＧＮＤ配線１０
７、内部セルＧＮＤ端子５３０、内部セル電源端子５３
１、内部セルＧＮＤ配線５２７及び内部セル電源配線５
２８を配置して、ユニットレイアウトデータ１８２３を
作成し、図９に示すようにＩ／Ｏバッファ電源ユニット
１０４にＩ／Ｏバッファユニット電源端子１０６、Ｉ／
Ｏバッファ電源配線１０８、内部セルＧＮＤ端子５３
０、内部セル電源端子５３１、内部セルＧＮＤ配線５２
７及び内部セル電源配線５２８を配置して、ユニットレ
イアウトデータ１８２３を作成する（ステップ１８２
２）。
【０１１０】また、設計者は、図１０に示すように内部
セルＧＮＤユニット３２３に内部セルユニットＧＮＤ端
子５２５、内部セルＧＮＤ端子５３０、内部セル電源端
子５３１、内部セルＧＮＤ配線５２７及び内部セル電源
配線５２８を配置して、ユニットレイアウトデータ１８
２３を作成し、図１１に示すように内部セル電源ユニッ
ト３２４に内部セルユニット電源端子５２６、内部セル
ＧＮＤ端子５３０、内部セル電源端子５３１、内部セル
ＧＮＤ配線５２７及び内部セル電源配線５２８を配置し
て、ユニットレイアウトデータ１８２３を作成する（ス
テップ１８２２）。
セルＧＮＤユニット３２３に内部セルユニットＧＮＤ端
子５２５、内部セルＧＮＤ端子５３０、内部セル電源端
子５３１、内部セルＧＮＤ配線５２７及び内部セル電源
配線５２８を配置して、ユニットレイアウトデータ１８
２３を作成し、図１１に示すように内部セル電源ユニッ
ト３２４に内部セルユニット電源端子５２６、内部セル
ＧＮＤ端子５３０、内部セル電源端子５３１、内部セル
ＧＮＤ配線５２７及び内部セル電源配線５２８を配置し
て、ユニットレイアウトデータ１８２３を作成する（ス
テップ１８２２）。
【０１１１】さらに、設計者は、図１２に示すようには
んだボールを配置しないＧＮＤユニットに内部セルユニ
ットＧＮＤ端子５２５、内部セルＧＮＤ端子５３０、内
部セル電源端子５３１、内部セルＧＮＤ配線５２７及び
内部セル電源配線５２８を配置して、ユニットレイアウ
トデータ１８２３を作成し、図１３に示すようにはんだ
ボールを配置しない電源ユニットに内部セルユニット電
源端子５２６、内部セルＧＮＤ端子５３０、内部セル電
源端子５３１、内部セルＧＮＤ配線５２７及び内部セル
電源配線５２８を配置して、ユニットレイアウトデータ
１８２３を作成する（ステップ１８２２）。
んだボールを配置しないＧＮＤユニットに内部セルユニ
ットＧＮＤ端子５２５、内部セルＧＮＤ端子５３０、内
部セル電源端子５３１、内部セルＧＮＤ配線５２７及び
内部セル電源配線５２８を配置して、ユニットレイアウ
トデータ１８２３を作成し、図１３に示すようにはんだ
ボールを配置しない電源ユニットに内部セルユニット電
源端子５２６、内部セルＧＮＤ端子５３０、内部セル電
源端子５３１、内部セルＧＮＤ配線５２７及び内部セル
電源配線５２８を配置して、ユニットレイアウトデータ
１８２３を作成する（ステップ１８２２）。
【０１１２】次に、設計者は、ユニットレイアウトデー
タ１８２３を基に計算機等を用いて、図１７〜図１９に
示したような内部セルＧＮＤ配線と内部セル電源配線の
配線インピーダンスモデルを抽出して（ステップ１８２
４）、電源配線モデル１８２５を生成する。
タ１８２３を基に計算機等を用いて、図１７〜図１９に
示したような内部セルＧＮＤ配線と内部セル電源配線の
配線インピーダンスモデルを抽出して（ステップ１８２
４）、電源配線モデル１８２５を生成する。
【０１１３】ここで、Ｉ／Ｏバッファ信号端子１１２と
信号はんだボール１１５の接続はユニット内にてスルー
ホール１５７と上層のバリアメタル１５８などを介して
最短距離で接続されるので、製品毎に個々にＩ／Ｏバッ
ファ信号端子１１２と信号はんだボール１１５のインピ
ーダンス特性を確認する必要が無くなる。製品設計の段
階では、ユニットレイアウトデータ１８２３と電源配線
モデル１８２５とを使用することにより、従来の製品設
計方法で必要であったステップ３７０７，３７０８，３
７０９，３７１０，３７１１，３７１２，３７１３を省
略することができる。
信号はんだボール１１５の接続はユニット内にてスルー
ホール１５７と上層のバリアメタル１５８などを介して
最短距離で接続されるので、製品毎に個々にＩ／Ｏバッ
ファ信号端子１１２と信号はんだボール１１５のインピ
ーダンス特性を確認する必要が無くなる。製品設計の段
階では、ユニットレイアウトデータ１８２３と電源配線
モデル１８２５とを使用することにより、従来の製品設
計方法で必要であったステップ３７０７，３７０８，３
７０９，３７１０，３７１１，３７１２，３７１３を省
略することができる。
【０１１４】次に、設計者は、顧客仕様１６０３と前述
の回路情報１６０７とを基に計算機等を用いて内部領域
の面積を１０ＭＧａｔｅと算出すると共に、Ｉ／Ｏピン
数を１４４ピンと算出する（ステップ１８０５）。そし
て、設計者は、算出した内部領域の面積とＩ／Ｏピン数
とを基に計算機等を用いてチップサイズを２．４ｍｍ×
２．４ｍｍと算出する（ステップ１８０６）。
の回路情報１６０７とを基に計算機等を用いて内部領域
の面積を１０ＭＧａｔｅと算出すると共に、Ｉ／Ｏピン
数を１４４ピンと算出する（ステップ１８０５）。そし
て、設計者は、算出した内部領域の面積とＩ／Ｏピン数
とを基に計算機等を用いてチップサイズを２．４ｍｍ×
２．４ｍｍと算出する（ステップ１８０６）。
【０１１５】続いて、設計者は、パッケージ情報１６０
２と顧客仕様１６０３とを基に各ユニットを配置して、
図１のようなチップレイアウトを決定し（ステップ１８
１０）、ユニット毎のユニット電源配線モデル１８２５
とステップ１８１０のユニット配置結果とを基に計算機
等を用いてＩＣチップのインピーダンス網モデルを作成
し、作成したインピーダンス網モデルを基に回路シミュ
レータを用いて電位降下の見積もりを行なう（ステップ
１８１４）。チップのインピーダンス網モデルは、ユニ
ットの並び替えに応じて変更することができる。
２と顧客仕様１６０３とを基に各ユニットを配置して、
図１のようなチップレイアウトを決定し（ステップ１８
１０）、ユニット毎のユニット電源配線モデル１８２５
とステップ１８１０のユニット配置結果とを基に計算機
等を用いてＩＣチップのインピーダンス網モデルを作成
し、作成したインピーダンス網モデルを基に回路シミュ
レータを用いて電位降下の見積もりを行なう（ステップ
１８１４）。チップのインピーダンス網モデルは、ユニ
ットの並び替えに応じて変更することができる。
【０１１６】設計者は、電位降下シミュレーションの結
果を確認して（ステップ１８１５）、問題がある場合、
ステップ１８１０で行ったユニット配置を変更して（ス
テップ１８１７）、ステップ１８１４に戻る。ステップ
１８１５において問題がない場合、設計者は、ＧＮＤ配
線及び電源配線の配置やユニット配置やピン配置等の情
報を基盤データベース１６０８に登録する（ステップ１
８１６）。以上により、ＦＣ型ＩＣの基盤設計（ステッ
プ１６０４）が終了する。
果を確認して（ステップ１８１５）、問題がある場合、
ステップ１８１０で行ったユニット配置を変更して（ス
テップ１８１７）、ステップ１８１４に戻る。ステップ
１８１５において問題がない場合、設計者は、ＧＮＤ配
線及び電源配線の配置やユニット配置やピン配置等の情
報を基盤データベース１６０８に登録する（ステップ１
８１６）。以上により、ＦＣ型ＩＣの基盤設計（ステッ
プ１６０４）が終了する。
【０１１７】本実施の形態の効果を図２と図３を用いて
説明する。本実施の形態の第一の効果は、図３に示すと
おり、Ｉ／Ｏバッファ信号端子１１２と信号はんだボー
ル１１５とを最短距離で接続することができ、配線のイ
ンピーダンスを小さくすることができるということであ
る。
説明する。本実施の形態の第一の効果は、図３に示すと
おり、Ｉ／Ｏバッファ信号端子１１２と信号はんだボー
ル１１５とを最短距離で接続することができ、配線のイ
ンピーダンスを小さくすることができるということであ
る。
【０１１８】また、本実施の形態によれば、各Ｉ／Ｏバ
ッファ１０１について同一のＩ／Ｏバッファユニット１
０２を使用するので、各Ｉ／Ｏバッファ１０１で扱う信
号間のインピーダンス特性の差が小さくなり、信号間の
スキュー差を調整する必要が無くなる。
ッファ１０１について同一のＩ／Ｏバッファユニット１
０２を使用するので、各Ｉ／Ｏバッファ１０１で扱う信
号間のインピーダンス特性の差が小さくなり、信号間の
スキュー差を調整する必要が無くなる。
【０１１９】例えば、図２９の第２の従来例に示す信号
配線抵抗が０．０４Ω□、スルーホール抵抗が１個２
Ω、引出し配線の寄生容量が１ｆＦ／μｍ2 、引出し配
線幅が１０μｍ、引出し配線長さが１００から４００μ
ｍ、スルーホール数が１０×１０個と仮定すると、信号
配線抵抗が０．４から１．６Ω、引出し配線の寄生容量
が２から８ｐＦ、スルーホール抵抗が０．０２Ωとな
る。
配線抵抗が０．０４Ω□、スルーホール抵抗が１個２
Ω、引出し配線の寄生容量が１ｆＦ／μｍ2 、引出し配
線幅が１０μｍ、引出し配線長さが１００から４００μ
ｍ、スルーホール数が１０×１０個と仮定すると、信号
配線抵抗が０．４から１．６Ω、引出し配線の寄生容量
が２から８ｐＦ、スルーホール抵抗が０．０２Ωとな
る。
【０１２０】これに対して、図２では、引出し配線がス
ルーホールの座布団のみとなり、引出し配線幅が１０μ
ｍ、引出し配線長さが１０μｍ、スルーホール数が１０
×１０個となるので、スルーホール抵抗が０．２Ω、引
出し配線の寄生容量が０．１ｐＦとなる。
ルーホールの座布団のみとなり、引出し配線幅が１０μ
ｍ、引出し配線長さが１０μｍ、スルーホール数が１０
×１０個となるので、スルーホール抵抗が０．２Ω、引
出し配線の寄生容量が０．１ｐＦとなる。
【０１２１】各Ｉ／Ｏバッファ１０１の信号間のスキュ
ー差をＣＲ（容量と抵抗）の時定数で見積もると、図２
９の第２の従来例では［（１．６＋０．０２）×８］−
［（０．４＋０．０２）×２］＝１２．１２ｐｓｅｃと
なり、図２では信号線の引出し配線長差が無くなるので
０ｐｓｅｃに改善される。
ー差をＣＲ（容量と抵抗）の時定数で見積もると、図２
９の第２の従来例では［（１．６＋０．０２）×８］−
［（０．４＋０．０２）×２］＝１２．１２ｐｓｅｃと
なり、図２では信号線の引出し配線長差が無くなるので
０ｐｓｅｃに改善される。
【０１２２】また、本実施の形態によれば、図３に示す
とおり、従来例のような信号引出し配線３２１８が内部
セル１２１上を通過することが無く、かつシールド配線
１５６ａ，１５６ｂを用いることで、信号引出し配線と
信号間配線２２９間の寄生容量を小さくすることができ
る。したがって、クロストークノイズの影響を低減する
ことができ、信号間配線２２９のジッタを低減すること
ができる。
とおり、従来例のような信号引出し配線３２１８が内部
セル１２１上を通過することが無く、かつシールド配線
１５６ａ，１５６ｂを用いることで、信号引出し配線と
信号間配線２２９間の寄生容量を小さくすることができ
る。したがって、クロストークノイズの影響を低減する
ことができ、信号間配線２２９のジッタを低減すること
ができる。
【０１２３】例えば、図２８の従来例に示す信号引出し
配線３２１８が１層配線で、内部セルの信号間配線２２
９が１層配線で、信号引出し配線３２１８と信号間配線
２２９がはんだボールピッチ分２００μｍで並走した場
合、１層配線と３層配線間の単位容量が０．１２５ｆＦ
／μｍと仮定すると、結合容量は２５ｆＦとなる。した
がって、従来例では１層配線−基板間寄生容量と１層配
線−３層配線間寄生容量の比は２：１となり、ジッタ及
びクロストークノイズにより誤動作を引き起していた。
配線３２１８が１層配線で、内部セルの信号間配線２２
９が１層配線で、信号引出し配線３２１８と信号間配線
２２９がはんだボールピッチ分２００μｍで並走した場
合、１層配線と３層配線間の単位容量が０．１２５ｆＦ
／μｍと仮定すると、結合容量は２５ｆＦとなる。した
がって、従来例では１層配線−基板間寄生容量と１層配
線−３層配線間寄生容量の比は２：１となり、ジッタ及
びクロストークノイズにより誤動作を引き起していた。
【０１２４】これに対して、本実施の形態によれば、引
出し配線が無く、内部セル１２１の信号配線が並走しな
くなり、かつシールド配線１５６ａ，１５６ｂにより結
合容量が０ｆＦとなるので、クロストークノイズによる
ジッタと誤動作を無くすことができる。
出し配線が無く、内部セル１２１の信号配線が並走しな
くなり、かつシールド配線１５６ａ，１５６ｂにより結
合容量が０ｆＦとなるので、クロストークノイズによる
ジッタと誤動作を無くすことができる。
【０１２５】さらに、本実施の形態によれば、図２０と
図２２のフローチャート図に示すとおり、ステップ１８
２０，１８２１，１８２２，１８２４，１８１０を追加
し、顧客仕様に依存しないユニットレイアウトデータ１
８２３を組み合わせることで、ＦＣ型ＩＣのチップレイ
アウトを設計することができ、かつ従来例のステップ３
７０７，３７０８，３７０９，３７１０，３７１１，３
７１２，３７１３を省略でき、基盤設計の工程を従来の
ステップ３６０７（図３２）からステップ１６０４（図
２２）のように簡略化できるので、顧客仕様が確定して
から少ない工程数でＦＣ型ＩＣのチップレイアウトを設
計することができる。
図２２のフローチャート図に示すとおり、ステップ１８
２０，１８２１，１８２２，１８２４，１８１０を追加
し、顧客仕様に依存しないユニットレイアウトデータ１
８２３を組み合わせることで、ＦＣ型ＩＣのチップレイ
アウトを設計することができ、かつ従来例のステップ３
７０７，３７０８，３７０９，３７１０，３７１１，３
７１２，３７１３を省略でき、基盤設計の工程を従来の
ステップ３６０７（図３２）からステップ１６０４（図
２２）のように簡略化できるので、顧客仕様が確定して
から少ない工程数でＦＣ型ＩＣのチップレイアウトを設
計することができる。
【０１２６】従来の基盤設計では、グループ３４５３や
ＧＮＤ配線や電源配線を配置した結果、インピーダンス
不整合や電位降下の問題があった場合、グループ化した
レイアウト情報を調整したり修正する必要があり、この
ときの戻りの工程が多いため、設計ＴＡＴが長くなる。
ＧＮＤ配線や電源配線を配置した結果、インピーダンス
不整合や電位降下の問題があった場合、グループ化した
レイアウト情報を調整したり修正する必要があり、この
ときの戻りの工程が多いため、設計ＴＡＴが長くなる。
【０１２７】これに対して、本実施の形態では、電位降
下の問題があったとしても、戻りの工程はステップ１８
１７，１８１０，１８１４，１８１５の４つだけである
ので、設計ＴＡＴを短くすることができる。また、本実
施の形態では、仕様や設計の変更があった場合でも、ユ
ニットを組み替えるだけで対応できるという効果があ
る。
下の問題があったとしても、戻りの工程はステップ１８
１７，１８１０，１８１４，１８１５の４つだけである
ので、設計ＴＡＴを短くすることができる。また、本実
施の形態では、仕様や設計の変更があった場合でも、ユ
ニットを組み替えるだけで対応できるという効果があ
る。
【０１２８】したがって、従来例では、グループの作成
と配置や電源モデルの抽出と電位降下シミュレーション
に１０日を要していたが、本実施の形態では、ユニット
の作成と配置が２日、電源モデルの抽出と電位降下シミ
ュレーションが１日で済み、設計ＴＡＴ（工程日数）を
３日に短縮できるという効果がある。さらに、仕様や設
計の変更があった場合は、ユニットを組み替えるだけで
対応できるので、従来例では、仕様や設計の変更に５日
を要していた設計ＴＡＴが１．５日に短縮できるという
効果がある。
と配置や電源モデルの抽出と電位降下シミュレーション
に１０日を要していたが、本実施の形態では、ユニット
の作成と配置が２日、電源モデルの抽出と電位降下シミ
ュレーションが１日で済み、設計ＴＡＴ（工程日数）を
３日に短縮できるという効果がある。さらに、仕様や設
計の変更があった場合は、ユニットを組み替えるだけで
対応できるので、従来例では、仕様や設計の変更に５日
を要していた設計ＴＡＴが１．５日に短縮できるという
効果がある。
【０１２９】［第２の実施の形態］以下、本発明の第２
の実施の形態について図面を参照して詳細に説明する。
図２３は本発明の第２の実施の形態となるＦＣ型ＩＣの
レイアウト構造を示す平面図であり、第１の実施の形態
と同一の構成には同一の符号を付してある。なお、図２
３はＦＣ型ＩＣを上から透視して見ているものとする。
の実施の形態について図面を参照して詳細に説明する。
図２３は本発明の第２の実施の形態となるＦＣ型ＩＣの
レイアウト構造を示す平面図であり、第１の実施の形態
と同一の構成には同一の符号を付してある。なお、図２
３はＦＣ型ＩＣを上から透視して見ているものとする。
【０１３０】本実施の形態は、互いに相補な信号を扱う
２個のＩ／Ｏバッファ信号端子１１２ａ，１１２ｂを備
えた相補信号型のＩ／Ｏバッファ１０１ａをユニット化
した２Ｉ／Ｏバッファユニット１０２ａを有するもので
ある。
２個のＩ／Ｏバッファ信号端子１１２ａ，１１２ｂを備
えた相補信号型のＩ／Ｏバッファ１０１ａをユニット化
した２Ｉ／Ｏバッファユニット１０２ａを有するもので
ある。
【０１３１】本実施の形態では、Ｉ／ＯバッファＧＮＤ
ユニット１０３と、２Ｉ／Ｏバッファユニット１０２ａ
と、Ｉ／Ｏバッファ電源ユニット１０４とを基板上に配
置している。内部セル１２１は、Ｉ／Ｏバッファ１０１
ａを除く領域に配置されている。
ユニット１０３と、２Ｉ／Ｏバッファユニット１０２ａ
と、Ｉ／Ｏバッファ電源ユニット１０４とを基板上に配
置している。内部セル１２１は、Ｉ／Ｏバッファ１０１
ａを除く領域に配置されている。
【０１３２】Ｉ／Ｏバッファ信号端子１１２ａ，１１２
ｂの接続は第１の実施の形態と同様である。すなわち、
Ｉ／Ｏバッファ信号端子１１２ａと信号はんだボール１
１５ａは、信号端子１１２ａの上に形成されたスルーホ
ール１５７ａとスルーホール１５７ａの上層に形成され
たバリアメタル１５８とを介して接続される。また、Ｉ
／Ｏバッファ信号端子１１２ｂと信号はんだボール１１
５ｂは、信号端子１１２ｂの上に形成されたスルーホー
ル１５７ｂとスルーホール１５７ｂの上層に形成された
バリアメタル１５８とを介して接続される。
ｂの接続は第１の実施の形態と同様である。すなわち、
Ｉ／Ｏバッファ信号端子１１２ａと信号はんだボール１
１５ａは、信号端子１１２ａの上に形成されたスルーホ
ール１５７ａとスルーホール１５７ａの上層に形成され
たバリアメタル１５８とを介して接続される。また、Ｉ
／Ｏバッファ信号端子１１２ｂと信号はんだボール１１
５ｂは、信号端子１１２ｂの上に形成されたスルーホー
ル１５７ｂとスルーホール１５７ｂの上層に形成された
バリアメタル１５８とを介して接続される。
【０１３３】Ｉ／Ｏバッファ１０１ａのＩ／Ｏバッファ
ＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７
とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバ
リアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤは
んだボール１１３に接続される。
ＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７
とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバ
リアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤは
んだボール１１３に接続される。
【０１３４】同様に、Ｉ／Ｏバッファ１０１ａのＩ／Ｏ
バッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１
０８とＩ／Ｏバッファユニット電源端子１０６と上層の
バリアメタル１５８とを介してＩ／Ｏバッファ電源はん
だボール１１４に接続される。その他の構成は第１の実
施の形態と同一なので、説明は省略する。
バッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１
０８とＩ／Ｏバッファユニット電源端子１０６と上層の
バリアメタル１５８とを介してＩ／Ｏバッファ電源はん
だボール１１４に接続される。その他の構成は第１の実
施の形態と同一なので、説明は省略する。
【０１３５】［第３の実施の形態］以下、本発明の第３
の実施の形態について図面を参照して詳細に説明する。
図２４は本発明の第３の実施の形態となるＦＣ型ＩＣの
レイアウト構造を示す平面図であり、第１の実施の形態
と同一の構成には同一の符号を付してある。なお、図２
４はＦＣ型ＩＣを上から透視して見ているものとする。
の実施の形態について図面を参照して詳細に説明する。
図２４は本発明の第３の実施の形態となるＦＣ型ＩＣの
レイアウト構造を示す平面図であり、第１の実施の形態
と同一の構成には同一の符号を付してある。なお、図２
４はＦＣ型ＩＣを上から透視して見ているものとする。
【０１３６】本実施の形態は、互いに相補な信号を扱う
２個のＩ／Ｏバッファ信号端子１１２ａ，１１２ｂと２
個の終端端子１１２ｃ，１１２ｄを備えた相補信号型の
Ｉ／Ｏバッファ１０１ｂをユニット化した４Ｉ／Ｏバッ
ファユニット１０２ｂを有するものである。
２個のＩ／Ｏバッファ信号端子１１２ａ，１１２ｂと２
個の終端端子１１２ｃ，１１２ｄを備えた相補信号型の
Ｉ／Ｏバッファ１０１ｂをユニット化した４Ｉ／Ｏバッ
ファユニット１０２ｂを有するものである。
【０１３７】本実施の形態では、Ｉ／ＯバッファＧＮＤ
ユニット１０３と、４Ｉ／Ｏバッファユニット１０２ｂ
と、Ｉ／Ｏバッファ電源ユニット１０４とを基板上に配
置している。内部セル１２１は、Ｉ／Ｏバッファ１０１
ｂを除く領域に配置されている。
ユニット１０３と、４Ｉ／Ｏバッファユニット１０２ｂ
と、Ｉ／Ｏバッファ電源ユニット１０４とを基板上に配
置している。内部セル１２１は、Ｉ／Ｏバッファ１０１
ｂを除く領域に配置されている。
【０１３８】Ｉ／Ｏバッファ信号端子１１２ａ，１１２
ｂ、Ｉ／Ｏバッファ終端端子１１２ｃ，１１２ｄの接続
は第１の実施の形態と同様である。すなわち、Ｉ／Ｏバ
ッファ信号端子１１２ａと信号はんだボール１１５ａ
は、信号端子１１２ａの上に形成されたスルーホール１
５７ａとスルーホール１５７ａの上層に形成されたバリ
アメタル１５８とを介して接続され、Ｉ／Ｏバッファ信
号端子１１２ｂと信号はんだボール１１５ｂは、信号端
子１１２ｂの上に形成されたスルーホール１５７ｂとス
ルーホール１５７ｂの上層に形成されたバリアメタル１
５８とを介して接続される。
ｂ、Ｉ／Ｏバッファ終端端子１１２ｃ，１１２ｄの接続
は第１の実施の形態と同様である。すなわち、Ｉ／Ｏバ
ッファ信号端子１１２ａと信号はんだボール１１５ａ
は、信号端子１１２ａの上に形成されたスルーホール１
５７ａとスルーホール１５７ａの上層に形成されたバリ
アメタル１５８とを介して接続され、Ｉ／Ｏバッファ信
号端子１１２ｂと信号はんだボール１１５ｂは、信号端
子１１２ｂの上に形成されたスルーホール１５７ｂとス
ルーホール１５７ｂの上層に形成されたバリアメタル１
５８とを介して接続される。
【０１３９】また、Ｉ／Ｏバッファ終端端子１１２ｃと
信号はんだボール１１５ｃは、終端端子１１２ｃの上に
形成されたスルーホール１５７ｃとスルーホール１５７
ｃの上層に形成されたバリアメタル１５８とを介して接
続され、Ｉ／Ｏバッファ終端端子１１２ｄと信号はんだ
ボール１１５ｄは、終端端子１１２ｄの上に形成された
スルーホール１５７ｄとスルーホール１５７ｄの上層に
形成されたバリアメタル１５８とを介して接続される。
信号はんだボール１１５ｃは、終端端子１１２ｃの上に
形成されたスルーホール１５７ｃとスルーホール１５７
ｃの上層に形成されたバリアメタル１５８とを介して接
続され、Ｉ／Ｏバッファ終端端子１１２ｄと信号はんだ
ボール１１５ｄは、終端端子１１２ｄの上に形成された
スルーホール１５７ｄとスルーホール１５７ｄの上層に
形成されたバリアメタル１５８とを介して接続される。
【０１４０】Ｉ／Ｏバッファ１０１ｂのＩ／Ｏバッファ
ＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７
とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバ
リアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤは
んだボール１１３に接続される。
ＧＮＤ端子１１０は、Ｉ／ＯバッファＧＮＤ配線１０７
とＩ／ＯバッファユニットＧＮＤ端子１０５と上層のバ
リアメタル１５８とを介して、Ｉ／ＯバッファＧＮＤは
んだボール１１３に接続される。
【０１４１】同様に、Ｉ／Ｏバッファ１０１ｂのＩ／Ｏ
バッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１
０８とＩ／Ｏバッファユニット電源端子１０６と上層の
バリアメタル１５８とを介してＩ／Ｏバッファ電源はん
だボール１１４に接続される。その他の構成は第１の実
施の形態と同一なので、説明は省略する。
バッファ電源端子１１１は、Ｉ／Ｏバッファ電源配線１
０８とＩ／Ｏバッファユニット電源端子１０６と上層の
バリアメタル１５８とを介してＩ／Ｏバッファ電源はん
だボール１１４に接続される。その他の構成は第１の実
施の形態と同一なので、説明は省略する。
【０１４２】［第４の実施の形態］以下、本発明の第４
の実施の形態について図面を参照して詳細に説明する。
図２５は本発明の第４の実施の形態となるＦＣ型ＩＣの
レイアウト構造を示す平面図であり、第１の実施の形態
と同一の構成には同一の符号を付してある。なお、図２
４はＦＣ型ＩＣを上から透視して見ているものとする。
本実施の形態は、複数のＲＡＭやマクロセルをユニット
領域４５９の整数倍のサイズの領域に配置してユニット
化したＲＡＭ・マクロユニット２５０２を有するもので
ある。
の実施の形態について図面を参照して詳細に説明する。
図２５は本発明の第４の実施の形態となるＦＣ型ＩＣの
レイアウト構造を示す平面図であり、第１の実施の形態
と同一の構成には同一の符号を付してある。なお、図２
４はＦＣ型ＩＣを上から透視して見ているものとする。
本実施の形態は、複数のＲＡＭやマクロセルをユニット
領域４５９の整数倍のサイズの領域に配置してユニット
化したＲＡＭ・マクロユニット２５０２を有するもので
ある。
【０１４３】本実施の形態では、Ｉ／ＯバッファＧＮＤ
ユニット１０３と、ユニット領域４５９の６倍のサイズ
の領域に、ユニット領域４５９より大きいサイズのＲＡ
Ｍ２５３５とマクロセル２５３６とを１つずつ配置した
ＲＡＭ・マクロユニット２５０２と、Ｉ／Ｏバッファ電
源ユニット１０４と、内部セルＧＮＤユニット３２３
と、内部セル電源ユニット３２４とを基板上に配置して
いる。内部セル１２１は、ＲＡＭ・マクロユニット２５
０２を除く領域に配置されている。
ユニット１０３と、ユニット領域４５９の６倍のサイズ
の領域に、ユニット領域４５９より大きいサイズのＲＡ
Ｍ２５３５とマクロセル２５３６とを１つずつ配置した
ＲＡＭ・マクロユニット２５０２と、Ｉ／Ｏバッファ電
源ユニット１０４と、内部セルＧＮＤユニット３２３
と、内部セル電源ユニット３２４とを基板上に配置して
いる。内部セル１２１は、ＲＡＭ・マクロユニット２５
０２を除く領域に配置されている。
【０１４４】マクロセル２５３６のマクロ信号端子２５
１２は、信号端子２５１２の上に形成されたスルーホー
ル１５７とスルーホール１５７の上層に形成されたバリ
アメタル１５８とを介して、直上の信号はんだボール１
１５に接続されている。その他の構成は第１の実施の形
態と同一なので、説明は省略する。なお、はんだボール
から放射されるα線を避けるため、ＲＡＭ２５３５（又
はマクロセル２５３６）上に、はんだボールを配置しな
いことがある。
１２は、信号端子２５１２の上に形成されたスルーホー
ル１５７とスルーホール１５７の上層に形成されたバリ
アメタル１５８とを介して、直上の信号はんだボール１
１５に接続されている。その他の構成は第１の実施の形
態と同一なので、説明は省略する。なお、はんだボール
から放射されるα線を避けるため、ＲＡＭ２５３５（又
はマクロセル２５３６）上に、はんだボールを配置しな
いことがある。
【０１４５】
【発明の効果】本発明によれば、信号はんだボールと、
入出力バッファと、第１の入出力バッファＧＮＤ配線
と、第１の入出力バッファ電源配線とを備えた入出力バ
ッファユニットをチップ上に配置したことにより、各入
出力バッファについて同一の入出力バッファユニットを
使用するので、入出力バッファと信号はんだボール間の
配線長が各入出力バッファで同一となり、各入出力バッ
ファで扱う信号間のインピーダンス特性の差が小さくな
るので、信号間のスキュー差を小さくすることができ
る。また、入出力バッファと信号はんだボール間の配線
長が従来よりも短くなり、信号引出し配線が内部セル上
を通過することがなくなるので、入出力バッファと内部
セル間のクロストークノイズの影響を低減することがで
き、信号間配線のジッタを低減することができる。ま
た、製品毎の仕様によって入出力バッファユニットの配
置が変わったとしても、入出力バッファと信号はんだボ
ール間の配線は変化しないので、入出力バッファと信号
はんだボール間のインピーダンス特性が変化することは
ない。
入出力バッファと、第１の入出力バッファＧＮＤ配線
と、第１の入出力バッファ電源配線とを備えた入出力バ
ッファユニットをチップ上に配置したことにより、各入
出力バッファについて同一の入出力バッファユニットを
使用するので、入出力バッファと信号はんだボール間の
配線長が各入出力バッファで同一となり、各入出力バッ
ファで扱う信号間のインピーダンス特性の差が小さくな
るので、信号間のスキュー差を小さくすることができ
る。また、入出力バッファと信号はんだボール間の配線
長が従来よりも短くなり、信号引出し配線が内部セル上
を通過することがなくなるので、入出力バッファと内部
セル間のクロストークノイズの影響を低減することがで
き、信号間配線のジッタを低減することができる。ま
た、製品毎の仕様によって入出力バッファユニットの配
置が変わったとしても、入出力バッファと信号はんだボ
ール間の配線は変化しないので、入出力バッファと信号
はんだボール間のインピーダンス特性が変化することは
ない。
【０１４６】また、入出力バッファＧＮＤユニットを入
出力バッファユニットの隣に配置するだけで、ユニット
間で入出力バッファＧＮＤ配線が自動的に接続されるの
で、入出力バッファＧＮＤ配線を接続する工程が不要と
なる。
出力バッファユニットの隣に配置するだけで、ユニット
間で入出力バッファＧＮＤ配線が自動的に接続されるの
で、入出力バッファＧＮＤ配線を接続する工程が不要と
なる。
【０１４７】また、入出力バッファ電源ユニットを入出
力バッファユニットの隣に配置するだけで、ユニット間
で入出力バッファ電源配線が自動的に接続されるので、
入出力バッファ電源配線を接続する工程が不要となる。
力バッファユニットの隣に配置するだけで、ユニット間
で入出力バッファ電源配線が自動的に接続されるので、
入出力バッファ電源配線を接続する工程が不要となる。
【０１４８】また、内部セルＧＮＤユニット又ははんだ
ボールを配置しないＧＮＤユニットを他のユニットの隣
に配置するだけで、ユニット間で内部セルＧＮＤ配線が
自動的に接続されるので、内部セルＧＮＤ配線を接続す
る工程が不要となる。
ボールを配置しないＧＮＤユニットを他のユニットの隣
に配置するだけで、ユニット間で内部セルＧＮＤ配線が
自動的に接続されるので、内部セルＧＮＤ配線を接続す
る工程が不要となる。
【０１４９】また、内部セル電源ユニット又ははんだボ
ールを配置しない電源ユニットを他のユニットの隣に配
置するだけで、ユニット間で内部セル電源配線が自動的
に接続されるので、内部セル電源配線を接続する工程が
不要となる。
ールを配置しない電源ユニットを他のユニットの隣に配
置するだけで、ユニット間で内部セル電源配線が自動的
に接続されるので、内部セル電源配線を接続する工程が
不要となる。
【０１５０】また、入出力バッファを信号はんだボール
の真下に配置し、入出力バッファの信号端子をスルーホ
ールを介して信号はんだボールと接続することにより、
入出力バッファと信号はんだボールとを最短距離で接続
することができ、配線のインピーダンスを小さくするこ
とができ、製品毎に入出力バッファと信号はんだボール
間のインピーダンス特性を確認する必要がなくなる。
の真下に配置し、入出力バッファの信号端子をスルーホ
ールを介して信号はんだボールと接続することにより、
入出力バッファと信号はんだボールとを最短距離で接続
することができ、配線のインピーダンスを小さくするこ
とができ、製品毎に入出力バッファと信号はんだボール
間のインピーダンス特性を確認する必要がなくなる。
【０１５１】また、スルーホールの周囲にシールド配線
を配置することにより、信号引出し配線と内部セルの信
号間配線との間の寄生容量を小さくすることができるの
で、入出力バッファと内部セル間のクロストークノイズ
の影響を低減することができ、信号間配線のジッタを低
減することができる。
を配置することにより、信号引出し配線と内部セルの信
号間配線との間の寄生容量を小さくすることができるの
で、入出力バッファと内部セル間のクロストークノイズ
の影響を低減することができ、信号間配線のジッタを低
減することができる。
【０１５２】また、各ユニットに備えられた内部セルＧ
ＮＤ配線及び内部セル電源配線を、はんだボールピッチ
の整数分の１のピッチで配置することにより、隣接する
ユニット間で内部セルＧＮＤ配線及び内部セル電源配線
を容易に接続異数することができる。
ＮＤ配線及び内部セル電源配線を、はんだボールピッチ
の整数分の１のピッチで配置することにより、隣接する
ユニット間で内部セルＧＮＤ配線及び内部セル電源配線
を容易に接続異数することができる。
【０１５３】また、内部セル、入出力バッファ、はんだ
ボール、ＧＮＤ配線又は電源配線をユニット化してチッ
プ上に配置するようにして、ユニットのサイズをデザイ
ンルールとパッケージ情報に基づいて算出するユニット
サイズ算出手順と、算出したサイズの領域内に、内部セ
ル、入出力バッファ、はんだボール、入出力バッファＧ
ＮＤ配線、入出力バッファ電源配線、内部セルＧＮＤ配
線、内部セル電源配線のうち少なくとも１つを配置し
て、複数種のユニット内のレイアウトを決定し、各ユニ
ット内のレイアウトを示すユニットレイアウトデータを
作成するユニットレイアウトデータ作成手順と、チップ
の仕様に基づいて各ユニットをチップ上に配置するユニ
ット配置手順とを実行することにより、顧客仕様が確定
してから少ない工程数でフリップチップ型半導体集積回
路のチップレイアウトを設計することができる。
ボール、ＧＮＤ配線又は電源配線をユニット化してチッ
プ上に配置するようにして、ユニットのサイズをデザイ
ンルールとパッケージ情報に基づいて算出するユニット
サイズ算出手順と、算出したサイズの領域内に、内部セ
ル、入出力バッファ、はんだボール、入出力バッファＧ
ＮＤ配線、入出力バッファ電源配線、内部セルＧＮＤ配
線、内部セル電源配線のうち少なくとも１つを配置し
て、複数種のユニット内のレイアウトを決定し、各ユニ
ット内のレイアウトを示すユニットレイアウトデータを
作成するユニットレイアウトデータ作成手順と、チップ
の仕様に基づいて各ユニットをチップ上に配置するユニ
ット配置手順とを実行することにより、顧客仕様が確定
してから少ない工程数でフリップチップ型半導体集積回
路のチップレイアウトを設計することができる。
【０１５４】また、ユニットレイアウトデータを基に内
部セルＧＮＤ配線と内部セル電源配線の配線インピーダ
ンスモデルをユニットの種別毎に抽出するモデル抽出手
順と、ユニットの種別毎に抽出された配線インピーダン
スモデルとユニット配置手順で決定されたユニット配置
に基づいて、チップ全体の配線インピーダンス網モデル
を作成し、この配線インピーダンス網モデルを用いて電
位降下シミュレーションを行う電位降下シミュレーショ
ン手順とを実行することにより、チップの配線インピー
ダンス網モデルを、ユニットの並び替えに応じて容易に
変更することができる。その結果、電位降下の問題があ
ってユニット配置を変更したとしても、変更後の配線イ
ンピーダンス網モデルを容易に得ることができ、従来よ
りも設計ＴＡＴ（工程日数）を短縮することができる。
部セルＧＮＤ配線と内部セル電源配線の配線インピーダ
ンスモデルをユニットの種別毎に抽出するモデル抽出手
順と、ユニットの種別毎に抽出された配線インピーダン
スモデルとユニット配置手順で決定されたユニット配置
に基づいて、チップ全体の配線インピーダンス網モデル
を作成し、この配線インピーダンス網モデルを用いて電
位降下シミュレーションを行う電位降下シミュレーショ
ン手順とを実行することにより、チップの配線インピー
ダンス網モデルを、ユニットの並び替えに応じて容易に
変更することができる。その結果、電位降下の問題があ
ってユニット配置を変更したとしても、変更後の配線イ
ンピーダンス網モデルを容易に得ることができ、従来よ
りも設計ＴＡＴ（工程日数）を短縮することができる。
【図１】 本発明の第１の実施の形態となるフリップチ
ップ型ＩＣのチップレイアウト平面図である。
ップ型ＩＣのチップレイアウト平面図である。
【図２】 図１のフリップチップ型ＩＣの一部を拡大し
た平面図である。
た平面図である。
【図３】 図２のフリップチップ型ＩＣの断面図であ
る。
る。
【図４】 本発明の第１の実施の形態において基本ユニ
ットの第３層配線のレイアウトを示す平面図である。
ットの第３層配線のレイアウトを示す平面図である。
【図５】 本発明の第１の実施の形態において基本ユニ
ットの第１層配線及び第２層配線のレイアウトを示す平
面図である。
ットの第１層配線及び第２層配線のレイアウトを示す平
面図である。
【図６】 本発明の第１の実施の形態においてＩ／Ｏバ
ッファユニットの第３層配線のレイアウトを示す平面図
である。
ッファユニットの第３層配線のレイアウトを示す平面図
である。
【図７】 本発明の第１の実施の形態においてＩ／Ｏバ
ッファユニットの第１層配線及び第２層配線のレイアウ
トを示す平面図である。
ッファユニットの第１層配線及び第２層配線のレイアウ
トを示す平面図である。
【図８】 本発明の第１の実施の形態においてＩ／Ｏバ
ッファＧＮＤユニットの第３層配線のレイアウトを示す
平面図である。
ッファＧＮＤユニットの第３層配線のレイアウトを示す
平面図である。
【図９】 本発明の第１の実施の形態においてＩ／Ｏバ
ッファ電源ユニットの第３層配線のレイアウトを示す平
面図である。
ッファ電源ユニットの第３層配線のレイアウトを示す平
面図である。
【図１０】 本発明の第１の実施の形態において内部セ
ルＧＮＤユニットの第３層配線のレイアウトを示す平面
図である。
ルＧＮＤユニットの第３層配線のレイアウトを示す平面
図である。
【図１１】 本発明の第１の実施の形態において内部セ
ル電源ユニットの第３層配線のレイアウトを示す平面図
である。
ル電源ユニットの第３層配線のレイアウトを示す平面図
である。
【図１２】 本発明の第１の実施の形態においてはんだ
ボールを配置しないＧＮＤユニットの第３層配線のレイ
アウトを示す平面図である。
ボールを配置しないＧＮＤユニットの第３層配線のレイ
アウトを示す平面図である。
【図１３】 本発明の第１の実施の形態においてはんだ
ボールを配置しない電源ユニットの第３層配線のレイア
ウトを示す平面図である。
ボールを配置しない電源ユニットの第３層配線のレイア
ウトを示す平面図である。
【図１４】 図１の一部の領域における第３層配線のレ
イアウトを示す平面図である。
イアウトを示す平面図である。
【図１５】 図１の一部の領域における第１層配線及び
第２層配線のレイアウトを示す平面図である。
第２層配線のレイアウトを示す平面図である。
【図１６】 各ユニット内の内部セルＧＮＤ配線と内部
セル電源配線の構造を示す斜視図である。
セル電源配線の構造を示す斜視図である。
【図１７】 図１６の内部セルＧＮＤ配線と内部セル電
源配線の第１層の配線インピーダンスをモデル化した回
路図である。
源配線の第１層の配線インピーダンスをモデル化した回
路図である。
【図１８】 図１６の内部セルＧＮＤ配線と内部セル電
源配線の第２層の配線インピーダンスをモデル化した回
路図である。
源配線の第２層の配線インピーダンスをモデル化した回
路図である。
【図１９】 図１６の内部セルＧＮＤ配線と内部セル電
源配線の第３層の配線インピーダンスをモデル化した回
路図である。
源配線の第３層の配線インピーダンスをモデル化した回
路図である。
【図２０】 本実施の形態のフリップチップ型ＩＣの製
品設計方法を示すフローチャート図である。
品設計方法を示すフローチャート図である。
【図２１】 フリップチップ型ＩＣの回路例を示す回路
図である。
図である。
【図２２】 本実施の形態のフリップチップ型ＩＣの基
盤設計方法を示すフローチャート図である。
盤設計方法を示すフローチャート図である。
【図２３】 本発明の第２の実施の形態となるフリップ
チップ型ＩＣのレイアウト構造を示す平面図である。
チップ型ＩＣのレイアウト構造を示す平面図である。
【図２４】 本発明の第３の実施の形態となるフリップ
チップ型ＩＣのレイアウト構造を示す平面図である。
チップ型ＩＣのレイアウト構造を示す平面図である。
【図２５】 本発明の第４の実施の形態となるフリップ
チップ型ＩＣのレイアウト構造を示す平面図である。
チップ型ＩＣのレイアウト構造を示す平面図である。
【図２６】 第１の従来例であるフリップチップ型ＩＣ
のレイアウト構造を示す平面図である。
のレイアウト構造を示す平面図である。
【図２７】 図２６のフリップチップ型ＩＣの一部を拡
大した平面図である。
大した平面図である。
【図２８】 図２７のフリップチップ型ＩＣの断面図で
ある。
ある。
【図２９】 第２の従来例であるフリップチップ型ＩＣ
のレイアウト構造を示す平面図である。
のレイアウト構造を示す平面図である。
【図３０】 第２の従来例であるフリップチップ型ＩＣ
のチップレイアウト平面図である。
のチップレイアウト平面図である。
【図３１】 従来のフリップチップ型ＩＣの製品設計方
法を示すフローチャート図である。
法を示すフローチャート図である。
【図３２】 従来のフリップチップ型ＩＣの基盤設計方
法を示すフローチャート図である。
法を示すフローチャート図である。
１０１、１０１ａ、１０１ｂ…Ｉ／Ｏバッファ、１０
２、１０２ａ、１０２ｂ…Ｉ／Ｏバッファユニット、１
０３…Ｉ／ＯバッファＧＮＤユニット、１０４…Ｉ／Ｏ
バッファ電源ユニット、１０５…Ｉ／Ｏバッファユニッ
トＧＮＤ端子、１０６…Ｉ／Ｏバッファユニット電源端
子、１０７…Ｉ／ＯバッファＧＮＤ配線、１０８…Ｉ／
Ｏバッファ電源配線、１１０…Ｉ／ＯバッファＧＮＤ端
子、１１１…Ｉ／Ｏバッファ電源端子、１１２、１１２
ａ〜１１２ｄ…Ｉ／Ｏバッファ信号端子、１１３…Ｉ／
ＯバッファＧＮＤはんだボール、１１４…Ｉ／Ｏバッフ
ァ電源はんだボール、１１５，１１５ａ〜１１５ｄ…信
号はんだボール、１５６ａ，１５６ｂ…シールド配線、
１５７、１５７ａ〜１５７ｄ…スルーホール、１５８…
バリアメタル、３２３…内部セルＧＮＤユニット、３２
４…内部セル電源ユニット、１０３３…内部セルＧＮＤ
はんだボール、１１３４…内部セル電源はんだボール。
２、１０２ａ、１０２ｂ…Ｉ／Ｏバッファユニット、１
０３…Ｉ／ＯバッファＧＮＤユニット、１０４…Ｉ／Ｏ
バッファ電源ユニット、１０５…Ｉ／Ｏバッファユニッ
トＧＮＤ端子、１０６…Ｉ／Ｏバッファユニット電源端
子、１０７…Ｉ／ＯバッファＧＮＤ配線、１０８…Ｉ／
Ｏバッファ電源配線、１１０…Ｉ／ＯバッファＧＮＤ端
子、１１１…Ｉ／Ｏバッファ電源端子、１１２、１１２
ａ〜１１２ｄ…Ｉ／Ｏバッファ信号端子、１１３…Ｉ／
ＯバッファＧＮＤはんだボール、１１４…Ｉ／Ｏバッフ
ァ電源はんだボール、１１５，１１５ａ〜１１５ｄ…信
号はんだボール、１５６ａ，１５６ｂ…シールド配線、
１５７、１５７ａ〜１５７ｄ…スルーホール、１５８…
バリアメタル、３２３…内部セルＧＮＤユニット、３２
４…内部セル電源ユニット、１０３３…内部セルＧＮＤ
はんだボール、１１３４…内部セル電源はんだボール。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大竹 敏和
神奈川県川崎市中原区小杉町１丁目403番
53 エヌイーシーマイクロシステム株式会
社内
Ｆターム(参考） 5F038 CA06 CA10 CD05 CD09 CD13
EZ20
5F064 BB26 DD02 DD07 DD19 DD33
DD34 DD43 DD44
Claims (14)
- 【請求項１】 内部セル、内部セルと外部とのインタフ
ェースとなる入出力バッファ、はんだボール、ＧＮＤ配
線又は電源配線をユニット化してチップ上に配置するフ
リップチップ型半導体集積回路であって、 外部との信号伝送のための信号はんだボールと、信号端
子が前記信号はんだボールと接続された入出力バッファ
と、この入出力バッファのＧＮＤ端子と接続された第１
の入出力バッファＧＮＤ配線と、前記入出力バッファの
電源端子と接続された第１の入出力バッファ電源配線と
を備えた入出力バッファユニットをチップ上に配置した
ことを特徴とするフリップチップ型半導体集積回路。 - 【請求項２】 請求項１記載のフリップチップ型半導体
集積回路において、 外部から前記入出力バッファにＧＮＤ電位を供給する入
出力バッファＧＮＤはんだボールと、この入出力バッフ
ァＧＮＤはんだボールと接続されると共に、隣接配置さ
れた前記入出力バッファユニットの第１の入出力バッフ
ァＧＮＤ配線と接続される第２の入出力バッファＧＮＤ
配線とを備えた入出力バッファＧＮＤユニットをチップ
上に配置したことを特徴とするフリップチップ型半導体
集積回路。 - 【請求項３】 請求項１記載のフリップチップ型半導体
集積回路において、 外部から前記入出力バッファに電源電位を供給する入出
力バッファ電源はんだボールと、この入出力バッファ電
源はんだボールと接続されると共に、隣接配置された前
記入出力バッファユニットの第１の入出力バッファ電源
配線と接続される第２の入出力バッファ電源配線とを備
えた入出力バッファ電源ユニットをチップ上に配置した
ことを特徴とするフリップチップ型半導体集積回路。 - 【請求項４】 請求項１記載のフリップチップ型半導体
集積回路において、 外部から前記内部セルにＧＮＤ電位を供給する内部セル
ＧＮＤはんだボールと、この内部セルＧＮＤはんだボー
ルと接続されると共に、隣接配置された他のユニットの
第１の内部セルＧＮＤ配線と接続される第２の内部セル
ＧＮＤ配線とを備えた内部セルＧＮＤユニットをチップ
上に配置したことを特徴とするフリップチップ型半導体
集積回路。 - 【請求項５】 請求項１記載のフリップチップ型半導体
集積回路において、 外部から前記内部セルに電源電位を供給する内部セル電
源はんだボールと、この内部セル電源はんだボールと接
続されると共に、隣接配置された他のユニットの第１の
内部セル電源配線と接続される第２の内部セル電源配線
とを備えた内部セル電源ユニットをチップ上に配置した
ことを特徴とするフリップチップ型半導体集積回路。 - 【請求項６】 請求項１記載のフリップチップ型半導体
集積回路において、 隣接配置された他のユニットの第１の内部セルＧＮＤ配
線と接続される第３の内部セルＧＮＤ配線を備えた、は
んだボールを配置しないＧＮＤユニットをチップ上に配
置したことを特徴とするフリップチップ型半導体集積回
路。 - 【請求項７】 請求項１記載のフリップチップ型半導体
集積回路において、 隣接配置された他のユニットの第１の内部セル電源配線
と接続される第３の内部セル電源配線を備えた、はんだ
ボールを配置しない電源ユニットをチップ上に配置した
ことを特徴とするフリップチップ型半導体集積回路。 - 【請求項８】 請求項１記載のフリップチップ型半導体
集積回路において、 各ユニットは、はんだボールピッチ以下のサイズである
ことを特徴とするフリップチップ型半導体集積回路。 - 【請求項９】 請求項１記載のフリップチップ型半導体
集積回路において、 前記入出力バッファは、前記信号はんだボールの真下に
配置され、前記入出力バッファの信号端子は、スルーホ
ールを介して前記信号はんだボールと接続されることを
特徴とするフリップチップ型半導体集積回路。 - 【請求項１０】 請求項９記載のフリップチップ型半導
体集積回路において、 前記入出力バッファユニットは、前記スルーホールの周
囲に配置された、前記第１の入出力バッファＧＮＤ配線
又は前記第１の入出力バッファ電源配線と接続されるシ
ールド配線を備えることを特徴とするフリップチップ型
半導体集積回路。 - 【請求項１１】 請求項１記載のフリップチップ型半導
体集積回路において、 はんだボールピッチより大きいサイズのセルを備えた、
はんだボールピッチの整数倍のサイズのユニットをチッ
プ上に配置したことを特徴とするフリップチップ型半導
体集積回路。 - 【請求項１２】 請求項１記載のフリップチップ型半導
体集積回路において、 各ユニットに備えられた内部セルＧＮＤ配線及び内部セ
ル電源配線は、はんだボールピッチの整数分の１のピッ
チで配置されることを特徴とするフリップチップ型半導
体集積回路。 - 【請求項１３】 内部セル、内部セルと外部とのインタ
フェースとなる入出力バッファ、はんだボール、ＧＮＤ
配線又は電源配線をユニット化してチップ上に配置する
フリップチップ型半導体集積回路の設計方法であって、 ユニットのサイズをデザインルールとパッケージ情報に
基づいて算出するユニットサイズ算出手順と、 前記算出したサイズの領域内に、内部セル、入出力バッ
ファ、はんだボール、入出力バッファＧＮＤ配線、入出
力バッファ電源配線、内部セルＧＮＤ配線、内部セル電
源配線のうち少なくとも１つを配置して、複数種のユニ
ット内のレイアウトを決定し、各ユニット内のレイアウ
トを示すユニットレイアウトデータを作成するユニット
レイアウトデータ作成手順と、 チップの仕様に基づいて各ユニットをチップ上に配置す
るユニット配置手順とを実行することを特徴とするフリ
ップチップ型半導体集積回路の設計方法。 - 【請求項１４】 請求項１３記載のフリップチップ型半
導体集積回路の設計方法において、 前記ユニットレイアウトデータを基に前記内部セルＧＮ
Ｄ配線と前記内部セル電源配線の配線インピーダンスモ
デルをユニットの種別毎に抽出するモデル抽出手順と、 ユニットの種別毎に抽出された前記配線インピーダンス
モデルと前記ユニット配置手順で決定されたユニット配
置に基づいて、チップ全体の配線インピーダンス網モデ
ルを作成し、この配線インピーダンス網モデルを用いて
電位降下シミュレーションを行う電位降下シミュレーシ
ョン手順とを実行することを特徴とするフリップチップ
型半導体集積回路の設計方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251129A JP4353662B2 (ja) | 2001-08-22 | 2001-08-22 | フリップチップ型半導体集積回路とその設計方法 |
| US10/219,194 US6841886B2 (en) | 2001-08-22 | 2002-08-15 | Layout structure for a flip chip semiconductor integrated circuit |
| DE10238051A DE10238051B4 (de) | 2001-08-22 | 2002-08-20 | Integrierte Flip-Chip-Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251129A JP4353662B2 (ja) | 2001-08-22 | 2001-08-22 | フリップチップ型半導体集積回路とその設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068852A true JP2003068852A (ja) | 2003-03-07 |
| JP4353662B2 JP4353662B2 (ja) | 2009-10-28 |
Family
ID=19079829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001251129A Expired - Fee Related JP4353662B2 (ja) | 2001-08-22 | 2001-08-22 | フリップチップ型半導体集積回路とその設計方法 |
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| Country | Link |
|---|---|
| US (1) | US6841886B2 (ja) |
| JP (1) | JP4353662B2 (ja) |
| DE (1) | DE10238051B4 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602058B2 (en) | 2005-01-19 | 2009-10-13 | Nec Electronics Corporation | Flip-chip semiconductor device with improved power pad arrangement |
| US8461697B2 (en) | 2009-03-03 | 2013-06-11 | Panasonic Corporation | Semiconductor integrated circuit device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7173498B2 (en) * | 2004-09-28 | 2007-02-06 | Texas Instruments Incorporated | Reducing the coupling between LC-oscillator-based phase-locked loops in flip-chip ASICs |
| US7622793B2 (en) * | 2006-12-21 | 2009-11-24 | Anderson Richard A | Flip chip shielded RF I/O land grid array package |
| JP2009217366A (ja) * | 2008-03-07 | 2009-09-24 | Nec Electronics Corp | 配線モデルライブラリ構築装置及び構築方法、レイアウトパラメータ抽出装置及び抽出方法 |
| JP2010093109A (ja) * | 2008-10-09 | 2010-04-22 | Renesas Technology Corp | 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法 |
| JP5548060B2 (ja) * | 2010-07-28 | 2014-07-16 | 株式会社東芝 | 半導体装置 |
| KR20120119960A (ko) * | 2011-04-21 | 2012-11-01 | 삼성전자주식회사 | 마이크로 범프 연결성을 테스트할 수 있는 반도체 장치 |
| US11410929B2 (en) | 2019-09-17 | 2022-08-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacture |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3268690B2 (ja) | 1993-07-01 | 2002-03-25 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH09107048A (ja) | 1995-03-30 | 1997-04-22 | Mitsubishi Electric Corp | 半導体パッケージ |
| JP3259763B2 (ja) | 1997-11-14 | 2002-02-25 | 日本電気株式会社 | 半導体ｌｓｉ |
| JP3565717B2 (ja) | 1998-07-29 | 2004-09-15 | リズム時計工業株式会社 | 監視カメラユニット |
| JP3221415B2 (ja) | 1998-11-18 | 2001-10-22 | 日本電気株式会社 | アナログ信号パッドのシールド法、および半導体集積回路 |
| JP3589931B2 (ja) * | 2000-02-25 | 2004-11-17 | Ｎｅｃマイクロシステム株式会社 | 半導体集積回路のレイアウト方法 |
-
2001
- 2001-08-22 JP JP2001251129A patent/JP4353662B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-15 US US10/219,194 patent/US6841886B2/en not_active Expired - Lifetime
- 2002-08-20 DE DE10238051A patent/DE10238051B4/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602058B2 (en) | 2005-01-19 | 2009-10-13 | Nec Electronics Corporation | Flip-chip semiconductor device with improved power pad arrangement |
| US8461697B2 (en) | 2009-03-03 | 2013-06-11 | Panasonic Corporation | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE10238051A1 (de) | 2003-04-03 |
| DE10238051B4 (de) | 2011-05-12 |
| US6841886B2 (en) | 2005-01-11 |
| JP4353662B2 (ja) | 2009-10-28 |
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