JP4535311B2 - 半導体装置の配線構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の配線構造に関し、特に、チップ周辺部に入出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ：Ｉ／Ｏ）バッファを配置したフリップチップ型の半導体装置の配線構造に関する。
【０００２】
【従来の技術】
従来、チップ周辺部に入出力バッファを配置し、入出力バッファの端子や電源配線やグランド配線に接続するパッドを備えたフリップチップ型の半導体装置が知られている。
【０００３】
図８は、従来のフリップチップ型半導体装置のチップ周辺部における配線構造を示す平面説明図であり、図９は、図８のＣ−Ｃ線に沿う断面説明図である。図１０は、図８のチップ周辺部と直交する方向のチップ周辺部における配線構造を示す平面説明図であり、図１１は、図１０のＤ−Ｄ線に沿う断面説明図である。
【０００４】
図８から図１１に示すように、従来のフリップチップ型半導体装置１は、例えば３層の金属配線層を有し（図９，１１参照）、チップ周辺部の内部コア領域が第１領域２と第２領域３に分かれて構成されている（図８，１０参照）。
【０００５】
第１領域２には、チップ内部の電源（ＶＤＤ）配線４ａ或いはグランド（ＧＮＤ）配線４ｂに接続されるパッド５が配置され、第２領域３には、信号配線或いは入出力バッファ（図示しない）用電源配線に接続されるパッド６が配置されている（図８，１０参照）。つまり、第２領域３は、内部コアに直接電源を供給するためのパッドがない領域である。
【０００６】
第１領域２では、電源配線４ａ或いはグランド配線４ｂの同電位同士のパッドを第３層で接続している。第２領域３では、パッド６とパッド接続用端子を、順番に主として第３層（最上層）で接続し、第３層で配線できない場合に、第２層以下の層を使用して接続している。
【０００７】
なお、フリップチップ型の半導体装置としては、バンプ搭載側面の最上層配線層に電源用バンプや信号用バンプを接続するための電極が接続され、更に、内部回路領域にメモリセル等が存在する、フリップチップ集積回路が知られている（例えば、特許文献１参照）。
【０００８】
【特許文献１】
特開２０００−３１１８８号公報（図１）
このように、従来のフリップチップ型半導体装置１において、第１領域２と第２領域３は各々独立した領域となっており、第３層の電源配線４ａとグランド配線４ｂは、それぞれの領域２，３毎に閉じた構成になっていた。
【０００９】
また、第２層以下の層の配線は、第２層の電源配線７ａとグランド配線７ｂ、第１層の電源配線８ａとグランド配線８ｂが、それぞれ上層に対し交差するメッシュ（網目）構造を有しており、交差部に形成したビア９（図９，１１参照）を介して、最終的に第１領域２及び第２領域３に配置したセルの電源ピン或いはグランドピンに接続していた。
【００１０】
つまり、第１領域２には、第３層を利用した電源配線４ａとグランド配線４ｂ及びパッド５が配置されているが、第２領域３には、入出力バッファ或いは入出力バッファ用電源ブロックにパッド６を接続するため、第３層を利用した配線が設けられているのみであって、第３層を利用した電源配線・グランド配線は設けられていなかった。
【００１１】
これは、第２領域３の最上層（第３層）には、パッド６が、第１領域２の電源配線４ａやグランド配線４ｂの延長上に位置するように縦横に並んで配置されているため、これらのパッド６に邪魔されて、第１領域２から直線状に引き出した電源配線４ａやグランド配線４ｂをそのまま第２領域３にも延長することができないからである。
【００１２】
それでも、電源配線４ａやグランド配線４ｂを直線状に延ばすことができる第２領域３の手前まで延ばして、必要に応じ下の配線層（第２層）を利用し補うことにより、従来の半導体装置が必要とする電源供給量には十分対応することができた。
【００１３】
【発明が解決しようとする課題】
しかしながら、最近の半導体装置においては、高密度化・高集積度化に伴う微細プロセス化の進行によりトランジスタの動作電流や静電流（オフリーク）が増大すると共に、回路動作周波数の上昇により電源供給量が増大している。
【００１４】
このような状況にあって、入出力バッファに接続されたパッド６が存在する第２領域３には、第１領域２に配置された電源・グランド用のパッド５に直接接続された第３層の電源配線が設けられていないので、第２層における配線の線幅が第１領域２と第２領域３共に同じ場合、第３層に電源配線がある第１領域と比較して電源パッドからセルまでの配線距離が長くなる第２領域３では、配線抵抗が増大し電圧降下（ＩＲドロップ）を生じさせる。
【００１５】
そこで、電源配線による電圧降下を一定規定値に抑えることを目的として、中間層（第２層）の配線を補充する方法が考えられるが、この場合、配線性とトレードオフの関係、即ち、配線領域が不足するか或いは半導体装置が必要とする電源供給量に対応できなくなるか、となってしまう。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、この発明に係る半導体装置の配線構造は、ｎ（≧３）層以上の配線層を有し、第ｎ層のチップ周辺部が、第（ｎ−１）層以下の層の電源配線に接続する第１電源配線と、第（ｎ−１）層以下の層のグランド配線に接続する第１グランド配線と、複数のパッドとを配置した半導体装置の配線構造において、前記第ｎ層に、それぞれ前記複数のパッドの隣接間隙を通って配線され、前記第１電源配線と前記第（ｎ−１）層以下の層の電源配線に接続する第２電源配線、及び前記第１グランド配線と前記第（ｎ−１）層以下の層のグランド配線に接続する第２グランド配線を有し、前記第２電源配線が第（ｎ−１）層の電源配線と交差しない部分、及び前記第２グランド配線が第（ｎ−１）層のグランド配線と交差しない部分は、前記第（ｎ−１）層の電源配線及びグランド配線が存在せず、前記第２電源配線に交差する第（ｎ−２）層の電源配線と前記第２電源配線、及び前記第２グランド配線に交差する第（ｎ−２）層のグランド配線と前記第２グランド配線が、それぞれビアを介して接続されることを特徴としている。
【００１８】
上記構成を有することにより、半導体装置は、第ｎ層に、それぞれ複数のパッドの隣接間隙を通って配線され、前記第１電源配線と前記第（ｎ−１）層以下の層の電源配線に接続する第２電源配線、及び第１グランド配線と前記第（ｎ−１）層以下の層のグランド配線に接続する第２グランド配線を有することになる。これにより、最上層を除く層の電源配線やグランド配線を太くせず増やさず、また、配線層を増やさずに、電圧降下を抑えて電源供給量の増大に対応することができ、配線層における配線性の向上が可能な半導体装置の配線構造を提供することができる。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２２】
図１は、この発明の一実施の形態に係るフリップチップ型半導体装置のチップ周辺部における配線構造を示す平面説明図であり、図２は、図１のＡ−Ａ線に沿う断面説明図である。図３は、この発明の一実施の形態に係るフリップチップ型半導体装置の他のチップ周辺部における配線構造を示す平面説明図であり、図４は、図３のＢ−Ｂ線に沿う断面説明図である。
【００２３】
図１は、矩形平面形状を呈すチップの平面中心から四辺の内の一辺に向かう方向に沿うチップ周辺部の一部を示し、図３は、矩形状チップの平面中心から、図１の一辺と直交する辺に向かう方向に沿ったチップ周辺部の一部を示している。
【００２４】
図１から図４に示すように、フリップチップ型半導体装置１０は、ｎ（ｎ≧３）層の金属配線層を有し（図２，４参照、３層のみ図示する）、チップ周辺部の内部コア領域が、第１領域１１と第２領域１２に分かれて構成されている（図１，３参照）。
【００２５】
第１領域１１のチップ最上層（第ｎ層）には、チップ内部の第１電源（ＶＤＤ）配線１３に接続される電源パッド１４、及び第１グランド（ＧＮＤ）配線１５に接続されるグランドパッド１６が配置され、第２領域１２のチップ最上層（第ｎ層）には、信号配線或いは入出力バッファ（図示しない）用電源配線に接続されるパッド１７が配置されている（図１，３参照）。
【００２６】
このパッド１７は、第２領域１２において、第１電源配線１３或いは第１グランド配線１５の延長上に位置するよう縦横に等間隔に並んで、例えば４個配置されている。なお、パッド１７は、第２領域１２外側の入出力バッファ配置位置外側にも、第２領域１２のパッド配置の一部となるように配置されている（図１参照）。
【００２７】
第２領域１２には、第１電源配線１３の延長方向に沿って、隣接するパッド１７間の隙間を通り抜ける第２電源配線１８、及び第１グランド配線１５の延長方向に沿って、隣接するパッド１７間の隙間を通り抜ける第２グランド配線１９が配置されている。この第２領域１２は、セルを設置することができるセル設置可能領域である。
【００２８】
第２電源配線１８は、第１領域１１の最外側（第２領域１２側）に位置する電源パッド１４の両側から、第２グランド配線１９は、第１領域１１の最外側に位置するグランドパッド１６の両側から、それぞれ隣接配線１３，１５間隙に突出した後、ほぼ直角に折れて第２領域１２へと向かい、途中、隣接する第２電源配線１８及び第２グランド配線１９が２本並んで、第２領域１２最外側のパッド１７の側方まで延びている（図１参照）。
【００２９】
なお、第２電源配線１８及び第２グランド配線１９のそれぞれは、電源パッド１４或いはグランドパッド１６の両側から隣接配線１３，１５間隙に突出する（図１参照）他、第１電源配線１３或いは第１グランド配線１５の先端（第２領域１２側の端部）から隣接配線１３，１５間隙に突出させても良い（図６参照）。
【００３０】
また、第２領域１２の、第１電源配線１３或いは第１グランド配線１５の延長上にパッド１７が位置しないチップ周辺部においては、第１電源配線１３に直接接続されていない電源パッド１４ａから、第１電源配線１３の延長方向と直交する方向に沿って隣接するパッド１７間の隙間を通り抜ける、第２電源配線１８が配置され、第１グランド配線１５に直接接続されていないグランドパッド１６ａから、第１グランド配線１５の延長方向と直交する方向に沿って隣接するパッド１７間の隙間を通り抜ける、第２グランド配線１９が配置されている（図３参照）。
【００３１】
この場合、第２電源配線１８及び第２グランド配線１９は、それぞれ第１領域１１の最外側（第２領域１２側）に位置する電源パッド１４ａ或いはグランドパッド１６ａの両側から、側方（図３において上下方向）に突出した後、ほぼ直角に折れて第２領域１２へと向かい、途中、隣接する第２電源配線１８及び第２グランド配線１９が２本並んで、第２領域１２最外側のパッド１７の側方まで延びている。
【００３２】
即ち、第２領域１２には、第１領域１１の電源パッド１４（或いは１４ａ）を介して第１電源配線１３に接続する第２電源配線１８、及び第１領域１１のグランドパッド１６（或いは１６ａ）を介して第１グランド配線１５に接続する第２グランド配線１９、が設けられている。
【００３３】
第１電源配線１３或いは第１グランド配線１５の延長上にパッド１７が位置するチップ周辺部（図１参照）の第（ｎ−１）層には、第２電源配線１８と交差するように第３電源配線２０が、第２グランド配線１９と交差するように第３グランド配線２１が、それぞれ配置されており、第（ｎ−２）層には、第３電源配線２０と交差するように第４電源配線２２が、第３グランド配線２１と交差するように第４グランド配線２３が、それぞれ配置されている（図２参照）。
【００３４】
これら第３電源配線２０及び第３グランド配線２１、或いは第４電源配線２２及び第４グランド配線２３の、それぞれ上層配線に対する交差状況は、交差角度が直角である場合（直交状態）に限らず、任意の角度を有して交差していればよい。
【００３５】
そして、第２電源配線１８は、第（ｎ−１）層の第３電源配線２０に、第２グランド配線１９は、第（ｎ−１）層の第３グランド配線２１に、それぞれビア（ＶＩＡ）２４を介して接続されている（図２，４参照。なお、図中、第２電源配線１８と第２グランド配線１９は切断面をずらして表示している）。
【００３６】
また、第２領域１２の、第１電源配線１３或いは第１グランド配線１５の延長上にパッド１７が位置しないチップ周辺部（図３参照）においては、第２電源配線１８と第２グランド配線１９の直下に位置する第（ｎ−１）層に第３電源配線２０及び第３グランド配線２１が存在しないようにする（図４参照）。
【００３７】
この領域では、第（ｎ−１）層と第ｎ層の配線が交差することなく同一方向を向いておりビアを形成することができないので、第ｎ層と交差している第（ｎ−２）層がある部分の第（ｎ−１）層に第３電源配線２０及び第３グランド配線２１が設けられている場合、これら第３電源配線２０及び第３グランド配線２１を切り抜く。
【００３８】
そして、第２電源配線１８は、第２電源配線１８及び第２グランド配線１９に直交して形成されている第（ｎ−２）層の第４電源配線２２と、第２グランド配線１９は、第２電源配線１８及び第２グランド配線１９に直交して形成されている第（ｎ−２）層の第４グランド配線２３と、それぞれビア（スタックビア）２４及び中間配線層２５を介して接続されている。
【００３９】
つまり、第（ｎ−１）層以下の層の配線は、それぞれ上層に対し交差するメッシュ（網目）構造を有しており、各配線の交差部に形成したビア２４を介して、最終的に第１領域１１及び第２領域１２に配置したセルの電源ピン或いはグランドピンに接続している。
【００４０】
従って、上述した配線構造及び層構造を有することにより、第１領域１１に配置されたセルの電源は、第１領域１１の電源パッド１４とグランドパッド１６から、それぞれのパッドに接続された第ｎ層（最上層）の第１電源配線１３或いは第ｎ層の第１グランド配線１５を通して供給されるが、同時に、これら電源パッド１４とグランドパッド１６は、それぞれ第２領域１２に配線された第ｎ層の第２電源配線１８或いは第２グランド配線１９を介して、第（ｎ−１）層以下の層の電源配線或いはグランド配線に接続される。
【００４１】
なお、第（ｎ−１）層を切り抜くのは、第２電源配線１８を第（ｎ−２）層の電源配線に、或いは第２グランド配線１９を第（ｎ−２）層のグランド配線に、それぞれ繋げるためであるので、繋げる邪魔にならないように始めから配線を設けなければ切り抜く必要はない。
【００４２】
図５は、この発明の一実施の形態に係るフリップチップ型半導体装置のチップコーナー部における配線構造を示す平面説明図である。図５に示すように、フリップチップ型半導体装置１０のチップ最上層コーナー部は、第１電源配線１３の延長上或いは第１グランド配線１５の延長上にパッド１７が位置するチップ周辺部（図１参照）と、第１電源配線１３の延長上或いは第１グランド配線１５の延長上にパッド１７が位置しないチップ周辺部（図３参照）を、組み合わせた構造を有している。この際、重なり合う部分が相互に干渉しないように、第２電源配線１８は一つの電源パッド１４から、或いは第２グランド配線１９は一つのグランドパッド１６から、それぞれ直交配置された各周辺部に向けて配線される。
【００４３】
図６は、この発明の一実施の形態に係るフリップチップ型半導体装置に形成される電源配線及びグランド配線の幅とピッチを示す説明図である。図６に示すように、フリップチップ型半導体装置１０の第ｎ層（最上層）に形成される第２電源配線１８及び第２グランド配線１９は、例えば、配線幅が２０μｍ、隣接する配線の繰り返しピッチが２００μｍに形成される。
【００４４】
フリップチップ型半導体装置１０の電源配線及びグランド配線について、一般的には、第ｎ層（即ち、第２電源配線１８及び第２グランド配線１９）で、配線幅が１〜５００μｍ、隣接する配線の繰り返しピッチが２〜１０００μｍに、第（ｎ−１）層で、配線幅が０．１〜１００μｍ、隣接する配線の繰り返しピッチが０．２〜２００μｍに、第（ｎ−２）層で、配線幅が０．１〜１００μｍ、隣接する配線の繰り返しピッチが０．２〜２００μｍに、それぞれ形成する。
【００４５】
特に、第ｎ層で、配線幅が２０μｍ、隣接する配線の繰り返しピッチが２００μｍに、第（ｎ−１）層及び第（ｎ−２）層で、配線幅が６μｍ、隣接する配線の繰り返しピッチが４０μｍに形成し、或いは第ｎ層で、配線幅が２０μｍ、隣接する配線の繰り返しピッチが２００μｍに、第（ｎ−１）層及び第（ｎ−２）層で、配線幅が１０μｍ、隣接する配線の繰り返しピッチが６７μｍに形成することが、望ましい。
【００４６】
なお、上記数値は、第ｎ層配線の厚さが、第（ｎ−１）層及び第（ｎ−２）層のほぼ２倍の厚さであると仮定し、配線厚比が、第ｎ層：第（ｎ−１）層：第（ｎ−２）層＝２：１：１としている。また、電源配線構造は製造プロセスの世代や消費電力等によって異なるため、上記数値は一例である。
【００４７】
因みに、従来は、例えば、第（ｎ−１）層で、配線幅が１０μｍ、隣接する配線の繰り返しピッチが４０μｍに、第（ｎ−２）層で、配線幅が１０μｍ、隣接する配線の繰り返しピッチが４０μｍに、それぞれ形成されていた。
【００４８】
従って、この発明に係るフリップチップ型半導体装置１０の場合、従来と比較して、配線の繰り返しピッチを同じ（４０μｍ）にした場合、配線幅で約４０％も細く（１０μｍ→６μｍ）することができ、配線幅を同じ（１０μｍ）にした場合、配線の繰り返しピッチで約７０％も広く（４０μｍ→６７μｍ）することができる。
【００４９】
図７は、この発明の一実施の形態に係るフリップチップ型半導体装置の配線レイアウトを作成する工程を示すフローチャートである。図７に示すように、フリップチップ型半導体装置１０の配線構造を決定する配線レイアウトは、以下の工程を経て作成される。
【００５０】
先ず、チップサイズ、入出力（Ｉ／Ｏ）バッファ配置位置、及びパッド配置座標を決定する（ステップＳ１０１）。その後、コア電源配線及びコアグランド配線の線幅及び配線位置を決定し（ステップＳ１０２）、更に、コア電源配線及びコアグランド配線を形成する（ステップＳ１０３）。この結果、隣接層の同電位配線の交差部にビアが形成される（ステップＳ１０４）。
【００５１】
次に、第２領域１２内に補強用の第ｎ層電源配線及び第ｎ層グランド配線を形成する（ステップＳ１０５）。これにより、第２領域１２内の第ｎ層配線と同電位の下層配線の交差部にビアが形成される（ステップＳ１０６）。その後、各パッドとＩＯ端子間の接続配線を形成し（ステップＳ１０７）、最期に、作成した配線等の形状・接続性を確認し（ステップＳ１０８）、終了する。
【００５２】
このフリップチップ型半導体装置１０の電源・グランド配線レイアウト作成工程において、ステップＳ１０５により、第２領域１２に第ｎ層の第２電源配線１８及び第２グランド配線１９が形成され、ステップＳ１０６により、第２電源配線１８と同電位の下層配線の交差部、及び第２グランド配線１９と同電位の下層配線の交差部に、ビア２４が形成される。ステップＳ１０５とステップＳ１０６は、従来の電源配線レイアウト作成工程には設けられていない工程である。
【００５３】
つまり、電源配線のレイアウト作成に際しては、先ず、第１領域１１で電源・グランド配線を作り、その後、第１領域１１の電源・グランド配線に付属するサブ配線として、第１領域１１から最も外側のパッドに向かう補強用の第ｎ層電源・グランド配線を形成する。
【００５４】
上述した電源配線レイアウトを、通常の配線レイアウト作成に用いられるＣＡＤ（ｃｏｍｐｕｔｅｒ ａｉｄｅｄ ｄｅｓｉｇｎ）により作成する場合について説明する。ＣＡＤを用いた場合、パラメータの入力によって、入力されたパラメータに基づくレイアウトが決定される。
【００５５】
先ず、テクノロジ情報と製品固有の情報を入力する。テクノロジ情報としては、配線総数、設計ルール（配線最小間隔、ＶＩＡ最小間隔等）、配線層毎の主軸方向、層毎の配線層の層（Ｌａｙｅｒ）名、層毎のＶＩＡ層の層名及びＤＥＦＡＵＬＴのサイズ、ＶＩＡセル情報（予めＶＩＡの並びを定義してセル化したもの）等がある。製品個別情報としては、コア領域、配線幅、配線ピッチ、配線層毎の開始座標等がある。
【００５６】
次に、配線を形成する。このとき、各層に対し以下の処理を実施する。主軸方向が垂直方向の場合は開始座標をＸ座標とし、水平方向の場合は開始座標をＹ座標とする。開始座標と配線ピッチにより、コア領域内において電源配線を形成する複数の座標を算出する。算出された座標を通る位置に、指定の幅の配線を主軸方向に形成する。
【００５７】
その次に、ＶＩＡを形成する。このとき、各層に対し以下の処理を実施する。ＶＩＡセル配置ルールに記述されている配線幅で同電位の電源配線が交差する場合には、ルールで指定されている、予め用意されたＶＩＡセルを電源配線の交差部に配置する。ＶＩＡセル配置ルールに記述されていない配線幅で電源配線が引かれた場合には、ルールで指定されている、ＶＩＡのサイズとＶＩＡ間のスペーシングルール等に従い、ＶＩＡを最多に配置することができる並びで形成する。
【００５８】
なお、通常、ＣＡＤを用いて電源配線レイアウトを作成する場合、配線形成機能においては、コア領域内に垂直或いは水平方向に一直線の配線を形成するのみで、折れ曲がった配線やコア領域の一部のみに配線を形成することはできない。
【００５９】
従って、ＶＩＡ形成の後、配線（第２電源配線１８及び第２グランド配線１９）を形成しようとする位置（第２領域１２のパッド間隙）の座標と、その位置に形成可能な配線の配線幅（パッド間隙より小さい）に基づき、マニュアル操作によって必要とする配線、即ち、第２電源配線１８及び第２グランド配線１９を形成する。その後、形成した第２電源配線１８と同電位の下層配線の交差部、及び第２グランド配線１９と同電位の下層配線の交差部にビアを形成する。
【００６０】
上述したように、フリップチップ型半導体装置１０の第２領域１２に、第ｎ層の第２電源配線１８及び第２グランド配線１９を形成することにより、第（ｎ−１）層以下の電源配線及びグランド配線を細く或いは配線ピッチを広くすることが可能になり、第（ｎ−１）層以下の信号配線の配線性を向上させることができる。
【００６１】
即ち、第１領域１１から引き出された電源配線或いはグランド配線の延長上ではなく、第２領域１２の入出力バッファに接続されるパッドとパッドの隙間に、そこを通る幅の細い電源配線（第２電源配線１８）或いはグランド配線（第２グランド配線１９）を配置することにより、チップ最上層（第ｎ層）の電源配線及びグランド配線を補強することができるため、パッドからの電源供給経路が増えることになり、電源供給量が同一の場合、補強前と比べ電圧降下或いは上昇を効果的に低減できることになる。
【００６２】
この結果、第（ｎ−１）層以下の電源配線及びグランド配線を細く或いはこれらの配線ピッチを広くして、電源配線やグランド配線を通した残りのスペースをより広くすることができ、信号配線を通せるトラック数を増やすことができる。この空いたスペースには、回路やメモリのマクロや論理セルを繋ぐ信号配線等が配線される。
【００６３】
特に、第ｎ層（最上層）は、一般的に低コストで厚膜化が可能であるため、厚膜化で層抵抗が小さくなった第ｎ層で補強配線を形成すれば、細い補強配線でも十分な効果を得ることができる。従って、フリップチップ型半導体装置１０としては、最上層の膜厚がその下の層より厚い方が、より効果的である。
【００６４】
このように、フリップチップ型半導体装置１０により、従来、入出力バッファとパッドを接続するための配線のみが設けられていて電源配線・グランド配線は設けられていなかった、第２領域の最上層である第ｎ層において、チップ周辺部分の隣接パッド間隙に配線を設けることによりチップ周辺部分を有効利用し、その結果、第（ｎ−１）層に得られたより広い配線空間に信号線等を配置することができる。
【００６５】
つまり、最上層を除く層の電源配線やグランド配線の太さを太くせず数を増やすことなく、また、配線層を増やすことなく、配線における電圧降下を抑えて電源供給量の増大に対応することができ、配線性の向上が可能となる。
【００６６】
なお、上記実施の形態において、層構造は３層に限るものではなく５層や６層等３層以上あれば良い。また、パッド１７は、４個に限らず５個或いは３個等、必要な個数が設けられる。
【００６７】
【発明の効果】
以上説明したように、この発明によれば、最上層を除く層の電源配線やグランド配線を太くせず増やさず、また、配線層を増やさずに、電圧降下を抑えて電源供給量の増大に対応することができ、配線層における配線性の向上が可能な半導体装置の配線構造を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態に係るフリップチップ型半導体装置のチップ周辺部における配線構造を示す平面説明図である。
【図２】図１のＡ−Ａ線に沿う断面説明図である。
【図３】この発明の一実施の形態に係るフリップチップ型半導体装置の他のチップ周辺部における配線構造を示す平面説明図である。
【図４】図３のＢ−Ｂ線に沿う断面説明図である。
【図５】この発明の一実施の形態に係るフリップチップ型半導体装置のチップコーナー部における配線構造を示す平面説明図である。
【図６】この発明の一実施の形態に係るフリップチップ型半導体装置に形成される電源配線及びグランド配線の幅とピッチを示す説明図である。
【図７】この発明の一実施の形態に係るフリップチップ型半導体装置の配線レイアウトを作成する工程を示すフローチャートである。
【図８】従来のフリップチップ型半導体装置のチップ周辺部における配線構造を示す平面説明図である。
【図９】図８のＣ−Ｃ線に沿う断面説明図である。
【図１０】図８のチップ周辺部と直交する方向のチップ周辺部における配線構造を示す平面説明図である。
【図１１】図１０のＤ−Ｄ線に沿う断面説明図である。
【符号の説明】
１０ フリップチップ型半導体装置
１１ 第１領域
１２ 第２領域
１３ 第１電源配線
１４，１４ａ 電源パッド
１５ 第１グランド配線
１６，１６ａ グランドパッド
１７ パッド
１８ 第２電源配線
１９ 第２グランド配線
２０ 第３電源配線
２１ 第３グランド配線
２２ 第４電源配線
２３ 第４グランド配線
２４ ビア
２５ 中間配線層
【発明の属する技術分野】
この発明は、半導体装置の配線構造に関し、特に、チップ周辺部に入出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ：Ｉ／Ｏ）バッファを配置したフリップチップ型の半導体装置の配線構造に関する。
【０００２】
【従来の技術】
従来、チップ周辺部に入出力バッファを配置し、入出力バッファの端子や電源配線やグランド配線に接続するパッドを備えたフリップチップ型の半導体装置が知られている。
【０００３】
図８は、従来のフリップチップ型半導体装置のチップ周辺部における配線構造を示す平面説明図であり、図９は、図８のＣ−Ｃ線に沿う断面説明図である。図１０は、図８のチップ周辺部と直交する方向のチップ周辺部における配線構造を示す平面説明図であり、図１１は、図１０のＤ−Ｄ線に沿う断面説明図である。
【０００４】
図８から図１１に示すように、従来のフリップチップ型半導体装置１は、例えば３層の金属配線層を有し（図９，１１参照）、チップ周辺部の内部コア領域が第１領域２と第２領域３に分かれて構成されている（図８，１０参照）。
【０００５】
第１領域２には、チップ内部の電源（ＶＤＤ）配線４ａ或いはグランド（ＧＮＤ）配線４ｂに接続されるパッド５が配置され、第２領域３には、信号配線或いは入出力バッファ（図示しない）用電源配線に接続されるパッド６が配置されている（図８，１０参照）。つまり、第２領域３は、内部コアに直接電源を供給するためのパッドがない領域である。
【０００６】
第１領域２では、電源配線４ａ或いはグランド配線４ｂの同電位同士のパッドを第３層で接続している。第２領域３では、パッド６とパッド接続用端子を、順番に主として第３層（最上層）で接続し、第３層で配線できない場合に、第２層以下の層を使用して接続している。
【０００７】
なお、フリップチップ型の半導体装置としては、バンプ搭載側面の最上層配線層に電源用バンプや信号用バンプを接続するための電極が接続され、更に、内部回路領域にメモリセル等が存在する、フリップチップ集積回路が知られている（例えば、特許文献１参照）。
【０００８】
【特許文献１】
特開２０００−３１１８８号公報（図１）
このように、従来のフリップチップ型半導体装置１において、第１領域２と第２領域３は各々独立した領域となっており、第３層の電源配線４ａとグランド配線４ｂは、それぞれの領域２，３毎に閉じた構成になっていた。
【０００９】
また、第２層以下の層の配線は、第２層の電源配線７ａとグランド配線７ｂ、第１層の電源配線８ａとグランド配線８ｂが、それぞれ上層に対し交差するメッシュ（網目）構造を有しており、交差部に形成したビア９（図９，１１参照）を介して、最終的に第１領域２及び第２領域３に配置したセルの電源ピン或いはグランドピンに接続していた。
【００１０】
つまり、第１領域２には、第３層を利用した電源配線４ａとグランド配線４ｂ及びパッド５が配置されているが、第２領域３には、入出力バッファ或いは入出力バッファ用電源ブロックにパッド６を接続するため、第３層を利用した配線が設けられているのみであって、第３層を利用した電源配線・グランド配線は設けられていなかった。
【００１１】
これは、第２領域３の最上層（第３層）には、パッド６が、第１領域２の電源配線４ａやグランド配線４ｂの延長上に位置するように縦横に並んで配置されているため、これらのパッド６に邪魔されて、第１領域２から直線状に引き出した電源配線４ａやグランド配線４ｂをそのまま第２領域３にも延長することができないからである。
【００１２】
それでも、電源配線４ａやグランド配線４ｂを直線状に延ばすことができる第２領域３の手前まで延ばして、必要に応じ下の配線層（第２層）を利用し補うことにより、従来の半導体装置が必要とする電源供給量には十分対応することができた。
【００１３】
【発明が解決しようとする課題】
しかしながら、最近の半導体装置においては、高密度化・高集積度化に伴う微細プロセス化の進行によりトランジスタの動作電流や静電流（オフリーク）が増大すると共に、回路動作周波数の上昇により電源供給量が増大している。
【００１４】
このような状況にあって、入出力バッファに接続されたパッド６が存在する第２領域３には、第１領域２に配置された電源・グランド用のパッド５に直接接続された第３層の電源配線が設けられていないので、第２層における配線の線幅が第１領域２と第２領域３共に同じ場合、第３層に電源配線がある第１領域と比較して電源パッドからセルまでの配線距離が長くなる第２領域３では、配線抵抗が増大し電圧降下（ＩＲドロップ）を生じさせる。
【００１５】
そこで、電源配線による電圧降下を一定規定値に抑えることを目的として、中間層（第２層）の配線を補充する方法が考えられるが、この場合、配線性とトレードオフの関係、即ち、配線領域が不足するか或いは半導体装置が必要とする電源供給量に対応できなくなるか、となってしまう。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、この発明に係る半導体装置の配線構造は、ｎ（≧３）層以上の配線層を有し、第ｎ層のチップ周辺部が、第（ｎ−１）層以下の層の電源配線に接続する第１電源配線と、第（ｎ−１）層以下の層のグランド配線に接続する第１グランド配線と、複数のパッドとを配置した半導体装置の配線構造において、前記第ｎ層に、それぞれ前記複数のパッドの隣接間隙を通って配線され、前記第１電源配線と前記第（ｎ−１）層以下の層の電源配線に接続する第２電源配線、及び前記第１グランド配線と前記第（ｎ−１）層以下の層のグランド配線に接続する第２グランド配線を有し、前記第２電源配線が第（ｎ−１）層の電源配線と交差しない部分、及び前記第２グランド配線が第（ｎ−１）層のグランド配線と交差しない部分は、前記第（ｎ−１）層の電源配線及びグランド配線が存在せず、前記第２電源配線に交差する第（ｎ−２）層の電源配線と前記第２電源配線、及び前記第２グランド配線に交差する第（ｎ−２）層のグランド配線と前記第２グランド配線が、それぞれビアを介して接続されることを特徴としている。
【００１８】
上記構成を有することにより、半導体装置は、第ｎ層に、それぞれ複数のパッドの隣接間隙を通って配線され、前記第１電源配線と前記第（ｎ−１）層以下の層の電源配線に接続する第２電源配線、及び第１グランド配線と前記第（ｎ−１）層以下の層のグランド配線に接続する第２グランド配線を有することになる。これにより、最上層を除く層の電源配線やグランド配線を太くせず増やさず、また、配線層を増やさずに、電圧降下を抑えて電源供給量の増大に対応することができ、配線層における配線性の向上が可能な半導体装置の配線構造を提供することができる。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２２】
図１は、この発明の一実施の形態に係るフリップチップ型半導体装置のチップ周辺部における配線構造を示す平面説明図であり、図２は、図１のＡ−Ａ線に沿う断面説明図である。図３は、この発明の一実施の形態に係るフリップチップ型半導体装置の他のチップ周辺部における配線構造を示す平面説明図であり、図４は、図３のＢ−Ｂ線に沿う断面説明図である。
【００２３】
図１は、矩形平面形状を呈すチップの平面中心から四辺の内の一辺に向かう方向に沿うチップ周辺部の一部を示し、図３は、矩形状チップの平面中心から、図１の一辺と直交する辺に向かう方向に沿ったチップ周辺部の一部を示している。
【００２４】
図１から図４に示すように、フリップチップ型半導体装置１０は、ｎ（ｎ≧３）層の金属配線層を有し（図２，４参照、３層のみ図示する）、チップ周辺部の内部コア領域が、第１領域１１と第２領域１２に分かれて構成されている（図１，３参照）。
【００２５】
第１領域１１のチップ最上層（第ｎ層）には、チップ内部の第１電源（ＶＤＤ）配線１３に接続される電源パッド１４、及び第１グランド（ＧＮＤ）配線１５に接続されるグランドパッド１６が配置され、第２領域１２のチップ最上層（第ｎ層）には、信号配線或いは入出力バッファ（図示しない）用電源配線に接続されるパッド１７が配置されている（図１，３参照）。
【００２６】
このパッド１７は、第２領域１２において、第１電源配線１３或いは第１グランド配線１５の延長上に位置するよう縦横に等間隔に並んで、例えば４個配置されている。なお、パッド１７は、第２領域１２外側の入出力バッファ配置位置外側にも、第２領域１２のパッド配置の一部となるように配置されている（図１参照）。
【００２７】
第２領域１２には、第１電源配線１３の延長方向に沿って、隣接するパッド１７間の隙間を通り抜ける第２電源配線１８、及び第１グランド配線１５の延長方向に沿って、隣接するパッド１７間の隙間を通り抜ける第２グランド配線１９が配置されている。この第２領域１２は、セルを設置することができるセル設置可能領域である。
【００２８】
第２電源配線１８は、第１領域１１の最外側（第２領域１２側）に位置する電源パッド１４の両側から、第２グランド配線１９は、第１領域１１の最外側に位置するグランドパッド１６の両側から、それぞれ隣接配線１３，１５間隙に突出した後、ほぼ直角に折れて第２領域１２へと向かい、途中、隣接する第２電源配線１８及び第２グランド配線１９が２本並んで、第２領域１２最外側のパッド１７の側方まで延びている（図１参照）。
【００２９】
なお、第２電源配線１８及び第２グランド配線１９のそれぞれは、電源パッド１４或いはグランドパッド１６の両側から隣接配線１３，１５間隙に突出する（図１参照）他、第１電源配線１３或いは第１グランド配線１５の先端（第２領域１２側の端部）から隣接配線１３，１５間隙に突出させても良い（図６参照）。
【００３０】
また、第２領域１２の、第１電源配線１３或いは第１グランド配線１５の延長上にパッド１７が位置しないチップ周辺部においては、第１電源配線１３に直接接続されていない電源パッド１４ａから、第１電源配線１３の延長方向と直交する方向に沿って隣接するパッド１７間の隙間を通り抜ける、第２電源配線１８が配置され、第１グランド配線１５に直接接続されていないグランドパッド１６ａから、第１グランド配線１５の延長方向と直交する方向に沿って隣接するパッド１７間の隙間を通り抜ける、第２グランド配線１９が配置されている（図３参照）。
【００３１】
この場合、第２電源配線１８及び第２グランド配線１９は、それぞれ第１領域１１の最外側（第２領域１２側）に位置する電源パッド１４ａ或いはグランドパッド１６ａの両側から、側方（図３において上下方向）に突出した後、ほぼ直角に折れて第２領域１２へと向かい、途中、隣接する第２電源配線１８及び第２グランド配線１９が２本並んで、第２領域１２最外側のパッド１７の側方まで延びている。
【００３２】
即ち、第２領域１２には、第１領域１１の電源パッド１４（或いは１４ａ）を介して第１電源配線１３に接続する第２電源配線１８、及び第１領域１１のグランドパッド１６（或いは１６ａ）を介して第１グランド配線１５に接続する第２グランド配線１９、が設けられている。
【００３３】
第１電源配線１３或いは第１グランド配線１５の延長上にパッド１７が位置するチップ周辺部（図１参照）の第（ｎ−１）層には、第２電源配線１８と交差するように第３電源配線２０が、第２グランド配線１９と交差するように第３グランド配線２１が、それぞれ配置されており、第（ｎ−２）層には、第３電源配線２０と交差するように第４電源配線２２が、第３グランド配線２１と交差するように第４グランド配線２３が、それぞれ配置されている（図２参照）。
【００３４】
これら第３電源配線２０及び第３グランド配線２１、或いは第４電源配線２２及び第４グランド配線２３の、それぞれ上層配線に対する交差状況は、交差角度が直角である場合（直交状態）に限らず、任意の角度を有して交差していればよい。
【００３５】
そして、第２電源配線１８は、第（ｎ−１）層の第３電源配線２０に、第２グランド配線１９は、第（ｎ−１）層の第３グランド配線２１に、それぞれビア（ＶＩＡ）２４を介して接続されている（図２，４参照。なお、図中、第２電源配線１８と第２グランド配線１９は切断面をずらして表示している）。
【００３６】
また、第２領域１２の、第１電源配線１３或いは第１グランド配線１５の延長上にパッド１７が位置しないチップ周辺部（図３参照）においては、第２電源配線１８と第２グランド配線１９の直下に位置する第（ｎ−１）層に第３電源配線２０及び第３グランド配線２１が存在しないようにする（図４参照）。
【００３７】
この領域では、第（ｎ−１）層と第ｎ層の配線が交差することなく同一方向を向いておりビアを形成することができないので、第ｎ層と交差している第（ｎ−２）層がある部分の第（ｎ−１）層に第３電源配線２０及び第３グランド配線２１が設けられている場合、これら第３電源配線２０及び第３グランド配線２１を切り抜く。
【００３８】
そして、第２電源配線１８は、第２電源配線１８及び第２グランド配線１９に直交して形成されている第（ｎ−２）層の第４電源配線２２と、第２グランド配線１９は、第２電源配線１８及び第２グランド配線１９に直交して形成されている第（ｎ−２）層の第４グランド配線２３と、それぞれビア（スタックビア）２４及び中間配線層２５を介して接続されている。
【００３９】
つまり、第（ｎ−１）層以下の層の配線は、それぞれ上層に対し交差するメッシュ（網目）構造を有しており、各配線の交差部に形成したビア２４を介して、最終的に第１領域１１及び第２領域１２に配置したセルの電源ピン或いはグランドピンに接続している。
【００４０】
従って、上述した配線構造及び層構造を有することにより、第１領域１１に配置されたセルの電源は、第１領域１１の電源パッド１４とグランドパッド１６から、それぞれのパッドに接続された第ｎ層（最上層）の第１電源配線１３或いは第ｎ層の第１グランド配線１５を通して供給されるが、同時に、これら電源パッド１４とグランドパッド１６は、それぞれ第２領域１２に配線された第ｎ層の第２電源配線１８或いは第２グランド配線１９を介して、第（ｎ−１）層以下の層の電源配線或いはグランド配線に接続される。
【００４１】
なお、第（ｎ−１）層を切り抜くのは、第２電源配線１８を第（ｎ−２）層の電源配線に、或いは第２グランド配線１９を第（ｎ−２）層のグランド配線に、それぞれ繋げるためであるので、繋げる邪魔にならないように始めから配線を設けなければ切り抜く必要はない。
【００４２】
図５は、この発明の一実施の形態に係るフリップチップ型半導体装置のチップコーナー部における配線構造を示す平面説明図である。図５に示すように、フリップチップ型半導体装置１０のチップ最上層コーナー部は、第１電源配線１３の延長上或いは第１グランド配線１５の延長上にパッド１７が位置するチップ周辺部（図１参照）と、第１電源配線１３の延長上或いは第１グランド配線１５の延長上にパッド１７が位置しないチップ周辺部（図３参照）を、組み合わせた構造を有している。この際、重なり合う部分が相互に干渉しないように、第２電源配線１８は一つの電源パッド１４から、或いは第２グランド配線１９は一つのグランドパッド１６から、それぞれ直交配置された各周辺部に向けて配線される。
【００４３】
図６は、この発明の一実施の形態に係るフリップチップ型半導体装置に形成される電源配線及びグランド配線の幅とピッチを示す説明図である。図６に示すように、フリップチップ型半導体装置１０の第ｎ層（最上層）に形成される第２電源配線１８及び第２グランド配線１９は、例えば、配線幅が２０μｍ、隣接する配線の繰り返しピッチが２００μｍに形成される。
【００４４】
フリップチップ型半導体装置１０の電源配線及びグランド配線について、一般的には、第ｎ層（即ち、第２電源配線１８及び第２グランド配線１９）で、配線幅が１〜５００μｍ、隣接する配線の繰り返しピッチが２〜１０００μｍに、第（ｎ−１）層で、配線幅が０．１〜１００μｍ、隣接する配線の繰り返しピッチが０．２〜２００μｍに、第（ｎ−２）層で、配線幅が０．１〜１００μｍ、隣接する配線の繰り返しピッチが０．２〜２００μｍに、それぞれ形成する。
【００４５】
特に、第ｎ層で、配線幅が２０μｍ、隣接する配線の繰り返しピッチが２００μｍに、第（ｎ−１）層及び第（ｎ−２）層で、配線幅が６μｍ、隣接する配線の繰り返しピッチが４０μｍに形成し、或いは第ｎ層で、配線幅が２０μｍ、隣接する配線の繰り返しピッチが２００μｍに、第（ｎ−１）層及び第（ｎ−２）層で、配線幅が１０μｍ、隣接する配線の繰り返しピッチが６７μｍに形成することが、望ましい。
【００４６】
なお、上記数値は、第ｎ層配線の厚さが、第（ｎ−１）層及び第（ｎ−２）層のほぼ２倍の厚さであると仮定し、配線厚比が、第ｎ層：第（ｎ−１）層：第（ｎ−２）層＝２：１：１としている。また、電源配線構造は製造プロセスの世代や消費電力等によって異なるため、上記数値は一例である。
【００４７】
因みに、従来は、例えば、第（ｎ−１）層で、配線幅が１０μｍ、隣接する配線の繰り返しピッチが４０μｍに、第（ｎ−２）層で、配線幅が１０μｍ、隣接する配線の繰り返しピッチが４０μｍに、それぞれ形成されていた。
【００４８】
従って、この発明に係るフリップチップ型半導体装置１０の場合、従来と比較して、配線の繰り返しピッチを同じ（４０μｍ）にした場合、配線幅で約４０％も細く（１０μｍ→６μｍ）することができ、配線幅を同じ（１０μｍ）にした場合、配線の繰り返しピッチで約７０％も広く（４０μｍ→６７μｍ）することができる。
【００４９】
図７は、この発明の一実施の形態に係るフリップチップ型半導体装置の配線レイアウトを作成する工程を示すフローチャートである。図７に示すように、フリップチップ型半導体装置１０の配線構造を決定する配線レイアウトは、以下の工程を経て作成される。
【００５０】
先ず、チップサイズ、入出力（Ｉ／Ｏ）バッファ配置位置、及びパッド配置座標を決定する（ステップＳ１０１）。その後、コア電源配線及びコアグランド配線の線幅及び配線位置を決定し（ステップＳ１０２）、更に、コア電源配線及びコアグランド配線を形成する（ステップＳ１０３）。この結果、隣接層の同電位配線の交差部にビアが形成される（ステップＳ１０４）。
【００５１】
次に、第２領域１２内に補強用の第ｎ層電源配線及び第ｎ層グランド配線を形成する（ステップＳ１０５）。これにより、第２領域１２内の第ｎ層配線と同電位の下層配線の交差部にビアが形成される（ステップＳ１０６）。その後、各パッドとＩＯ端子間の接続配線を形成し（ステップＳ１０７）、最期に、作成した配線等の形状・接続性を確認し（ステップＳ１０８）、終了する。
【００５２】
このフリップチップ型半導体装置１０の電源・グランド配線レイアウト作成工程において、ステップＳ１０５により、第２領域１２に第ｎ層の第２電源配線１８及び第２グランド配線１９が形成され、ステップＳ１０６により、第２電源配線１８と同電位の下層配線の交差部、及び第２グランド配線１９と同電位の下層配線の交差部に、ビア２４が形成される。ステップＳ１０５とステップＳ１０６は、従来の電源配線レイアウト作成工程には設けられていない工程である。
【００５３】
つまり、電源配線のレイアウト作成に際しては、先ず、第１領域１１で電源・グランド配線を作り、その後、第１領域１１の電源・グランド配線に付属するサブ配線として、第１領域１１から最も外側のパッドに向かう補強用の第ｎ層電源・グランド配線を形成する。
【００５４】
上述した電源配線レイアウトを、通常の配線レイアウト作成に用いられるＣＡＤ（ｃｏｍｐｕｔｅｒ ａｉｄｅｄ ｄｅｓｉｇｎ）により作成する場合について説明する。ＣＡＤを用いた場合、パラメータの入力によって、入力されたパラメータに基づくレイアウトが決定される。
【００５５】
先ず、テクノロジ情報と製品固有の情報を入力する。テクノロジ情報としては、配線総数、設計ルール（配線最小間隔、ＶＩＡ最小間隔等）、配線層毎の主軸方向、層毎の配線層の層（Ｌａｙｅｒ）名、層毎のＶＩＡ層の層名及びＤＥＦＡＵＬＴのサイズ、ＶＩＡセル情報（予めＶＩＡの並びを定義してセル化したもの）等がある。製品個別情報としては、コア領域、配線幅、配線ピッチ、配線層毎の開始座標等がある。
【００５６】
次に、配線を形成する。このとき、各層に対し以下の処理を実施する。主軸方向が垂直方向の場合は開始座標をＸ座標とし、水平方向の場合は開始座標をＹ座標とする。開始座標と配線ピッチにより、コア領域内において電源配線を形成する複数の座標を算出する。算出された座標を通る位置に、指定の幅の配線を主軸方向に形成する。
【００５７】
その次に、ＶＩＡを形成する。このとき、各層に対し以下の処理を実施する。ＶＩＡセル配置ルールに記述されている配線幅で同電位の電源配線が交差する場合には、ルールで指定されている、予め用意されたＶＩＡセルを電源配線の交差部に配置する。ＶＩＡセル配置ルールに記述されていない配線幅で電源配線が引かれた場合には、ルールで指定されている、ＶＩＡのサイズとＶＩＡ間のスペーシングルール等に従い、ＶＩＡを最多に配置することができる並びで形成する。
【００５８】
なお、通常、ＣＡＤを用いて電源配線レイアウトを作成する場合、配線形成機能においては、コア領域内に垂直或いは水平方向に一直線の配線を形成するのみで、折れ曲がった配線やコア領域の一部のみに配線を形成することはできない。
【００５９】
従って、ＶＩＡ形成の後、配線（第２電源配線１８及び第２グランド配線１９）を形成しようとする位置（第２領域１２のパッド間隙）の座標と、その位置に形成可能な配線の配線幅（パッド間隙より小さい）に基づき、マニュアル操作によって必要とする配線、即ち、第２電源配線１８及び第２グランド配線１９を形成する。その後、形成した第２電源配線１８と同電位の下層配線の交差部、及び第２グランド配線１９と同電位の下層配線の交差部にビアを形成する。
【００６０】
上述したように、フリップチップ型半導体装置１０の第２領域１２に、第ｎ層の第２電源配線１８及び第２グランド配線１９を形成することにより、第（ｎ−１）層以下の電源配線及びグランド配線を細く或いは配線ピッチを広くすることが可能になり、第（ｎ−１）層以下の信号配線の配線性を向上させることができる。
【００６１】
即ち、第１領域１１から引き出された電源配線或いはグランド配線の延長上ではなく、第２領域１２の入出力バッファに接続されるパッドとパッドの隙間に、そこを通る幅の細い電源配線（第２電源配線１８）或いはグランド配線（第２グランド配線１９）を配置することにより、チップ最上層（第ｎ層）の電源配線及びグランド配線を補強することができるため、パッドからの電源供給経路が増えることになり、電源供給量が同一の場合、補強前と比べ電圧降下或いは上昇を効果的に低減できることになる。
【００６２】
この結果、第（ｎ−１）層以下の電源配線及びグランド配線を細く或いはこれらの配線ピッチを広くして、電源配線やグランド配線を通した残りのスペースをより広くすることができ、信号配線を通せるトラック数を増やすことができる。この空いたスペースには、回路やメモリのマクロや論理セルを繋ぐ信号配線等が配線される。
【００６３】
特に、第ｎ層（最上層）は、一般的に低コストで厚膜化が可能であるため、厚膜化で層抵抗が小さくなった第ｎ層で補強配線を形成すれば、細い補強配線でも十分な効果を得ることができる。従って、フリップチップ型半導体装置１０としては、最上層の膜厚がその下の層より厚い方が、より効果的である。
【００６４】
このように、フリップチップ型半導体装置１０により、従来、入出力バッファとパッドを接続するための配線のみが設けられていて電源配線・グランド配線は設けられていなかった、第２領域の最上層である第ｎ層において、チップ周辺部分の隣接パッド間隙に配線を設けることによりチップ周辺部分を有効利用し、その結果、第（ｎ−１）層に得られたより広い配線空間に信号線等を配置することができる。
【００６５】
つまり、最上層を除く層の電源配線やグランド配線の太さを太くせず数を増やすことなく、また、配線層を増やすことなく、配線における電圧降下を抑えて電源供給量の増大に対応することができ、配線性の向上が可能となる。
【００６６】
なお、上記実施の形態において、層構造は３層に限るものではなく５層や６層等３層以上あれば良い。また、パッド１７は、４個に限らず５個或いは３個等、必要な個数が設けられる。
【００６７】
【発明の効果】
以上説明したように、この発明によれば、最上層を除く層の電源配線やグランド配線を太くせず増やさず、また、配線層を増やさずに、電圧降下を抑えて電源供給量の増大に対応することができ、配線層における配線性の向上が可能な半導体装置の配線構造を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態に係るフリップチップ型半導体装置のチップ周辺部における配線構造を示す平面説明図である。
【図２】図１のＡ−Ａ線に沿う断面説明図である。
【図３】この発明の一実施の形態に係るフリップチップ型半導体装置の他のチップ周辺部における配線構造を示す平面説明図である。
【図４】図３のＢ−Ｂ線に沿う断面説明図である。
【図５】この発明の一実施の形態に係るフリップチップ型半導体装置のチップコーナー部における配線構造を示す平面説明図である。
【図６】この発明の一実施の形態に係るフリップチップ型半導体装置に形成される電源配線及びグランド配線の幅とピッチを示す説明図である。
【図７】この発明の一実施の形態に係るフリップチップ型半導体装置の配線レイアウトを作成する工程を示すフローチャートである。
【図８】従来のフリップチップ型半導体装置のチップ周辺部における配線構造を示す平面説明図である。
【図９】図８のＣ−Ｃ線に沿う断面説明図である。
【図１０】図８のチップ周辺部と直交する方向のチップ周辺部における配線構造を示す平面説明図である。
【図１１】図１０のＤ−Ｄ線に沿う断面説明図である。
【符号の説明】
１０ フリップチップ型半導体装置
１１ 第１領域
１２ 第２領域
１３ 第１電源配線
１４，１４ａ 電源パッド
１５ 第１グランド配線
１６，１６ａ グランドパッド
１７ パッド
１８ 第２電源配線
１９ 第２グランド配線
２０ 第３電源配線
２１ 第３グランド配線
２２ 第４電源配線
２３ 第４グランド配線
２４ ビア
２５ 中間配線層
Claims (8)
- ｎ（≧３）層以上の配線層を有し、第ｎ層のチップ周辺部に、第（ｎ−１）層以下の層の電源配線に接続する第１電源配線と、第（ｎ−１）層以下の層のグランド配線に接続する第１グランド配線と、複数のパッドとを配置した半導体装置の配線構造において、
前記第ｎ層に、それぞれ前記複数のパッドの隣接間隙を通って配線され、前記第１電源配線と前記第（ｎ−１）層以下の層の電源配線に接続する第２電源配線、及び前記第１グランド配線と前記第（ｎ−１）層以下の層のグランド配線に接続する第２グランド配線を有し、
前記第２電源配線が第（ｎ−１）層の電源配線と交差しない部分、及び前記第２グランド配線が第（ｎ−１）層のグランド配線と交差しない部分は、前記第（ｎ−１）層の電源配線及びグランド配線が存在せず、前記第２電源配線に交差する第（ｎ−２）層の電源配線と前記第２電源配線、及び前記第２グランド配線に交差する第（ｎ−２）層のグランド配線と前記第２グランド配線が、それぞれビアを介して接続されることを特徴とする半導体装置の配線構造。 - 前記複数のパットは、前記第１電源配線の延長上或いは前記第１グランド配線の延長上に位置するパット配列を形成することを特徴とする請求項１に記載の半導体装置の配線構造。
- 前記複数のパットは、縦横に直線状に延びるパット間隙を形成するように規則的に並べて配置されていることを特徴とする請求項１または２に記載の半導体装置の配線構造。
- 前記複数のパットのそれぞれは、信号配線或いは入出力バッファ用電源配線に接続されることを特徴とする請求項１から３のいずれかに記載の半導体装置の配線構造。
- 前記複数のパッドが配置された領域は、セル配置可能領域を含むことを特徴とする請求項１から４のいずれかに記載の半導体装置の配線構造。
- 前記第ｎ層の膜厚は、前記第（ｎ−１）層以下の層の膜厚より厚いことを特徴とする請求項１から５のいずれかに記載の半導体装置の配線構造。
- 前記半導体装置は、フリップチップ型半導体装置であることを特徴とする請求項１から６のいずれかに記載の半導体装置の配線構造。
- 前記電源配線及び前記グランド配線は、
前記第ｎ層で、配線幅が１〜５００μｍ、隣接する配線の繰り返しピッチが２〜１０００μｍ、前記第（ｎ−１）層で、配線幅が０．１〜１００μｍ、隣接する配線の繰り返しピッチが０．２〜２００μｍ、第（ｎ−２）層で、配線幅が０．１〜１００μｍ、隣接する配線の繰り返しピッチが０．２〜２００μｍ、にそれぞれ形成されることを特徴とする請求項１から７のいずれかに記載の半導体装置の配線構造。
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