JP2003124318A - 半導体装置およびその内部電源端子間の電源配線方法 - Google Patents
半導体装置およびその内部電源端子間の電源配線方法Info
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Abstract
(57)【要約】
【課題】半導体チップの内部素子領域に高電位を供給す
る正電源端子と低電位を供給する負電源端子とからなる
内部電源端子を具備する半導体装置およびその内部電源
端子間の電源配線方法を提供する。 【解決手段】 正電源端子および前記負電源端子のそれ
ぞれが、半導体チップの内部素子領域に一様に配置さ
れ、半導体チップ外部から前記内部電源端子に電源が供
給される構造の半導体装置であって、内部電源端子と同
層の金属配線メタルを前記内部電源端子間にくし状に配
線した後、同電位の内部電源端子と接続し、下層金属配
線メタルで構成している内部素子領域の電源配線に電源
を供給して、半導体チップ外部のパッケージから半導体
チップ内部素子領域に電源供給する電源ＰＡＤと同層金
属配線メタルを１層だけ使用し、電源ＰＡＤ間に内部電
源配線を敷き詰めて内部素子に電源供給する。
る正電源端子と低電位を供給する負電源端子とからなる
内部電源端子を具備する半導体装置およびその内部電源
端子間の電源配線方法を提供する。 【解決手段】 正電源端子および前記負電源端子のそれ
ぞれが、半導体チップの内部素子領域に一様に配置さ
れ、半導体チップ外部から前記内部電源端子に電源が供
給される構造の半導体装置であって、内部電源端子と同
層の金属配線メタルを前記内部電源端子間にくし状に配
線した後、同電位の内部電源端子と接続し、下層金属配
線メタルで構成している内部素子領域の電源配線に電源
を供給して、半導体チップ外部のパッケージから半導体
チップ内部素子領域に電源供給する電源ＰＡＤと同層金
属配線メタルを１層だけ使用し、電源ＰＡＤ間に内部電
源配線を敷き詰めて内部素子に電源供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その内部電源端子間の電源配線方法に関し、特に、半導
体チップの内部素子領域に高電位を供給する正電源端子
と低電位を供給する負電源端子とからなる内部電源端子
を具備する半導体装置およびその内部電源端子間の電源
配線方法に関する。
その内部電源端子間の電源配線方法に関し、特に、半導
体チップの内部素子領域に高電位を供給する正電源端子
と低電位を供給する負電源端子とからなる内部電源端子
を具備する半導体装置およびその内部電源端子間の電源
配線方法に関する。
【０００２】
【従来の技術】近年、半導体微細加工技術の進歩によ
り、高速・高集積の半導体チップが製造可能になり、従
来複数あったチップを１チップにする事が可能になっ
た。
り、高速・高集積の半導体チップが製造可能になり、従
来複数あったチップを１チップにする事が可能になっ
た。
【０００３】このような１チップ化技術のうち、従来の
ＱＦＰ・ＰＧＡパッケージでは、１チップ化を図ると信
号端子数が増えてしまい、信号端子数が十分の取れない
問題が発生していることは、周知である。
ＱＦＰ・ＰＧＡパッケージでは、１チップ化を図ると信
号端子数が増えてしまい、信号端子数が十分の取れない
問題が発生していることは、周知である。
【０００４】そこで、信号端子数が多く取れるフリップ
チップパッケージが注目を集めていることも、周知であ
る。
チップパッケージが注目を集めていることも、周知であ
る。
【０００５】このフリップチップパッケージは、信号端
子数を増やすことが可能になる事やビルドアップ基盤と
呼ばれるパッケージと半導体チップを接続する中間基板
があり、この中間基板に電源プレーンを設ける事が可能
となった。
子数を増やすことが可能になる事やビルドアップ基盤と
呼ばれるパッケージと半導体チップを接続する中間基板
があり、この中間基板に電源プレーンを設ける事が可能
となった。
【０００６】中間基板に電源プレーンを設ける事によ
り、半導体チップ内部の任意な場所に電源を供給するこ
とが可能となり、半導体チップ内部への電源供給能力が
向上した。
り、半導体チップ内部の任意な場所に電源を供給するこ
とが可能となり、半導体チップ内部への電源供給能力が
向上した。
【０００７】中間基板の電源プレーンから半導体チップ
内部へ電源供給する場合、従来の半導体チップ例である
図２７のＡ−Ｂ破線の断面図（図２８）に示すように、
半導体チップの上辺からシリコンウエハー２８５０上で
構成している内部素子２８１０に向けて一方向から供給
される。
内部へ電源供給する場合、従来の半導体チップ例である
図２７のＡ−Ｂ破線の断面図（図２８）に示すように、
半導体チップの上辺からシリコンウエハー２８５０上で
構成している内部素子２８１０に向けて一方向から供給
される。
【０００８】また、このような従来技術は、例えば、特
公平０６−０９３０６２号公報に開示されている。
公平０６−０９３０６２号公報に開示されている。
【０００９】
【発明が解決しようとする課題】しかしながら、この従
来技術では、電源供給点間に配置された内部素子は、多
層で構成されている内部電源配線を経由して供給される
事になり、各配線層毎の電源配線インピーダンスが高い
場合、電源電圧降下（ＩＲ−Ｄｒｏｐ）が発生してしま
う問題があった。
来技術では、電源供給点間に配置された内部素子は、多
層で構成されている内部電源配線を経由して供給される
事になり、各配線層毎の電源配線インピーダンスが高い
場合、電源電圧降下（ＩＲ−Ｄｒｏｐ）が発生してしま
う問題があった。
【００１０】そこで、内部電源ＰＡＤと同層メタルの１
層を電源ＰＡＤ間に設ける事により、下層メタルへの電
源供給点数を増やして電源供給点から垂直方向に電源供
給する構造を実現するため、本発明を考案した。
層を電源ＰＡＤ間に設ける事により、下層メタルへの電
源供給点数を増やして電源供給点から垂直方向に電源供
給する構造を実現するため、本発明を考案した。
【００１１】他の従来例である、特公平０６−０９３０
６２号公報に記載の半導体装置は、本発明と同様に、く
し形の電極構造を特徴にするものであるが、電源電圧降
下に着目したものでなく、内部消費電力に応じて電源配
線幅を変えるものでないので本発明と目的、効果が異な
っている。
６２号公報に記載の半導体装置は、本発明と同様に、く
し形の電極構造を特徴にするものであるが、電源電圧降
下に着目したものでなく、内部消費電力に応じて電源配
線幅を変えるものでないので本発明と目的、効果が異な
っている。
【００１２】したがって、本発明の目的は、上記問題を
解決した半導体チップの内部素子領域に高電位を供給す
る正電源端子と低電位を供給する負電源端子とからなる
内部電源端子を具備する半導体装置およびその内部電源
端子間の電源配線方法を提供することにある。
解決した半導体チップの内部素子領域に高電位を供給す
る正電源端子と低電位を供給する負電源端子とからなる
内部電源端子を具備する半導体装置およびその内部電源
端子間の電源配線方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップの内部素子領域に高電位を供給する正電源
端子と低電位を供給する負電源端子とからなる内部電源
端子を具備し、前記正電源端子および前記負電源端子の
それぞれが、前記半導体チップの内部素子領域に一様に
配置され、前記半導体チップ外部から前記内部電源端子
に電源が供給される構造の半導体装置において、前記内
部電源端子と同層の金属配線メタルを前記内部電源端子
間にくし状に配線した後、同電位の内部電源端子と接続
し、前記くし状金属配線メタル配線と下層金属配線メタ
ルが交差する箇所に上下層接続ＶＩＡを設ける事によ
り、前記下層金属配線メタルで構成している内部素子領
域の電源配線に電源を供給して、前記半導体チップ外部
のパッケージから半導体チップ内部素子領域に電源供給
する電源ＰＡＤと同層金属配線メタルを１層だけ使用
し、前記電源ＰＡＤ間に内部電源配線を敷き詰めて内部
素子に電源供給する構成である。
半導体チップの内部素子領域に高電位を供給する正電源
端子と低電位を供給する負電源端子とからなる内部電源
端子を具備し、前記正電源端子および前記負電源端子の
それぞれが、前記半導体チップの内部素子領域に一様に
配置され、前記半導体チップ外部から前記内部電源端子
に電源が供給される構造の半導体装置において、前記内
部電源端子と同層の金属配線メタルを前記内部電源端子
間にくし状に配線した後、同電位の内部電源端子と接続
し、前記くし状金属配線メタル配線と下層金属配線メタ
ルが交差する箇所に上下層接続ＶＩＡを設ける事によ
り、前記下層金属配線メタルで構成している内部素子領
域の電源配線に電源を供給して、前記半導体チップ外部
のパッケージから半導体チップ内部素子領域に電源供給
する電源ＰＡＤと同層金属配線メタルを１層だけ使用
し、前記電源ＰＡＤ間に内部電源配線を敷き詰めて内部
素子に電源供給する構成である。
【００１４】また、本発明の半導体装置の内部電源端子
間の電源配線方法は、電源ＰＡＤ間の内部電源配線を電
源ＰＡＤと同層のメタル１層で構成するために、電源Ｐ
ＡＤ上に電源端子を設け、電源ＰＡＤの配置状態から最
短距離になる電源端子を抽出して、抽出した電源端子ど
うしを電源ＰＡＤと同層メタルの優先配線方向と直行す
る方向（副軸）を優先に配線してから優先配線方向に配
線した後、電源ＰＡＤ間の領域に配置された内部素子の
消費電力を算出して予め定義した内部電源構造を選択し
て配線する構成である。
間の電源配線方法は、電源ＰＡＤ間の内部電源配線を電
源ＰＡＤと同層のメタル１層で構成するために、電源Ｐ
ＡＤ上に電源端子を設け、電源ＰＡＤの配置状態から最
短距離になる電源端子を抽出して、抽出した電源端子ど
うしを電源ＰＡＤと同層メタルの優先配線方向と直行す
る方向（副軸）を優先に配線してから優先配線方向に配
線した後、電源ＰＡＤ間の領域に配置された内部素子の
消費電力を算出して予め定義した内部電源構造を選択し
て配線する構成である。
【００１５】
【発明の実施の形態】次に、図面を参照しながら、本発
明の実施の形態を以下に詳述する。図１を参照して、本
発明の特徴を説明する。
明の実施の形態を以下に詳述する。図１を参照して、本
発明の特徴を説明する。
【００１６】まず、本発明は、半導体チップの内部素子
領域に電源端子（内部電源端子）の正電源（以下、ＶＤ
Ｄと略記する）と負電源（以下、ＶＳＳと略記する）が
一様に配置されており、半導体チップ外部から前記内部
電源端子に電源が供給される構造の半導体チップにおい
て、内部電源端子と同層のメタルを内部電源端子間にく
し状に配線した後、同電位の内部電源端子と接続し、く
し状金属配線メタル配線と下層金属配線メタルが交差す
る箇所に上下層接続ＶＩＡを設ける事により、下層メタ
ルで構成している内部素子領域の電源配線に電源を供給
して、内部領域素子で電力消費による電源電圧降下（Ｉ
Ｒ−Ｄｒｏｐ）を低減する事を特徴とする半導体装置お
よびその内部電源端子間の電源配線方法である。
領域に電源端子（内部電源端子）の正電源（以下、ＶＤ
Ｄと略記する）と負電源（以下、ＶＳＳと略記する）が
一様に配置されており、半導体チップ外部から前記内部
電源端子に電源が供給される構造の半導体チップにおい
て、内部電源端子と同層のメタルを内部電源端子間にく
し状に配線した後、同電位の内部電源端子と接続し、く
し状金属配線メタル配線と下層金属配線メタルが交差す
る箇所に上下層接続ＶＩＡを設ける事により、下層メタ
ルで構成している内部素子領域の電源配線に電源を供給
して、内部領域素子で電力消費による電源電圧降下（Ｉ
Ｒ−Ｄｒｏｐ）を低減する事を特徴とする半導体装置お
よびその内部電源端子間の電源配線方法である。
【００１７】次に、本発明の第１の実施の形態につい
て、図１を参照して説明する。
て、図１を参照して説明する。
【００１８】図１に本発明の第１の実施の形態の半導体
装置のレイアウト構造の模式平面図を示す。図２は本発
明を実現するための処理フロー図である。
装置のレイアウト構造の模式平面図を示す。図２は本発
明を実現するための処理フロー図である。
【００１９】図１を参照すると、本発明の第１の実施の
形態の半導体装置１００は、高電位電源（以下、ＶＤＤ
電源と略記する）ＰＡＤ１０１と、低電位電源（以下、
ＶＳＳ電源と略記する）ＰＡＤ１０２と、ＶＤＤ電源Ｐ
ＡＤ１０１どうし、およびＶＳＳ電源ＰＡＤ１０２どう
しのそれぞれを接続する各電源ＰＡＤと同層の内部電源
配線１０３と、各電源層に対応する下層の部電源配線１
０４と、各電源ＰＡＤと同層の内部電源配線１０３と各
電源層に対応する下層の部電源配線１０４とを接続する
上下層接続ＶＩＡ１０５とを具備する。
形態の半導体装置１００は、高電位電源（以下、ＶＤＤ
電源と略記する）ＰＡＤ１０１と、低電位電源（以下、
ＶＳＳ電源と略記する）ＰＡＤ１０２と、ＶＤＤ電源Ｐ
ＡＤ１０１どうし、およびＶＳＳ電源ＰＡＤ１０２どう
しのそれぞれを接続する各電源ＰＡＤと同層の内部電源
配線１０３と、各電源層に対応する下層の部電源配線１
０４と、各電源ＰＡＤと同層の内部電源配線１０３と各
電源層に対応する下層の部電源配線１０４とを接続する
上下層接続ＶＩＡ１０５とを具備する。
【００２０】そして、本発明の第１の実施の形態の半導
体装置１００の内部素子領域に電源ＰＡＤ（１０１、１
０２）が配置されている場合、上下に並んでいる同電位
のＶＤＤ電源ＰＡＤ１０１とＶＤＤ電源ＰＡＤ１０１、
ＶＳＳ電源ＰＡＤ１０２とＶＳＳ電源ＰＡＤ１０２の電
源ＰＡＤどうしを電源ＰＡＤと同層のメタル配線１０３
を使用して、電源ＰＡＤの上下辺の中央部分から縦方向
に配線して、縦方向に並んでいる同電位の電源ＰＡＤを
接続する。
体装置１００の内部素子領域に電源ＰＡＤ（１０１、１
０２）が配置されている場合、上下に並んでいる同電位
のＶＤＤ電源ＰＡＤ１０１とＶＤＤ電源ＰＡＤ１０１、
ＶＳＳ電源ＰＡＤ１０２とＶＳＳ電源ＰＡＤ１０２の電
源ＰＡＤどうしを電源ＰＡＤと同層のメタル配線１０３
を使用して、電源ＰＡＤの上下辺の中央部分から縦方向
に配線して、縦方向に並んでいる同電位の電源ＰＡＤを
接続する。
【００２１】次に、前記、縦方向に接続した配線と同層
のメタルを使用し、縦方向に接続した配線に直行する横
方向に、ＶＤＤ電源とＶＳＳ電源の配線が重ならないよ
うに交互に配線して、各電源ＰＡＤ間をくし状にする。
のメタルを使用し、縦方向に接続した配線に直行する横
方向に、ＶＤＤ電源とＶＳＳ電源の配線が重ならないよ
うに交互に配線して、各電源ＰＡＤ間をくし状にする。
【００２２】くし状になった電源ＰＡＤと同層の電源配
線と直行する下層配線１０４との交点に、上下層を接続
するＶＩＡ１０５を配置する事により内部領域素子に電
源供給を行う事が可能となる。
線と直行する下層配線１０４との交点に、上下層を接続
するＶＩＡ１０５を配置する事により内部領域素子に電
源供給を行う事が可能となる。
【００２３】次に、図２を参照しながら、本実施の形態
の処理フローの各ステップ処理内容について説明する。
の処理フローの各ステップ処理内容について説明する。
【００２４】まず、第１のステップを説明する。
【００２５】本ステップでは、下記に示す各ファイルを
読み込み内部記憶装置に一時記憶する処理を行う。
読み込み内部記憶装置に一時記憶する処理を行う。
【００２６】電源ＰＡＤに電源端子を設けた素子定義フ
ァイルを素子定義情報として格納する。電源ＰＡＤに電
源端子を設けたイメージを図３に示す。
ァイルを素子定義情報として格納する。電源ＰＡＤに電
源端子を設けたイメージを図３に示す。
【００２７】従来技術の自動配置ツールを用いて、半導
体チップの内部素子領域に電源ＰＡＤと内部素子を配置
した内部素子配置ファイルを内部素子領域配置情報とし
て格納する。消費電力別に内部電源構造のイメージを図
４に示す。
体チップの内部素子領域に電源ＰＡＤと内部素子を配置
した内部素子配置ファイルを内部素子領域配置情報とし
て格納する。消費電力別に内部電源構造のイメージを図
４に示す。
【００２８】図４（ａ）に示した内部電源構造では、図
４（ａ）は消費電力大（５Ｗ〜１０Ｗ）の場合の内部電
源構造（電源ＰＡＤと同層の内部電源配線幅１０μｍ）
に対応し、図４（ｂ）は消費電力中（１Ｗ〜５Ｗ）の場
合の内部電源構造（電源ＰＡＤと同層の内部電源配線幅
５μｍ）に対応し、図４（ｃ）は消費電力小（１Ｗ以
下）の場合の内部電源構造（電源ＰＡＤと同層の内部電
源配線幅１μｍ）に対応している。すなわち、内部電源
構造の種類は、３種類である。
４（ａ）は消費電力大（５Ｗ〜１０Ｗ）の場合の内部電
源構造（電源ＰＡＤと同層の内部電源配線幅１０μｍ）
に対応し、図４（ｂ）は消費電力中（１Ｗ〜５Ｗ）の場
合の内部電源構造（電源ＰＡＤと同層の内部電源配線幅
５μｍ）に対応し、図４（ｃ）は消費電力小（１Ｗ以
下）の場合の内部電源構造（電源ＰＡＤと同層の内部電
源配線幅１μｍ）に対応している。すなわち、内部電源
構造の種類は、３種類である。
【００２９】本実施の形態では、内部電源構造の種類を
３種類としたが、２つ以上であれば何種類でもよい。
３種類としたが、２つ以上であれば何種類でもよい。
【００３０】従来の自動配置ツールで半導体チップ内部
素子領域に配置された各内部素子の消費電力を定義した
消費電力ファイルを消費電力定義情報として格納する。
消費電力ファイルのイメージを図５に示す。例えば、内
部素子機能名が「ＩＮＶＥＲＴＥＲ」の場合、その消費
電力は１０μＷである。
素子領域に配置された各内部素子の消費電力を定義した
消費電力ファイルを消費電力定義情報として格納する。
消費電力ファイルのイメージを図５に示す。例えば、内
部素子機能名が「ＩＮＶＥＲＴＥＲ」の場合、その消費
電力は１０μＷである。
【００３１】次に、第２のステップを説明する。
【００３２】本ステップでは、内部素子領域配置情報か
ら内部素子と電源ＰＡＤの配置情報を抽出して、内部素
子配置情報と電源ＰＡＤ配置情報として内部記憶装置に
一時記憶する処理を行う。
ら内部素子と電源ＰＡＤの配置情報を抽出して、内部素
子配置情報と電源ＰＡＤ配置情報として内部記憶装置に
一時記憶する処理を行う。
【００３３】次に、第３のステップでは、前記ステップ
２で抽出した電源ＰＡＤ配置情報から、内部素子配置検
索領域を設定し、内部素子配置検索領域情報として内部
記憶装置に一時記憶する処理を行う。
２で抽出した電源ＰＡＤ配置情報から、内部素子配置検
索領域を設定し、内部素子配置検索領域情報として内部
記憶装置に一時記憶する処理を行う。
【００３４】内部素子配置検索領域の設定は、頂点を同
電位の電源ＰＡＤ（ＶＤＤまたはＶＳＳ）に囲まれた四
角形として、頂点の電源ＰＡＤは、ＶＤＤ、ＶＳＳのど
ちらかを基準にする。
電位の電源ＰＡＤ（ＶＤＤまたはＶＳＳ）に囲まれた四
角形として、頂点の電源ＰＡＤは、ＶＤＤ、ＶＳＳのど
ちらかを基準にする。
【００３５】次に、第４のステップでは、前記ステップ
３で設定した内部素子配置検索領域情報の領域内に配置
されている内部素子を、内部素子配置情報から抽出する
処理を行う。
３で設定した内部素子配置検索領域情報の領域内に配置
されている内部素子を、内部素子配置情報から抽出する
処理を行う。
【００３６】内部素子が内部素子配置検索領域をまたが
った場合は、またがっている内部素子の面積比から消費
電力を算出する係数を求める。
った場合は、またがっている内部素子の面積比から消費
電力を算出する係数を求める。
【００３７】例えば、内部素子配置検索領域をまたがっ
ている面積比が３：７の場合、面積比３にまたがってい
る内部素子配置検索領域内での算出係数を０．３とし
て、面積比７にまたがっている内部素子配置検索領域内
での算出係数を０．７として抽出する。
ている面積比が３：７の場合、面積比３にまたがってい
る内部素子配置検索領域内での算出係数を０．３とし
て、面積比７にまたがっている内部素子配置検索領域内
での算出係数を０．７として抽出する。
【００３８】内部素子配置検索領域内に配置されてお
り、隣接する内部素子配置検索領域にまたがない内部素
子は、算出係数１として抽出する。
り、隣接する内部素子配置検索領域にまたがない内部素
子は、算出係数１として抽出する。
【００３９】次に、第５のステップでは、消費電力定義
情報を元に、前記ステップ４で抽出した内部素子と算出
係数から領域内の消費電力総和として算出した結果を、
領域別消費電力情報として内部記憶装置に一時記憶する
処理を行う。
情報を元に、前記ステップ４で抽出した内部素子と算出
係数から領域内の消費電力総和として算出した結果を、
領域別消費電力情報として内部記憶装置に一時記憶する
処理を行う。
【００４０】領域内に配置している各内部素子の消費電
力算出は、以下の式を用いて求める。 領域内配置の各内部素子消費電力＝（該当素子の消費電
力）×（算出係数） また、領域内の消費電力総和算出は、以下の式を用いて
求める。 領域内消費電力総和＝Σ（領域内配置の各内部素子消費
電力） 次に、第６のステップでは、前記ステップ３で求めた内
部素子配置検索領域情報の領域検索が全て終了したかを
チェックして、未終了の場合はステップ７の内部素子配
置検索領域移動処理を行い、終了した場合は、次のステ
ップ８の処理を行う判断をする。
力算出は、以下の式を用いて求める。 領域内配置の各内部素子消費電力＝（該当素子の消費電
力）×（算出係数） また、領域内の消費電力総和算出は、以下の式を用いて
求める。 領域内消費電力総和＝Σ（領域内配置の各内部素子消費
電力） 次に、第６のステップでは、前記ステップ３で求めた内
部素子配置検索領域情報の領域検索が全て終了したかを
チェックして、未終了の場合はステップ７の内部素子配
置検索領域移動処理を行い、終了した場合は、次のステ
ップ８の処理を行う判断をする。
【００４１】次に、第７のステップでは、内部素子配置
検索領域情報の領域検索で終了していない領域に領域移
動する処理を行い、ステップ４の領域内内部素子抽出処
理を行う。
検索領域情報の領域検索で終了していない領域に領域移
動する処理を行い、ステップ４の領域内内部素子抽出処
理を行う。
【００４２】次に、第８のステップでは、電源ＰＡＤ配
置情報と素子定義情報から、各電源ＰＡＤの電源端子位
置を抽出した後、同電位の電源端子どうしが最短距離に
なる電源端子を選択する処理を半導体チップ全体に対し
て行う。
置情報と素子定義情報から、各電源ＰＡＤの電源端子位
置を抽出した後、同電位の電源端子どうしが最短距離に
なる電源端子を選択する処理を半導体チップ全体に対し
て行う。
【００４３】最短距離となる電源端子が複数ある場合、
電源ＰＡＤ各辺の中心位置にある電源端子を選択する。
電源ＰＡＤ各辺の中心位置にある電源端子を選択する。
【００４４】次に、第９のステップでは、前記ステップ
８で抽出した同電位の電源ＰＡＤの電源端子どうしを接
続する処理を行う。電源ＰＡＤと同層のメタルを使用し
て電源端子どうしを接続する。
８で抽出した同電位の電源ＰＡＤの電源端子どうしを接
続する処理を行う。電源ＰＡＤと同層のメタルを使用し
て電源端子どうしを接続する。
【００４５】配線は、従来技術の自動配線ツールで定義
する電源ＰＡＤと同層メタルの優先配線方向（主軸）に
直行する方向（副軸）を最初に行い、次に配線優先方向
（主軸）を配線する。
する電源ＰＡＤと同層メタルの優先配線方向（主軸）に
直行する方向（副軸）を最初に行い、次に配線優先方向
（主軸）を配線する。
【００４６】配線をする方向は、電源端子から右・上方
向または左・下方向のいずれかの方向に配線するように
設定する。
向または左・下方向のいずれかの方向に配線するように
設定する。
【００４７】最初に電源ＰＡＤと同層メタルの配線優先
方向と直行する方向（副軸）だけで、電源ＰＡＤの電源
端子どうしを接続すると、配線優先方向（主軸）の配線
処理は行わない。
方向と直行する方向（副軸）だけで、電源ＰＡＤの電源
端子どうしを接続すると、配線優先方向（主軸）の配線
処理は行わない。
【００４８】図２０に示す第３実施の形態のように、同
電位の電源ＰＡＤの電源端子どうしが斜めに有った場
合、最初に電源ＰＡＤと同層メタルの配線優先方向と直
行する方向（副軸）を配線した後、配線優先方向（主
軸）を配線してＬ字状に接続する。配線方法について
は、従来技術の自動配線ツールを使用する。
電位の電源ＰＡＤの電源端子どうしが斜めに有った場
合、最初に電源ＰＡＤと同層メタルの配線優先方向と直
行する方向（副軸）を配線した後、配線優先方向（主
軸）を配線してＬ字状に接続する。配線方法について
は、従来技術の自動配線ツールを使用する。
【００４９】次に、第１０のステップでは、前記ステッ
プ３で求めた内部素子配置検索領域情報ごとに、前記ス
テップ５で算出した領域別消費電力情報の消費電力を、
内部電源構造情報から供給可能な内部電源構造を選択し
て、内部電源配線処理を行う。
プ３で求めた内部素子配置検索領域情報ごとに、前記ス
テップ５で算出した領域別消費電力情報の消費電力を、
内部電源構造情報から供給可能な内部電源構造を選択し
て、内部電源配線処理を行う。
【００５０】内部電源配線処理は、従来技術の自動配線
ツールを使用する。
ツールを使用する。
【００５１】次に、第１１のステップでは、前記ステッ
プ３で求めた内部素子配置検索領域情報の領域内で、前
記ステップ１０処理すべてが終了したかをチェックし
て、未終了の場合はステップ１２の内部素子配置検索領
域移動処理を行い、終了した場合は本発明の処理を終了
する判断を行う。
プ３で求めた内部素子配置検索領域情報の領域内で、前
記ステップ１０処理すべてが終了したかをチェックし
て、未終了の場合はステップ１２の内部素子配置検索領
域移動処理を行い、終了した場合は本発明の処理を終了
する判断を行う。
【００５２】最後に、第１２のステップでは、内部素子
配置検索領域情報の領域内で前記ステップ１０処理を終
了していない領域に領域移動する処理を行い、ステップ
１０の内部電源配線処理を行う。
配置検索領域情報の領域内で前記ステップ１０処理を終
了していない領域に領域移動する処理を行い、ステップ
１０の内部電源配線処理を行う。
【００５３】以上のように、第１のステップ乃至第１２
ステップの処理を行う事により、本発明の内部電源端子
間の電源配線が実現出来る。
ステップの処理を行う事により、本発明の内部電源端子
間の電源配線が実現出来る。
【００５４】次に、さらに、本発明の第１実施の形態に
ついて、図６乃至図１８を参照して説明を行う。
ついて、図６乃至図１８を参照して説明を行う。
【００５５】図６は、ステップ１で読み込まれた内部素
子領域配置情報のイメージであり、図６では、電源ＰＡ
Ｄ（６０１、６０２）の間に内部素子６１０が配置され
ている状態を表す。
子領域配置情報のイメージであり、図６では、電源ＰＡ
Ｄ（６０１、６０２）の間に内部素子６１０が配置され
ている状態を表す。
【００５６】第２のステップで内部素子と電源ＰＡＤの
配置情報を抽出した後、第３のステップで内部素子配置
検索領域を設定する。本実施の形態では、図７に示すよ
うに、電源ＰＡＤ（ＶＤＤ）７０１を内部素子配置検索
領域の頂点として設定し、内部素子配置検索領域Ａ７１
１〜内部素子配置検索領域Ｄ７１４の４つの領域を設定
する。
配置情報を抽出した後、第３のステップで内部素子配置
検索領域を設定する。本実施の形態では、図７に示すよ
うに、電源ＰＡＤ（ＶＤＤ）７０１を内部素子配置検索
領域の頂点として設定し、内部素子配置検索領域Ａ７１
１〜内部素子配置検索領域Ｄ７１４の４つの領域を設定
する。
【００５７】図８に示す内部素子配置検索領域Ａ８１１
について、第４のステップの処理を行い、領域内８００
に配置されている内部素子８１０を抽出して、算出係数
を求める。
について、第４のステップの処理を行い、領域内８００
に配置されている内部素子８１０を抽出して、算出係数
を求める。
【００５８】内部素子配置検索領域Ａ８１１と内部素子
配置検索領域Ｂ８１２にまたがっている内部素子８２０
があり、その面積比が１：９となり、内部素子配置検索
領域Ａ８１１には、その内部素子の算出係数を０．１に
設定する。その他の内部素子は、内部素子配置検索領域
Ａ８１１内に入っているので算出係数を１として設定す
る。
配置検索領域Ｂ８１２にまたがっている内部素子８２０
があり、その面積比が１：９となり、内部素子配置検索
領域Ａ８１１には、その内部素子の算出係数を０．１に
設定する。その他の内部素子は、内部素子配置検索領域
Ａ８１１内に入っているので算出係数を１として設定す
る。
【００５９】抽出した内部素子と算出係数および図５の
消費電力定義情報をもとに、第５のステップの処理で、
内部素子配置検索領域Ａ８１１内の消費電力総和を求め
て領域別消費電力情報に格納する。
消費電力定義情報をもとに、第５のステップの処理で、
内部素子配置検索領域Ａ８１１内の消費電力総和を求め
て領域別消費電力情報に格納する。
【００６０】次に、ステップ６とステップ７により、内
部素子配置検索領域の領域移動を行い、前記と同様にス
テップ４、ステップ５の処理を行って領域別消費電力情
報を全領域に対して求める。
部素子配置検索領域の領域移動を行い、前記と同様にス
テップ４、ステップ５の処理を行って領域別消費電力情
報を全領域に対して求める。
【００６１】図９は、内部素子配置検索領域Ｂ９１２に
領域移動してステップ４、ステップ５の処理を行う場合
を示す。
領域移動してステップ４、ステップ５の処理を行う場合
を示す。
【００６２】図１０は、内部素子配置検索領域Ｃ１０１
３に領域移動してステップ４、ステップ５の処理を行う
場合を示す。
３に領域移動してステップ４、ステップ５の処理を行う
場合を示す。
【００６３】図１１は、内部素子配置検索領域Ｄ１１１
４に領域移動してステップ４、ステップ５の処理を行う
場合を示す。
４に領域移動してステップ４、ステップ５の処理を行う
場合を示す。
【００６４】本実施の形態では、各内部素子配置検索領
域の消費電力総和が以下のように求まったとする。 内部素子配置検索領域Ａ：６Ｗ 内部素子配置検索領域Ｂ：４Ｗ 内部素子配置検索領域Ｃ：３Ｗ 内部素子配置検索領域Ｄ：０．９Ｗ 内部素子配置検索領域Ｄに領域移動して、ステップ４、
ステップ５の処理が終了すると、ステップ６では、内部
素子配置検索領域の検索が終了したと判断してステップ
８の電源ＰＡＤの電源端子抽出処理を行う。
域の消費電力総和が以下のように求まったとする。 内部素子配置検索領域Ａ：６Ｗ 内部素子配置検索領域Ｂ：４Ｗ 内部素子配置検索領域Ｃ：３Ｗ 内部素子配置検索領域Ｄ：０．９Ｗ 内部素子配置検索領域Ｄに領域移動して、ステップ４、
ステップ５の処理が終了すると、ステップ６では、内部
素子配置検索領域の検索が終了したと判断してステップ
８の電源ＰＡＤの電源端子抽出処理を行う。
【００６５】電源ＰＡＤの電源端子抽出を行うため、ス
テップ８の処理を行う。図１２にしめすように電源端子
抽出処理は、ステップ２で抽出した電源ＰＡＤの配置情
報と、ステップ１で読み込んだ図３の素子定義情報をも
とに半導体チップ内部領域内に配置されている電源ＰＡ
Ｄの電源端子位置を抽出する。
テップ８の処理を行う。図１２にしめすように電源端子
抽出処理は、ステップ２で抽出した電源ＰＡＤの配置情
報と、ステップ１で読み込んだ図３の素子定義情報をも
とに半導体チップ内部領域内に配置されている電源ＰＡ
Ｄの電源端子位置を抽出する。
【００６６】電源端子位置を抽出後、同電位の電源端子
どうしが最短距離になる電源端子を抽出する。
どうしが最短距離になる電源端子を抽出する。
【００６７】図１３では、上下左右に同電位電源ＰＡＤ
があるため、最短距離になる電源端子が電源ＰＡＤ上の
各辺に存在する事になるので、電源ＰＡＤ各辺の中央部
にある電源端子を選択する。
があるため、最短距離になる電源端子が電源ＰＡＤ上の
各辺に存在する事になるので、電源ＰＡＤ各辺の中央部
にある電源端子を選択する。
【００６８】次に、抽出した電源ＰＡＤの電源端子どう
しをステップ９の処理により、図１４に示すように電源
ＰＡＤと同層のメタルで副軸方向で接続する。
しをステップ９の処理により、図１４に示すように電源
ＰＡＤと同層のメタルで副軸方向で接続する。
【００６９】図１４の場合は、副軸方向の配線で電源端
子どうしの接続完了したので、主軸方向配線処理は行わ
ない。電源ＰＡＤの電源端子接続が終了した後、ステッ
プ１０の内部電源配線処理を行う。
子どうしの接続完了したので、主軸方向配線処理は行わ
ない。電源ＰＡＤの電源端子接続が終了した後、ステッ
プ１０の内部電源配線処理を行う。
【００７０】まず、内部素子配置検索領域Ａの消費電力
総和を領域別消費電力情報をもとに、その消費電力を十
分に電源供給可能な内部電源構造を前記ステップ１読み
込んだ内部電源構造情報から選択して従来技術の自動配
線ツールで配線する。
総和を領域別消費電力情報をもとに、その消費電力を十
分に電源供給可能な内部電源構造を前記ステップ１読み
込んだ内部電源構造情報から選択して従来技術の自動配
線ツールで配線する。
【００７１】全ての内部素子配置検索領域に対してステ
ップ１０、ステップ１１、ステップ１２の処理を行う。
ップ１０、ステップ１１、ステップ１２の処理を行う。
【００７２】内部素子配置検索領域Ａの消費電力総和
は、ステップ５で６Ｗと求められているため、図１５に
示すように内部電源構造情報の消費電力大タイプ（図４
（ａ））の電源配線を選択する。同様に、各領域につい
て処理を行う。
は、ステップ５で６Ｗと求められているため、図１５に
示すように内部電源構造情報の消費電力大タイプ（図４
（ａ））の電源配線を選択する。同様に、各領域につい
て処理を行う。
【００７３】内部素子配置検索領域Ｂの消費電力総和
は、ステップ５で４Ｗと求められているため、図１６に
示すように内部電源構造情報の消費電力中タイプ（図４
（ｂ））の電源配線を選択する。
は、ステップ５で４Ｗと求められているため、図１６に
示すように内部電源構造情報の消費電力中タイプ（図４
（ｂ））の電源配線を選択する。
【００７４】内部素子配置検索領域Ｃの消費電力総和
は、ステップ５で３Ｗと求められているため、図１７に
示すように内部電源構造情報の消費電力中タイプ（図４
（ｂ））の電源配線を選択する。
は、ステップ５で３Ｗと求められているため、図１７に
示すように内部電源構造情報の消費電力中タイプ（図４
（ｂ））の電源配線を選択する。
【００７５】内部素子配置検索領域Ｄの消費電力総和
は、ステップ５で０．９Ｗと求められているため、図１
８に示すように内部電源構造情報の消費電力小タイプ
（図４（ｃ））の電源配線を選択する。
は、ステップ５で０．９Ｗと求められているため、図１
８に示すように内部電源構造情報の消費電力小タイプ
（図４（ｃ））の電源配線を選択する。
【００７６】以上の通り、本発明の第１の実施の形態の
電源ＰＡＤ間に内部電源配線がされて、処理が完了す
る。
電源ＰＡＤ間に内部電源配線がされて、処理が完了す
る。
【００７７】次に、本発明の第２の実施の形態について
図１９を参照して説明する。
図１９を参照して説明する。
【００７８】図１９を参照すると、本発明の第２の実施
の形態は、電源ＰＡＤと同層メタルの優先配線方向が縦
の場合であり、本発明の第１の実施の形態と同様に内部
電源ＰＡＤ間に電源配線を行う事が可能である。
の形態は、電源ＰＡＤと同層メタルの優先配線方向が縦
の場合であり、本発明の第１の実施の形態と同様に内部
電源ＰＡＤ間に電源配線を行う事が可能である。
【００７９】すなわち、本発明の第２の実施の形態は、
本発明の第１の実施の形態を左に９０度回転し、それを
Ｘ軸で反転した構造である。
本発明の第１の実施の形態を左に９０度回転し、それを
Ｘ軸で反転した構造である。
【００８０】ＶＤＤ電源ＰＡＤ１９０１が図１のＶＤＤ
電源ＰＡＤ１０１に対応し、ＶＳＳ電源ＰＡＤ１９０２
が図１のＶＳＳ電源ＰＡＤ１０２に対応し、配線１９３
１が図１の配線１０３に対応している。
電源ＰＡＤ１０１に対応し、ＶＳＳ電源ＰＡＤ１９０２
が図１のＶＳＳ電源ＰＡＤ１０２に対応し、配線１９３
１が図１の配線１０３に対応している。
【００８１】次に、本発明の第３の実施の形態について
図２０を参照して説明する。
図２０を参照して説明する。
【００８２】本発明の第３の実施の形態は、同電位の電
源ＰＡＤならびが斜め方向にある場合である。すなわ
ち、ＶＤＤ電源ＰＡＤ２００１が基準のＰＡＤから右・
下方向に配列され、ＶＳＳ電源ＰＡＤ２００２も基準の
ＰＡＤから右・下方向に配列される構造である。
源ＰＡＤならびが斜め方向にある場合である。すなわ
ち、ＶＤＤ電源ＰＡＤ２００１が基準のＰＡＤから右・
下方向に配列され、ＶＳＳ電源ＰＡＤ２００２も基準の
ＰＡＤから右・下方向に配列される構造である。
【００８３】本発明の第３の実施の形態は、図２１
（ａ）〜図２１（ｃ）に示すように、半導体チップの消
費電力に対して十分に電源供給が行える内部構造を消費
電力範囲別に定義した内部電源構造ファイルを本発明の
第１の実施の形態および本発明の第２の実施の形態とは
別に設定し、内部電源構造情報羽として内部記憶装置に
格納する。
（ａ）〜図２１（ｃ）に示すように、半導体チップの消
費電力に対して十分に電源供給が行える内部構造を消費
電力範囲別に定義した内部電源構造ファイルを本発明の
第１の実施の形態および本発明の第２の実施の形態とは
別に設定し、内部電源構造情報羽として内部記憶装置に
格納する。
【００８４】同電位の電源ＰＡＤどうしの接続方法は、
図２の処理フロー図に示すステップ８で同電位の電源Ｐ
ＡＤに設けている電源端子どうしが最短距離になる電源
端子を選択する。
図２の処理フロー図に示すステップ８で同電位の電源Ｐ
ＡＤに設けている電源端子どうしが最短距離になる電源
端子を選択する。
【００８５】本発明の第３の実施の形態では、同電位の
電源ＰＡＤならびが斜め方向にあるため、電源端子同士
が最短距離になる場所は電源ＰＡＤの角に設けている電
源端子となる。
電源ＰＡＤならびが斜め方向にあるため、電源端子同士
が最短距離になる場所は電源ＰＡＤの角に設けている電
源端子となる。
【００８６】ステップ８で設定した配線方向の制約に従
い、同電位の電源ＰＡＤどうしを接続する時、配線始点
の電源ＰＡＤから同層メタルの優先配線方向に直行する
方向（副軸）を最初に配線を行い、配線終点の電源ＰＡ
Ｄと同座標（縦方向に配線する場合はＹ座標、横方向に
配線する場合はＸ座標）から優先配線方向（主軸）に配
線方向を切替えて配線終点の電源端子に接続するように
ステップ９の処理を行い、本発明を実現する。
い、同電位の電源ＰＡＤどうしを接続する時、配線始点
の電源ＰＡＤから同層メタルの優先配線方向に直行する
方向（副軸）を最初に配線を行い、配線終点の電源ＰＡ
Ｄと同座標（縦方向に配線する場合はＹ座標、横方向に
配線する場合はＸ座標）から優先配線方向（主軸）に配
線方向を切替えて配線終点の電源端子に接続するように
ステップ９の処理を行い、本発明を実現する。
【００８７】次に、本発明の第４の実施の形態について
図２２を参照して説明する。
図２２を参照して説明する。
【００８８】本発明の第４の実施の形態では、電源ＰＡ
Ｄと同層メタルの優先配線方向が縦の場合であり、本発
明の第３の実施の形態と同様に内部電源ＰＡＤ間に電源
配線を行う事が可能である。
Ｄと同層メタルの優先配線方向が縦の場合であり、本発
明の第３の実施の形態と同様に内部電源ＰＡＤ間に電源
配線を行う事が可能である。
【００８９】すなわち、本発明の第４の実施の形態は、
本発明の第３の実施の形態を左に９０度回転した構造で
ある。ＶＤＤ電源ＰＡＤ２２０１が図２０のＶＤＤ電源
ＰＡＤ２００１に対応し、ＶＳＳ電源ＰＡＤ２２０２が
図２０のＶＳＳ電源ＰＡＤ２００２に対応ししている。
本発明の第３の実施の形態を左に９０度回転した構造で
ある。ＶＤＤ電源ＰＡＤ２２０１が図２０のＶＤＤ電源
ＰＡＤ２００１に対応し、ＶＳＳ電源ＰＡＤ２２０２が
図２０のＶＳＳ電源ＰＡＤ２００２に対応ししている。
【００９０】
【発明の効果】以上説明した通り、本発明による効果
は、本発明を使用して内部電源ＰＡＤ間に電源配線を設
ける事により、電源電位降下（ＩＲ−Ｄｒｏｐ）は、図
２９に示す通り、約９％〜１７％まで改善が可能であ
る。また、ＶＤＤとＶＳＳ電源のＩＲ−Ｄｒｏｐ量のバ
ランスも図ることが可能である。
は、本発明を使用して内部電源ＰＡＤ間に電源配線を設
ける事により、電源電位降下（ＩＲ−Ｄｒｏｐ）は、図
２９に示す通り、約９％〜１７％まで改善が可能であ
る。また、ＶＤＤとＶＳＳ電源のＩＲ−Ｄｒｏｐ量のバ
ランスも図ることが可能である。
【００９１】市販されている電源電圧降下（ＩＲ−Ｄｒ
ｏｐ）解析ツールを使用して、電源電圧降下の分布を画
像化した結果を、ＶＤＤ電源側（図２５）、ＶＳＳ電源
側（図２６）に示す。従来例で行った結果は、ＶＤＤ電
源側（図２３）、ＶＳＳ電源側（図２４）に示す。
ｏｐ）解析ツールを使用して、電源電圧降下の分布を画
像化した結果を、ＶＤＤ電源側（図２５）、ＶＳＳ電源
側（図２６）に示す。従来例で行った結果は、ＶＤＤ電
源側（図２３）、ＶＳＳ電源側（図２４）に示す。
【００９２】本発明により、従来例に比べ電源電圧降下
の電圧分布が小さくなっており、効果が有る事が分か
る。
の電圧分布が小さくなっており、効果が有る事が分か
る。
【図１】本発明の第１の実施の形態の半導体装置の模式
的平面図である。
的平面図である。
【図２】本発明の処理フローを示す図である。
【図３】本発明の第１の実施の形態の半導体装置の内部
電源ＰＡＤと電源端子設定図である。
電源ＰＡＤと電源端子設定図である。
【図４】本発明の第１の実施の形態の半導体装置の消費
電力別の内部電源構造図である。
電力別の内部電源構造図である。
【図５】本発明の第１の実施の形態の半導体装置の内部
素子別の消費電力ファイル例である。
素子別の消費電力ファイル例である。
【図６】本発明の第１の実施の形態の半導体装置の第１
の処理途中経過図である。
の処理途中経過図である。
【図７】本発明の第１の実施の形態の半導体装置の第２
の処理途中経過図である。
の処理途中経過図である。
【図８】本発明の第１の実施の形態の半導体装置の第３
の処理途中経過図である。
の処理途中経過図である。
【図９】本発明の第１の実施の形態の半導体装置の第４
の処理途中経過図である。
の処理途中経過図である。
【図１０】本発明の第１の実施の形態の半導体装置の第
５の処理途中経過図である。
５の処理途中経過図である。
【図１１】本発明の第１の実施の形態の半導体装置の第
６の処理途中経過図である。
６の処理途中経過図である。
【図１２】本発明の第１の実施の形態の半導体装置の第
８の処理途中経過図である。
８の処理途中経過図である。
【図１３】本発明の第１の実施の形態の半導体装置の第
９の処理途中経過図である。
９の処理途中経過図である。
【図１４】本発明の第１の実施の形態の半導体装置の第
１０の処理途中経過図である。
１０の処理途中経過図である。
【図１５】本発明の第１の実施の形態の半導体装置の第
１１の処理途中経過図である。
１１の処理途中経過図である。
【図１６】本発明の第１の実施の形態の半導体装置の第
１２の処理途中経過図である。
１２の処理途中経過図である。
【図１７】本発明の第１の実施の形態の半導体装置の第
１３の処理途中経過図である。
１３の処理途中経過図である。
【図１８】本発明の第１の実施の形態の半導体装置の第
１４の処理途中経過図である。
１４の処理途中経過図である。
【図１９】本発明の第２の実施の形態の半導体装置の模
式的平面図である。
式的平面図である。
【図２０】本発明の第３の実施の形態の半導体装置の模
式的平面図である。
式的平面図である。
【図２１】本発明の第３の実施の形態の半導体装置の消
費電力別の内部電源構造図である。
費電力別の内部電源構造図である。
【図２２】本発明の第４の実施の形態の半導体装置の模
式的平面図である。
式的平面図である。
【図２３】従来の半導体装置のＶＤＤ電源側ＩＲ−Ｄｒ
ｏｐ解析結果を示す図である。
ｏｐ解析結果を示す図である。
【図２４】従来の半導体装置のＶＳＳ電源側ＩＲ−Ｄｒ
ｏｐ解析結果を示す図である。
ｏｐ解析結果を示す図である。
【図２５】本発明の第１の実施の形態の半導体装置のＶ
ＤＤ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
ＤＤ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
【図２６】本発明の第１の実施の形態の半導体装置のＶ
ＳＳ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
ＳＳ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
【図２７】従来の半導体装置の電源ＰＡＤ間の電源配線
の模式的平面図である。
の模式的平面図である。
【図２８】従来の半導体装置のチップ断面図である。
【図２９】本発明の効果を従来の半導体装置と比較した
図である。
図である。
１００，６００，７００，８００，９００ 半導体装
置 １０１ ＶＤＤＰＡＤ １０２ ＶＳＳＰＡＤ １０３ 電源ＰＡＤと同層の内部電源配線 １０４ 下層の内部電源配線 １０５ 上下層接続ＶＩＡ ２０１ 内部素子記憶ファイル ６０１ ＶＤＤＰＡＤ ６０２ ＶＳＳＰＡＤ ６０３ 電源ＰＡＤと同層の内部電源配線 ６０４ 下層の内部電源配線 ６０５ 上下層接続ＶＩＡ １０００，１１００，１２００，１３００，１４００，
１５００，１６００，１７００，１８００，１９００
半導体装置
置 １０１ ＶＤＤＰＡＤ １０２ ＶＳＳＰＡＤ １０３ 電源ＰＡＤと同層の内部電源配線 １０４ 下層の内部電源配線 １０５ 上下層接続ＶＩＡ ２０１ 内部素子記憶ファイル ６０１ ＶＤＤＰＡＤ ６０２ ＶＳＳＰＡＤ ６０３ 電源ＰＡＤと同層の内部電源配線 ６０４ 下層の内部電源配線 ６０５ 上下層接続ＶＩＡ １０００，１１００，１２００，１３００，１４００，
１５００，１６００，１７００，１８００，１９００
半導体装置
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 BE09 CA10 CA17 CD02 EZ20
5F064 BB07 DD44 EE02 EE12 EE16
EE22 EE27 EE52 EE58 HH06
HH10 HH11
Claims (7)
- 【請求項１】 半導体チップの内部素子領域に高電位を
供給する正電源端子と低電位を供給する負電源端子とか
らなる内部電源端子を具備し、 前記正電源端子および前記負電源端子のそれぞれが、前
記半導体チップの内部素子領域に一様に配置され、前記
半導体チップ外部から前記内部電源端子に電源が供給さ
れる構造の半導体装置において、 前記内部電源端子と同層の金属配線メタルを前記内部電
源端子間にくし状に配線した後、同電位の内部電源端子
と接続し、前記くし状金属配線メタル配線と下層金属配
線メタルが交差する箇所に上下層接続ＶＩＡを設ける事
により、前記下層金属配線メタルで構成している内部素
子領域の電源配線に電源を供給して、前記半導体チップ
外部のパッケージから半導体チップ内部素子領域に電源
供給する電源ＰＡＤと同層金属配線メタルを１層だけ使
用し、前記電源ＰＡＤ間に内部電源配線を敷き詰めて内
部素子に電源供給することを特徴とする半導体装置。 - 【請求項２】 上下に並んでいる同電位（高電位と高電
位、低電位と低電位）の前記電源ＰＡＤどうしを電源Ｐ
ＡＤと同層のメタルを使用して電源ＰＡＤの上下辺の中
央部分から縦方向に配線するよう、前記電源ＰＡＤを縦
方向に並べた請求項１記載の半導体装置。 - 【請求項３】 左右に並んでいる同電位（高電位と高電
位、低電位と低電位）の前記電源ＰＡＤどうしを電源Ｐ
ＡＤと同層のメタルを使用して電源ＰＡＤの左右辺の中
央部分から横方向に配線するよう、前記電源ＰＡＤを横
方向に並べた請求項１記載の半導体装置。 - 【請求項４】 前記正電源端子と前記負電源端子とを交
互に並べて、敷き詰める配置にした電源ＰＡＤどうしを
電源ＰＡＤと同層のメタルを使用して電源ＰＡＤの上下
辺の中央部分から縦方向に配線するよう、前記電源ＰＡ
Ｄを縦方向に並べた請求項１、２または３記載の半導体
装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
装置に適用される内部電源端子間の電源配線方法であっ
て、電源ＰＡＤ間の内部電源配線を電源ＰＡＤと同層の
メタル１層で構成するために、電源ＰＡＤ上に電源端子
を設け、電源ＰＡＤの配置状態から最短距離になる電源
端子を抽出して、抽出した電源端子どうしを電源ＰＡＤ
と同層メタルの優先配線方向と直行する方向（副軸）を
優先に配線してから優先配線方向に配線した後、電源Ｐ
ＡＤ間の領域に配置された内部素子の消費電力を算出し
て予め定義した内部電源構造を選択して配線する内部電
源端子間の電源配線方法。 - 【請求項６】 上下に並んでいる同電位（高電位と高電
位、低電位と低電位）の前記電源ＰＡＤどうしを電源Ｐ
ＡＤと同層のメタルを使用して電源ＰＡＤの上下辺の中
央部分から縦方向に配線して、縦方向に並んでいる同電
位の電源ＰＡＤを接続する請求項５記載の内部電源端子
間の電源配線方法。 - 【請求項７】 左右に並んでいる同電位（高電位と高電
位、低電位と低電位）の前記電源ＰＡＤどうしを電源Ｐ
ＡＤと同層のメタルを使用して電源ＰＡＤの左右辺の中
央部分から横方向に配線して、横方向に並んでいる同電
位の電源ＰＡＤを接続する請求項５記載の内部電源端子
間の電源配線方法。
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