JP2005051248A

JP2005051248A - 集積回路上の電力格子配置技術

Info

Publication number: JP2005051248A
Application number: JP2004222665A
Authority: JP
Inventors: John Campbell; キャンベルジョン; Kim R Stevens; アール．スティーブンスキム; Luigi Digregorio; ディグレゴリオルイージ
Original assignee: Telairity Semiconductor Inc
Current assignee: Telairity Semiconductor Inc
Priority date: 2003-07-30
Filing date: 2004-07-30
Publication date: 2005-02-24
Also published as: US20050023705A1; EP1503416A3; EP1503416A2; US20060081984A1; US6998719B2; US7462941B2

Abstract

【課題】本発明は、集積回路上の導電トレースを経路指定することによって、導入される電源電圧降下を小さくする技術を提供することを課題とする。また本発明は、集積回路のそれぞれの異なる領域で受ける電源電圧のばらつきを小さくする技術を提供することも課題とする。
【解決手段】電源電圧は、集積回路内で導電トレース全体にわたって経路指定される。導電トレースは、外部供給源から電源電圧を受けるボンドパッドに結合している。各トレースは交互に、高電源電圧V_DDおよび低電源電圧V_SSを受ける。導電トレースは、より短い経路を設け電源電圧を集積回路上の回路素子に経路指定することによって、電源電圧の電圧降下を小さくする。
【選択図】なし

Description

本発明は、集積回路上に電力格子を配置する技術に関し、特に、電圧降下の少ない集積回路上に供給電圧トレースを経路指定する技術に関する。

電源電圧は通常、外部電源から集積回路に供給される。電源電圧は集積回路上のボンドパッドを通して集積回路に接続される。電源電圧は、1つまたは複数の金属層に形成された金属トレースを通してボンドパッドから集積回路上のトランジスタまで経路指定される。

通常、集積回路の縁部の所のリング構造は、配電システムの基幹を形成する。金属トレースは、リング構造から集積回路の中心まで蛇行して延びている。金属トレースは次いで、集積回路の他の層のトランジスタに結合させる。供給電圧を集積回路の中心にあるトランジスタに経路指定するのに用いられるトレースは、集積回路の縁部の近くのトランジスタに供給電圧を経路指定するのに用いられるトレースよりも実質的に長い。

電源電圧を集積回路に経路指定するのに用いられる金属トレースは、抵抗を有する。ボンドパッドからより遠くに位置するトランジスタに供給電圧および電流を経路指定するにはより長い金属トレースが用いられるため、集積回路の中心にあるトランジスタは、集積回路の縁部近くのトランジスタが受ける供給電圧よりも低い供給電圧（V_DD-V_SS）を受ける。電圧降下の大きさは、要求されている電流の量と、導体のサイズおよび抵抗に依存する。

トランジスタの速度は、トランジスタが受ける電源電圧の大きさに部分的に依存する。集積回路の中心にあるデバイスは、より少ない供給電圧を受けるのでより遅い速度で動作する可能性がある。これによってクロック・スキュー、またはゲートおよびフリップ・フロップの伝搬遅延の増大などのタイミング問題が起こる恐れがある。より大きな集積回路では、供給電圧の低下が、チップの中心ではるかに大きくなることがある。

したがって、経路指定トレースにおける電圧降下を小さくするよう、集積回路内で電源電圧を経路指定する技術を提供することが望ましい。集積回路のそれぞれの異なる領域で受ける電源電圧のばらつきを小さくするよう、集積回路内で電源電圧を経路指定する技術を提供することが望ましい。

本発明は、集積回路上の電源トレースの電圧降下を小さくする技術を提供することを課題とする。本発明は、集積回路のそれぞれの異なる領域で受ける電源電圧のばらつきを小さくする技術を提供することも課題とする。

本発明によれば、電源電圧は、集積回路の導電層内のトレースを通じて経路指定される。電源電圧は、ボンドパッドを通じて外部の電圧源からトレースに供給される。集積回路の他の層内の回路素子は、トレースに結合させて電源電圧を受ける。

導電層内の第1組のトレースは高い電源電圧V_DDを受ける。導電層内の第2組のトレースは低い電源電圧V_SSを受ける。第1組および第2組のトレースは、集積回路の1つの縁部から他の縁部まで経路指定された平行なトレースである。V_DDトレースとV_SSトレースを共に交互配置させる。

本発明の電源トレースは、集積回路上の回路素子に電源電圧を経路指定するより直接的でより一様な経路を形成する。電源トレースを強化するために、下方の金属層の追加的な交差格子を設けてもよい。

本発明の他の目的、特徴、および利点は、以下の詳細な説明および添付の図面を検討すれば明らかになろう。図面において、参照符号は図全体にわたって同じ機構を表す。

本発明に係る集積回路においては、（１）第1の電源電圧を受けるように結合した第1のボンドパッドと、第2の電源電圧を受けるように結合した第2のボンドパッドと、第1の導電層内に形成され、第1の電源電圧を受けるように結合した第1のトレースと、第1の導電層内に形成され、第2の電源電圧を受けるように結合した第2のトレースとを含み、第1のトレースを第2のトレース同士の間に交互配置させた集積回路であることを特徴とする。

本発明に係る集積回路においては、（２）第1および第2のトレースが、第1の導電層を通じて集積回路の縁部に対して斜めに経路指定されている上記(1)記載の集積回路であることを特徴とする。

本発明に係る集積回路においては、（３）第1および第2のトレースのそれぞれが、集積回路の縁部に沿って配置された複数のバス・バーのうちの1つに結合している上記(1)記載の集積回路であることを特徴とする。

本発明に係る集積回路においては、（４）少なくとも3つのバス・バーが集積回路の各縁部に配置されている上記(3)記載の集積回路であることを特徴とする。

本発明に係る集積回路においては、（５）第1および第2のトレースが、第1の導電層を通じて集積回路の2つの縁部に対して水平に経路指定されている上記(1)記載の集積回路であることを特徴とする。

本発明に係る集積回路においては、（６）第1および第2のトレースが、第1の導電層を通じて集積回路の2つの縁部に対して垂直に経路指定されている上記(1)記載の集積回路であることを特徴とする。

本発明に係る集積回路においては、（７）ビアを通じて第1および第2のトレースに結合させた集積回路の第2の導電層に、形成された経路指定導体をさらに含む上記(1)記載の集積回路であることを特徴とする。

本発明に係る集積回路においては、（８）集積回路の第3の層の回路素子が、経路指定導体、第1のトレース、および第2のトレースを通じて第1および第2の電源電圧に結合している上記(7)記載の集積回路であることを特徴とする。

本発明に係る集積回路においては、（９）第1の導電層が、第1のトレースまたは第2のトレースを含まないハード・インテレクチュアル・プロパティ・ブロックを含む上記(1)記載の集積回路であることを特徴とする。

本発明に係る集積回路においては、（１０）第1および第2のトレースが、集積回路の縁部に対して45⁰に経路指定されている上記(1)記載の集積回路であることを特徴とする。

本発明に係る方法においては、（１１）集積回路上の回路素子に電源電圧を供給する方法であって、集積回路上の第1の導電層に形成された第1のトレースに沿って第1の供給電圧を与える段階と、第1のトレースを第2のトレース同士の間に交互配置させており、集積回路上の第1の導電層に形成された第2のトレースに沿って第2の供給電圧を与える段階と、第1の供給電圧を第1のトレースから回路素子に与える段階と、第2の供給電圧を第2のトレースから回路素子に与える段階とを含む方法であることを特徴とする。

本発明に係る方法においては、（１２）第1および第2のトレースのそれぞれが、互いに平行であり、かつ集積回路の2つの縁部に垂直である上記(11)記載の方法であることを特徴とする。

本発明に係る集積回路においては、（１３）第1および第2のトレースが、集積回路の縁部に対して斜めに経路指定されている上記(11)記載の集積回路であることを特徴とする。

本発明に係る集積回路においては、（１４）第1および第2のトレースのそれぞれは、集積回路の縁部に沿って配置されたバス・バーに結合している上記(11)記載の集積回路であることを特徴とする。

本発明に係る方法においては、（１５）第1組のバス・バーが、第1の電源電圧を受ける第1のボンドパッドに結合しており、第2組のバス・バーが、第2の電源電圧を受ける第2のボンドパッドに結合している上記(14)記載の方法であることを特徴とする。

本発明に係る方法においては、（１６）少なくとも5つのバス・バーは集積回路の各縁部上に配置されている上記(14)記載の方法であることを特徴とする。

本発明に係る方法においては、（１７）第1および第2の供給電圧を第1および第2のトレースから回路素子に与える段階が、第1の導電層の下方の第2の導電層内に配置された経路指定導体に第1および第2のトレースを結合する段階をさらに含み、回路素子は、経路指定導体を通じて第1および第2のトレースに結合している上記(11)記載の方法であることを特徴とする。

本発明に係る方法においては、（１８）集積回路を形成する方法であって、第1の供給電圧を受ける第1のボンドパッドに結合した第1の平行なトレースを、集積回路全体にわたって形成する段階と、第2の供給電圧を受ける第2のボンドパッドに結合した第2の平行なトレースを、集積回路全体にわたって形成する段階とを含み、第1および第2の平行なトレースを櫛型構造として共に交互配置させている方法であることを特徴とする。

本発明に係る方法においては、（１９）第1および第2の平行なトレースが、集積回路の縁部に対して斜めに経路指定されている上記(18)記載の方法であることを特徴とする。

本発明に係る方法においては、（２０）第1および第2の平行なトレースが、集積回路の2つの縁部に対して水平に経路指定されている上記(18)記載の方法であることを特徴とする。

本発明に係る方法においては、（２１）第1および第2の平行なトレースが、第1および第2のボンドパッドに結合したバス・バーに、集積回路の縁部に沿って結合している上記(18)記載の方法であることを特徴とする。

本発明に係る方法においては、（２２）第1および第2の平行なトレースが、集積回路の導電層に形成されている上記(18)記載の方法であることを特徴とする。

本発明に係る方法においては、（２３）導電層がハードIPブロックを有し、ハードIPブロックに第1および第2のトレースは存在しない上記(22)記載の方法であることを特徴とする。

本発明に係る方法においては、（２４）導電層がハードIPブロックを有し、ハードIPブロックに第1および第2のトレースは存在しない上記(18)記載の方法であることを特徴とする。

本発明により、集積回路上の導電トレースを経路指定することによって、導入される電源電圧降下を小さくする技術が提供された。集積回路のそれぞれの異なる領域で受ける電源電圧のばらつきを小さくする技術も提供された。

図1は、本発明の第1の態様を示している。集積回路100は、トレース101〜104のような複数の導電トレースを含んでいる。導電トレースは、集積回路100の導電層内に形成されている。導電トレースは、図1に示すように、回路100の縁部に対して斜めに整列している。本発明の1つの例示的な態様では、導電トレースは回路100の縁部に対して45⁰の角度に経路指定される。他の例として、導電トレースは、回路100の縁部に対して35⁰から55⁰の角度に経路指定される。

斜めトレースは互いに平行である。斜めトレースの幅は、たとえば数百ミクロンから特定のプロセス技術の設計規則限界までであってよい。プロセス技術が進歩するにつれて、設計規則限界またはそれに近いトレースの幅を選択することによって追加的な利点を得ることができる。所与の領域について、V_DDとV_SSとの間の側壁キャパシタンスの量は、設計規則限界近くまで増大し、実際上、追加的な電源バイパス・キャパシタンスになる。これによって、図1に示されているV_DDトレースおよびV_SSトレースの有効抵抗も高くなる。

図1の態様では、斜めトレースは、回路100の左下隅から右上隅まで上向きに傾斜している。本発明の他の態様によれば、斜めトレースは他の方向に、すなわち、集積回路の左上隅から右下隅まで下向きに傾斜している。

集積回路100は、ボンドパッド113および114のような複数のボンドパッドを含んでいる。各ボンドパッドは電源電圧源に結合している。たとえば、ボンドパッド113は高電源電圧源V_DDに結合し、ボンドパッド114は低電源電圧源V_SSに結合する。

バス・バー（たとえば、105や106）は、回路100の4つの縁部の各々に沿って位置する導電領域である。集積回路の各縁部に沿って3つのバス・バーがある。この数は単に一例として用いられており、本発明の範囲を制限するものではない。集積回路の各縁に沿って任意の適切な数のバス・バーを配置することができる。たとえば、回路の各縁部に沿って10個のバス・バーがあってもよい。

各ボンドパッドはバス・バーに結合している。たとえば、ボンドパッド113はバス・バー105に結合し、ボンドパッド114はバス・バー106に結合する。図1では、各バス・バーは1つのボンドパッドに結合している。本発明のさらなる態様では、各バス・バーは2個、3個、4個、5個、6個、7個、8個、9個、10個、またはそれ以上のボンドパッドに結合している。

各斜めトレースは1つのバス・バーに結合している。たとえば、導電トレース101および103はバス・バー105に結合している。したがって、導電トレース101および103には、ボンドパッド113を通じて電圧V_DDが供給されるように電力を供給する。導電トレース104はバス・バー106に結合している。したがって、導電トレース104には、ボンドパッド114を通じて電圧V_SSが供給されるように電力を供給する。

V_DDから電力が供給される101および103のような導電トレースをV_DDトレースと呼ぶ。V_SSから電力が供給される102および104のような導電トレースをV_SSトレースと呼ぶ。V_DDトレースは、図1に示すようにV_SSトレース間に交互配置させる。回路100の左上および右下のトレースを除いて、各V_DDトレースは2つのV_SSトレース間に位置し、各V_SSトレースは2つのV_DDトレース間に位置している。したがって、回路100は、櫛型構造においてV_DDおよびV_SSに交互に結合した導電トレースを含む電力格子を有している。櫛型構造は、V_DDトレースおよびV_SSトレースから集積回路100の下方の層までのより多くの接続を可能にするようにV_DDトレースとV_SSトレースを互いに密に配置させることができる。

図1に示すV_DDトレースおよびV_SSトレース、ボンドパッド、およびバス・バーの数は、例示的な目的に使用される本発明の一例に過ぎない。本発明の集積回路は、任意の数のV_DDトレースおよびV_SSトレース、バス・バー、およびボンドパッドを有していてもよい。

本発明の態様によれば、V_DDトレースおよびV_SSトレースは、たとえばビアを通じて、集積回路の第2の導電層内のワイヤに接続されている。図2は、本発明のこの態様の一例を示している。図2は集積回路100のさらなる詳細を示している。この態様によれば、V_DDトレースおよびV_SSトレースは集積回路100の第1の導電層内に形成され、回路100の第2の導電層内に水平ワイヤが形成されている。

ワイヤ210〜211は、第2の導電層内の水平ワイヤの例である。ワイヤ210はビア212を通じてV_DDトレース201に結合している。ワイヤ210は、図2に示すように他の組のビアを通じて回路100上の他のV_DDトレースにも結合している。ワイヤ211はビア213を通じてV_SSトレース202に結合している。ワイヤ211は、図2に示すように他の組のビアを通じて回路100上の他のV_SSトレースにも結合している。

電極は、集積回路100上の第3の層から始まる。第3の層はたとえば、第1および第2の層よりも下方に位置していてもよい。電極は、回路100内の追加的な層に電源電圧を供給する。たとえば、電極は、回路100の下方の層内のトランジスタに電源電圧を供給することができる。

V_DDトレースおよびV_SSトレースから下方の層まで規則的な間隔をおいて接続を形成することができる。たとえば、V_DDトレースおよびV_SSトレースから下方の層まで、チップ100全体にわたって25ミクロン〜50ミクロンおきに接続を形成することができる。または、不規則な間隔を置いて接続を形成することもできる。間隔間の距離は、プロセス技術およびトランジスタ寸法に応じて様々であってよい。たとえば、より微細なプロセスではより小さな間隔で接続を形成することができる。

図1に示す、電力層全体にわたる多数の交互配置されたV_DDトレースおよびV_SSトレースの設計では、電源電圧をチップ100の他の層内の回路素子（トランジスタなど）に直接接続させることができる。V_DDトレースおよびV_SSトレースはチップ100の全長にわたって交互配置されているため、チップ100上の任意の場所に位置している回路素子は、最も近いV_DDトレースおよびV_SSトレースの近くに位置している。

チップ100内の各回路素子は、V_DDトレースを介して最も近いV_DD接続の近くに位置している。チップ100内の各回路素子は、V_SSトレースを介して最も近いV_SS接続の近くに位置している。たとえば、第2の導電層内のワイヤ210および211などの水平ワイヤが互いに距離Xミクロンの間隔を置いて配置されており、各水平ワイヤがチップ100の全領域を横切っていると仮定する。チップ100上の任意の回路素子における、第2の導電層内の1本の水平ワイヤを通じた接続部からV_DDまたはV_SSまでの距離はXミクロン以下である。

他の例として、回路100の下方の層内の回路素子は、第2の導電層を通じた過度の経路指定なしに斜めV_DDトレースおよびV_SSトレース（たとえば、図1のトレース101〜104）に直接接続することができる。本発明によれば、電源をチップ100内の回路素子に接続するのに必要な経路の長さが短くなる。これは、V_DDトレースおよびV_SSトレースを通る電源経路が先行技術の電源経路指定技術よりも短くかつより直接的であるからである。

先行技術では、電源電圧を回路素子に送るために、不規則なパターンで経路指定されたより長いワイヤが使用されていた。先行技術のシステムでは、チップの中心にある回路素子に電源を与えるワイヤは特に長く抵抗が大きい。本発明により、ボンドパッドと、電源を受ける終点の回路素子との間のワイヤの長さは短くなる。

一般に、導体の全抵抗は、導体の長さに比例して大きくなる。本発明では、電源電圧を経路指定するのに用いられる導体の長さが短くなるので、これらの導体により、電源電圧V_DDおよびV_SSの電圧降下が小さくなる。経路指定線の抵抗によって生じる電源の電圧降下を小さくすることによって、チップ100内の回路素子は、より高速にかつより一様な速度で動作することができる。

V_DDトレースまたはV_SSトレースの一方の全体にわたる電源電圧の電圧降下は、ボンドパッドと回路素子の接続との間の抵抗に基づくものである。たとえば、図1では、下方の層内の回路素子が点線によって示されている。この回路素子は、ビアXを通じてV_SSトレース102に結合し、ビアZを通じてV_DDトレース103に結合している。V_DDとV_SSとの間の電圧降下は、トレース103の全長のうちの大きな部分における抵抗と、トレース102の全長のうちの小さな部分における抵抗とによって小さくなる。

トレース102によって導入されるV_SSの小さな電圧降下は、トレース103によって導入されるV_DDのより大きな電圧降下を補償する。逆に、ボンドパッド105に隣接して位置する回路素子において、V_DDの小さな電圧降下は、V_SSのより大きな電圧降下を補償する。この補償効果のために、V_DDとV_SSとの総電圧差は、V_DDトレースおよびV_SSトレースの長さに沿ったどの位置に他の層との接続が形成されるかにかかわらずほぼ同じである。

回路100の面積全体にわたってV_DDとV_SSとの間の電圧差をより一様にすることによって、下方の回路素子の速度は、チップの面積全体にわたって予測がより可能となり、より一様となる。V_DDとV_SSとの電圧差がチップ100上のあらゆる場所でほぼ同じであるので、電源電圧のばらつきによって生じるクロック・スキューが実質的に小さくなる。

したがって、本発明の技術は、チップ100のそれぞれの異なる領域に位置する回路素子に関する一貫性をもたらす。先行技術のシステムでは、供給電圧をチップのそれぞれの異なる部分に接続するワイヤの長さが大きく異なることがある。その結果、供給電圧は、チップの様々な部分においてそれぞれの異なる電圧降下を有する。より高い供給電圧を受けるトランジスタは、より低い供給電圧を受けるトランジスタよりも高速に動作する。

本発明によれば、チップ100のそれぞれの異なる部分に与えられる供給電圧は、より一様な電圧降下を有する。V_DDに結合したトレースとV_SSに結合したトレースとを交互に設けることによって、各回路素子は、電源接続部に比較的近くなる。この設計は、チップ全体にわたってより一様な電源電圧を供給する。

その結果、チップ100のそれぞれの異なる領域における回路素子の速度のばらつきが小さくなる。回路素子の速度のばらつきを小さくすることは、回路設計の重要な部分としてバランスのとれたクロック・ツリーを必要とする回路設計におけるクロック・バッファにとって特に重要である。

本発明はまた、チップ100上の回路素子が受けるV_DDとV_SSとの電源電圧差を大きくする。本発明のV_DDトレースは、V_DDの電圧降下を小さくし、本発明のV_SSトレースは、V_SSの電圧降下を小さくする。その結果、総供給電圧V_DD−V_SSが高くなる。

たとえば、本発明のV_DDトレースおよびV_SSトレースは、V_DDまたはV_SSに加える電圧降下を10mV未満にすることができる。この例では、V_DDからV_SSへの総電圧降下は、相互接続ワイヤの抵抗のためにその理想値から20mV未満まで小さくなる。より具体的な例として、V_DDの理想値3Vは接続ワイヤによって2.99Vに低下し、V_SSの理想値0Vは接続ワイヤによって0.01Vに上昇し、総供給電圧降下は2.98Vになる。

先行技術の多くのチップにおける接続ワイヤは、V_DDおよびV_SSに200mVを超える電圧を加える。200mVは1.8V上部供給電圧V_DDの11%を示す。200mVは1.0V上部供給電圧V_DDの20%を示す。したがって、供給電圧が低下するにつれて、接続ワイヤによって加えられる電圧降下の、総供給電圧に対する割合は徐々に大きくなっていく。本発明は、接続ワイヤによって供給電圧に加えられる電圧降下を小さくする費用効率的な解決策を提供する。

接続ワイヤによって起こる供給電圧降下を小さくすることによって、チップ内の素子の性能特性が向上する。たとえば、トランジスタは、V_DDとV_SSとの電圧差が大きくなるほど速い速度で動作することができる。さらに、コンピュータ援用設計（CAD）ツールは、接続ワイヤによって起こる供給電圧降下が小さくなったときの回路素子の性能をより正確に予測することができる。

図1の態様は、大形バス構造の駆動に関する特性も改善する。なぜなら、概ね同じ位置から駆動される1組の16/32/64/128個のバッファからの多数の平行な長いワイヤを駆動する間、電力レールが崩れないからである。

図3は、本発明のさらなる態様を示している。図3に示す集積回路300は、上記の態様で論じたようにV_DDおよびV_SSに交互に結合した斜めトレースを含んでいる。集積回路300は、ハード・インテレクチュアルプロパティ（IP）・ブロック310も含んでいる。ハードIP310は、任意の回路設計を含んでいてもよい。ハードIPブロックは電源層の一部を含んでいる。したがって、本発明のV_DDトレースとV_SSトレースはハードIPブロック310を覆うことはできない。V_DDトレースおよびV_SSトレースは、IPブロック310を除いてチップ300上のあらゆる場所に供給電圧を与える。しかし、図3の点は、本発明が、IPブロックから本発明の電力格子までの接続を有するハードIPブロックによって使用される穴を持つ電源層を含んでいてもよいことを示している。場合によっては、電力格子は、本発明と同様にハードIPブロックを覆い、ハードIPブロックに接続することができる。

図4は、本発明の他の態様を示している。図4に示す集積回路400は、トレース404や405のようないくつかの水平V_DD電源トレースおよび水平V_SS電源トレースを含んでいる。水平電源トレースは、金属などの導電層に形成されている。各水平トレースは、回路400の縁部上の一方のバス・バー401または402に結合している。バス・バー401は、3つのボンドパッドを通じて上部供給電圧V_DDに結合し、バス・バー402は、3つのボンドパッドを通じて下部供給電圧V_SSに結合している。

V_SSトレースは、トレース404を含み、バス・バー402に結合している。V_DDトレースは、トレース405を含み、バス・バー401に結合している。回路400の水平トレースは、V_DDトレースとV_SSトレースとを交互配置させた櫛型構造を形成している。

チップ400の他の層内の回路素子は、水平V_DDトレースおよび水平V_SSトレースに接続することができる。トレースの全長に沿った任意の点にV_DDトレースおよびV_SSトレースとの接続を形成することができる。接続は、V_DDトレースおよびV_SSトレースに垂直な第2の導電層を介して形成することができる。

回路400は、チップの他の層内の回路素子に、より一様な電源電圧を供給する。というのは、V_DDトレースおよびV_SSトレースはそれぞれ同じ長さを有するからである。したがって、V_DDトレースおよびV_SSトレースによって電源から除去される電圧降下は、回路400上のあらゆる場所でほぼ同じである。さらに、V_DDトレースの電圧とV_SSトレースの電圧が、上述のように互いに補償する。図4は、バス・バーとの水平接続を示す。本発明は、垂直電源トレースおよび垂直接続も含む。

本発明は、電源電圧を経路指定トレース（導体）に沿って集積回路に経路指定する技術を提供する。本発明は、上述のように回路全体にわたって交互配置されたトレースを設けることにより、経路指定線によって供給電圧に導入される電圧降下を小さくする。より高い電源電圧を受ける回路素子は通常、より速い速度で動作する。

本発明は、チップの縁部に受ける供給電圧とチップの中心に受ける供給電圧との差を小さくする。これによって、チップのそれぞれの異なる領域における回路素子の速度のばらつきが小さくなる。面積の大きなチップ、大量の電力を消費するチップ、より微細な形状（すなわち、より大きな経路指定抵抗）を持つワイヤを有するチップ、およびより輻輳した経路指定層を有するチップにおいて、より一様な電源電圧を与えることが特に重要である。

本明細書では、特定の態様を参照して本発明を説明したが、本発明では、ある程度の修正、様々な変更、および置き換えが意図される。いくつかの例では、本発明の特徴は、前述の発明の範囲から逸脱せずに、他の特徴を対応させて使用しなくとも用いることができる。したがって、本発明の本質的な範囲および要旨から逸脱せずに、開示された特定の構成または方法を適応させるよう、多数の修正を施すことができる。本発明は、開示された特定の態様に限るものではなく、特許請求の範囲内のすべての態様および等価物を含むものである。

本発明の方式による、斜め電源トレースを有する第1の態様の電力格子配置図である。本発明の方式による、第2の導電層内にワイヤを有する第2の態様の電力格子配置図である。本発明の方式による、ハードIPブロックを有する第3の態様の電力格子配置図である。本発明の方式による、水平電源トレースを有する第4の態様の電力格子配置図である。

符号の説明

１００集積回路、１０１トレース、１０２トレース、１０３トレース、１０４トレース、１０５バス・バー、１０６バス・バー、１１３ボンドパッド、１１４ボンドパッド、２０１トレース、２０２トレース、２１０ワイヤ、２１１ワイヤ、２１２ビア、２１３ビア、３００集積回路、４００集積回路、４０１バス・バー、４０２バス・バー、４０４トレース、４０５トレース。

Claims

第1の電源電圧を受けるように結合した第1のボンドパッドと、
第2の電源電圧を受けるように結合した第2のボンドパッドと、
第1の導電層内に形成され、第1の電源電圧を受けるように結合した第1のトレースと、
第1の導電層内に形成され、第2の電源電圧を受けるように結合した第2のトレースとを含み、
第1のトレースを第2のトレース同士の間に交互配置させた集積回路。
第1および第2のトレースが、第1の導電層を通じて集積回路の縁部に対して斜めに経路指定されている、請求項1記載の集積回路。
第1および第2のトレースのそれぞれが、集積回路の縁部に沿って配置された複数のバス・バーのうちの1つに結合している、請求項1記載の集積回路。
少なくとも3つのバス・バーが集積回路の各縁部に配置されている、請求項3記載の集積回路。
第1および第2のトレースが、第1の導電層を通じて集積回路の2つの縁部に対して水平に経路指定されている、請求項1記載の集積回路。
第1および第2のトレースが、第1の導電層を通じて集積回路の2つの縁部に対して垂直に経路指定されている、請求項1記載の集積回路。
ビアを通じて第1および第2のトレースに結合させた集積回路の第2の導電層に、形成された経路指定導体をさらに含む、請求項1記載の集積回路。
集積回路の第3の層の回路素子が、経路指定導体、第1のトレース、および第2のトレースを通じて第1および第2の電源電圧に結合している、請求項7記載の集積回路。
第1の導電層が、第1のトレースまたは第2のトレースを含まないハード・インテレクチュアル・プロパティ・ブロックを含む、請求項1記載の集積回路。
第1および第2のトレースが、集積回路の縁部に対して45⁰に経路指定されている、請求項1記載の集積回路。
集積回路上の回路素子に電源電圧を供給する方法であって、
集積回路上の第1の導電層に形成された第1のトレースに沿って第1の供給電圧を与える段階と、
第1のトレースを第2のトレース同士の間に交互配置させており、集積回路上の第1の導電層に形成された第2のトレースに沿って第2の供給電圧を与える段階と、
第1の供給電圧を第1のトレースから回路素子に与える段階と、
第2の供給電圧を第2のトレースから回路素子に与える段階とを含む方法。
第1および第2のトレースのそれぞれが、互いに平行であり、かつ集積回路の2つの縁部に垂直である、請求項11記載の方法。
第1および第2のトレースが、集積回路の縁部に対して斜めに経路指定されている、請求項11記載の集積回路。
第1および第2のトレースのそれぞれは、集積回路の縁部に沿って配置されたバス・バーに結合している、請求項11記載の集積回路。
第1組のバス・バーが、第1の電源電圧を受ける第1のボンドパッドに結合しており、
第2組のバス・バーが、第2の電源電圧を受ける第2のボンドパッドに結合している、請求項14記載の方法。
少なくとも5つのバス・バーは集積回路の各縁部上に配置されている、請求項14記載の方法。
第1および第2の供給電圧を第1および第2のトレースから回路素子に与える段階が、
第1の導電層の下方の第2の導電層内に配置された経路指定導体に第1および第2のトレースを結合する段階をさらに含み、回路素子は、経路指定導体を通じて第1および第2のトレースに結合している、請求項11記載の方法。
集積回路を形成する方法であって、
第1の供給電圧を受ける第1のボンドパッドに結合した第1の平行なトレースを、集積回路全体にわたって形成する段階と、
第2の供給電圧を受ける第2のボンドパッドに結合した第2の平行なトレースを、集積回路全体にわたって形成する段階とを含み、
第1および第2の平行なトレースを櫛型構造として共に交互配置させている方法。
第1および第2の平行なトレースが、集積回路の縁部に対して斜めに経路指定されている、請求項18記載の方法。
第1および第2の平行なトレースが、集積回路の2つの縁部に対して水平に経路指定されている、請求項18記載の方法。
第1および第2の平行なトレースが、第1および第2のボンドパッドに結合したバス・バーに、集積回路の縁部に沿って結合している、請求項18記載の方法。
第1および第2の平行なトレースが、集積回路の導電層に形成されている、請求項18記載の方法。
導電層がハードIPブロックを有し、ハードIPブロックに第1および第2のトレースは存在しない、請求項22記載の方法。
導電層がハードIPブロックを有し、ハードIPブロックに第1および第2のトレースは存在しない、請求項18記載の方法。