JP2010074018A

JP2010074018A - 半導体装置

Info

Publication number: JP2010074018A
Application number: JP2008241987A
Authority: JP
Inventors: Tetsuya Kato; 哲也加藤
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-09-22
Filing date: 2008-09-22
Publication date: 2010-04-02
Also published as: US20100072625A1; US7960824B2

Abstract

【課題】電源供給能力が高い半導体装置を提供する。
【解決手段】本発明の半導体装置１（１００）は、機能回路２１が形成された半導体基板２と、機能回路２１の中央部Ｏの直上位置近傍を通る基幹配線３３と、基幹配線３３の端部に接続された電源パッド４と、機能回路２１の略中央部と基幹配線３３とを接続する接続配線３４、５、６と、を備え、基幹配線３３と電源パッド４とは同一層に形成される。このような構成により、半導体基板の機能回路の中央部近傍に効率良く電源供給を行うことができ、電源供給能力が高い。
【選択図】図１

Description

本発明は、半導体装置に関する。

半導体装置は、ＣＰＵ（Central Processing Unit）やＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などの消費電流の大きい機能回路が形成された半導体基板上に複数の配線層が形成されている。配線層には、電源配線が形成されており、各配線層の電源配線相互は、ビアを介して電気的に接続されている。最下層の配線層における電源配線は、コンタクトホールを介して機能回路と電気的に接続されている。最上層の配線層における電源配線には、電源パッドが電気的に接続されている。電源パッドから各配線層の電源配線を通じて機能回路に電源供給される。このとき、平面的に見て電源パッドからの距離が遠くなるに従い、電圧ドロップが大きくなる傾向があった。つまり、例えば平面的に見て電源パッドからの距離が遠い、機能回路の略中央部への電源供給能力が劣る課題があった。

そこで、特許文献１、２の半導体装置は、電圧ドロップが大きく、電源供給能力が劣る部分を補強するべく、補強電源配線を有している。具体的に云うと、特許文献１、２の半導体装置は、リング配線に電源パッドが電気的に接続されている。さらにリング配線には、補強電源配線の一端部が電気的に接続されている。補強電源配線の他端部は、電源供給能力が劣る部分である例えば機能回路の略中央部まで伸び、当該略中央部に電気的に接続されている。ここで、リング配線と電源パッドとは異なる層に形成されている。リング配線と電源パッドとは、ビアを介して接続されている。
ちなみに、特許文献２の半導体装置は、平面的に見て電源パッドから電源供給能力が劣る部分までの距離に応じて、当該補強電源配線の幅寸法を変えている。
特開昭６１−１９３４６７号公報特開２００６−３１３７６５号公報

上記特許文献１、２の半導体装置は、電源パッドとリング配線とがビアを介して接続されている。ビアは、抵抗が大きく、電源供給能力が大きく低下する。

本発明に係る半導体装置は、機能回路が形成された半導体基板と、前記機能回路の中央部の直上位置近傍を通る基幹配線と、前記基幹配線の端部に接続された電源パッドと、前記機能回路の略中央部と前記基幹配線とを接続する接続配線と、を備え、前記基幹配線と前記電源パッドとは同一層に形成される。更に前記基幹配線は前記接続配線より配線幅を太くして低抵抗にする。このような構成により、半導体基板の機能回路の中央部近傍に効率良く電源供給を行うことができ、電源供給能力が高い。

本発明によれば、電源供給能力が高い半導体装置を提供することができる。

本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。但し、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

＜実施形態１＞
本実施形態の半導体装置１は、図１及び図２に示すように、半導体基板２、配線層３、電源パッド４を備えている。

半導体基板２は、トランジスタの一種であるＣＰＵやＲＯＭ、ＲＡＭなどの消費電流の大きい機能回路２１が形成された半導体基板である。但し、本実施形態では、説明を簡潔にするために、機能回路２１が一つのみ形成された半導体基板としているが、後述するように、半導体基板に多数の機能回路、及び消費電力が少ない回路が形成される。

配線層３は、半導体基板２の機能回路２１上に複数層積層されている。各々の配線層３には、半導体基板２へ電源供給する分配配線３１が形成されている。分配配線３１は、平面から見て横断方向又は縦断方向に延在する。分配配線３１の端部は、隣接する配線相互が端部配線３２を介して接続されている。

横断方向に延在する分配配線３１と縦断方向に延在する分配配線３１とは、上下方向に順に積層され、平面的に見て格子状に配置されている。本実施形態の分配配線３１は、図２に示すように４層に積層されている。上下に配置された分配配線３１の間には、層間絶縁膜が形成されている。この層間絶縁膜に形成されたビア５を介して、上下に配置された分配配線３１は電気的に接続されている。最下層の配線層３の分配配線３１と、半導体基板２の機能回路２１との間にも、層間絶縁膜が形成されている。この層間絶縁膜に形成されたコンタクトホール６を介して、最下層の配線層３の分配配線３１と半導体基板２の機能回路２１とが電気的に接続されている。

最上層の配線層３には、基幹配線３３が形成されている。基幹配線３３は、機能回路２１が動作しない、又は誤作動を引き起こすまで電圧ドロップが大きな部位を通過する。すなわち、基幹配線３３は、機能回路２１の中央部Ｏの直上位置近傍を通過する。本実施形態の基幹配線３３は、横断方向及び縦断方向に延在し、平面から見て交差するように形成されている。当該交差部は、機能回路２１の中央部Ｏの直上位置近傍に配置される。なお、横断方向又は縦断方向の一方に延在する基幹配線３３は、他方に延在する基幹配線３３との交差部で分断されるように形成されても良い。

平面的に見て、配線層３における隣接する基幹配線３３で区画された領域Ｔには、分配配線３１が形成されている。
ここで、基幹配線３３と、当該基幹配線３３と同一層に形成された分配配線３１との接続関係を説明する。本実施形態では、縦断方向に延在する基幹配線３３が、当該基幹配線３３と同一層で横断方向に延在する分配配線３１と、電気的に接続されている。つまり、同一層において、当該基幹配線３３は、当該分配配線３１の端部配線３２と接続配線３４を介して電気的に接続されている。端部配線３２（基幹配線３３）と分配配線３１との接続部分は、半導体基板２の機能回路２１の中央部Ｏの直上位置近傍である。基幹配線３３の幅寸法は、接続配線３４や分配配線３１の幅寸法より広く形成されている。

次に、基幹配線３３と、上から２層目の配線層３に形成された分配配線３１との接続関係を説明する。本実施形態では、横断方向に延在する基幹配線３３が、上から２層目の配線層３で縦断方向に延在する分配配線３１と電気的に接続されている。つまり、上から２層目の配線層３において、当該分配配線３１の端部配線には、基幹配線３３の直下位置まで伸びる接続配線３４が電気的に接続されている。この接続配線３４に基幹配線３３がビア５を介して電気的に接続されている。基幹配線３３と分配配線３１との接続部分は、半導体基板２の機能回路２１の中央部Ｏの直上位置近傍である。
但し、基幹配線３３及び分配配線３１の延在方向、基幹配線３３と分配配線３１との接続関係は、上述の限りでなく、適宜、変更される。

このとき、上から３層目以下の配線層３の分配配線相互を接続するビア５の一部は、半導体基板２の機能回路２１の中央部Ｏの直上位置近傍に形成される。最下層の配線層３の分配配線３１と半導体基板２の機能回路２１とを接続するコンタクトホール６の一部も、当該機能回路２１の中央部Ｏの直上位置近傍に形成される。その結果、基幹配線３３と分配配線３１とを接続する接続配線３４や分配配線相互を接続するビア５、及び分配配線３１と機能回路２１とを接続するコンタクトホール６を、基幹配線３３と機能回路２１との接続配線として、基幹配線３３が機能回路２１の中央部Ｏの位置近傍に接続される。

基幹配線３３の両側の端部には、当該基幹配線３３と同一層に形成された電源パッド４が電気的に接続されている。すなわち、本発明の半導体装置１は、基幹配線３３と電源パッド４とを同一層に形成し、高抵抗なビアを介することなく、接続している。そのため、抵抗が少なく効率良く電源供給を行うことができる。このとき、基幹配線３３の幅寸法は、電源パッド４の幅寸法より広く形成されていることが好ましい。電源パッド４から基幹配線３３への引き込み抵抗を低減することができ、より効率良く電源供給を行うことができる。

また、一般的に外部に電源パッドが配置された構成の半導体装置の場合、配線層間や同層において配線抵抗のバランスによっては、最上層で半導体基板２の中央部まで電流が引き込まれる以前に、下層の配線層に引き込まれて、機能回路２１の中央部Ｏへ効率良く電源供給できない。一方、本発明の半導体装置１は、横断方向又は縦断方向に延在する基幹配線３３の端部に電源パッド４を形成した。つまり、基幹配線３３の軸線Ｌ上に電源パッド４が形成されているので、電源パッド４から機能回路２１の中央部Ｏの直上位置近傍までの距離が最短距離となる。そのため、当該半導体装置１は、図２に示すように、良好に電流が機能回路２１の中央部Ｏまで引き込まれる。したがって、当該半導体装置１は効率良く電源供給を行うことができる。

このような構成により、本発明の半導体装置１は、図３に示すように、半導体基板２の機能回路２１の中央部近傍に効率良く電源供給を行うことができ、電源供給能力が高い。
ちなみに、図３では基幹配線３３からの電源供給によってカバーされる領域(図中、破線で囲んだ領域がカバー領域)を示している。他の領域については、図４に示すように、最上層の分配配線３１に電源パッド４を電気的に接続し、当該電源パッド４からの電源供給によってカバーする。

上記実施形態の半導体装置１は、基幹配線３３における半導体基板２の機能回路２１の中央部Ｏの直上位置近傍のみを分配配線３１に接続したが、この限りでない。図５に示すように、配線層内の抵抗バランスが崩れない程度で、基幹配線３３の他の部分も分配配線３１と接続しても良い。

また、上記実施形態の半導体装置１は、基幹配線３３の両側の端部に電源パッド４を形成したが、この限りでない。図６に示すように、基幹配線３３の一方の端部に電源パッド４を形成しても良い。さらに電源パッド４の個数は、特に限定されず、図７に示すように、基幹配線３３の端部に複数（図示例では２個）の電源パッド４を形成しても良い。このとき、電源パッド４は基幹配線３３の軸線Ｌ上からずれるが、電源パッド４は基幹配線３３の延長領域上に形成されていれば良い。

＜実施形態２＞
本実施形態の半導体装置１００は、上記実施形態１の半導体装置１と略同様の構成としているが、基幹配線３３及び分配配線３１などの配置が異なる。そのため、同一部分については、説明は省略する。

本実施形態の半導体装置１００は、図８に示すように、基幹配線３３を横断方向のみに形成している。この場合も、基幹配線３３は、半導体基板２の機能回路２１の中央部Ｏの直上位置近傍を通過する。平面的に見て、配線層３における当該基幹配線３３の両側には、分配配線３１が形成されている。そして、基幹配線３３は、半導体基板２の機能回路２１の中央部Ｏの直上位置近傍が分配配線３１と電気的に接続されている。本実施形態の基幹配線３３は、上から２層目の分配配線３１に接続された接続配線３４にビア５を介して電気的に接続されている。ちなみに、最上層の分配配線３１には電源パッド４が電気的に接続されている。

このような構成により、上記実施形態１の半導体装置１と同様に、半導体基板２の機能回路２１の中央部Ｏに効率良く電源供給を行うことができる。

上記実施形態の半導体装置１００も、基幹配線３３における半導体基板２の機能回路２１の中央部Ｏの直上位置近傍のみを分配配線３１に接続したが、この限りでない。図９に示すように、配線層内の抵抗バランスが崩れない程度で、基幹配線３３の他の部分も分配配線３１と接続しても良い。

また、上記実施形態の半導体装置１００は、基幹配線３３の両側の端部に電源パッド４を形成したが、この限りでない。図１０に示すように、基幹配線３３の一方の端部に電源パッド４を形成しても良い。さらに電源パッド４の個数は、特に限定されず、図１１に示すように、基幹配線３３の端部に複数（図示例では２個）の電源パッド４を形成しても良い。このとき、電源パッド４は基幹配線３３の軸線Ｌ上からずれるが、電源パッド４は基幹配線３３の延長領域上に形成されていれば良い。

＜実施形態３＞
上記実施形態１、２の半導体装置は、半導体基板２に機能回路が一つのみ形成されているが、この限りでない。

図１２に示すように、ＣＰＵやＲＡＭなどの機能回路２１ａ〜２１ｃが複数個形成されていても良い。この場合も、基幹配線３３は、それぞれの機能回路２１ａ〜２１ｃの中央部の直上位置近傍を通過するように形成される。

以上、本発明に係る半導体装置の実施形態を説明したが、上述した実施形態に限られず、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明に係る実施形態１の半導体装置を概略的に示す平面図である。本発明に係る実施形態１の半導体装置を概略的に示す縦断面図である。基幹配線によって電源供給される領域を示す図である。分配配線に接続した電源パッドによって電源供給される領域を示す図である。本発明に係る実施形態１の異なる半導体装置を概略的に示す平面図である。本発明に係る実施形態１の異なる半導体装置を概略的に示す平面図である。本発明に係る実施形態１の異なる半導体装置を概略的に示す平面図である。本発明に係る実施形態２の半導体装置を概略的に示す平面図である。本発明に係る実施形態２の異なる半導体装置を概略的に示す平面図である。本発明に係る実施形態２の異なる半導体装置を概略的に示す平面図である。本発明に係る実施形態２の異なる半導体装置を概略的に示す平面図である。本発明に係る実施形態３の半導体装置を概略的に示す平面図である。

符号の説明

１半導体装置、１００半導体装置
２半導体基板、２１機能回路
３配線層、３１分配配線、３２端部配線、３３基幹配線、３４接続配線
４電源パッド
５ビア
６コンタクトホール
Ｏ半導体基板の機能回路の中央部

Claims

機能回路が形成された半導体基板と、
前記機能回路の中央部の直上位置近傍を通る基幹配線と、
前記基幹配線の端部に接続された電源パッドと、
前記機能回路の略中央部と前記基幹配線とを接続する接続配線と、を備え、
前記基幹配線と前記電源パッドとは同一層に形成される半導体装置。
前記電源パッドは、前記基幹配線の軸線上近傍に形成されていることを特徴とする請求項１に記載の半導体装置。
前記基幹配線の幅寸法は、前記接続配線の幅寸法より広く形成されていることを特徴とする請求項１又は２に記載の半導体装置。
前記基幹配線は平面から見て交差するように形成されており、前記基幹配線の交差部は前記半導体基板の機能回路の中央部の直上位置近傍に配置され、
隣接する前記基幹配線で区画された領域には、分配配線が形成されており、前記分配配線における前記機能回路の中央部の直上位置近傍が、前記接続配線を介して前記基幹配線と接続されている請求項１乃至３のいずれか１項に記載の半導体装置。
前記基幹配線は、前記半導体基板の横断方向又は縦断方向に形成されており、
前記基幹配線の両側には、分配配線が形成されており、前記分配配線における前記機能回路の中央部の直上位置近傍が、前記接続配線を介して前記基幹配線と接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
前記基幹配線の一方の端部に前記電源パッドが接続されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
前記基幹配線の両側の端部に前記電源パッドが接続されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
前記基幹配線の端部には、前記電源パッドが複数個形成されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
前記分配配線に電源パッドが接続されていることを特徴とする請求項４又は５に記載の半導体装置。