JP2010232536A - 半導体装置 - Google Patents

Abstract

【課題】トランジスタ本来の特性を出すことが可能な配線パターンの第１配線層を有する半導体装置を提供する。
【解決手段】半導体基板１０の表面に延在し、所定間隔を有して交互に配置されたソース領域２０及びドレイン領域３０と、該ソース領域２０又は該ドレイン領域３０とコンタクトホール６０、６０ａを介して接続されたフィンガー状の配線７５、７５ａ、７５ｂを複数含む第１配線層７０、７０ａと、該第１配線層７０、７０ａとスルーホール８０、８０ａを介して接続された第２配線層９０とを有する半導体装置であって、前記第１配線層７０、７０ａは、前記スルーホール８０、８０ａが形成されないスルーホール非形成領域７４、７４ａ、７４ｂの配線幅が、前記スルーホール８０、８０ａが形成されるスルーホール形成領域７３、７３ａ、７３ｂの配線幅よりも広い前記フィンガー状の配線７５、７５ａ、７５ｂを含む。
【選択図】図４

Description

本発明は、半導体装置に関し、特に、半導体基板上に延在し、所定間隔を有して交互に配置されたソース領域及びドレイン領域と、該ソース領域又は該ドレイン領域とコンタクトホールを介して接続されたフィンガー状の配線を複数含む第１配線層とを有する半導体装置に関する。

従来から、入力端と制御端と出力端が多数並んで配置してあり、入力端と制御端と出力端とよりなるトランジスタが多数並んだトランジスタ集合部を有し、且つ、全部の入力端が細長い略直角三角形状の第１の導電層により共通に接続してあり、また、全部の出力端も第１の導電層と組み合う細長い略直角三角形状の第２の導電体層により共通に接続してあり、第１の導電体層は第１のパッドを有し、第２の導電体層は第２のパッドを有する構成の半導体装置において、全部のトランジスタに流れる電流密度が均一となるように、入力端と第１の導電体層とを接続する第１のスルーホールの分布及び出力端と第２の導電層とを接続する第２のスルーホールの分布を、夫々第１及び第２のパッドの近くの部分については、他の部分に比較して粗くしてある構成とし、第１及び第２のパッド付近の電流集中を防ぎ、電流密度を一定にするようにした半導体装置が知られている（例えば、特許文献１参照）。

特開２００６−２７８６７７号公報

しかしながら、上述の特許文献１に記載の構成では、第１の導電層及び第２の導電層の形状が、細長い互いに対角線で組み合う直角三角形の形状であるため、第１の導電層及び第２の導電層自体の電流密度が一定とならず、実際には、半導体装置のデバイス全体に均一に電流を供給することができないという問題があった。また、電流の集中を低減させることができたとしても、逆に、配線層の寄生抵抗が大きいような場合には、何ら対応することができず、トランジスタ本来の特性を発揮し難くなるという問題があった。

そこで、本発明は、トランジスタ本来の特性を発揮することが可能な配線パターンの第１配線層を有する半導体装置を提供することを目的とする。

上記目的を達成するため、第１の発明に係る半導体装置は、半導体基板（１０）の表面に延在し、所定間隔を有して交互に配置されたソース領域（２０）及びドレイン領域（３０）と、該ソース領域（２０）又は該ドレイン領域（３０）とコンタクトホール（６０、６０ａ）を介して接続されたフィンガー状の配線（７５、７５ａ、７５ｂ）を複数含む第１配線層（７０、７０ａ）と、該第１配線層（７０、７０ａ）とスルーホール（８０、８０ａ）を介して接続された第２配線層（９０）とを有する半導体装置であって、
前記第１配線層（７０、７０ａ）は、前記スルーホール（８０、８０ａ）が形成されないスルーホール非形成領域（７４、７４ａ、７４ｂ）の配線幅が、前記スルーホール（８０、８０ａ）が形成されるスルーホール形成領域（７３、７３ａ、７３ｂ）の配線幅よりも広い前記フィンガー状の配線（７５、７５ａ、７５ｂ）を含むことを特徴とする。

これにより、第１配線層におけるスルーホール非形成領域の寄生抵抗を低減させ、半導体装置の本来の特性を発揮させることができる。

第２の発明は、第１の発明に係る半導体装置において、
前記スルーホール形成領域（７３、７３ａ、７３ｂ）の配線幅は、スルーホールの形成が可能な最小限の配線幅であって、前記スルーホール非形成領域（７４、７４ａ、７４ｂ）の配線幅は、両側に存在する配線の制約下で確保できる最大の配線幅であることを特徴とする。

これにより、第１配線層のスルーホール非形成領域の寄生抵抗の低減効率を高めることができ、スペース制約の範囲内で最大限の寄生抵抗低減効果を得ることができる。

第３の発明は、第１又は第２の発明に係る半導体装置において、
前記第２配線層（９０）は、前記第１配線層（７０、７０ａ）の前記フィンガー状の配線の延在方向を２分するように配置された第２ソース配線層（９１）及び第２ドレイン配線層（９２）を含むことを特徴とする。

これにより、第２配線層を簡素な形状とすることにより、電流密度の不均衡を発生し難くし、寄生抵抗を低減させるとともに、半導体装置の配線形成を容易にすることができる。

第４の発明は、第１〜３のいずれかの発明に係る半導体装置において、
前記コンタクトホール（６０、６０ａ）と前記スルーホール（８０、８０ａ）は、平面的に一致しない位置に設けられていることを特徴とする。

これにより、コンタクトホールを流れる電流と、スルーホールを流れる電流の干渉を低減させ、半導体装置を流れる電流を均一にすることができる。

第５の発明は、第１〜４のいずれかの発明に係る半導体装置において、
前記第１配線層（７０、７０ａ）は、前記ソース領域（２０）に接続される第１ソース配線（７１、７１ａ）と前記ドレイン領域（３０）に接続される第１ドレイン配線（７２、７２ａ）とを含み、
前記第１ソース配線（７１、７１ａ）と前記第１ドレイン配線（７２、７２ａ）の前記フィンガー状の配線（７５）は、前記スルーホール形成領域（７３、７３ａ、７３ｂ）同士及び前記スルーホール非形成領域（７４、７４ａ、７４ｂ）同士の配線幅が等しい配線を含むことを特徴とする。

これにより、第１ソース配線と第１ドレイン配線を流れる電流の均一化を図ることができるとともに、第１配線層の形状を簡素化し、半導体装置の製造を容易にすることができる。

第６の発明は、第１〜４のいずれかの発明に係る半導体装置において、
前記第１配線層（７０、７０ａ）は、前記ソース領域（２０）に接続される第１ソース配線（７１、７１ａ）と前記ドレイン領域（３０）に接続される第１ドレイン配線（７２、７２ａ）とを含み、
前記第１ソース配線（７１、７１ａ）と前記第１ドレイン配線（７２、７２ａ）の前記フィンガー状の配線（７５ａ、７５ｂ）は、前記スルーホール形成領域（７３、７３ａ、７３ｂ）同士及び前記スルーホール非形成領域（７４、７４ａ、７４ｂ）同士の配線幅が、異なることを特徴とする。

これにより、半導体装置の種々の制約や用途の要求に応じて、第１ソース配線と第１ドレイン配線の形状が合同に形成されない場合であっても、第１配線層の寄生抵抗を低減させ、半導体装置本来の特性を発揮させることができる。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。

本発明によれば、第１配線層の寄生抵抗を低減し、半導体装置の本来の特性を発揮させることができる。

実施例１に係る半導体装置の半導体基板１０の全体構成の一例を示した図である。 図１のＡＡ'断面における半導体装置の構成の一例を示した図である。 図１のＢＢ'断面における半導体装置の構成の一例を示した図である。 実施例１に係る半導体装置の第１配線層７０の平面構成の一例を示した図である。 実施例１に係る半導体装置の第２配線層９０の平面構成の一例を示した図である。 参考例として従来の半導体装置の第１配線層１７０の全体構成を示した図である。 実施例２に係る半導体装置の第１配線層７０ａの概略構成を示した図である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。

図１は、本発明を適用した実施例１に係る半導体装置の、半導体基板１０の表面の全体構成の一例を示した図である。図１において、実施例１に係る半導体装置は、半導体基板１０と、ソース領域２０と、ドレイン領域３０と、ゲート４０と、バックゲート領域５０と、コンタクトホール６０とを備える。

半導体基板１０は、本実施例に係る半導体装置が形成される領域であり、例えば、シリコン基板等が適用されてよい。また、本実施例に係る半導体装置は、具体的には、ＭＯＳトランジスタ（Metal Oxide Semiconductor）である。

ソース領域２０は、ＭＯＳトランジスタのソースとして機能する領域であり、半導体基板１０の表面付近に拡散層として形成される。拡散層は、用途に応じて、ｎ型の拡散層であってもよいし、ｐ型の拡散層であってもよい。ソース領域２０は、フィンガー状に延在する平面形状を有する。１つの半導体装置内には、複数のソース領域２０が所定間隔を有して略平行に配置され、図１においては、７つのソース領域２０が設けられている。

ドレイン領域３０は、ＭＯＳトランジスタのドレインとして機能する領域であり、ソース領域２０と同様に、半導体基板１０の表面付近に拡散層として形成される。拡散層は、ソース領域と整合が取れ、ＭＯＳトランジスタとして機能できる導電型の拡散層が用いられてよい。ドレイン領域３０は、ソース領域２０と同様に、フィンガー状に延在し、ソース領域２０と略平行に半導体基板１０上に形成される。ドレイン領域３０も、複数備えられ、所定間隔を有して配置される。

ソース領域２０とドレイン領域３０とは、互いに略平行に、延在方向と垂直な方向には、所定間隔を有して交互に配置される。

ゲート４０は、ＭＯＳトランジスタのゲートとして機能する部分であり、半導体装置の駆動を制御する信号が入力される。ゲート４０は、立体的には、半導体基板１０の表面上に形成された絶縁膜を介して、半導体基板１０上に形成される。また、ゲート４０は、平面的には、ソース領域２０とドレイン領域４０との間に、ソース領域２０及びドレイン領域３０と略平行に延在して、フィンガー状に形成される。

ソース領域２０、ドレイン領域３０及びゲート４０で、１個のトランジスタセルが形成される。ソース領域２０及びドレイン領域３０は、端に配置されたもの以外は、隣接するトランジスタセルと共用されるので、ゲート４０の数だけ半導体装置内にトランジスタセルが存在することになる。図１の例においては、１２本のゲート４０が示されているので、１２個のトランジスタセルを有する半導体装置が示されているが、トランジスタセルの数は、用途に応じて、適宜適切に設けてよく、それに応じてゲート４０の本数も適宜変更できるので、図１においては、ゲート本数を一般化してｍ本として示している。また、これに応じて、ソース領域２０及びドレイン領域３０も一般化して考えてよい。

バックゲート領域５０は、所定電位が供給され、ＭＯＳトランジスタのバックゲートとして機能する領域である。通常、バックゲート領域５０は、ソース領域２０と同電位が供給される。また、バックゲート領域５０は、半導体装置の外周に配置され、トランジスタセルが集合して形成されたＭＯＳトランジスタの１個の領域を示している。

なお、上述の構成要素において、ソース領域２０、ドレイン領域３０及びバックゲート領域５０は、半導体基板１０の表面を含んで形成され、ゲート４０は、半導体基板１０の表面よりも更に上に形成される。

コンタクトホール６０は、半導体基板１０の表面に形成されたソース領域２０、ドレイン領域３０及びバックゲート領域５０と、半導体基板１０よりも上方に層状に形成される第１配線層との接続を行うための孔である。第１配線層は、アルミ等の金属で形成された金属層であり、絶縁層を介して、半導体基板１０よりも上層に形成される。よって、コンタクトホール６０は、半導体基板１０と第１配線層との間の絶縁層に形成された細長い孔であり、その内部に金属材料が充填されることにより、半導体基板１０と第１配線層の電気的接続を行う。図１において示されたコンタクトホール６０は、コンタクトホール６０が配置される位置を示しており、その鉛直方向上方にコンタクトホール６０が形成されることを示している。なお、コンタクトホール６０は、通常、鉛直方向に延在する孔として形成される。鉛直方向に孔を形成するのが、加工上容易であるし、上層と下層を最短で接続することができ、電気抵抗を最小にすることができるからである。

コンタクトホール６０は、半導体基板１０の表面に形成されているソース領域２０、ドレイン領域３０及びバックゲート領域５０の存在する位置には、総て独立した拡散層毎に対応して電流の供給がなされるように、十分な数が設けられている。半導体基板１０の表面に形成された領域への通電は、総て第１配線層を介して行われるので、十分な電流供給を半導体基板１０の表面に形成された各領域に行うためである。なお、ゲート４０への通電は、別途の配線で行われる。

コンタクトホール６０は、バックゲート領域５０については、ほぼ等間隔で平均的な分散度で設けられているが、ソース領域２０及びドレイン領域３０については、コンタクトホール６０が疎に設けられている領域と、密に設けられている領域が存在する。つまり、ソース領域２０の奥側はコンタクトホール６０の配置が密でコンタクトホール６０間の間隔が狭くなっており、手前側は、コンタクトホール６０の配置が疎でコンタクトホール６０間の間隔が広くなっている。一方、ドレイン領域３０は、奥側のコンタクトホール６０が疎でコンタクトホール６０間の間隔が広くなっており、手前側のコンタクトホール６０が密でコンタクトホール６０間の間隔が狭くなっている。これは、第１配線層よりも更に上方に存在する第２配線層との関係を考慮したためであるが、この点については後述する。

次に、図１のＡＡ'断面の構成及びＢＢ'断面の構成を、第１配線層及び第２配線層を含めて説明する。

図２は、図１のＡＡ'断面における半導体装置の構成の一例を示した図である。図２において、実施例１に係る半導体装置は、ソース領域２０と、ドレイン領域３０と、絶縁層１００と、ゲート４０と、コンタクトホール６０と、第１配線層７０と、スルーホール８０と、第２配線層９０とを有する。絶縁層１００は、ゲート絶縁層１０１と、第１絶縁層１０２と、第２絶縁層１０３とを有する。

図２において、半導体基板１０の表面付近には、ソース領域２０と、ドレイン領域３０とが形成されている。ソース領域２０とドレイン領域３０も含めた半導体基板１０の表面は、ゲート絶縁層１０１で全体が覆われている。ゲート絶縁層１０１上のソース領域２０とドレイン領域３０との間の位置には、ゲート４０が形成されている。また、図１を参照すると分かるように、ＡＡ'断面は、ソース領域２０にはコンタクトホール６０が形成されておらず、ドレイン領域３０にのみコンタクトホール６０が形成されている位置である。この点、図２に示されるように、ソース領域２０の上は、ゲート絶縁層１０１及び第１絶縁層１０２で覆われているが、ドレイン領域３０の上には、コンタクトホール６０が形成されている。コンタクトホール６０は、金属材料が充填された第１配線層７０と接続され、第１配線層７０とドレイン領域３０を電気的に接続している。一方、ソース領域２０の直上にも、第１配線層７０が存在する。ＡＡ'断面を示す図２においては、ソース領域２０と直上の第１配線層７０は接続されていないが、コンタクトホール６０の存在する他の断面においては、ソース領域２０と第１配線層７０が、コンタクトホール６０を介して電気的に接続される。

第１配線層７０の上方には、第２絶縁層１０３を介して、第２配線層９０が形成されている。第２配線層９０は、半導体基板１０の全体を覆うように形成されている。ソース領域２０の直上の位置においては、第１配線層７０と第２配線層９０との間の第２絶縁層１０３の中に、スルーホール８０が形成されており、第１配線層７０と第２配線層９０を接続している。スルーホール８０には、金属材料が充填されており、第１配線層７０と第２配線層９０との電気的接続がなされている。

このように、半導体基板１０の表面に形成されたソース領域２０及びドレイン領域３０への通電は、第２配線層９０、スルーホール８０、第１配線層７０、コンタクトホール６０を介して行われる。なお、本実施例においては、半導体基板１０からの電極の引き出しに用いられている接続用の孔をコンタクトホール６０と呼び、金属層間の電気的接続に用いられている接続用の孔をスルーホール８０と呼んでいる。

また、図２において、コンタクトホール６０が形成された位置には、スルーホール８０は形成されておらず、スルーホール８０が形成された位置には、コンタクトホール６０が形成されていない構成となっている。これは、コンタクトホール６０とスルーホール８０を同じ平面的位置に形成して重なることが無いようにしたためである。コンタクトホール６０と、スルーホール８０とを平面的に同じ位置に形成すると、半導体基板１０と第１配線層７０との間を流れる電流と、第１配線層７０と第２配線層９０との間を流れる電流が、上下で干渉するおそれがある。よって、本実施例に係る半導体装置においては、コンタクトホール６０とスルーホール８０とを、平面的に同じ位置に設けない構成としてもよいこととしている。

なお、コンタクトホール６０、第１配線層７０、スルーホール８０及び第２配線層９０は、例えば、アルミニウム、銅、金、銀等の配線用の金属材料で形成されてよい。また、絶縁層１００は、種々の絶縁材料を用いることができるが、例えば、ＳｉＯ_２（二酸化ケイ素）等の絶縁酸化膜で形成されてもよい。

図３は、図１のＢＢ'断面における半導体装置の構成の一例を示した図である。図１を参照すると分かるように、ＢＢ'断面は、ソース領域２０及びドレイン領域３０の双方とも、コンタクトホール６０が形成された部分の断面である。

図３において示される構成要素は、図２と同様であるので、同一の参照符号を付してその説明を省略する。図３においては、ソース領域２０の上方に、コンタクトホール６０がドレイン領域３０の上方と同様に形成されている点と、スルーホール８０が存在しない点で、図２に係る断面構成と異なっている。このように、ソース領域２０又はドレイン領域３０のコンタクトホール６０が形成された位置においては、ソース領域２０又はドレイン領域３０と第１配線層７０との接続は、コンタクトホール６０を介して行われる。また、コンタクトホール６０の形成された位置には、スルーホール８０を重ねて形成しない構成となっており、上下に電流が入り乱れる状態を防止している。よって、図３の断面構成図においては、第１配線層７０と第２配線層９０とを電気的に接続するスルーホール８０は示されていないが、他の位置において、スルーホール８０が設けられ、第１配線層７０と第２配線層８０の電気的接続が行われることになる。

このように、図２及び図３に示したように、ソース領域２０及びドレイン領域３０への電力の供給は、双方とも、コンタクトホール６０、第１配線層７０、スルーホール８０及び第２配線層９０の配線経路を介して行われる。よって、半導体装置の性能を十分に発揮させるためには、上述の配線経路の電力ロスを低減させる必要があり、これらの構成をどのようにするかが重要となる。本実施例に係る半導体装置においては、第１配線層７０の寄生抵抗を低減させ、電力ロスを低減させる構成を提案する。

図４は、実施例１に係る半導体装置の第１配線層７０の平面構成の一例を示した図である。図４において、実施例１に係る半導体装置の第１配線層７０は、第１ソース配線層７１と、第１ドレイン配線層７２とを含む。第１配線層７０は、第１ソース配線層７１及び第１ドレイン配線層７２の双方とも、細長い延在した形状のフィンガー状の配線７５を有している。これは、半導体基板１０に形成されたソース領域２０及びドレイン領域３０が、フィンガー状の延在した形状をしているため、この上方に設けられた第１配線層７０も、それに対応した形状のフィンガー状の配線７５とし、第１ソース配線層７１及び第１ドレイン配線層７２の直下にコンタクトホール６０を設けることにより、ソース領域２０及びドレイン領域３０との接続を容易に行えるようにするためである。

第１ソース配線層７１は、延在したフィンガー状の配線７５が、奥側で接続された櫛形の形状をしており、第１ドレイン配線層７２は、フィンガー状の配線７５が、個別の島のように、個々独立して形成されている。図４においては、第１ソース配線層７１を、フィンガー状の配線７５を根元で接続した櫛形、第１ドレイン配線層７２を、島のようなフィンガー状の配線７５に構成した例を挙げているが、これらの形状は、フィンガー状の延在した形状を含んでいる限り、種々の形状としてよい。例えば、第１ソース配線層７１を独立した島状のフィンガー状の配線７５として構成し、第１ドレイン配線層を、フィンガー状の配線７５を根元で接続した櫛形形状としてもよいし、第１ソース配線層７１及び第１ドレイン配線層７２の双方を独立したフィンガー状の配線７５としてもよい。また、第１ソース配線層７１及び第１ドレイン配線層７２の双方を、フィンガー状の配線７５を根元で接続した櫛形の形状としてもよい。

また、第１ソース配線層７１及び第２ドレイン配線層７２には、ともにスルーホール８０の位置が示されている。第１ソース配線層７１のスルーホール８０は、総て手前側に配置されており、第１ドレイン配線層７２のスルーホール８０は、総て奥側に配置されている。第１ソース配線層７１及び第１ドレイン配線層７２は、ともに、１つのフィンガー状の配線７５内で、スルーホール８０が形成されたスルーホール形成領域７３と、スルーホール８０が形成されていないスルーホール非形成領域７４とを有する。スルーホール８０の配置は、第２配線層９０の配置に応じて定められる。

図５は、実施例１に係る半導体装置の第２配線層９０の平面構成の一例を示した図である。図５において、第２配線層９０は、第２ソース配線層９１と、第２ドレイン配線層９２と、ソースパッド９３と、ドレインパッド９４とを備える。

第２ソース配線層９１と、第２ドレイン配線層９２は、手前側と奥側で、略半分の位置で２分割された構成となっており、両者で半導体装置の全体を覆うように構成されている。第２ソース配線層９１への電力の供給は、図１で示した半導体基板１０に形成された半導体装置の右側にはみ出すように設けられたソースパッド９３から行われる。同様に、第２ドレイン配線層９２への電力の供給は、図１の半導体基板１０に形成された半導体装置の左側にはみ出すように形成されたドレインパッド９４から行われる。

第２配線層９０は、第２ソース配線層９１及び第２ドレイン配線層９２の双方とも、ソースパッド９３及びドレインパッド９４側から見て、幅が一定であり、かつ広い配線層であるので、寄生抵抗も少なく、電力供給のロスも少ない構成をしている。よって、このような、簡素で配線幅が一定となるような形状であれば、第２配線層における寄生抵抗及び電力ロスは、大きな問題とはならない。

また、第２ソース配線層９１は手前側、第２ドレイン配線層９２は奥側に配置されているため、スルーホール８０は、これに対応して配置される。つまり、第２ソース配線層９１と第１ソース配線層７１とを接続するスルーホール８０は手前側に配置され、第２ドレイン配線層９２と第１ドレイン配線層７２とを接続するスルーホール８０は、奥側に配置されることになる。

図４に戻る。図５において説明したように、第１ソース配線層７１のスルーホール８０は、手前側に配置された第２ソース配線層９１との電気的接続が可能なように、手前側に配置される。同様に、第１ドレイン配線層７２のスルーホール８０は、奥側に配置された第２ドレイン配線層９２との電気的接続が可能なように、奥側に配置される。

ここで、第１ソース配線層７１の構成に着目すると、奥側のスルーホール非形成領域７４の配線幅Ｗ２は、手前側のスルーホール形成領域７３の配線幅Ｗ１よりも広い形状に構成されている。同様に、第１ドレイン配線層７２も、奥側のスルーホール非形成領域７４の配線幅Ｗ２は、手前側のスルーホール形成領域７３の配線幅Ｗ１よりも広い配線幅で形成されている。

このように、第１配線層７０においては、スルーホール８０を有していないスルーホール非形成領域７４の配線幅Ｗ１を、スルーホール８０を有しているスルーホール形成領域７３の配線幅Ｗ２よりも広い配線幅の形状に構成している。これは、スルーホール８０が形成されているスルーホール形成領域７３と、スルーホール８０が形成されていないスルーホール非形成領域７４は、電力供給源であるスルーホール８０との距離が異なり、寄生抵抗が異なる点を考慮したものである。つまり、配線の引き回しが長くなる程、寄生抵抗は増加するため、配線の引き回しが短いスルーホール形成領域７３においては、配線幅Ｗ１を、スルーホール非形成領域７４の配線幅Ｗ２よりも狭く構成している。一方、スルーホール非形成領域７４においては、配線の引き回しが長くなるため、寄生抵抗を低減させるべく、配線幅Ｗ２を、スルーホール形成領域７３の配線幅Ｗ１よりも広く構成している。このような構成とすることにより、配線引き回しによる寄生抵抗の影響を低減させ、半導体装置の本来の性能を十分に発揮させることができる。

なお、第１配線層７０の第１ソース配線層７１及び第１ドレイン配線層７２のスルーホール形成領域７３の配線幅Ｗ１は、スルーホール８０の形成に必要な最小限の配線幅Ｗ１に構成し、スルーホール非形成領域７４の配線幅Ｗ２は、両側に存在するスルーホール形成領域７３の制約下において、可能な限り確保できる広い最大限の配線幅Ｗ２とすることが好ましい。これにより、スルーホール非形成領域７４の寄生抵抗を最も効率よく低減させることができ、配線の引き回しによる寄生抵抗を最低限とすることができ、半導体装置本来の特性を最大限に発揮させることができる。

図６は、参考例として、従来の半導体装置の第１配線層１７０の全体構成を示した図である。図６において、従来の半導体装置の第１配線層１７０は、第１ソース配線層１７１と、第１ドレイン配線層１７２を有し、各々のフィンガーで、スルーホール１８０が形成されている。スルーホール８０の配置位置は、第１ソース配線層１７１が手前側で、第１ドレイン配線層１７２が奥側である点で、本実施例に係る半導体装置の第１半導体層７０と共通しているが、第１ソース配線層１７１及び第１ドレイン配線層１７２の双方とも、配線幅Ｗ０が、スルーホール８０の有無に関わらず常に一定である点で、本実施例に係る半導体装置の第１配線層７０と異なっている。このような構成で、金属配線の引き回しが長くなると、寄生抵抗の増加が大きくなり、半導体装置本来の特性が出難くなる。

なお、図６において、第１配線層１７０がアルミ配線で構成されている場合に、ゲート幅をＷｇ、第１配線層アルミシート抵抗をρａｌ、第１配線層１７０の１フィンガーの配線幅をＷ０、ゲート本数をｍとすると、第１配線層１７０の全体の寄生抵抗Ｒｍ１は、（１）式のように求められる。

（１）式において、図４に示した本実施例に係る半導体装置の第１配線層７０の構成とすると、Ｗ０をＷ２に拡大できるので、第１配線層７０の寄生抵抗Ｒｍ１を、（Ｗ０／Ｗ２）倍（Ｗ０＜Ｗ２）に減少させることができる。

なお、（１）式は、第１配線層７０がアルミ配線の場合を例に挙げているが、他の銅等の配線の場合であっても、それに応じてシート抵抗を変化させることにより、他の金属材料にも同様に適用できる。

図４に戻る。図４において、第１ソース配線層７１と、第１ドレイン配線層７２のフィンガー状の配線７５は、スルーホール形成領域７３同士及びスルーホール非形成領域７４同士で配線幅Ｗ１、Ｗ２が等しい構成となっている。スルーホール８０の形成されたスルーホール形成領域７３の配線幅Ｗ１を最小限とし、スルーホール非形成領域７４の配線幅Ｗ２を最大限にとると、半導体基板１０に形成されたソース領域２０とドレイン領域３０が同じ幅を有する場合には、図４に示したような構成となる。これは、最も効率の良い形状であり、ソース領域２０とドレイン領域３０の幅が略同一の場合には、このような構成としてもよい。スルーホール８０の配置可能位置の制約の中で、最もスルーホール非形成領域７４の寄生抵抗を低減させることができ、第１配線層７０の寄生抵抗を最小にすることができる。

また、図４に示す第１配線層７０のスルーホール８０の位置は、等間隔に、規則的に配置されているが、これは、半導体基板１０と第１配線層７０を接続するコンタクトホール６０と重ならない位置に配置されている。図１に示した半導体基板１０上の構成について考えると、図１においては、コンタクトホール６０が、疎な領域と密な領域が存在した。つまり、ソース領域２０においては、手前側が疎にコンタクトホール６０が形成され、奥側に密にコンタクトホール６０が形成されていた。逆に、ドレイン領域３０においては、手前側に密にコンタクトホール６０が形成され、奥側に疎にコンタクトホール６０が形成されていた。そして、第１ソース層７１においては、奥側のコンタクトホール６０が密な領域が、スルーホール非形成領域７４に対応し、手前側のコンタクトホール６０が疎な領域が、スルーホール形成領域７３に対応している。同様に、第１ドレイン層７２においても、手前側のコンタクトホール６０が密な領域が、スルーホール非形成領域７４に対応し、奥側のコンタクトホール６０が疎な領域が、スルーホール形成領域７３に対応している。

このように、コンタクトホール６０の密な領域は、スルーホール非形成領域７４に接続され、コンタクトホール６０とスルーホール８０の位置が、一致しないような構成となっている。また、コンタクトホール６０が疎な領域は、スルーホール形成領域７３に接続されるが、コンタクトホール６０の位置は、スルーホール８０の間に来るように配置され、やはりコンタクトホール６０とスルーホール８０の位置は一致しないような構成となっている。このような構成とすることにより、第１配線層７０の同じ位置に上下から電流の流入と流出が混在してしまうような状態を回避することができ、半導体装置を更に安定動作させることができる。

このように、実施例１に係る半導体装置によれば、第１配線層７０のフィンガー状の第１ソース配線層７１及び第１ドレイン配線層７２について、スルーホール非形成領域７４の配線幅Ｗ２が、スルーホール形成領域７３の配線幅Ｗ１よりも広い形状のフィンガー状の第１配線層７０を含むことにより、寄生抵抗Ｒｍ１を低減させ、半導体装置の本来の性能を発揮させることができる。更に、コンタクトホール６０とスルーホール８０の位置を異ならせることにより、安定動作を行うことができる半導体装置とすることができる。

図７は、実施例２に係る半導体装置の第１配線層７０ａの概略構成を示した図である。また、図７においては、実施例２に係る半導体装置のゲート４０と、コンタクトホール６０ａの位置も透過的に示している。実施例２に係る半導体装置においても、第２配線層９０の構成は、実施例１に係る半導体装置の図５に示した構成と同様であるので、重複して図示はしない。

図７において、実施例２に係る半導体装置の第１配線層７０ａは、第１ソース配線層７１ａと、第１ドレイン配線層７２ａとを備える。第１ソース配線層７１ａは、延在するフィンガー状の配線７５ａを含み、第２ドレイン配線層７２ａは、延在するフィンガー状の配線７５ｂを含んでいる。また、第１配線層７０ａには、スルーホール８０ａが配置される位置と、コンタクトホール６０ａの配置される位置が示されている。第１ソース配線層７１ａは、スルーホール８０ａが形成されるスルーホール形成領域７３ａと、スルーホール８０ａが形成されないスルーホール非形成領域７４ａを含む。また、第１ドレイン配線層７２ａは、スルーホール８０ａが形成されるスルーホール形成領域７３ｂと、スルーホール８０ａが形成されないスルーホール非形成領域７４ｂを含む。

スルーホール実施例２に係る半導体装置の第１配線層７０ａは、第１ソース配線層７１ａと第１ドレイン配線層７２ａのフィンガー状の配線７５ａ、７５ｂにおいて、スルーホール形成領域７３ａとスルーホール形成領域７３ｂ同士の配線幅及びスルーホール非形成領域７４ａとスルーホール非形成領域７４ｂ同士の配線幅が異なる点で、実施例１に係る半導体装置の第１配線層７０と異なっている。つまり、第１ソース配線層７１ａのスルーホール形成領域７３ａは、第１ドレイン配線層７２ａのスルーホール形成領域７３ｂよりも配線幅が大きく、配線幅が大きくなった分、スルーホール８０ａも２列形成されており、１列でスルーホール８０ａが形成されている第１ドレイン配線層７２ａのスルーホール形成領域７３ｂと異なっている。

このように、第１ソース配線層７１ａと第１ドレイン配線層のフィンガー状の配線７５ａは、必ずしもスルーホール形成領域７３ａ、７３ｂ同士及びスルーホール非形成領域７４ａ、７４ｂ同士で等しい配線幅に形成されていなくてもよい。このような場合であっても、第１ソース配線層７１ａの同一フィンガー状の配線７５ａ内において、スルーホール非形成領域７４ａの配線幅が、スルーホール形成領域７３ａの配線幅よりも大きくなるように構成することにより、スルーホール非形成領域７４ａの寄生抵抗を低減させることができる。同様に、第１ドレイン配線層７２ａの同一フィンガー状の配線７５ｂ内において、スルーホール非形成領域７４ｂの配線幅が、スルーホール形成領域７３ｂの配線幅よりも大きくなるように構成することにより、スルーホール非形成領域７４ｂの寄生抵抗を低減させることができる。

なお、実施例２に係る半導体装置において、半導体基板１０の構成は、ソース領域２０とドレイン領域３０が、ゲート４０の両側の半導体基板１０の表面に延在して交互に配置される点は、実施例１に係る図１と同様であるが、例えば、ソース領域２０が、ドレイン領域３０よりもゲート長方向（延在方向と垂直な方向）に広く構成される。図７において、第１ドレイン配線層７２ａのコンタクトホール６０ａが１列で形成されているのに対し、第１ソース配線層７１ａのコンタクトホール６０ａは複数列で構成されており、より広いソース領域２０に対応してスルーホール６０ａが設けられている。

このように、半導体基板１０上のソース領域２０とドレイン領域３０の形成幅が同一でない等の理由により、第１ソース配線層７１ａのフィンガー状の配線７５ａと、第１ドレイン配線層７２ａのフィンガー状の配線７５ｂとのスルーホール形成領域７３ａ、７３ｂ同士及びスルーホール非形成領域７４ａ、７４ｂ同士の配線幅が同一でない場合であっても、同一のフィンガー状の配線７５ａ、７５ｂ内において、第１配線層７０ａのスルーホール形成領域７３ａ、７３ｂの配線幅を、スルーホール非形成領域７４ａ、７４ｂの配線幅よりも広い配線幅とすることにより、スルーホール非形成領域７４ａの寄生抵抗を低減させ、第１配線層７０ａ全体の電力ロスを低減させることができる。

また、実施例２に係る半導体装置は、半導体基板１０上の拡散層の構成の如何に関わらず、第１配線層７０ａの構成自体を、用途に応じて適宜変更することもできる。多様な形状の第１ソース配線層７１ａ及び第１ドレイン配線層７２ａの組み合わせに対して、第１配線層７０ａのスルーホール非形成領域７４ａ、７４ｂの寄生抵抗を低減させることができるので、第１配線層７０ａにデザイン上の制約がある場合や、用途上、第１ソース配線層７１ａと第１ドレイン配線層７２ａのフィンガー状の配線７５の形状を異ならせた方が良い場合にも、本発明を好適に適用することができる。

なお、実施例２に係る半導体装置においても、第１配線層７０ａの第１ソース配線層７１ａ及び第１ドレイン配線層７２ａのスルーホール形成領域７３ａ、７３ｂの配線幅は、スルーホール８０ａの形成に必要な最小限の配線幅とし、スルーホール非形成領域７４ａ、７４ｂの配線幅は、両側のスルーホール形成領域７３ｂの制約下において、最大限に広く構成することが好ましい。これにより、スルーホール非配線領域７４ａ、７４ｂの寄生抵抗を最も効率的に抑制することができ、半導体装置の特性を最大限に発揮させることができる。

また、実施例２に係る半導体装置においても、スルーホール８０ａが形成された位置には、コンタクトホール６０ａが平面的に重ねて形成されない構成とすることが好ましい。図７においても、スルーホール８０ａは、コンタクトホール６０ａと平面的に重ならない位置に配置されている。これにより、第１配線層７０ａと第２配線層９０との間の電流の流れを複雑にせず、半導体装置に流れる電流を安定させることができる。

このように、実施例２に係る半導体装置によれば、第１ソース配線層７１ａと第１ドレイン配線層７２ａのフィンガー状の配線７５ａ、７５ｂ同士の配線幅が等しくない場合であっても、第１配線層７０ａのスルーホール非形成領域７４ａ、７４ｂの寄生抵抗を低減させ、半導体装置の本来の特性を十分に発揮させることができる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。

特に、実施例１及び実施例２に係る半導体装置においては、第２配線層９０の構成を、手前側が第２ソース配線９１、奥側が第２ドレイン配線層９２とした例を挙げて説明したが、これらは逆に配置し、それに応じて第１配線層７０、７０ａの構成を変えてもよい。また、第２配線層９０は、ゲート幅方向を略直角に二分する構成とした例を挙げたが、第２配線層９０自体の形状を別形状とし、それに応じて第１配線層７０、７０ａのスルーホール８０、８０ａの配置を変化させてもよい。

本発明は、ＭＯＳトランジスタ、パワーＭＯＳトランジスタ等の半導体基板に形成されたトランジスタや、これを含む集積回路装置等の半導体装置に利用することができる。

１０ 半導体基板
２０ ソース領域
３０ ドレイン領域
４０ ゲート
５０ バックゲート領域
６０、６０ａ コンタクトホール
７０、７０ａ 第１配線層
７１、７１ａ 第１ソース配線層
７２、７２ａ 第１ドレイン配線層
７３、７３ａ、７３ｂ スルーホール形成領域
７４、７４ａ、７４ｂ スルーホール非形成領域
７５、７５ａ、７５ｂ フィンガー状の配線
８０、８０ａ スルーホール
９０ 第２配線層
９１ 第２ソース配線層
９２ 第２ドレイン配線層
９３、９４ パッド
１００、１０１、１０２、１０３ 絶縁層

Claims (6)

1. 半導体基板の表面に延在し、所定間隔を有して交互に配置されたソース領域及びドレイン領域と、該ソース領域又は該ドレイン領域とコンタクトホールを介して接続されたフィンガー状の配線を複数含む第１配線層と、該第１配線層とスルーホールを介して接続された第２配線層とを有する半導体装置であって、
   前記第１配線層は、前記スルーホールが形成されないスルーホール非形成領域の配線幅が、前記スルーホールが形成されないスルーホール形成領域の配線幅よりも広い前記フィンガー状の配線を含むことを特徴とする半導体装置。
2. 前記スルーホール形成領域の配線幅は、スルーホールの形成が可能な最小限の配線幅であって、前記スルーホール非形成領域の配線幅は、両側に存在する配線の制約下で確保できる最大の配線幅であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２配線層は、前記第１配線層の前記フィンガー状の配線の延在方向を２分するように配置された第２ソース配線層及び第２ドレイン配線層を含むことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記コンタクトホールと前記スルーホールは、平面的に一致しない位置に設けられていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第１配線層は、前記ソース領域に接続される第１ソース配線と前記ドレイン領域に接続される第１ドレイン配線とを含み、
   前記第１ソース配線と前記第１ドレイン配線の前記フィンガー状の配線は、前記スルーホール形成領域同士及び前記スルーホール非形成領域同士の配線幅が等しい配線を含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第１配線層は、前記ソース領域に接続される第１ソース配線と前記ドレイン領域に接続される第１ドレイン配線とを含み、
   前記第１ソース配線と前記第１ドレイン配線の前記フィンガー状の配線は、前記スルーホール形成領域同士及び前記スルーホール非形成領域同士の配線幅が、異なることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。

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