JP2004241448A - 大電流高速動作のための非対称ｍｏｓｆｅｔレイアウト - Google Patents

Abstract

【課題】大電流を処理でき、高速動作に適合された電界効果トランジスタの構造および方法を提供すること。
【解決手段】大電流を処理できる電界効果トランジスタの構造および方法に、ドレイン拡散がドレイン拡散のみの上で第１金属レベルへのドレイン拡散接点を有するインターリーブされたソース拡散領域およびドレイン拡散領域が含まれ、第２金属レベルがデバイスの全幅をカバーし、ソースから主に垂直の方向に電流をとる。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、全般的には集積回路設計に関し、より詳細には、大電流を扱うことができ、高速動作用に実施される電界効果トランジスタ・デバイスに関する。
【０００２】
【従来の技術】
集積回路の寸法が縮小され続け、動作速度が高まるにつれて、オンチップ金属のエレクトロマイグレーションはますます扱いにくくなる。電界効果トランジスタ（ＦＥＴ）は、高速応用例で大電流を伝えることができ、したがって、小デバイスの金属の適用範囲が、信頼性のある動作を保証するのに十分ではないことが頻繁に起こるようになっている。
【０００３】
従来のシステムは、通常は、半導体チップに集積された多数の電界効果トランジスタ要素を使用する。各ＦＥＴ要素に、ソース、ドレイン、およびゲートが含まれることは周知である。通常、ＦＥＴのゲート拡散、ドレイン拡散、およびソース拡散は、作られる回路の接続性要件によって決定されるように金属の１つまたは２つのレベルに配線される。
【０００４】
非常に幅広く非常に短い（高いＷ／Ｌ比）ＦＥＴを介して流れるピーク・ドレイン／ソース電流（Ｉｄｓ）は、拡散がＭ１金属の狭いストリップを使用して横に接触する場合に、金属電流密度のルールに違反してしまう。これらのストリップの幅を増やすためには、ソース／ドレイン拡散幅を増やす必要があり、これによって、これらのノードの寄生容量が増加する。
【０００５】
標準的な電界効果トランジスタ・デバイス・レイアウト１を図１に示すが、ここで、Ｍ１金属１０の幅は、ドレインに電流を供給するＭ２金属１１の真下にないドレイン拡散への、Ｍ１金属１０を介した電流の横の流れを扱うために増やされている。
【０００６】
ソース拡散からＭ２金属１６へ横に電流を運ぶＭ１金属９の幅も、その最小値から増やされている。多結晶シリコン・ゲート領域１２が、さらに、拡散領域１３および多結晶シリコン・ゲート領域１２の交叉によって画定されるチャネルの長さに沿って分散するＭ１−Ｍ２接点１５および拡散−Ｍ１接点１４に沿って示されている。
【０００７】
Ｍ１金属９およびＭ１金属１０の下にあるソース拡散およびドレイン拡散も、余分な金属を扱うために幅を広げられている。この普通のレイアウトでは、ドレインへのＭ２金属１１接続およびソースへのＭ２金属１６接続が、互いに平行であるが、拡散領域１３および多結晶シリコン・ゲート領域１２によって形成されるチャネルに垂直に配置される。
【０００８】
ソース拡散１７およびドレイン拡散１８は、拡散領域１３のうちで多結晶シリコン・ゲート領域１２と交叉しない部分によって画定される。この従来のデバイスの短所は、複数ある。たとえば、増えた横電流を扱うためにソース拡散１７およびドレイン拡散１８の幅を広げることによって、容量が増え、デバイスの性能が低速化する可能性がある。さらに、このソース拡散１７およびドレイン拡散１８を介する電流の横の流れによって、デバイスのドレインおよびソースの両方と直列の抵抗が増える。この増えた抵抗によって、デバイスの性能が低下する。
【０００９】
ドレインＭ２金属２０およびソースＭ２金属２１を交互嵌合されたストリップに分割するのに使用することができる第２のデバイス２および技法を、図２に示す。この形で、電流は、Ｍ２金属（２０または２１）への接点を介してチャネル・アップされる前に、横に長くは流れない。ソース拡散２７およびドレイン拡散２８は、拡散領域２３のうちで多結晶シリコン・ゲート領域２２と交叉しない部分によって画定される。多結晶シリコン・ゲート領域２２は、さらに、拡散領域２３と多結晶シリコン・ゲート領域２２の交叉によって画定されるチャネルの長さに沿って分散されたＭ１−Ｍ２接点２５および拡散−Ｍ１接点２４に沿って図示されている。この手法に関する問題は、ドレインＭ２金属２０ストリップとソースＭ２金属２１ストリップの間のスペーシング要件が、十分に大きく、エレクトロマイグレーション問題なしに大電流を伝えるためにＭ２金属が必要とする貴重なスペースが使用されることである。
【００１０】
従来技術のデバイスでは、電界効果トランジスタのさまざまな構成が、開示されている。例えば、米国特許第５６２５２０７号（要素のソース電極およびドレイン電極が同一レベルにあり、コンポーネント電極が金属の１レベルだけ高く、要素からの電流がコンポーネント電極へ上に垂直に流れる、多数の並列ＦＥＴ電極から形成されるパワー・トランジスタを教示する）、米国特許第５７５０４１６号（電流が、デバイスを介して横に、その後基板を介して垂直に、ドレイン電極まで流れ、したがって、デバイスが、二重拡散であるがチャネル領域内にない、パワーＦＥＴを教示する）、米国特許第５８４４２７７号（二重拡散パワーＭＯＳＦＥＴを教示する）、米国特許第６０６６８７７号（トランジスタ接点電極の上に横たわる厚い金属層を有する、低いオン抵抗を有する垂直パワーＭＯＳＦＥＴを教示する）、米国特許第６１５９８４１号（厚い均一レベルの金属相互接続を有する低抵抗のインターディジタル・パワーＭＯＳＦＥＴを教示する）、特開平９−６４０６３号公報（アクティブ領域の平面に垂直なゲート電極を有するパワーＦＥＴを教示する）、欧州特許第ＥＰ１０９６５７３Ａ２号（多結晶シリコン・ゲート領域のうちでドレインにオーバーラップする部分をエッチングすることによってゲート−ドレイン容量を減らされたパワーＦＥＴを教示する）などがある。しかし、どの従来技術のデバイスにもない重要な特性の１つが、交互嵌合する（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）ソース拡散およびドレイン拡散の構成によって、ドレイン／ソースを介する電流を最大化すると同時にドレイン拡散の容量性装荷を最小にする方法が提供されないことである。この組み合わされた効果についてデバイス構成の最適化を提供できないことによって、従来技術のデバイスのどれも、最大の可能なデバイス性能を、達成し得ない。従って、大電流を処理でき、高速で動作できる、デバイスのドレインまたはソースの総容量を減らし、デバイスを通る電流を最大にし、これによってデバイス性能を高める、電界効果トランジスタが要望されるのである。
【００１１】
【発明が解決しようとする課題】
従来の電界効果トランジスタ・デバイスの前述および他の問題、不利益、および短所に鑑みて、本発明が考案され、本発明の目的は、大電流を処理でき、高速動作に適合された電界効果トランジスタの構造および方法を提供することである。本発明のもう１つの目的は、より高いデバイス性能をもたらす、電界効果トランジスタ・デバイスを提供することである。本発明のもう１つの目的は、デバイスのドレインまたはソースに接続するのに使用される金属の第１レベルでの横電流を減らし、これによって金属エレクトロマイグレーション問題を改善する、電界効果トランジスタ・デバイスを提供することである。
【００１２】
【課題を解決するための手段】
上で提案した目的を達成するために、本発明の１態様によれば、ドレイン拡散だけの上での第１金属レベルへの複数のドレイン拡散接点を有するインターリーブされたソース拡散領域およびドレイン拡散領域を含み、第２金属レベルが、デバイスの全幅をカバーし、実質的に垂直の方向でソースから電流をとる、電界効果トランジスタが提供される。代替案では、電界効果トランジスタに、ソース拡散だけの上での第１金属レベルへの複数のソース拡散接点を有するインターリーブされたソース拡散領域およびドレイン拡散領域が含まれ、第２金属レベルが、デバイスの全幅をカバーし、実質的に垂直の方向でドレインから電流をとる。
【００１３】
多指（ｍｕｌｔｉ−ｆｉｎｇｅｒ）電界効果トランジスタのドレイン、ゲート、およびソースは、標準ＭＯＳＦＥＴプロセスとの一貫性を有するプロセス・ステップを使用して製造される。ソース領域は、テクノロジ・グラウンド・ルールによって許容可能な最小長さになるように画定される。ドレイン領域は、複数行の拡散−Ｍ１接点を含むのに必要な長さになるように画定される。多結晶シリコン・ゲート領域は、等しいフィンガ幅を有するように画定される。
【００１４】
このデバイスの他の特徴は、第２金属が、電界効果トランジスタの全幅またはほぼ全幅をカバーすることである。さらに、ソース拡散領域は、最小の長さを有し、第２金属が、実質的に垂直の方向でソース領域から電流を除去する。さらに、ドレイン電流は、ドレイン拡散領域でのエレクトロマイグレーションから保護するために最小長さより長い長さを有する金属の第１レベルの上で実質的に横の方向でドレイン拡散領域から運ばれる。代替案では、ソース電流が、ソース拡散領域でのエレクトロマイグレーションから保護するために最小長さより長い長さを有する金属の第１レベルの上で実質的に横の方向でソース拡散領域から運ばれる。
【００１５】
また、ドレイン領域に、ドレイン領域の上だけ、第１金属レベルへの複数のドレイン拡散接点が含まれる。さらに、ソース領域は、ドレイン領域より低い容量を有する。代替案では、ソース領域に、ドレイン領域の上だけ第１金属レベルへの複数のソース拡散接点が含まれ、ドレイン領域が、ソース領域より低い容量を有する。
【００１６】
デバイス内で、拡散の１つが、Ｍ２レベルまでの低容量低抵抗パスとして選択される。これは、より狭い拡散として示され、それに関連する最小の容量を有する。ここで、電流が、非常に少ない横の流れと共にＭ２リードにまっすぐ上に供給され、これによって、金属エレクトロマイグレーションの危険性が減り、したがって、デバイスの電流搬送容量が増える。また、電流を集めないＭ２は、デバイスの全幅を含むように構成することができる。これらの新規の要素によって、この設計がエレクトロマイグレーション信頼性に優れたものになる。他の拡散は、Ｍ１がデバイスの横への電流の大きい横の流れを処理するために大幅に太くされなければならないという意味で、犠牲とみなされる。しかし、図１および図２に示された従来技術のデバイスなどのほとんどの回路設計で、通常は、高速である必要がない、ソースまたはドレインのいずれかのノードがある。本発明のデバイスのもう１つの利点は、ソース（またはドレイン）拡散区域から金属２への金属抵抗の減少である。
【００１７】
前述および他の目的、態様、および長所は、図面に関する本発明の好ましい実施形態の下記の詳細な説明からよりよく理解される。
【００１８】
【発明の実施の形態】
前に述べたように、大電流を扱うことができ、高速動作に適合された新規の電界効果トランジスタ・デバイスの必要がある。さらに、上で述べたように、集積回路の寸法が縮小され続け、動作速度が向上するので、オンチップ金属のエレクトロマイグレーションが、より管理しにくくなる。電界効果トランジスタは、高速応用例で大電流を流す傾向があり、従って、小デバイスの金属の適用範囲が、信頼性のある動作を保証するのに十分ではないことが、頻繁に生じるようになっている。
【００１９】
これに応えて、本発明では、デバイス性能の犠牲なしに電界効果トランジスタで大電流を可能にするレイアウト・パターンおよび技法を説明する。開示されるのは、第１拡散領域および第１金属を含むドレインと、第２拡散領域および第２金属を含むソースであって、サイズがドレインより大きいソースと、第２金属に接続された第３金属を含むソース接続であって、第３金属が、電界効果トランジスタの幅をカバーする寸法にされたソース接続とを含む電界効果トランジスタである。第３金属は、実質的に垂直の方向でソースから電流をとり、この垂直の方向は、第２金属の平面に垂直な方向である。さらに、電流は、ソースから実質的に横方向に流れ、この横方向は、第２金属の平面に平行な方向である。代替実施例では、電流が、ドレインから実質的に横方向に流れ、この横方向は、第１金属の平面に平行な方向である。さらに、ソースに、第１金属への複数のソース拡散接点がさらに含まれ、ドレイン拡散接点は、ソースの上だけにある。また、ソースは、ドレインより小さい容量を有する。
【００２０】
ここで図面、具体的には図３を参照すると、本発明による構造の好ましい実施形態が示されている。好ましい実施形態では、電界効果トランジスタ・デバイス３が、ドレイン３０接続（Ｍ１金属として実施される）、ソース３１接続（Ｍ２金属として実施される）、多結晶シリコン・ゲート領域３２、Ｍ１−Ｍ２接点３５および拡散−Ｍ１接点３４をその中に配置された拡散領域３３を含むものとして示されている。ソース拡散３８およびドレイン拡散３９は、拡散領域３３のうちで多結晶シリコン・ゲート領域３２と交叉しない部分によって画定される。
【００２１】
電界効果トランジスタ・デバイス３には、ドレイン拡散のみの上で第１金属レベルであるドレイン３０へのドレイン拡散接点である拡散−Ｍ１接点３４を有するインターリーブされたドレイン拡散領域が含まれ、第２金属レベルであるソース３１は、デバイスの全幅をカバーし、主に垂直の方向にソースから電流をとる。Ｍ１ドレイン金属レベルであるドレイン３０には、複数のフィンガ様突起３６が含まれる。ドレイン金属は、拡散−Ｍ１接点３４を介してドレイン拡散と接触する。Ｍ２ソース金属レベルであるソース３１には、デバイスの全幅またはほぼ全幅をカバーする長方形の金属形状が含まれる。ソース金属は、拡散−Ｍ１−Ｍ２接点スタックであるＭ１−Ｍ２接点３５を介してソース拡散と接触する。多結晶シリコン・ゲート領域３２にも、フィンガ様突起３７が含まれる。
【００２２】
そのような電界効果トランジスタ・デバイス３を形成する一般的な方法を、図４に示す。まず、多結晶シリコン・ゲートを、ウェハに堆積する（ステップ４０）。次に、異なる長さのソース拡散およびドレイン拡散を、非対称の形でこのマスクの上にインターディジタル・フィンガを作ることによって画定する。次に、ソースおよびドレインを表すＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｉｆｆｕｓｉｏｎ）を、ゲート・ブロッキング層の間の領域に打ち込む／拡散する（ステップ４２）。その後、多結晶シリコン・ゲート・ブロッキング層の両側に酸化物スペースを配置する（ステップ４４）。ここで、酸化物スペースを、多結晶シリコン・ゲートの両側に配置し、ＨＤＤ（ｈｉｇｈｌｙ ｄｏｐｅｄ ｄｉｆｆｕｓｉｏｎ）を打ち込む。これによって、「基本的な」本質的なＦＥＴの形成が完了する。最後に、拡散接点および多結晶シリコン接点を作り（ステップ４６）、相互接続配線およびそれに関連するバイア接点を追加する（ステップ４８）。
【００２３】
電界効果トランジスタ・デバイス３の他の特徴は、第２金属であるソース３１が、電界効果トランジスタ・デバイス３の全幅またはほぼ全幅をカバーすることである。さらに、ドレイン電流が、ドレイン拡散領域でのエレクトロマイグレーションから保護するために最小長さより長い長さを有する金属の第１レベル上で実質的に横の方向にドレイン拡散領域（３８または３９）から運ばれることである。代替案では、ソース電流が、ソース拡散領域でのエレクトロマイグレーションから保護するために最小長さより長い長さを有する金属の第１レベルの上で実質的に横の方向でソース拡散領域（３８または３９）から運ばれる。
【００２４】
また、ドレイン領域（３８または３９）に、ドレイン３０領域のみの上で第１金属レベルへの複数のドレイン拡散接点である拡散−Ｍ１接点３４が含まれる。さらに、ソース領域（３８または３９）は、ドレイン領域（３８または３９）より小さい容量を有する。代替案では、ソース領域（３８または３９）には、ソース領域であるドレイン３０のみの上の第１金属レベルへの複数のソース拡散接点であるＭ１−Ｍ２接点３５が含まれ、ドレイン領域（３８または３９）が、ソース領域（３８または３９）より小さい容量を有する。
【００２５】
電界効果トランジスタ・デバイス３では、ソース拡散（３８または３９）が、Ｍ２レベルへの低容量低抵抗パスとして選択される。これは、狭い拡散として示され、それに関連する最小の容量を有する。ここで、電流が、非常に少ない横の流れと共にＭ２リードにまっすぐ上に供給され、これによって、デバイスの総容量が減る。また、電流を集めないＭ２は、電界効果トランジスタ・デバイス３の全幅を含むように構成することができる。これらの新規の要素によって、この設計がエレクトロマイグレーション信頼性に優れたものになる。他の拡散は、Ｍ１が電界効果トランジスタ・デバイス３の横への電流の大きい横の流れを処理するために大幅に太くされなければならないという意味で、犠牲的とみなされる。しかし、図１および図２に示された従来技術のデバイスなどのほとんどの回路設計で、通常は、高速である必要がない、ソースまたはドレインのいずれかのノードがある。本発明の電界効果トランジスタ・デバイス３のもう１つの利点は、金属抵抗の減少である。
【００２６】
ソースおよびドレイン（３８または３９）を、説明された実施形態で交換することができることを諒解されたい。好ましい実施形態に関して本発明を説明してきたが、本発明を、請求項の趣旨および範囲の中で修正を加えて実践できることを、当業者は諒解するであろう。
【００２７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２８】
（１）第１拡散領域および第１金属を含むドレインと、
第２拡散領域および第２金属を含み、サイズが前記ドレインより大きいソースと、
前記第２金属に接続された第３金属を含むソース接続と
を含む電界効果トランジスタ。
（２）前記第３金属が、前記電界効果トランジスタの幅をカバーする寸法にされる、上記（１）に記載の電界効果トランジスタ。
（３）前記第３金属が、実質的に垂直の方向で前記ソースから電流をとり、前記垂直の方向が、前記第２金属の平面に垂直な方向である、上記（１）に記載の電界効果トランジスタ。
（４）電流が、前記ソースから実質的に横方向に流れ、前記横方向が、前記第２金属の平面に平行な方向である、上記（１）に記載の電界効果トランジスタ。
（５）電流が、前記ドレインから実質的に横方向に流れ、前記横方向が、前記第１金属の平面に平行な方向である、上記（１）に記載の電界効果トランジスタ。
（６）前記ソースが、さらに、前記第１金属への複数のソース拡散接点を含み、前記ドレイン拡散接点が前記ソースの上だけにある、上記（１）に記載の電界効果トランジスタ。
（７）前記ソースが、前記ドレインより小さい容量を有する、上記（１）に記載の電界効果トランジスタ。
（８）第１拡散領域および第１金属を含むドレインと、
第２拡散領域および第２金属レベルを含み、サイズが前記ドレインより大きいソースと、
前記第２金属に接続された第３金属を含むソース接続と
を含むＭＯＳＦＥＴデバイス。
（９）前記第３金属が、前記デバイスの幅をカバーする寸法にされる、上記（８）に記載のデバイス。
（１０）前記第３金属が、実質的に垂直の方向で前記ソースから電流をとり、前記垂直の方向が、前記第２金属の平面に垂直な方向である、上記（８）に記載のデバイス。
（１１）電流が、前記ソースから実質的に横方向に流れ、前記横方向が、前記第２金属の平面に平行な方向である、上記（８）に記載のデバイス。
（１２）電流が、前記ドレインから実質的に横方向に流れ、前記横方向が、前記第１金属の平面に平行な方向である、上記（８）に記載のデバイス。
（１３）前記ソースが、さらに、前記第１金属への複数のソース拡散接点を含み、前記ドレイン拡散接点が前記ソースの上だけにある、上記（８）に記載のデバイス。
（１４）前記ソースが、前記ドレインより小さい容量を有する、上記（８）に記載のデバイス。
（１５）インターリーブされたソース拡散領域およびドレイン拡散領域と
前記ドレイン拡散領域の上だけにある、第１金属レベルへの複数のドレイン拡散接点と、
前記電界効果トランジスタの幅をカバーする寸法にされた第２金属レベルと
を含み、前記第２金属レベルが、実質的に垂直の方向で前記ソース領域から電流をとり、前記垂直の方向が、前記第２金属レベルの平面に垂直な方向である
電界効果トランジスタ。
（１６）インターリーブされたソース拡散領域およびドレイン拡散領域と、
前記ソース拡散領域の上だけにある、第１金属レベルへの複数のソース拡散接点と、
前記電界効果トランジスタの幅をカバーする寸法にされた第２金属レベルと
を含み、前記第２金属レベルが、実質的に垂直の方向で前記ドレイン領域から電流をとり、前記垂直の方向が、前記第１金属レベルの平面に垂直な方向である
電界効果トランジスタ。
（１７）電界効果トランジスタを形成する方法であって、
第１拡散領域および第１金属を含むドレイン領域を形成するステップと、
前記ドレイン領域に隣接するゲート領域を形成するステップと、
第２拡散領域および第２金属を含むソース領域を形成するステップと、
前記ソース領域を、前記ドレイン領域よりサイズが小さくなるように構成するステップと、
前記第２金属に接続された第３金属からなるソース接続を形成するステップと
を含む方法。
（１８）さらに、前記電界効果トランジスタの幅をカバーするように前記第３金属を形成するステップを含む、上記（１７）に記載の方法。
（１９）前記第３金属が、実質的に垂直の方向で前記ソースから電流をとり、前記垂直の方向が、前記第２金属レベルの平面に垂直な方向である、上記（１７）に記載の方法。
（２０）ソース領域を形成する前記ステップで、電流が、前記ソースから実質的に横方向に流れ、前記横方向が、前記第２金属の平面に平行な方向である、上記（１７）に記載の方法。
（２１）ドレイン領域を形成する前記ステップで、前記ドレイン領域が、前記第１金属への複数のドレイン拡散接点を含み、前記ドレイン拡散接点が前記ドレインの上だけにある、上記（１７に記載の方法。
（２２）ソース領域を形成する前記ステップで、前記ソース領域が、前記ドレイン領域より少ない容量を有する、上記（１７）に記載の方法。
【図面の簡単な説明】
【図１】従来のデバイスの概略図である。
【図２】従来のデバイスの概略図である。
【図３】本発明による電界効果トランジスタの概略図である。
【図４】本発明の好ましい方法を示す流れ図である。
【符号の説明】
３ 電界効果トランジスタ・デバイス
３０ ドレイン
３１ ソース
３２ 多結晶シリコン・ゲート領域
３３ 拡散領域
３４ 拡散−Ｍ１接点
３５ Ｍ１−Ｍ２接点
３６、３７ フィンガ様突起
３８ ソース拡散
３９ ドレイン拡散

Claims (22)

1. 第１拡散領域および第１金属を含むドレインと、
   第２拡散領域および第２金属を含み、サイズが前記ドレインより大きいソースと、
   前記第２金属に接続された第３金属を含むソース接続と
   を含む電界効果トランジスタ。
2. 前記第３金属が、前記電界効果トランジスタの幅をカバーする寸法にされる、請求項１に記載の電界効果トランジスタ。
3. 前記第３金属が、実質的に垂直の方向で前記ソースから電流をとり、前記垂直の方向が、前記第２金属の平面に垂直な方向である、請求項１に記載の電界効果トランジスタ。
4. 電流が、前記ソースから実質的に横方向に流れ、前記横方向が、前記第２金属の平面に平行な方向である、請求項１に記載の電界効果トランジスタ。
5. 電流が、前記ドレインから実質的に横方向に流れ、前記横方向が、前記第１金属の平面に平行な方向である、請求項１に記載の電界効果トランジスタ。
6. 前記ソースが、さらに、前記第１金属への複数のソース拡散接点を含み、前記ドレイン拡散接点が前記ソースの上だけにある、請求項１に記載の電界効果トランジスタ。
7. 前記ソースが、前記ドレインより小さい容量を有する、請求項１に記載の電界効果トランジスタ。
8. 第１拡散領域および第１金属を含むドレインと、
   第２拡散領域および第２金属レベルを含み、サイズが前記ドレインより大きいソースと、
   前記第２金属に接続された第３金属を含むソース接続と
   を含むＭＯＳＦＥＴデバイス。
9. 前記第３金属が、前記デバイスの幅をカバーする寸法にされる、請求項８に記載のデバイス。
10. 前記第３金属が、実質的に垂直の方向で前記ソースから電流をとり、前記垂直の方向が、前記第２金属の平面に垂直な方向である、請求項８に記載のデバイス。
11. 電流が、前記ソースから実質的に横方向に流れ、前記横方向が、前記第２金属の平面に平行な方向である、請求項８に記載のデバイス。
12. 電流が、前記ドレインから実質的に横方向に流れ、前記横方向が、前記第１金属の平面に平行な方向である、請求項８に記載のデバイス。
13. 前記ソースが、さらに、前記第１金属への複数のソース拡散接点を含み、前記ドレイン拡散接点が前記ソースの上だけにある、請求項８に記載のデバイス。
14. 前記ソースが、前記ドレインより小さい容量を有する、請求項８に記載のデバイス。
15. インターリーブされたソース拡散領域およびドレイン拡散領域と
    前記ドレイン拡散領域の上だけにある、第１金属レベルへの複数のドレイン拡散接点と、
    前記電界効果トランジスタの幅をカバーする寸法にされた第２金属レベルと
    を含み、前記第２金属レベルが、実質的に垂直の方向で前記ソース領域から電流をとり、前記垂直の方向が、前記第２金属レベルの平面に垂直な方向である
    電界効果トランジスタ。
16. インターリーブされたソース拡散領域およびドレイン拡散領域と、
    前記ソース拡散領域の上だけにある、第１金属レベルへの複数のソース拡散接点と、
    前記電界効果トランジスタの幅をカバーする寸法にされた第２金属レベルと
    を含み、前記第２金属レベルが、実質的に垂直の方向で前記ドレイン領域から電流をとり、前記垂直の方向が、前記第１金属レベルの平面に垂直な方向である
    電界効果トランジスタ。
17. 電界効果トランジスタを形成する方法であって、
    第１拡散領域および第１金属を含むドレイン領域を形成するステップと、
    前記ドレイン領域に隣接するゲート領域を形成するステップと、
    第２拡散領域および第２金属を含むソース領域を形成するステップと、
    前記ソース領域を、前記ドレイン領域よりサイズが小さくなるように構成するステップと、
    前記第２金属に接続された第３金属からなるソース接続を形成するステップと
    を含む方法。
18. さらに、前記電界効果トランジスタの幅をカバーするように前記第３金属を形成するステップを含む、請求項１７に記載の方法。
19. 前記第３金属が、実質的に垂直の方向で前記ソースから電流をとり、前記垂直の方向が、前記第２金属レベルの平面に垂直な方向である、請求項１７に記載の方法。
20. ソース領域を形成する前記ステップで、電流が、前記ソースから実質的に横方向に流れ、前記横方向が、前記第２金属の平面に平行な方向である、請求項１７に記載の方法。
21. ドレイン領域を形成する前記ステップで、前記ドレイン領域が、前記第１金属への複数のドレイン拡散接点を含み、前記ドレイン拡散接点が前記ドレインの上だけにある、請求項１７に記載の方法。
22. ソース領域を形成する前記ステップで、前記ソース領域が、前記ドレイン領域より少ない容量を有する、請求項１７に記載の方法。

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