JP5640438B2 - 半導体装置 - Google Patents

Description

本発明は、上層の配線と下層の配線とを接続するビアを有する半導体装置に関する。

定常的に電流が流れることがない信号線よりも、定常的に大きな電流が流れる電源線を厚くすることにより、電源線に対するエレクトロマイグレーションの影響を軽減させることができる。

上層の電源配線と下層のセル電源配線との間に補助電源配線を配置し、補助電源配線とセル電源配線とを２つのビアで接続することにより、電流集中を緩和することができる。これにより、エレクトロマイグレーションに起因する断線を抑制することができる。

上層配線と下層配線とを接続するビアを、配線の長さ方向に複数個配置した多層配線構造が公知である。このような構造とすることにより、微細配線に発生する配線後退による断線を防止することができる。

特開昭６２−２３７７４７号公報 特開２００６-１００６７３号公報 特開２００７−１２７７３号公報

同一配線層内において、信号線よりも電源線を厚くする構造を作製するには、新たにマスクと製造工程とを追加しなければならない。ビアを複数個配置する構造を採用すると、ビア自体に流れる電流密度は低下する。ただし、配線に対するエレクトロマイグレーションの影響を排除する点では、この構造は十分とはいえない。

本発明の一観点によると、
半導体基板の上に配置された第１の配線と、
前記半導体基板の上であって、前記第１の配線とは異なる高さに配置された第２の配線と、
前記第１の配線と前記第２の配線とを高さ方向に接続する第１のビアと、
高さ方向に関して前記第１のビアとは反対側において前記第１の配線に接続された第２のビアと
を有し、
前記第１の配線は、前記第１のビアとの接続点から基板面内の第１の方向に延在し、前記第２のビアは、前記第１のビアよりも前記第１の方向にずれた位置に配置されており、前記第２のビアは、高さ方向に電流を流す電流路として作用しない半導体装置が提供される。

本発明の他の観点によると、
半導体基板の上に配置された第１の配線と、
前記半導体基板の上であって、前記第１の配線とは異なる高さに配置された第２の配線と、
前記第１の配線と前記第２の配線とを高さ方向に接続する第１のビアと、
平面視において前記第１のビアと重なり、前記第１の配線との間に絶縁膜を介して配置されて前記第１の配線と容量結合し、電気的にフローティング状態にされた第１の導電膜と
を有する半導体装置が提供される。

本発明のさらに他の観点によると、
半導体基板の上に、相互に異なる高さに配置された第１の配線、第２の配線、及び第３の配線であって、高さ方向に関して前記第１の配線が前記第２の配線と前記第３の配線との間に配置されている前記第１、第２、第３の配線と、
前記第１の配線と前記第２の配線とを高さ方向に接続する第１のビアと、
前記第１の配線と前記第３の配線とを高さ方向に接続する第２のビアと
を有し、
前記第１の配線は、前記第１のビアとの接続箇所から基板面内の第１の方向に延びており、
平面視において、前記第２のビアは前記第１の方向に長い形状を有し、前記第１のビアと少なくとも一部において重なり、かつ、前記第１のビアよりも前記第１の方向に突出している半導体装置が提供される。

電流路として作用しない第２のビア、フローティング状態にされた第１の導電膜、または第１の配線と前記第３の配線とを高さ方向に接続する第２のビアを配置することにより、電子の集中に起因する第１の配線の劣化を防止することができる。

（１Ａ）は、実施例１による半導体装置の断面図であり、（１Ｂ）は、配線の接続箇所の平面レイアウトを示す図であり、（１Ｃ）は、配線の接続箇所を示す断面図である。 （２Ａ）は、実施例２による半導体装置の多層配線構造の断面図であり、（２Ｂ）は、その変形例の断面図である。 （３Ａ）は、実施例３による半導体装置の多層配線構造の断面図であり、（３Ｂ）は、配線の接続箇所の断面図である。 実施例４による半導体装置の多層配線構造の断面図である。 実施例５による半導体装置の配線の接続箇所の断面図である。 （６Ａ）は、実施例６による半導体装置の配線の接続箇所の平面レイアウトを示す図であり、（６Ｂ）は、配線の接続箇所の断面図である。 （７Ａ）は、実施例７による半導体装置の配線の接続箇所の平面レイアウトを示す図であり、（７Ｂ）は、配線の接続箇所の断面図である。 （８Ａ）は、実施例８による半導体装置の配線の接続箇所の平面レイアウトを示す図であり、（８Ｂ）は、配線の接続箇所の断面図である。 （９Ａ）は、実施例９による半導体装置の配線の接続箇所の平面レイアウトを示す図であり、（９Ｂ）、（９Ｃ）は、配線の接続箇所の断面図であり、（９Ｄ）は、変形例による半導体装置の配線の接続箇所の断面図である。 （１０Ａ）は、実施例１０による半導体装置の配線の接続箇所の平面レイアウトを示す図であり、（１０Ｂ）、（１０Ｃ）は、配線の接続箇所の断面図である。 （１１Ａ）は、実施例１１による半導体装置の配線の接続箇所の平面レイアウトを示す図であり、（１１Ｂ）、（１１Ｃ）は、配線の接続箇所の断面図である。 （１２Ａ）は、実施例１２による半導体装置の配線の接続箇所の平面レイアウトを示す図であり、（１２Ｂ）は、配線の接続箇所の断面図である。 （１３Ａ）は、実施例１３による半導体装置の多層配線構造の断面図であり、（１３Ｂ）は、配線を流れる電流波形を示すグラフである。 （１４Ａ）は、一方向に電流が流れる回路の一例を示す等価回路図であり、（１４Ｂ）は、双方向に電流が流れる回路を一例を示す等価回路図である。

以下、図面を参照しながら実施例について説明する。

図１Ａに、実施例１による半導体装置の断面図を示す。半導体基板１０の表層部に素子分離絶縁膜１１が形成されている。素子分離絶縁膜１１によって画定された活性領域にトランジスタ等の電子素子１２が形成されている。電子素子１２を覆うように、層間絶縁膜１３が形成されている。層間絶縁膜１３の上に、多層配線構造が形成されている。

多層配線構造は、半導体基板１０の上に順番に積層された第１の配線層２０、第２の配線層２１、第３の配線層２２、及び第４の配線層２３を含む。異なる配線層内の配線が、配線層の間に配置されるビアで接続されている。

一例として、第１の配線層２０と第２の配線層２１との間に配置されたビア３０が、第１の配線層２０内の配線２０Ａと、第２の配線層２１内の配線２１Ａとを、高さ方向に接続する。追加ビア３２が、配線２１Ａの上面に接続されている。すなわち、追加ビア３２は、高さ方向に関して、ビア３０とは反対側において配線２１Ａに接続される。各配線、ビア等には、例えば銅（Ｃｕ）や銅合金が用いられる。配線及びビアの形成には、例えば一般的なシングルダマシン法を適用することができる。

図１Ｂに、配線２０Ａ、２１Ａ、ビア３０、及び追加ビア３２の平面レイアウトを示す。図１Ｂの一点鎖線１Ａ−１Ａにおける断面図が図１Ａに相当する。配線２１Ａは、ビア３０との接続箇所から基板面内の第１の方向３５（図１Ｂにおいて右方向）に延びる。もう一方の配線２０Ａは、ビア３０との接続箇所から第１の方向３５とは反対の第２の方向３６（図１Ｂにおいて左方向）に延びる。第１の方向３５を行方向とし、それに直交する方向を列方向としたとき、ビア３０は、４行２列の行列状に配置されており、各ビア３０は、同一の平面形状及び寸法を有する。

ビア３０の各々に対して、１個の追加ビア３２が配置されている。追加ビア３２の各々は、対応するビア３０よりも第１の方向３５にずれた位置に配置される。追加ビア３２の各々の平面形状及び寸法は、ビア３０の平面形状及び寸法と等しい。

図１Ｃに、配線２０Ａと２１Ａとの接続箇所の断面図を示す。配線２１Ａから、ビア３０を経由して、下層の配線２０Ａに電流が流れる。例えば、図１４Ａに示すように、配線２１Ａは、トランジスタ、キャパシタ、抵抗等の電子素子１０１を介して電源配線１００に接続され、配線２０Ａは、他の電子素子１０２を介してグランド配線に接続される。なお、配線２１Ａ自体が電源配線であってもよい。または、配線２０Ａ自体がグランド配線であってもよい。

図１Ｃに示すように、電子は、配線２０Ａから、ビア３０を通って上層の配線２１Ａに輸送される。電子の移動の直進性から、ビア３０を高さ方向に移動した電子の一部は、配線２１Ａを厚さ方向に移動して、配線２１Ａの上面まで達する。電子は、配線２１Ａが延在する第１の方向３５に向かって移動する傾向を示すため、電子は、配線２１Ａの上面のうち、ビア３０の位置から第１の方向にずれた領域に集中し易い。

配線２１Ａの上面のうち、電子が集中する領域は、エレクトロマイグレーションによる劣化が生じやすい。実施例１では、電子が集中し易い領域に、追加ビア３２が配置されている。このため、エレクトロマイグレーションに起因する配線２１Ａの劣化を抑制することができる。特に、配線２１Ａの厚さが２５０ｎｍ以下になると、エレクトロマイグレーションによる劣化が顕著になるため、配線２１Ａの厚さが２５０ｎｍ以下のときに、孤立ビア３２を配置する顕著な効果が得られる。

追加ビア３２は、高さ方向に電流を流す電流路として作用しない。例えば、配線２１Ａから分岐した追加ビア３２による電気回路は、行き止まりになっている。図１Ａに示した例では、追加ビア３２の、配線２１Ａに接続されていない方の端面には、他の配線が接続されておらず、図１Ａに示すように、配線層２２と同じ高さに配置された層間絶縁膜に接している。言い換えれば、追加ビア３２は、配線２１Ａを介して、半導体基板１０上の回路素子や配線に接続されるが、配線２１Ａを介することなく回路素子や配線に接続されることはない。

図１Ｂに示したように、ビア３０の第１の方向３５に関する寸法をＷとし、ビア３０の中心から追加ビア３２の中心までのずれ量をＤとする。エレクトロマイグレーションに起因する劣化を防止するためには、電子が集中しやすい領域に追加ビア３２を配置することが好ましい。例えば、ずれ量Ｄを寸法Ｗの０．５倍〜１．５倍の範囲内とすることが好ましい。

追加ビア３２は、図１Ａに示した第２の配線層２１内の配線と、第３の配線層２２内の配線とを接続するためのビアと同一の工程で同時に形成される。このため、追加ビア３２を形成するための専用の工程を新たに追加する必要がない。

図１Ｃに示すように、電子の移動方向に複数個のビア３０が配列している場合、電子は、下流側のビア３０（図１Ｃにおいて右側のビア３０）に集中する傾向がある。このため、配線２１Ａのうち、下流側のビア３０を通過した電子が到達する領域で劣化が生じやすい。比較的劣化が生じにくい領域、すなわち上流側のビア３０を通過した電子が到達する領域には、必ずしも追加ビア３２を配置しなくてもよい。電子が集中しやすい下流側のビア３０を通過した電子が到達する領域にのみ、追加ビア３２を配置してもよい。この場合、上流側のビア３０に対応する追加ビア３２で占有されていた領域の上に、上層の配線を配置することが可能になる。

実施例１では、配線２０Ａが、層間絶縁膜１３の上に形成されている。変形例として、配線２０Ａは、半導体基板１０の表層部に形成された不純物拡散領域であってもよいし、素子分離絶縁膜１１の上に直接形成された配線であってもよい。素子分離絶縁膜１１の上に直接形成される配線には、例えば多結晶シリコンやシリサイド等が用いられる。

図２Ａに、実施例２による半導体装置の多層配線構造の断面図を示す。実施例１では、多層配線の形成にシングルダマシン法を適用したが、実施例２では、デュアルダマシン法が適用される。図２の各配線及びビアには、図１Ａの対応する配線及びビアに付した参照符号と同一の参照符号が付されている。

ビア３０と、その上に配置される配線２１Ａとは、同一の銅の埋込工程で形成される。追加ビア３２は、高さ方向に関して、第２の配線層２１と第３の配線層２２との間に配置されるビアの底面から、第３の配線層２２内の配線の上面まで達する。実施例１と同様に、ビア３２は、その高さ方向に電流を流す電流路として作用しない。追加ビア３２とビア３０との位置関係は、実施例１の追加ビア３２とビア３０との位置関係と同一である。

図２Ｂに、実施例２の変形例による半導体装置の多層配線構造の断面図を示す。図２Ｂに示した変形例では、複数の追加ビア３２が、第３の配線層２２内の配線２２Ａによって相互に接続されている。ただし、追加ビア３２を相互に接続する配線２２Ａは、その下の第２の配線層２１内の配線２１Ａ以外の配線には接続されておらず、その上の第４の配線層２３内のいずれの配線にも接続されていない。また、配線２２Ａは、第３の配線層２２内でも孤立している。このため、追加ビア３２は、実施例１の場合と同様に、その高さ方向に電流を流す電流路として作用しない。

図２Ａに示した実施例２、及び図２Ｂに示した変形例においても、実施例１の場合と同様に、エレクトロマイグレーションに起因する配線２１Ａの劣化を防止することができる。

図３Ａに、実施例３による半導体装置の多層配線構造の断面図を示す。図３Ｂに、配線の接続箇所の断面図を示す。以下の説明では、図１Ａに示した実施例１との相違点に着目し、実施例１と同一の構成については説明を省略する。第１の配線層２０の下に、第５の配線層４０が配置されている。

実施例１では、配線２１Ａの上に追加ビア３２（図１Ａ）が配置されていたが、実施例３では、配線２１Ａの上ではなく、その下層の配線２０Ａの下に、追加ビア４２が配置されている。すなわち、追加ビア４２は、高さ方向に関して、ビア３０とは反対側において配線２０Ａに接続される。追加ビア４２は、第５の配線層４０内の配線と第１の配線層２０内の配線とを接続するビアと同じ高さに配置されている。追加ビア４２の各々の平面形状及び寸法は、ビア３０の平面形状及び寸法と等しい。

また、追加ビア４２は、実施例１の追加ビア３２と同様に、その高さ方向に電流を流す電流路として作用しない。例えば、追加ビア４２は、その下の第５の配線層４０内のいずれの配線にも接続されない。また、配線２０Ａから分岐した追加ビア４２からなる電気回路は行き止まりになる。

配線２０Ａは、ビア３０との接続点から、基板面内の第２の方向３６（図３Ａにおいて左方向）に延びている。

ビア３０の各々に対して１つの追加ビア４２が、対応するビア３０に対して第２の方向３６にずれた位置に配置される。このずれ量の好ましい範囲は、実施例１におけるビア３０に対するビア３２のずれ量の好ましい範囲と同一である。

実施例１では、配線２１Ａからビア３０を経由して下層の配線２０Ａに電流が流れたが、実施例３では、その反対に、下層の配線２０Ａから、ビア３０を経由して、上層の配線２１Ａに電流が流れる。例えば、図１４Ａに示すように、配線２０Ａは、トランジスタ、キャパシタ、抵抗等の電子素子１０１を介して電源配線１００に接続され、配線２１Ａは、他の電子素子１０２を介してグランド配線に接続されている。なお、配線２０Ａ自体が電源配線であってもよい。または、配線２１Ａ自体がグランド配線であってもよい。

実施例３においては、電子が、上層の配線２１Ａから、ビア３０を経由して、下層の配線２０Ａに輸送される。このとき、下層の配線２０Ａの底面に一部の電子が到達する。電子が集中して到達する領域に追加ビア４２が配置されているため、配線２０Ａの劣化を防止することができる。

図４に、実施例４による半導体装置の多層配線構造の断面図を示す。実施例４では、配線２０Ａと、その下に配置される追加ビア４２との形成に、デュアルダマシン法が適用される。この場合、配線２０Ａと追加ビア４２との間に物理的な界面は存在しないが、仮想的な界面が存在すると考えることができる。ビア３０を配線２０Ａに向かって移動する電子は、この仮想的な界面に集中する。この部分には、配線２０Ａと層間絶縁膜との界面が存在しないため、エレクトロマイグレーションによる配線２０Ａの劣化を防止することができる。

図５に、実施例５による半導体装置の上下の配線の接続部の断面図を示す。実施例５においては、図１Ｃに示した実施例１の配線２１Ａの上の追加ビア３２と、図３Ｂに示した実施例３の配線２０Ａの下の追加ビア４２との両方が配置されている。その他の構成は、実施例１及び実施例３の構成と同一である。

一例として、図１４Ｂに示した論理回路において、一方の配線２０Ａはインバータ１１０の出力端子に接続され、もう一方の配線２１Ａは他のインバータ１１１の入力端子に接続される。この場合、配線２０Ａと配線２１Ａとの間で、ビア３０を経由して双方向に電流が流れる。実施例５においては、追加ビア３２と４２との両方が配置されているため、いずれの方向に電流が流れても、エレクトロマイグレーションに起因する配線の劣化を防止することができる。

図６Ａに、実施例６による半導体装置の多層配線構造内の上下に重なる２本の配線の接続部分の平面レイアウトを示す。以下の説明で、実施例１との相違点に着目し、実施例１と同一の構成については説明を省略する。

実施例１では、図１Ｂに示したように、配線２０Ａと配線２１Ａとが、両者の接続箇所から相互に反対向きに延びていた。実施例６では、上層の配線２１Ａが延びる第１の方向３５と、下層の配線２０Ａが延びる第２の方向３６とが交差する。典型的には、第１の方向３５と第２の方向３６とが直交する。

配線２０Ａと配線２１Ａとを接続するビア３０は、４行４列の行列状に配置されている。行方向及び列方向が、それぞれ第２の方向３６及び第１の方向３５に対応する。ビア３０の各々に対して１個の追加ビア３２が配置されている。追加ビア３２は、対応するビア３０に対して第１の方向３５にずれた位置に配置される。このずれ量の好ましい範囲は、実施例１におけるビア３０に対するビア３２のずれ量の好ましい範囲と同一である。電流が、配線２１Ａからビア３０を経由して下層の配線２０Ａに流れる。電子は、その逆に、配線２０Ａからビア３０を経由して上層の配線２１Ａに流れる。

図６Ｂに、図６Ａの一点鎖線６Ｂ−６Ｂにおける断面図を示す。配線２０Ａ内においては、電子は第２の方向３６とは反対向きに移動して、ビア３０内に達する。ビア３０を通過して配線２１Ａ内に達した電子は、平面視において第１の方向３５に進行方向を変える。配線２１Ａの上面のうち、第１の方向３５に進行方向を変えた電子が集中し易い領域に追加ビア３２が配置されている。このため、エレクトロマイグレーションに起因する配線２１Ａの劣化を防止することができる。

図７Ａに、実施例７による半導体装置の多層配線構造内の上下に重なる２本の配線の接続部分の平面レイアウトを示す。以下の説明では、実施例６との相違点に着目し、実施例６と同一の構成については説明を省略する。

実施例７では、配線２１Ａの上に追加ビア３２（図６Ｂ）が配置されていない。その代わりに、配線２０Ａの下に追加ビア４２が配置されている。ビア３０の各々に対して１つの追加ビア４２が配置される。追加ビア４２は、対応するビア３０に対して第２の方向３６にずれている。このずれ量の好ましい範囲は、実施例１におけるビア３０に対するビア３２のずれ量の好ましい範囲と同一である。配線２０Ａから、ビア３０を経由して上層の配線２１Ａに電流が流れる。電子は、その逆に、配線２１Ａから、ビア３０を経由して下層の配線２０Ａに電流が流れる。

図７Ｂに、図７Ａの一点鎖線７Ｂ−７Ｂにおける断面図を示す。ビア３０内から配線２０Ａに侵入した電子の一部が集中し易い領域に追加ビア４２が配置されている。このため、エレクトロマイグレーションに起因する配線２０Ａの劣化を防止することができる。

図８Ａに、実施例８による半導体装置の多層配線構造内の上下に重なる２本の配線の接続部分の平面レイアウトを示す。以下の説明では、実施例６、実施例７との相違点に着目し、実施例６、実施例７と同一の構成については説明を省略する。実施例８では、実施例６の追加ビア３２と、実施例７の追加ビア４２との両方が配置されている。電流は、配線２０Ａと配線２１Ａとの間で、ビア３０を経由して双方向に流れる。

図８Ｂに、図８Ａの一点鎖線８Ｂ−８Ｂにおける断面図を示す。実施例８では、追加ビア３２と追加ビア４２との両方が配置されているため、配線２０Ａと配線２１Ａとの間で、いずれの方向に電子が輸送されても、配線２０Ａ及び配線２１Ａの劣化を防止することができる。

図９Ａに、実施例９による半導体装置の多層配線構造内の３本の配線の接続部分の平面レイアウトを示す。実施例１〜８では、上下２層の配線をビアで接続したが、実施例９では、３層の配線がビアで接続される。配線２０Ａ、２１Ａ、２２Ａが、１箇所で上下に重なっている。配線２０Ａ、２１Ａ、２２Ａは、それぞれ図１Ａに示した第１の配線層２０、第２の配線層２１、及び第３の配線層２２内の配線である。

配線２１Ａは、３本の配線が重なった箇所から第１の方向３５に延びている。配線２０Ａ及び２２Ａは、それぞれ３本の配線が重なった箇所から第２の方向３６及び第３の方向３７に延びている。第２の方向３６と第３の方向３７とは、相互に反対方向を向く。第１の方向３５は、第２の方向３６及び第３の方向３７と直交する。

ビア３０が、配線２０Ａと配線２１Ａとを接続し、ビア３１が、配線２１Ａと２２Ａとを接続する。ビア３０は、第１の方向３５を列方向とし、第２の方向３６を行方向とする４行４列の行列状に配置されている。ビア３１は、ビア３０の直上に配置されている。ビア３１の各々の平面形状及び寸法は、ビア３０の平面形状及び寸法と等しい。

図９Ｂに、図９Ａの一点鎖線９Ｂ−９Ｂにおける断面図を示す。配線２０Ａと２１Ａとの間にビア３０が配置され、配線２１Ａと２２Ａとの間にビア３１が配置されている。ビア３１はビア３０の直上に配置されている。配線２２Ａの上に追加ビア４５が配置されている。ビア３１の各々に対して１個の追加ビア４５が配置される。追加ビア４５の各々の平面形状及び寸法は、ビア３１の平面形状及び寸法と等しい。追加ビア４５は、対応するビア３１に対して第３の方向３７（図９Ａ、図９Ｂにおいて右方向）にずれている。このずれ量の好ましい範囲は、実施例１におけるビア３０に対するビア３２のずれ量の好ましい範囲と同一である。

配線２２Ａから、ビア３１、３０を経由して配線２０Ａに電流が流れる。電子は、その逆に配線２０Ａから、ビア３０、３１を経由して、配線２２Ａに輸送される。配線２２Ａの上面のうち電子が集中し易い領域に追加ビア４５が配置されているため、配線２２Ａの劣化を防止することができる。

図９Ｃに、図９Ａの一点鎖線９Ｃ−９Ｃにおける断面図を示す。配線２１Ａの上、すなわちビア３１と同じ高さに、追加ビア３２が配置されている。ビア３０の各々に対して１個の追加ビア３２が配置される。追加ビア３２は、対応するビア３０に対して第１の方向３５（図９Ｃにおいて右方向、図９Ａにおいて上方向）にずれている。配線２０Ａからビア３０を経由して配線２１Ａに電子が輸送される際に、配線２１Ａの上面のうち電子が集中し易い領域に追加ビア３２が配置されているため、配線２１Ａの劣化を防止することができる。

ビア３０の第１の方向３５及び第２の方向３６に関する寸法は、ビア３０の第１の方向３５及び第２の方向３６の間隔と等しい。ビア３１の寸法及び間隔も、ビア３０の寸法及び間隔と同一である。ビア３０に対する追加ビア３２のずれ量が、ビア３０の第１の方向３５に関する寸法と等しい場合には、追加ビア３２が、両側のビア３１と接触する。このため、４個のビア３１と４個の追加ビア３２とが連続し、第１の方向３５に細長い平面形状を持つビアが形成される。

この構造では、配線２１Ａと２２Ａとの間の電流路として作用するビア３１と、配線２１Ａの劣化を防止するための追加ビア３２とを物理的及び機能的に明確に区別することは困難である。高さ方向に電流を流すための電流路として作用するビア３１と、配線の劣化を防止するための追加ビア３２とが連続したビアを、「連続ビア」ということとする。

この連続ビアは、平面視において、ビア３０と部分的に重なり、ビア３０よりも第１の方向３５に突出している。この突出量は、ビア３０の第１の方向３５に関する寸法の０．５倍以上とすることが好ましい。

連続ビアの第１の方向３５への突出量が、ビア３１の間隔よりも小さい場合には、ビア３０の各々に対して１つの連続ビアが配置される。１つのビア３０に対応する連続ビアと、隣のビア３０に対応する連続ビアとは相互に分離される。突出量がビア３１の間隔以上になると、１つのビア３０に対応する連続ビアと、隣のビア３０に対応する連続ビアとが、相互に連続する。

図９Ｄに、図９Ｃに示した断面構造の変形例を示す。図９Ｄに示した変形例では、４行４列に配置されたビア３０のうち、第１の方向３５に向かって最も前方（図９Ａにおいて最も上側、図９Ｄにおいて最も右側）に位置する４個のビア３０の各々に対応して追加ビア３２が配置されている。他のビア３０を第１の方向３５にずらした位置には、追加ビアが配置されていない。このため、追加ビア３２の各々は、対応する１個のビア３１に連続するのみであり、ビア３１及び追加ビア３２が３個以上連続することはない。

ウエハプロセス条件によっては、ビアの平面形状及び寸法が制約を受ける場合がある。図９Ｃに示したように、８個分のビアが連続する細長いビアの配置が許容されない場合には、図９Ｄに示した追加ビア３２の配置を採用してもよい。

図１０Ａに、実施例１０による半導体装置の多層配線構造内の３本の配線の接続箇所の平面レイアウトを示す。図１０Ｂ及び図１０Ｃに、それぞれ図１０Ａの一点鎖線１０Ｂ−１０Ｂ及び１０Ｃ−１０Ｃにおける断面図を示す。以下の説明では、図９Ａ〜図９Ｃに示した実施例９との相違点に着目し、実施例９と同一の構成については説明を省略する。

実施例９では、配線２２Ａ及び配線２１Ａから配線２０Ａに電流が流れるが、実施例１０では、配線２０Ａと２１Ａとの間で双方向に電流が流れ、配線２０Ａと配線２２Ａとの間でも双方向に電流が流れる。配線２０Ａの底面への電子の集中に起因する配線２０Ａの劣化を防止するために、配線２０Ａの下に、追加ビア４２が配置されている。追加ビア４２は、図８Ａ、図８Ｂに示した実施例８の追加ビア４２と同様に、ビア３０に対して第２の方向３６（図１０Ａ〜図１０Ｃにおいて左方向）にずれた位置に配置される。

配線２０Ａの下に配置された追加ビア４２、配線２１Ａの上に配置された追加ビア３２、及び配線２２Ａの上に配置された追加ビア４５により、双方向に流れる電流に対して配線２０Ａ、２１Ａ、２２Ａの劣化防止の効果が得られる。

図１１Ａに、実施例１１による半導体装置の多層配線構造内の３本の配線の接続部分の平面レイアウトを示す。配線２１Ａ、２２Ａが、３本の配線の接続箇所から第１の方向３５（図１１Ａにおいて右方向）に延び、配線２０Ａが第２の方向３６（図１１Ａにおいて左方向）に延びている。配線２０Ａ、２１Ａ、２２Ａは、それぞれ図１Ａに示した第１の配線層２０、第２の配線層２１、第３の配線層２２内の配線である。

図１１Ｂに、図１１Ａの一点鎖線１１Ｂ−１１Ｂにおける断面図を示す。配線２０Ａと配線２１Ａとの間に、高さ方向に電流を流すためのビア３０が配置されている。配線２１Ａと配線２２Ａとの間に、高さ方向に電流を流すためのビア３１が配置されている。ビア３０は、第１の方向３５を行方向とする４行２列の行列状に配置されている。ビア３１は、ビア３０の直上に配置されている。

追加ビア４５が、配線２２Ａの上に配置されている。ビア３１の各々に対して１個の追加ビア４５が配置される。追加ビア４５は、対応するビア３１に対して第１の方向３５（図１１Ａ及び図１１Ｂにおいて右方向）にずれた位置に配置される。このずれ量の好ましい範囲は、実施例１におけるビア３０に対するビア３２のずれ量の好ましい範囲と同一である。配線２１Ａと配線２２Ａとの間に、追加ビア３２が配置されている。ビア３０の各々に対して１個の追加ビア３２が配置される。追加ビア３２は、対応するビア３０に対して第１の方向３５にずれた位置に配置される。このずれ量の好ましい範囲は、実施例１におけるビア３０に対するビア３２のずれ量の好ましい範囲と同一である。

配線２２Ａからビア３１、３２を経由して配線２０Ａに電流が流れ、配線２１Ａからビア３０を経由して配線２０Ａに電流が流れる。電子は、その逆に、配線２０Ａからビア３０、３１を経由して配線２２Ａに輸送されるとともに、配線２０Ａからビア３０を経由して配線２１Ａに輸送される。

配線２０Ａからビア３０、３１を経由して配線２２Ａに輸送された電子が集中する配線２２Ａの上面の領域に、追加ビア４５が配置されている。このため、配線２２Ａの劣化を防止することができる。配線２０Ａからビア３０を経由して配線２１Ａに輸送された電子が集中する配線２１Ａの上面の領域に、追加ビア３２が配置されている。このため、配線２１Ａの劣化を防止することができる。

ビア３０に対する追加ビア３２のずれ量、ビア３１の寸法及び間隔によっては、ビア３１と追加ビア３２とが連続して、第１の方向３５に細長い１つの連続ビアになる場合がある。このとき、ビア３１と追加ビア３２とを、両者の機能の違いに基づいて明確に区別することは困難である。第１の方向３５に細長い連続ビアが、高さ方向に電流を流すための電流路として作用すると共に、配線２１Ａの上面の一部に電子が集中することによる配線２１Ａの劣化を防止するための追加ビアとしても作用する。

図１１Ｃに、図１１Ｂに示した断面構造の変形例を示す。図１１Ｃに示した変形例では、第１の方向３５に向かって最も前方（図１１Ｃにおいて最も右側）のビア３０に対して追加ビア３２が配置されているが、他のビア３０に対しては追加ビアが配置されていない。このため、追加ビア３２の各々は、対応するビア３０の直上の１個のビア３１に連続するのみであり、ビア３１及び追加ビア３２が３個以上連続することはない。ビア３１と追加ビア３２とが連続した第１の方向３５に長いビア（連続ビア）は、平面視において、ビア３０と少なくとも一部において重なり、かつビア３０を第１の方向３５にずらした領域にも重なる。この「ずらした領域」のビア３０からのずれ量の好ましい範囲は、実施例１におけるビア３０に対するビア３２のずれ量の好ましい範囲と同一である。

図１１Ｂに示したように、４個分のビアが連続する細長いビアの配置が許容されない場合には、図１１Ｃに示した追加ビア３２の配置を採用してもよい。

図１２Ａに、実施例１２による半導体装置の多層配線構造内の３本の配線の接続箇所の平面レイアウトを示す。図１２Ｂに、図１２Ａの一点鎖線１２Ｂ−１２Ｂにおける断面図を示す。以下の説明では、図１１Ａに示した実施例１１との相違点に着目し、実施例１１と同一の構成については説明を省略する。

実施例１１では、高さ方向に関して中央の配線２１Ａが、接続箇所から第１の方向３５に延びていたが、実施例１２では、配線２１Ａが、接続箇所から第１の方向３５及び第２の方向３６の両方に向かって延びている。配線２０Ａの下に、ビア３０の各々に対して１個の追加ビア４２が配置されている。追加ビア４２は、対応するビア３０に対して第２の方向３６（図１２Ａ、図１２Ｂにおいて左方向）にずれた位置に配置される。

配線２０Ａと配線２１Ａとの間に、追加ビア４３が配置されている。追加ビア４３は、第２の方向３６に向かって最も前方に配置されたビア３１よりも第２の方向３６にずれた位置に配置される。一例として、追加ビア４３は、対応するビア３１の直下のビア３０に連続する。この場合、１つのビア３０と１つの追加ビア４３とが、第２の方向３６に長い平面形状を持つ１つの連続ビアを構成する。

実施例１１の場合と同様に、配線２０Ａから配線２１Ａ及び配線２２Ａに電子が輸送され、配線２１Ａ内で電子が第１の方向３５に移動するとき、追加ビア３２、４５が、それぞれ配線２１Ａ、２２Ａの劣化を防止する。さらに、実施例１２においては、配線２２Ａから配線２０Ａに電子が輸送される際に、追加ビア４２が配線２０Ａの劣化を防止する。配線２２Ａから配線２１Ａに電子が輸送され、配線２１Ａ内で電子が第２の方向３６に移動するとき、追加ビア４３が配線２１Ａの劣化を防止する。

図１３Ａに、実施例１３による半導体装置の多層配線構造の断面図を示す。以下の説明では、図１Ａに示した実施例１及び図３Ａに示した実施例３との相違点に着目し、実施例１及び実施例３と同一の構成については説明を省略する。実施例１では、配線２１Ａの上に追加ビア３２（図１Ａ）が配置され、実施例３では、配線２０Ａの下に追加ビア４２（図３Ａ）が配置されていたが、実施例１３では、追加ビア３２、４２の代わりに孤立導電膜５０及び５１が配置されている。孤立導電膜５０及び５１は、平面視においてビア３０と重なる位置に配置される。

孤立導電膜５０は、配線２０Ａが配置された第１の配線層２０よりも１つ下の第５の配線層４０と同じ高さに配置され、もう１つの孤立導電膜５１は、配線２１Ａが配置された第２の配線層２１よりも１つ上の第３の配線層２２と同じ高さに配置される。配線２０Ａと孤立導電膜５０との間には、第１の配線層２０と第５の配線層４０とを絶縁する層間絶縁膜が配置され、配線２１Ａと孤立導電膜５１との間には、第２の配線層２１と第３の配線層２２とを絶縁する層間絶縁膜が配置される。孤立導電膜５０及び５１は、フローティング状態である。

配線２０Ａと孤立導電膜５０とが、キャパシタを構成し、配線２１Ａと孤立導電膜５１とが、もう一つのキャパシタを構成する。配線２０Ａ、ビア３０、及び配線２１Ａが交流電流を流す電流路として用いられる場合、孤立導電膜５０、５１は、この電流路に対する寄生容量として作用する。このため、この電流路に流れるピーク電流を低減させることができる。

図１３Ｂに、配線２０Ａ、ビア３０、及び配線２１Ａに流れる交流電流の一例を示す。細い実線５５が、孤立導電膜５０、５１を配置しない場合の電流波形を示し、太い実線５６が、孤立導電膜５０、５１を配置した場合の電流波形を示す。孤立導電膜５０、５１を配置すると、電流波形の立ち上がり及び立ち下がりの急峻性が緩和される。これにより、ピーク電流が小さくなる。ピーク電流が小さくなることにより、電流の集中が抑制され、エレクトロマイグレーションによる配線の劣化を防止することができる。

実施例１３では、孤立導電膜５０、５１は、それらと同じ高さに配置される配線層と同一の工程で形成される。このため、孤立導電膜５０、５１を形成するための新たな製造工程を追加しなくてもよい。

実施例１３では、２本の配線の接続箇所の下側と上側に、それぞれ孤立導電膜５０、５１を配置したが、いずれか一方にのみ孤立導電膜を配置してもよい。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以上の実施例１〜実施例１３を含む実施形態に関し、更に以下の付記を開示する。

（付記１）
半導体基板の上に配置された第１の配線と、
前記半導体基板の上であって、前記第１の配線とは異なる高さに配置された第２の配線と、
前記第１の配線と前記第２の配線とを高さ方向に接続する第１のビアと、
高さ方向に関して前記第１のビアとは反対側において前記第１の配線に接続された第２のビアと
を有し、
前記第１の配線は、前記第１のビアとの接続点から基板面内の第１の方向に延在し、前記第２のビアは、前記第１のビアよりも前記第１の方向にずれた位置に配置されていることを特徴とする半導体装置。

（付記２）
前記第１のビアの中心に対する前記第２のビアの中心のずれ量は、前記第１のビアの前記第１の方向に関する寸法の０．５倍〜１．５倍の範囲内であることを特徴とする付記１に記載の半導体装置。

（付記３）
さらに、前記半導体基板の上に形成され、前記第１の配線から前記第１のビアを介して前記第２の配線に電流を流す電気回路を有することを特徴とする付記１または２に記載の半導体装置。

（付記４）
さらに、
高さ方向に関して前記第１のビアとは反対側において前記第２の配線に接続された第３のビアを有し、
前記第２の配線は、前記第１のビアとの接続点から基板面内の第２の方向に延在し、前記第３のビアは、前記第１のビアよりも前記第２の方向にずれた位置に配置されていることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
半導体基板の上に配置された第１の配線と、
前記半導体基板の上であって、前記第１の配線とは異なる高さに配置された第２の配線と、
前記第１の配線と前記第２の配線とを高さ方向に接続する第１のビアと、
平面視において前記第１のビアと重なり、前記第１の配線との間に絶縁膜を介して配置されて前記第１の配線と容量結合し、電気的にフローティング状態にされた第１の導電膜と
を有することを特徴とする半導体装置。

（付記６）
さらに、平面視において前記第１のビアと重なり、前記第２の配線との間に絶縁膜を介して配置されて前記第２の配線と容量結合し、電気的にフローティング状態にされた第２の導電膜を有することを特徴とする付記５に記載の半導体装置。

（付記７）
半導体基板の上に、相互に異なる高さに配置された第１の配線、第２の配線、及び第３の配線であって、高さ方向に関して前記第１の配線が前記第２の配線と前記第３の配線との間に配置されている前記第１、第２、第３の配線と、
前記第１の配線と前記第２の配線とを高さ方向に接続する第１のビアと、
前記第１の配線と前記第３の配線とを高さ方向に接続する第２のビアと
を有し、
前記第１の配線は、前記第１のビアとの接続箇所から基板面内の第１の方向に延びており、
平面視において、前記第２のビアは前記第１の方向に長い形状を有し、前記第１のビアと少なくとも一部において重なり、かつ、前記第１のビアよりも前記第１の方向に突出していることを特徴とする半導体装置。

１０ 半導体基板
１１ 素子分離絶縁膜
１２ 電子素子
１３ 層間絶縁膜
２０ 第１の配線層
２０Ａ 第１の配線層内の配線
２１ 第２の配線層
２１Ａ 第２の配線層内の配線
２２ 第３の配線層
２２Ａ 追加ビアを相互に接続する配線
２３ 第４の配線層
３０、３１ ビア
３２ 追加ビア
３５ 第１の方向
３６ 第２の方向
３７ 第３の方向
４０ 第５の配線層
４２、４３、４５、４６ 追加ビア
５０、５１ 孤立導電膜
５５、５６ 電流波形
１００ 電源配線
１０１、１０２ 電子素子
１１０、１１１ インバータ

Claims (5)

1. 半導体基板の上方に配置され、第１の方向に延在する第１の配線と、
   前記半導体基板の上方であって、前記第１の配線の下方に配置され、前記第１の方向と直交する第２の方向に延在する第２の配線と、
   前記第１の配線と前記第２の配線とを接続する複数の第１のビアであって、平面視において前記第１の配線と前記第２の配線とが重なる領域を配線重複領域としたときに、該配線重複領域内において、前記第１の方向を列方向とし、前記第２の方向を行方向とする行列状に配置される複数の第１のビアと、
   前記配線重複領域内において前記第１の配線の上方側に接続し、前記複数の第１のビア各々に対して前記第１の方向にずれた位置に配置される複数の第２のビアと、
   前記配線重複領域内において前記第２の配線の下方側に接続し、前記複数の第１のビア各々に対して前記第２の方向にずれた位置に配置される複数の第３のビアと、
   を有することを特徴とする半導体装置。
2. 前記第１のビアの中心に対する前記第２のビアの中心のずれ量は、前記第１のビアにおける前記第１の方向の寸法の０．５倍〜１．５倍の範囲内であり、前記第１のビアの中心に対する前記第３のビアの中心のずれ量は、前記第１のビアにおける前記第２の方向の寸法の０．５倍〜１．５倍の範囲内であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２のビアは前記第１の配線以外には接続されておらず、前記第３のビアは前記第２の配線以外には接続されていないことを特徴とする請求項１または２に記載の半導体装置。
4. 半導体基板の上方に配置され、第１の方向に延在する第１の配線と、
   前記半導体基板の上方であって、前記第１の配線の下方に配置され、前記第１の方向と直交する第２の方向に延在する第２の配線と、
   前記第１の配線と前記第２の配線とを接続する複数の第１のビアであって、平面視において前記第１の配線と前記第２の配線とが重なる領域を配線重複領域としたときに、該配線重複領域内において、前記第１の方向を列方向とし、前記第２の方向を行方向とする行列状に配置される複数の第１のビアと、
   前記配線重複領域において前記第１の配線の上方側に接続し、前記複数の第１のビアのうち最も前記第１の方向側に配列する第１のビア群にのみ対応して設けられており、該第１のビア群に含まれる第１のビア各々に対して前記第１の方向にずれた位置に配置される複数の第２のビアと、
   を有することを特徴とする半導体装置。
5. 前記第１のビアの中心に対する前記第２のビアの中心のずれ量は、前記第１のビアにおける前記第１の方向の寸法の０．５倍〜１．５倍の範囲内であることを特徴とする請求項１または４に記載の半導体装置。

Images