TWI381483B - 積體電路晶片 - Google Patents

積體電路晶片 Download PDF

Info

Publication number
TWI381483B
TWI381483B TW097123497A TW97123497A TWI381483B TW I381483 B TWI381483 B TW I381483B TW 097123497 A TW097123497 A TW 097123497A TW 97123497 A TW97123497 A TW 97123497A TW I381483 B TWI381483 B TW I381483B
Authority
TW
Taiwan
Prior art keywords
power
layer
ring
integrated circuit
copper metal
Prior art date
Application number
TW097123497A
Other languages
English (en)
Other versions
TW200941642A (en
Inventor
Ching Chung Ko
Tao Cheng
Tien Yueh Liu
Dar Shii Chou
Peng Cheng Kao
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=41087997&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=TWI381483(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW200941642A publication Critical patent/TW200941642A/zh
Application granted granted Critical
Publication of TWI381483B publication Critical patent/TWI381483B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

積體電路晶片
本發明係有關於積體電路的電源及接地佈線(power and ground routing)，且特別有關於積體電路(integrated circuit, IC)晶片元件的一種新穎的電源及接地佈線，其利用鋁金屬層形成電源線或接地線，以將晶片外電源(off-chip source)分送至晶片內不同區塊(block)，藉此降低積體電路晶片元件之電壓降(IR drop)並改善晶片效能。
大型(large-scale)半導體積體電路元件的設計過程中，元件的各區塊係彼此平行地設計以與元件特性相輔相成。在設計大型積體電路元件時，通常採用積木式(building-block)設計法，亦即，元件的電路被分割成多個電路區塊(circuit block)，而各個電路區塊同時設計。隨後，整合各個電路區塊以構成完整的電路元件設計。
如熟習此項技術者所知，積體電路元件往往具有許多電路區塊，而電源及其它信號係透過積體電路元件中的多層導體從晶片外部供應至晶片內的各個電路區塊，並且在電路區塊之間及各電路區塊內的單元胞(cells)間進行分送。
從上視積體電路基底之方向可以看出，這些導體係為以微影圖案化製程逐層將導電材料層圖案化所形成的各層導線。導線所處的不同層之間係利用絕緣層(insulating layer)相互區隔，以避 免處於不同層且方向交叉的導線彼此實體或電氣連接。若欲電氣連接不同層的導線，則需要在絕緣層中設置導電介層窗插塞(conductive via plug)以連接兩導體。
積體電路元件的各導體層(conductive layer)具有不同的片電阻(sheet resistance)，通常是最低層(第1層或者M1)的導體層具有最高的片電阻，而最高層的導體層具有最低的片電阻。這主要是由於製程上的限制使得較低層的金屬層有較小的厚度。然而，片電阻的差異性卻會影響佈線規則。舉例而言，具有較高片電阻的較低層金屬層通常被用以形成較近之電氣連接，例如同一單元胞或電路區塊內之電氣連接，而具有較低片電阻的較高層金屬層則用以形成較遠之電氣連接，例如不同電路區塊內兩點間之電氣連接。
第1圖係為習知具有六層銅金屬層的積體電路晶片元件的放大上視圖，其中，為了簡化說明，僅顯示積體電路晶片元件中某電路區塊中的一小部分。如第1圖所示，電路區塊10的周邊設有電源(VDD )環12以及接地(VSS )環14，其中電源環12以及接地環14可以設於第六層金屬層(M6)中或較M6低一層的銅金屬層中，亦即第五層金屬層(M5)中。舉例而言，電源環12設於M6中，而接地環14設於M5中，而其它較低層的銅金屬層，如第二層(亦即M2)至第四層(亦即M4)金屬層，可被用於信號佈線。
在電路區塊10內被電源環12及接地環14所環繞的中央區域，設有所謂的網狀內連接網路(mesh interconnection network)20，其由多條大致彼此正交的水平線22以及縱向線24所構成。 經由這樣的網狀內連接網路20以及相應的介層窗插塞堆疊(via stack)32及34，電源信號或接地信號即可從相應的電源環12及接地環14分送至單元胞層級元件，例如，電晶體或形成於半導體基底主表面(未繪示)上的區域，而這些單元胞層級元件並非與電源環12或接地環14等距。此例中，網狀內連接網路20的水平線22以及縱向線24係形成於M5或M6中。
此外，在目前的銅製程中，通常利用保護層下方的一層鋁金屬來形成焊接介面(bondable interface)，亦即鋁焊墊(bond pad)，其係直接覆蓋於由積體電路晶片的最上層銅金屬層所構成的銅焊墊上，用以避免銅焊墊表面氧化。在某些覆晶(flip-chip)應用中，亦有將保護層下的這層鋁金屬用來形成所謂的線路重分佈層(re-distributed layer，RDL)，藉以重分佈鋁焊墊的排列位置。
先前技術由於採用最上兩層的銅金屬層(M5及M6)來作為電源及接地佈線，使得電壓降(IR drop)無可避免的提高，部分成因是由於M5及M6具有不同的金屬層厚度以及不同的片電阻。如前所述，厚度上M5通常較M6薄，因此M5具有較M6更高的片電阻(粗估約為M6片電阻的兩倍)。因此，在該領域中亟需一種改進式電源及接地佈線結構，以降低積體電路元件電壓降並改善晶片效能。
為了降低積體電路晶片元件的電壓降並且改善晶片效能，本發明提供以下技術方案：本發明提供一種積體電路晶片，包括：半導體基底，其上具 有多層金屬層間介電層及分別嵌於多層金屬層間介電層中的多層銅金屬層；第一保護層，覆蓋於多層金屬層間介電層及多層銅金屬層之上；第一電源/接地環，形成於多層銅金屬層的最上層中，其中第一電源/接地環屬於積體電路晶片的某個電路區塊；第二電源/接地環，形成於第一保護層上的鋁金屬層中，且第二電源/接地環同屬於積體電路晶片的上述電路區塊；以及第二保護層，覆蓋住第二電源/接地環及第一保護層。
本發明另提供一種積體電路晶片，包括：半導體基底，其上具有多層金屬層間介電層及分別嵌於多層金屬層間介電層中的多層銅金屬層；第一保護層，覆蓋於多層金屬層間介電層及多層銅金屬層之上；電源環，形成於多層銅金屬層的最上層中，其中電源環屬於積體電路晶片的某個電路區塊；接地環，同屬於積體電路晶片的上述電路區塊，形成於多層銅金屬層的最上層中，其中電源環與接地環至少兩者之一與位於第一保護層上的鋁金屬導線電氣連接，藉以降低電源環或接地環的片電阻，且鋁金屬導線係與電源環或接地環平行配置；以及第二保護層，覆蓋住鋁金屬導線及第一保護層。
以上所述的積體電路晶片，藉由將電源環與接地環至少兩者之一與鋁金屬導線電氣連接，使積體電路晶片元件的電壓降得以降低並使晶片效能得以改善。
本發明係提供一種新穎的電源及接地佈線，其可以改善積體 電路晶片效能。本發明係利用形成於積體電路晶片的保護層中的鋁金屬層取代積體電路晶片中較最高層銅金屬層(Mn)低一層的銅金屬層(Mn-1)以形成電源或接地環，及/或形成網狀內連接網路。因此，通常用以形成電源或接地環及網狀內連接網路的最高兩層銅金屬層的其中一層銅金屬層可被騰出並用於信號佈線。另外，被取代的銅金屬層(Mn-1)也可以被略過，藉此節省光罩及成本。因此，本發明可以增加信號佈線資源，並且增加佈局佈線的彈性。
以下結合附圖詳細說明本發明之較佳實施例。在說明書文本以及圖式中，將以符號「Mn」代表製作於積體電路晶片中最上層的銅金屬層，以符號「Mn-1」代表比最上層的銅金屬層低一層的銅金屬層，以此類推，其中，較佳地，n介於5與8之間，但不限於此。另外，以符號「V」代表連接相鄰兩層金屬的介層窗插塞(via piug)，例如，「V5」代表內連接M5及M6兩層金屬的介層窗插塞。
第2圖係依據本發明實施例的積體電路晶片1a的剖面示意圖，其中積體電路晶片1a中共有六層銅金屬層(M1-M6)。第2圖中所例示的積體電路晶片1a包括半導體基底100，例如，矽基底、絕緣層上覆矽(silicon-on-insulator, SOI)基底、矽鍺基底或其它基底。在半導體基底100上形成有多層金屬層間介電(inter-metaldielectric，IMD)層110-132。基本電路元件101，例如，電晶體、電容或者記憶格(memory cell)則製作於半導體基底100的主表面上。其中，IMD層110-132可由低介電常數(low-k)材料或超低介電常數材料構成，但不限於此。IMD層110-132也可以包括如氧化矽(silicon oxide)、氮化矽(silicon nitride)、碳化矽(silicon carbide)或氮氧化矽(silicon oxy-nitride)等習知介電層。上述低介電常數材料或超低介電常數材料可包括有機材料(如SiLK)或無機材料(如HSQ)，其可係為多孔隙(porous)或非孔隙(non-porous)材料。
依本發明，金屬層M1-M6以及相應的介層窗插塞V1-V5係利用銅鑲嵌製程或雙鑲嵌製程所形成，由於這類製程係為本領域熟知之技術，因此其細節不再贅述。如第2圖所示，第一層銅金屬層，亦即M1，係形成於IMD層112中；接觸插塞(contact plug)220，通常是鎢(tungsten)插塞，係形成於IMD層110中，用以連接M1與基本電路元件101。第二層銅金屬層，亦即M2，係形成於IMD層116中；介層窗插塞V1，其通常是以銅鑲嵌介層窗插塞型態與M2整合於一起，形成於IMD層114中，用以連接M1與M2。第三層銅金屬層，亦即M3，係形成於IMD層120中；介層窗插塞V2係形成於IMD層118中，用以連接M2與M3。第四層銅金屬層，亦即M4，係形成於IMD層124中；介層窗插塞V3係形成於IMD層122中，用以連接M3與M4。第五層銅金屬層，亦即M5，係形成於IMD層128中；介層窗插塞V4係形成於IMD層126中，用以連接M4與M5。最上層銅金屬層，亦即M6，係形成於IMD層132中；介層窗插塞V5係形成於IMD層130中，用以連接M5與M6。
此外，在IMD層132上另形成有第一保護層140，且第一保護層140覆蓋住暴露出來的M6銅金屬層表面。第一保護層140可以包括氧化矽、氮化矽、聚亞醯胺(polyimide)或其它適合的材料。
積體電路晶片1a更包括焊接區300，且焊接區300內形成有鋁焊墊302，其中鋁焊墊302形成於第一保護層140之上。鋁焊墊302經由介層窗插塞306電氣連接至其下方的銅焊墊304，銅焊墊304形成於M6銅金屬層中。鋁焊墊302可以避免下方的銅焊墊304被氧化。依本發明，鋁焊墊302可以是環繞積體電路晶片1a中某一電路區塊的電源或接地環的一部分。
依本發明，鋁焊墊302被第二保護層142所覆蓋。第二保護層142可以包括氧化矽、氮化矽、聚亞醯胺或其它適合的材料。第二保護層142提供有開口308，以暴露出鋁焊墊302的部分上表面。開口308可以利用習知的微影及蝕刻方法形成。
第2圖中所示的積體電路晶片1a係基於所謂的1P6M架構製成，亦即一層多晶矽(polysilicon)層以及六層銅金屬層。然而，本發明亦適用於其它不同的內連接架構中，例如1P3M、1P4M、1P5M、1P7M或1P8M架構等。
如上所述，最上層銅金屬層，亦即M6，其厚度較第五層銅金屬層M5厚，因此，M5具有相對較高的片電阻。舉例而言，M6的厚度t1約為0.85微米(μm)，線寬為0.36微米，片電阻為0.0212歐姆/平方公分(Ω/cm2 )，M5的厚度t2約0.29微米，線寬為0.18微米，片電阻為0.0779歐姆/平方公分。
仍參閱第2圖，積體電路晶片1a更包括電源或接地環402，其形成於第一保護層140上的鋁金屬層中。上述的鋁焊墊302以及鋁金屬電源或接地環402可以同時形成。鋁金屬電源或接地環402的厚度t3約為1.45微米，其較M6銅金屬層又更厚許多。較 佳地，為了有效分送電源，建議電源或接地環402的線寬(L)約為3.0微米，線距(S)約為2.0微米，亦即線寬線距比(L/S)建議為3/2。然而，鋁金屬電源或接地環402的線寬可以介於3微米至30微米之間。
由於鋁金屬電源或接地環402較厚，因此其片電阻可以降至約為0.0212歐姆/平方公分，此值已接近M6銅金屬層的片電阻。鋁金屬電源或接地環402可經由介層窗插塞406電氣連接至下方的銅走線404。依本發明之較佳實施例，為了有效分送電源，介層窗插塞406的尺寸大小以3微米×3微米為佳。上述銅走線404係形成於M6銅金屬層中，並且可作為網狀內連接網路(未繪示)的一部分，以經由例如介層窗插塞堆疊502之方式將電源或接地信號分送至基本電路元件101。
如上所述，網狀內連接網路包括穿過電路區塊的多條彼此正交的水平走線以及縱向走線。由於製程差異，上述走線亦可係為大致彼此正交。依本發明之較佳實施例，可以利用第一保護層140上的鋁金屬層以形成上述網狀內連接網路中的水平走線或者縱向走線。
本發明最重要的技術特徵之一在於：用來將電源或接地信號分送至積體電路晶片1a某電路區塊的電源或接地環係僅形成於最上層銅金屬層以及第一保護層140上的鋁金屬層中。換言之，第一保護層140上的鋁金屬層不僅可於覆晶或凸塊(bump)應用中作為線路重分佈層(RDL)，更可以用以形成電源或接地信號佈線。如此一來，M5金屬層即可以被省略或者騰出以用於彈性的信號佈 線。此外，由於第一保護層140上的鋁金屬層具有較M5銅金屬層更低的片電阻，因此可以降低電壓降。
第3圖係依本發明第二實施例的積體電路晶片1b的部分剖面示意圖，其中沿用相同的符號來表示具有相同材質或功能的元件、材料層或區域。如第3圖所示，積體電路晶片1b同樣包括半導體基底100，半導體基底100上形成有基本電路元件(第3圖中未顯示)，例如，電晶體、電容或者記憶格。在半導體基底100之上另沉積有多層IMD層。為簡化說明，在第3圖中僅顯示IMD層128-132。IMD層132之上沉積有第一保護層140，且第一保護層140覆蓋住暴露出的Mn銅金屬層表面。
積體電路晶片1b包括利用銅鑲嵌製程或雙鑲嵌製程所製作的n層銅金屬層(M1-Mn)以及相應的介層窗插塞(V1 -Vn-1 )，由於這類製程係為本領域熟知之技術，因此其細節不再贅述。積體電路晶片1b上形成有電源或接地環502，其係結合鋁金屬層以及Mn銅金屬層所構成。另外，在Mn-1銅金屬層中形成有電源或接地環602。藉由利用介層窗插塞506將鋁金屬層504與其下方的Mn銅金屬層508並聯，使得電源或接地環502的片電阻降低，進而達到降低電壓降之目的。
第4圖是依據本發明第二實施例的積體電路晶片佈局的示意圖，其中沿用相同的符號來表示具有相同材質或功能的元件、材料層或區域。如第4圖所示，積體電路晶片1c包括接地環508a，用以分送VSS 信號，以及電源環508b，用以分送VDD 信號。彼此互相平行的接地環508a與電源環508b皆形成於Mn銅金屬層，亦 即積體電路晶片1c的最上層銅金屬層。
圖中另繪示有兩條示範用的走線702及802，其形成於Mn-1銅金屬層中，屬於網狀內連接網路的一部分，且走線702及802與接地環508a以及電源環508b正交(由於製程差異，其亦可係為大致彼此正交)。其中，走線702係經由介層窗插塞706與其上方的接地環508a電氣連接，而介層窗插塞706係介於Mn-1銅金屬層與Mn銅金屬層之間。走線802係經由介層窗插塞806與其上方的接地環508b電氣連接，介層窗插塞806同樣介於Mn-1銅金屬層與Mn銅金屬層之間。
依本發明之較佳實施例，接地環508a的正上方設置有平行於接地環508a的鋁金屬導線504a，且鋁金屬導線504a經由介層窗插塞506a電氣連接至接地環508a。電源環508b的正上方設置有平行於電源環508b的鋁金屬導線504b，且鋁金屬導線504b經由介層窗插塞506b電氣連接至電源環508b。較佳地，鋁金屬導線504a與鋁金屬導線504b的線寬約為3微米至30微米，且其線距(spacing)約為20微米左右。此外，介層窗插塞506a與介層窗插塞506b較佳的尺寸為3微米×3微米，而相鄰兩個介層窗插塞的距離約為3微米。在鋁金屬導線與電源及接地環之間另設有第一保護層(第4圖中未繪示)。此外，另有第二保護層，例如氮化矽或聚亞醯胺，覆蓋於鋁金屬導線504a、504b以及第一保護層之上。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1a‧‧‧積體電路晶片
1b‧‧‧積體電路晶片
1c‧‧‧積體電路晶片
10‧‧‧電路區塊
12‧‧‧電源環
14‧‧‧接地環
20‧‧‧網狀內連接網路
22‧‧‧水平線
24‧‧‧縱向線
32‧‧‧介層窗插塞堆疊
34‧‧‧介層窗插塞堆疊
100‧‧‧半導體基底
101‧‧‧基本電路元件
110～132‧‧‧金屬層間介電層
140‧‧‧第一保護層
142‧‧‧第二保護層
220‧‧‧接觸插塞
300‧‧‧焊接區
302‧‧‧鋁焊墊
304‧‧‧銅焊墊
306‧‧‧介層窗插塞
308‧‧‧開口
402‧‧‧電源或接地環
404‧‧‧銅走線
406‧‧‧介層窗插塞
502‧‧‧電源或接地環
504‧‧‧鋁金屬層
506‧‧‧介層窗插塞
508‧‧‧Mn銅金屬層
602‧‧‧電源或接地環
504a‧‧‧鋁金屬導線
504b‧‧‧鋁金屬導線
506a‧‧‧介層窗插塞
506b‧‧‧介層窗插塞
508a‧‧‧接地環
508b‧‧‧電源環
702‧‧‧走線
706‧‧‧介層窗插塞
802‧‧‧走線
806‧‧‧介層窗插塞
第1圖係習知具有六層銅金屬層的積體電路晶片元件的放大上視圖。
第2圖係依本發明較佳實施例的具有六層銅金屬層的積體電路晶片的部分剖面示意圖。
第3圖係依本發明另一較佳實施例的積體電路晶片的部分剖面示意圖。
第4圖是依本發明另一較佳實施例的積體電路晶片的佈局示意圖。
1c‧‧‧積體電路晶片
504a‧‧‧鋁導線
504b‧‧‧鋁導線
506a‧‧‧介層窗插塞
506b‧‧‧介層窗插塞
508a‧‧‧接地環
508b‧‧‧電源環
702‧‧‧金屬線
706‧‧‧介層窗插塞
802‧‧‧金屬線
806‧‧‧介層窗插塞

Claims (6)

  1. 一種積體電路晶片，包括：一半導體基底，其上具有多層金屬層間介電層及分別嵌於該等金屬層間介電層之間的多層銅金屬層；一第一保護層，覆蓋於該等金屬層間介電層及該等銅金屬層之上；一第一電源/接地環，形成於該等銅金屬層的一最上層中，其中該第一電源/接地環屬於該積體電路晶片的一電路區塊；一第二電源/接地環，形成於該第一保護層之上的一鋁金屬層中，且該第二電源/接地環同屬於該積體電路晶片的該電路區塊；以及一第二保護層，覆蓋該第二電源/接地環及該第一保護層。
  2. 如申請專利範圍第1項所述之積體電路晶片，其中該第二電源/接地環的片電阻與該第一電源/接地環的片電阻大體相等。
  3. 如申請專利範圍第1項所述之積體電路晶片，其中該第二電源/接地環的厚度大於該第一電源/接地環的厚度。
  4. 如申請專利範圍第1項所述之積體電路晶片，其中該第二電源/接地環係經由一介層窗插塞電氣連接至形成於該等銅金屬層之該最上層的一銅導線。
  5. 如申請專利範圍第4項所述之積體電路晶片，其中該銅導線係為一網狀內連接網路的一部分，其中該網狀內連接網路包括多條彼此正交的水平走線與縱向走線，用以於該電路區塊中分送電源。
  6. 一種積體電路晶片，包括：一半導體基底，其上具有多層金屬層間介電層及分別嵌於該等金屬層間介電層之間的多層銅金屬層；一第一保護層，覆蓋於該等金屬層間介電層及該等銅金屬層之上；一電源環，形成於該等銅金屬層的一最上層中，其中該電源環屬於該積體電路晶片的一電路區塊；一接地環，同屬於該積體電路晶片的該電路區塊，形成於該等銅金屬層的該最上層中，其中該電源環與該接地環至少兩者之一電氣連接至位於該第一保護層上的一鋁導線，藉以降低該電源環或該接地環的片電阻，且該鋁導線係與該電源環或該接地環平行配置；以及一第二保護層，覆蓋該鋁導線及該第一保護層。
TW097123497A 2008-03-21 2008-06-24 積體電路晶片 TWI381483B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/052,735 US7821038B2 (en) 2008-03-21 2008-03-21 Power and ground routing of integrated circuit devices with improved IR drop and chip performance

Publications (2)

Publication Number Publication Date
TW200941642A TW200941642A (en) 2009-10-01
TWI381483B true TWI381483B (zh) 2013-01-01

Family

ID=41087997

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097123497A TWI381483B (zh) 2008-03-21 2008-06-24 積體電路晶片

Country Status (3)

Country Link
US (3) US7821038B2 (zh)
CN (2) CN102163593B (zh)
TW (1) TWI381483B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008071774A (ja) * 2006-09-12 2008-03-27 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP5389352B2 (ja) 2007-12-06 2014-01-15 ローム株式会社 半導体装置
JP5248170B2 (ja) * 2008-04-03 2013-07-31 ルネサスエレクトロニクス株式会社 半導体装置
JP2011100989A (ja) * 2009-10-09 2011-05-19 Renesas Electronics Corp 半導体装置
US8208768B2 (en) * 2009-10-26 2012-06-26 United Microelectronics Corp. Focusing member and optoelectronic device
US8139907B2 (en) * 2009-12-29 2012-03-20 United Microelectronics Corp. Optoelectronic device and method of forming the same
JP5622433B2 (ja) * 2010-04-28 2014-11-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20120241972A1 (en) * 2011-03-24 2012-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Layout scheme for an input output cell
US8772928B2 (en) * 2011-08-09 2014-07-08 Mediatek Inc. Integrated circuit chip with reduced IR drop
US8437166B1 (en) * 2011-11-16 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Word line driver cell layout for SRAM and other semiconductor devices
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
US10373930B2 (en) * 2012-08-10 2019-08-06 Cyntec Co., Ltd Package structure and the method to fabricate thereof
CN103794592B (zh) * 2012-10-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 具有接地屏蔽结构的半导体器件
US9673125B2 (en) * 2012-10-30 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure
US8994148B2 (en) * 2013-02-19 2015-03-31 Infineon Technologies Ag Device bond pads over process control monitor structures in a semiconductor die
US8946914B2 (en) * 2013-03-04 2015-02-03 Globalfoundries Inc. Contact power rail
US9076848B2 (en) 2013-03-12 2015-07-07 International Business Machines Corporation Semiconductor device channels
US9099471B2 (en) 2013-03-12 2015-08-04 International Business Machines Corporation Semiconductor device channels
US9111935B2 (en) 2013-03-12 2015-08-18 International Business Machines Corporation Multiple-patterned semiconductor device channels
CN104103630B (zh) * 2013-04-02 2016-12-28 中芯国际集成电路制造(上海)有限公司 半导体器件
KR102161736B1 (ko) * 2014-08-13 2020-10-05 삼성전자주식회사 시스템 온 칩, 시스템 온 칩을 포함하는 전자 장치 및 시스템 온 칩의 설계 방법
US10128182B2 (en) 2016-09-14 2018-11-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US20200006122A1 (en) * 2018-06-27 2020-01-02 Qualcomm Incorporated Integrated circuits (ics) made using extreme ultraviolet (euv) patterning and methods for fabricating such ics
CN112257206B (zh) * 2020-09-30 2023-06-16 上海兆芯集成电路有限公司 电源网络设计方法及电源网络模型
CN112349679B (zh) * 2020-10-26 2023-09-19 Oppo广东移动通信有限公司 集成电路的连线网络、集成电路、芯片及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020190390A1 (en) * 2001-06-13 2002-12-19 Via Technologies, Inc. Flip-chip bump arrangement for decreasing impedance
US6551856B1 (en) * 2000-08-11 2003-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming copper pad redistribution and device formed
US6717270B1 (en) * 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
US6835642B2 (en) * 2002-12-18 2004-12-28 Taiwan Semiconductor Manufacturing Co., Ltd Method of forming a metal fuse on semiconductor devices
US20070176292A1 (en) * 2006-01-27 2007-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US6900541B1 (en) * 2004-02-10 2005-05-31 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7208837B2 (en) * 2004-02-10 2007-04-24 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
CN100362657C (zh) * 2004-12-22 2008-01-16 中芯国际集成电路制造(上海)有限公司 半导体集成电路的内连焊盘
US20060163734A1 (en) * 2005-01-24 2006-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fuse structure and method for making the same
US7456507B2 (en) * 2006-01-12 2008-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Die seal structure for reducing stress induced during die saw process

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551856B1 (en) * 2000-08-11 2003-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming copper pad redistribution and device formed
US20020190390A1 (en) * 2001-06-13 2002-12-19 Via Technologies, Inc. Flip-chip bump arrangement for decreasing impedance
US6835642B2 (en) * 2002-12-18 2004-12-28 Taiwan Semiconductor Manufacturing Co., Ltd Method of forming a metal fuse on semiconductor devices
US6717270B1 (en) * 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
US20070176292A1 (en) * 2006-01-27 2007-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure

Also Published As

Publication number Publication date
US8072004B2 (en) 2011-12-06
CN101540316A (zh) 2009-09-23
CN102163593A (zh) 2011-08-24
US20090236637A1 (en) 2009-09-24
US20120038055A1 (en) 2012-02-16
US20110001168A1 (en) 2011-01-06
US7821038B2 (en) 2010-10-26
US8120067B1 (en) 2012-02-21
CN102163593B (zh) 2013-03-27
CN101540316B (zh) 2011-04-20
TW200941642A (en) 2009-10-01

Similar Documents

Publication Publication Date Title
TWI381483B (zh) 積體電路晶片
US10002833B2 (en) Power and ground routing of integrated circuit devices with improved IR drop and chip performance
US8563336B2 (en) Method for forming thin film resistor and terminal bond pad simultaneously
US7642650B2 (en) Semiconductor device having a pillar structure
US20100155960A1 (en) Semiconductor device
US8212357B2 (en) Combination via and pad structure for improved solder bump electromigration characteristics
JP2004207723A (ja) フリップチップｆｅｔ素子
US20060244156A1 (en) Bond pad structures and semiconductor devices using the same
TWI396254B (zh) 具有區域性內連線的半導體裝置
JP3989038B2 (ja) 半導体集積回路装置
KR20110091730A (ko) 금속 필러에 대한 감소된 스트레스 구성을 포함하는 반도체 디바이스
JP2001284454A (ja) マルチレベル共面相互接続構造
TWI503925B (zh) 積體電路晶片
US20070222069A1 (en) Semiconductor integrated circuit device
US20070273012A1 (en) Semiconductor device
US8766417B2 (en) Integrated circuit chip with reduced IR drop
US20240071929A1 (en) Dielectric caps for power and signal line routing
US11469174B2 (en) Semiconductor device
KR20180048220A (ko) 반도체 장치 및 이를 포함한 반도체 패키지
JP2005285796A (ja) 半導体集積回路装置の製造方法、および半導体集積回路装置
KR20050010660A (ko) 콘택홀 간을 연결하는 연결부와 비아홀 간을 연결하는연결부가 일직선 상에 배치된 반도체 소자