KR20110091730A - 금속 필러에 대한 감소된 스트레스 구성을 포함하는 반도체 디바이스 - Google Patents

금속 필러에 대한 감소된 스트레스 구성을 포함하는 반도체 디바이스 Download PDF

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KR20110091730A
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passivation layer
final passivation
stress distribution
forming
metal
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알렉산더 플라츠
프란크 퀘첸메이스터
마트히아스 레르
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

정교한 반도체 디바이스의 금속화 시스템에서, 가해진 임의의 기계적 스트레스를 분배하는 효율이 증가되도록 금속 필러들(271)이 제공될 수 있다. 이것은, 금속 필러와 단단히 기계적으로 접촉하고 있는 최종 패시베이션 층(260)의 표면 영역을 크게 증가시킴으로써, 예를 들어, 필러(271) 및 최종 패시베이션 층(260)과 접촉하는 추가적인 스트레스 분배 소자(272)를 제공함으로써, 달성될 수 있다.

Description

금속 필러에 대한 감소된 스트레스 구성을 포함하는 반도체 디바이스{A SEMICONDUCTOR DEVICE INCLUDING A REDUCED STRESS CONFIGURATION FOR METAL PILLARS}
일반적으로, 본 발명은 집적 회로에 관한 것으로, 특히 칩과 패키지 간의 열적 부정합에 의해 일어나는 칩 패키지 상호작용을 감소시키기 위한 기술에 관한 것이다.
반도체 디바이스는, 임의의 적절한 물질로 만들어진 실질적으로 디스크 형상의 기판들 상에 전형적으로 형성된다. 복잡도가 높은 전자 회로들을 포함하는 대다수의 반도체 디바이스들이 현재 사용되고 있으며, 가까운 장래에 실리콘을 기반으로 제조될 것이고, 이로 인해 SOI(Silicon On Insulator) 기판과 같은 실리콘 기판 및 실리콘 함유 기판은, 마이크로프로세서, SRAM, ASIC(Application Specific IC), SoC(System on Chip), 등과 같은 반도체 디바이스를 형성하기 위해 사용가능한 베이스 물질(base material)이 될 것이다. 개별의 직접 회로들이 웨이퍼 상에 어레이로 정렬되고, 여기서 대부분의 제조 단계들(정교한 집적 회로들에서는 수백 개 이상의 개별 프로세스 단계들을 포함할 수 있음)은, 포토리소그래피 프로세스, 계측 프로세스, 및 기판의 다이싱 이후 개별 디바이스들의 패키징을 제외하고는, 기판 상의 모든 칩 영역들에 대해 동시에 수행된다. 따라서, 경제적 제약으로 인해, 반도체 제조자들은 기판 크기를 꾸준히 증가시키려 하고 있으며, 그럼으로써 또한 실제 반도체 디바이스를 생산할 수 있는 영역을 증가시켜 생산 수율을 증가시키려 하고 있다.
기판 영역을 증가시키는 것에 추가하여, 프로세스 제어를 위해 사용될 수 있는 테스트 구조 및/또는 반도체 디바이스에 대해 가능한 한 많은 기판 영역을 실제 사용할 수 있도록 하기 위해, 소정의 기판 크기에 대해 기판 영역의 활용도를 최적화시키는 것이 또한 중요하다. 소정의 기판 크기에 대해 이용가능한 표면 영역을 최대화하려는 시도에 있어서, 회로 소자들의 피처 크기는 꾸준히 줄어들게 된다. 매우 정교한 반도체 디바이스들의 피처 크기를 감축시키려는 계속되는 요구로 인해, 로우-K 유전체 물질과 결합된 구리가 소위 상호연결 구조를 형성할 때 대안적으로 종종 사용되는바, 이 상호연결 구조들은 금속 라인 층들 및 중간 비아 층들을 포함하고, 이것은 층간의 상호연결로서 금속 라인들과, 그리고 층내의 상호연결로서 비아들을 포함하며, 이들은 일반적으로 집적 회로의 원하는 기능을 제공하기 위해 개별 회로 소자들을 연결시킨다. 전형적으로, 서로의 상부 상에 적층되는 복수의 금속 라인 층들 및 비아 층들은, 모든 내부 회로 소자들과 I/O(Input(입력)/Output(출력)), 고려 중인 회로 설계의 파워와 그라운드 패드 간의 상호연결을 실현하기 위해 필요하다.
스케일링도 매우 높은 집적 회로에 있어서, 신호 전파 지연은, 이제 더 이상 전계 효과 트랜지스터들 등과 같은 회로 소자들에 의해 제한되지 않지만, 훨씬 더 많이 증가된 수의 전기적 상호연결들을 필요로 하는 회로 소자들의 증가된 밀도로 인해, 금속 라인들의 가까운 근접에 의해 제한되는바, 이는 단면적의 감소로 인한 라인들의 전도도 감소와 함께 라인 대 라인 커패시턴스가 증가하기 때문이다. 이러한 이유로, 실리콘 다이옥사이드(k>4) 및 실리콘 나이트라이드(k>7)와 같은 종래의 유전체들은 보다 낮은 유전율을 갖는 유전체 물질로 대체되는바, 따라서 이것은 또한 3 이하의 비유전율을 갖는 로우-k 유전체로 언급되기도 한다. 그러나, 로우-k 물질의 밀도 및 기계적 안정도 혹은 강도는, 널리 입증된 유전체 실리콘 다이옥사이드 및 실리콘 나이트라이드와 비교하여 크게 낮을 수 있다. 결과적으로, 금속화 시스템의 형성 및 집적 회로의 임의의 후속 제조 프로세스 동안, 생산 수율은, 로우-k 유전체 층들과 같은 민감성 유전체 물질들의 기계적 특성 및 다른 물질로의 이들의 부착도에 따라 달라질 수 있다.
3.0 및 이보다 훨씬 낮은 유전 상수를 갖는 고급 유전체 물질들의 감소된 기계적 안정도의 문제에 추가하여, 디바이스 신뢰도는, 서로 다른 물질들의 대응하는 열 팽창의 열적 부정합에 의해 일어나는 칩과 패키지 간의 상호작용으로 인해, 정교한 반도체 디바이스들의 동작 동안 이러한 물질들에 의해 영향을 받을 수 있다. 예를 들어, 복합 집적 회로의 제조시, 패키지 캐리어를 칩에 연결시킴에 있어 콘택 기술이 점점더 많이 사용될 수 있고, 이것은 플립 칩 패키징 기술로서 알려져 있다. 적절한 콘택 패드들이 칩의 맨 마지막 금속 층의 주변에 위치할 수 있고, 이들이 비아에 의해 패키지의 대응하는 단자들에 연결될 수 있는, 잘 확립된 와이어 본딩 기술과는 반대로, 플립 칩 기술에서는, 각각의 범프 구조가 마지막 금속화 층 상에 형성될 수 있는바, 이것은 예를 들어 패키지의 각각의 콘택 패드와 접촉할 수 있는 솔더 물질로 구성될 수 있다. 따라서, 범프 물질을 리플로우시킨 후에, 신뢰가능한 전기적 및 기계적 연결이 마지막 금속화 층과 패키지 캐리어의 콘택 패드들 간에 확립될 수 있다. 이러한 방식으로, 마지막 금속화 층의 전체 칩 영역에 걸쳐, 감소된 콘택 저항 및 기생 커패시턴스와 함께, 매우 많은 수의 전기적 연결들이 제공될 수 있고, 그럼으로써 CPU와 같은 복합 집적 회로, 저장 메모리 등을 위해 요구될 수 있는 I/O (입력/출력) 능력이 제공될 수 있다. 범프 구조를 패키지 캐리어와 연결시키는 대응하는 프로세스 시퀀스 동안, 칩 상에 형성되는 범프들 각각과 패키지 기판 상에 제공될 수 있는 범프들 혹은 패드들 간의 신뢰가능한 연결이 확립되도록, 어느 정도의 압력 및/또는 열이 복합 디바이스에 인가될 수 있다. 그러나, 열적으로 혹은 기계적으로 유발된 스트레스는 또한, 전형적으로 로우-k 유전체 혹은 심지어 울트라 로우-k(Ultra Low-K)(ULK) 유전체 물질을 포함할 수 있는, 보다 하부에 놓인 금속화 층들에 영향을 미칠 수 있고, 이로 인한 기계적 안정도의 감소 및 다른 물질로의 부착도의 감소로 인한 이러한 민감성 물질들의 디래미네이션(delamination)에 의해 결함의 생성 가능성이 크게 증가된다.
더욱이, 대응하는 패키지 기판에 부착된, 완성된 반도체 디바이스의 동작 동안 또한, 실리콘 기반의 반도체 칩과 패키지 기판의 열 팽창 동작에서의 상당량의 부정합으로 인한 상당량의 기계적 스트레스가 일어날 수도 있는데, 왜냐하면 정교한 집적 회로를 대량 생산할 때, 경제적 제약으로 인해, 패키지용으로 특정 기판 물질, 예를 들어 유기 물질의 사용이 전형적으로 요구되는데, 이 물질은 전형적으로 실리콘 칩과 비교하여 상이한 열 전도도 및 열 팽창 계수를 나타낼 수 있기 때문이다.
최근 개발에 있어서, "범프 구조"의 열적 성능 및 전기적 성능은 솔더 범프들 혹은 솔더 볼들 대신에 구리 필러(copper pillar)들을 제공함으로써 증가되며, 그럼으로써 개별 콘택 소자에 대한 요구된 바닥 공간(floor space)이 감소될 수 있으며, 또한 열적 전도도 및 전기적 전도도가 증진될 수 있는바, 이것은 전형적으로 사용되는 솔더 물질과 비교하여 구리의 뛰어난 특성으로 인한 것이다. 그러나, 이러한 구리 필러는 칩의 금속화 시스템과 패키지 간의 보다 더 극심한 상호작용에 기여하는데, 왜냐하면 전형적으로 구리 필러는 범프 구조와 비교하여 훨씬 덜 변형가능하기 때문인데, 이는 전기적 동작 및 열적 동작 관점에서는 이로울 수 있지만, 그러나 이것은 결과적으로, 매우 증가된 기계적 스트레스 성분이 국부적으로 매우 제한된 방식으로 생성되게 할 수 있고, 이에 관한 설명이 도 1a 및 도 1b를 참조하여 상세하게 제시된다.
도 1a는 적절한 폴리머 물질 등과 같은 유기 물질로 실질적으로 구성된 패키지 기판(170)에 연결된 반도체 다이 혹은 칩(100)을 포함하는 집적 회로(150)의 단면도를 도식적으로 나타낸 것으로, 여기서 칩(100)과 패키지 기판(170) 간의 연결은 필러 구조(pillar structure)(160)에 의해 달성될 수 있다. 반도체 칩(100)은 전형적으로, 집적 회로(150)의 성능 및 회로 레이아웃의 전체 구성에 따라, 기판(101)(예를 들어, 실리콘 기판 혹은 SOI 기판)을 포함할 수 있다. 더욱이, 실리콘 기반의 반도체 층(102)이 전형적으로 기판(101) "위에" 제공될 수 있고, 여기서 반도체 층(102)은, 집적 회로(150)의 필요한 기능적 동작에 위해 요구되는 바에 따라, 매우 많은 수의 회로 소자들(예를 들어, 트랜지스터, 커패시터, 저항 등)을 포함할 수 있다. 앞서 설명된 바와 같이, 회로 소자들의 임계 치수들의 계속적인 감축은 결과적으로, 대량 생산 기술에 의해 생산되는 현재 이용가능한 정교한 반도체 디바이스들에서의 트랜지스터들의 임계 치수가 대략 50 nm 및 이보다 훨씬 작아지게 할 수 있다. 반도체 칩(100)은 금속화 시스템(110)을 포함하는바, 이는 고급 디바이스들에서 복수의 금속화 층들, 즉 디바이스 레벨의 복수의 금속화 층들을 포함하고, 여기서 금속 라인들 및 비아들이 적절한 유전체 물질에 매립된다. 앞서 언급된 바와 같이, 다양한 금속화 층들에서 사용되는 대응하는 유전체 물질들의 적어도 일부는, 인접하는 금속 라인들의 기생 커패시턴스를 생성하기 위해 일반적으로 기계적 안정도가 감소된 물질들로 구성된다. 앞서 설명된 바와 같이, 필러 구조(160)는 금속화 시스템(110)의 일부로서 제공될 수 있고, 여기서 대응하는 구리 필러들은 시스템(110)의 맨 마지막 금속화 층에 제공된다. 반면에, 패키지 기판(170)은, 열 및/또는 기계적 압력의 인가시 각각의 기계적 및 전기적 연결을 확립하기 위해 대응하는 필러들 혹은 그 위에 형성된 임의의 솔더 물질과 접촉할 수 있는, (적절한 위치에 배치됨과 아울러 치수를 갖는) 콘택 패드들(미도시)을 포함한다. 더욱이, 패키지 기판(170)은 일반적으로, 필러 구조(160)의 상부 필러들을 대응하는 단자들과 연결시키기 위해 적절한 전도성 라인들을 포함하는바, 그 다음에 이것은 인쇄 배선판(printed wiring board) 등과 같은 다른 주변 컴포넌트들에 대한 전기적 인터페이스를 확립한다. 설명의 편의를 위해, 임의의 이러한 전도성 라인들은 도시되지 않았다.
집적 회로(150)의 동작 동안, 반도체 칩(100) 내에 열이 발생되는바, 예를 들어, 반도체 층(102) 내에 그리고 위에 형성된 회로 소자들에 의해 야기된다. 이러한 폐열은 기판(101)의 전체 열 전도도에 따라, 예를 들어, 매우 효율적으로 금속화 시스템(110) 및 필러 구조(160)에 의해 그리고/또는 기판(101)을 통해 발산된다. 예를 들어, SOI 기판의 열 발산 능력은, 반도체 층(102)을 나머지 기판 물질과 분리시키는 매립된 절연 옥사이드 층의 감소된 열 전도도로 인해, 순수한 실리콘 기판과 비교하여 매우 낮다. 따라서, 주요 열 발산 경로는 필러 구조(160) 및 패키지 기판(170)에 의해 제공된다. 결과적으로, 적당하게 높은 평균 온도가 반도체 칩(100)에 생성되고, 그리고 또한 패키지 기판(170)에 생성되며, 여기서 앞서 언급된 바와 같이, 이러한 두 개의 컴포넌트들 간의 열 팽창 계수의 부정합은 상당량의 기계적 스트레스를 일으킬 수 있다. 예를 들어, 화살표(103 및 173)에 의해 표시된 바와 같이, 패키지 기판(170)은 반도체 칩(100)과 비교하여 증가된 열 팽창을 가질 수 있고, 따라서 여기서, 이에 따른 대응하는 부정합은 결과적으로, 상당한 정도의 열적 스트레스를, 특히 반도체 칩(100)과 패키지 기판(170) 사이에 "계면"에서, 일으키는바, 즉, 특히 필러 구조(160)와 금속화 시스템(110)은 집적 회로(150)의 동작 동안 열적 부정합에 의해 발생된 상당량의 전단력을 받을 수 있다. 고급 유전체 물질의 감소된 기계적 안정도 및 감소된 부착도로 인해, 집적 회로(150)의 전체 신뢰도에 영향을 미칠 수 있는 대응하는 결함들이 발생할 수 있다. 특히, 필러 구조(160)의 개별 필러의 강성(stiffness)은 국부적으로 높은 전단력을 발생시킬 수 있는바, 이것은 전체 금속화 시스템으로 전달되어, 결과적으로 디래미네이션 결함 등을 초래할 수 있다. 결과적으로, 구리 필러를 기반으로 하여 칩과 패키지 기판 간의 개선된 콘택 방식이, 요구된 바닥 공간의 감소에 대해 열 발산 능력 및 전기적 전도도 면에서 상당한 진보를 제공할 수 있어, 열 발산에 대한 콘택 소자 및/또는 더미 소자의 밀도를 증진시킬 수 있지만, 금속화 시스템 내에 유발된 기계적 스트레스 증가는 반도체 디바이스의 신뢰도 요건과 호환가능하지 않을 수 있다. 이러한 이유로, 종종 구리 필러의 높이는 감소되며, 그러나 이것은 패키지 기판과 칩 간의 공간의 대응하는 감소와 관련될 수 있고, 이것은 또한 임의의 언더필 물질(underfill material)에서의 신뢰가능하지 않은 충전을 일으킬 수 있다. 따라서, 언더필 물질에서의 대응하는 보이드(void)들은 또한, 예를 들어 열 전도도 등에서의 비균일성에 의해 일어나는 높은 비신뢰도에 기여할 수 있다. 따라서, 어떤 종래 방식에서, 감소된 필러 높이는 무연 솔더 캡을 부가함으로써 보상되어, 패키지 기판과 칩 간의 원하는 거리를 유지할 수 있다. 그러나, 대응하는 제조 방식은 비용 증가와 관련되는데, 왜냐하면 구리 필러의 상부에 솔더 물질을 제공하는 것은 제조 복잡도를 크게 증가시키기 때문이다. 또 다른 종래 방식에서, 금속화 시스템의 기계적 안정도를 증진시키기 위해, 금속화 시스템은 덜 민감한 로우-k 물질 혹은 울투라 로우-k 물질을 기반으로 하여 형성될 수 있는데, 하지만 이것은 전기적 성능에서의 상당한 감소와 관련되어 있는바, 그 이유는 기생 커패시턴스가 증가하기 때문이며, 이것은 결과적으로 신호 전파 지연을 증가시킨다.
앞서 설명된 상황을 고려하여 볼 때, 본 개시 내용은, 필러 구조가 제공될 수 있는 방법 및 반도체 디바이스에 관한 것이며, 아울러 앞서 확인된 문제들 중 하나 이상을 없애거나 혹은 적어도 감소시키는 방법 및 반도체 디바이스에 관한 것이다.
일반적으로, 본 개시내용은 반도체 디바이스 및 제조 기술에 관한 것으로, 여기서, 필러 구조를 통해 패키지 기판으로부터 복합 집적 회로의 금소화 시스템으로 전달되는 기계적 스트레스는 증가된 표면 영역에 걸쳐 "분배"될 수 있고, 그럼으로써 종래 방식과 비교하여 국부적 스트레스 부하가 감소될 수 있다. 기계적 스트레스 분배는, 필러와 단단히 기계적으로 접촉하고 있는 금속화 시스템의 최종 패시베이션 층의 표면 부분을 증가시킴으로써 달성될 수 있고, 이에 따라 최종 패시베이션 층은 스트레스 완충 층으로서 동작할 수 있거나 기계적 스트레스를 보다 효과적으로 분배할 수 있고, 그럼으로써 비록 고급 유전체 물질이 사용되는 경우에도, 전체 금속화 시스템에 걸쳐 스트레스 관련 결함의 생성 가능성을 감소시킬 수 있다. 본 명세서에서 개시되는 일부 예시적 실시형태에서, 스트레스 분배는 스트레스 분배 소자 혹은 컴포넌트를 통해 달성될 수 있는바, 이것은 필러와 직접 기계적으로 접촉하고 그리고 또한 최종 패시베이션 층의 유전체 물질과 직접 기계적으로 접촉하고 있는 소자로서 이해될 수 있는바, 이것에 의해, 필러로부터 최종 패시베이션 층의 유전체 물질로의 스트레스 전달을 위해 이용가능한 증가된 표면 영역을 제공할 수 있다. 일부 예시적 실시예들에서, 스트레스 분배 소자는 최종 패시베이션 층 내에 배치될 수 있고, 이에 따라 유전체 물질과의 큰 영역의 접촉이 달성될 수 있어, 필러의 "앵커(anchor)"로서 동작할 수 있다. 다른 경우에, 스트레스 분배 층은 최종 패시베이션 층 상에 형성될 수 있고, 그럼으로써 필러 둘레를 에워쌀 수 있다. 본 명세서에서 개시되는 다른 예시적 실시형태에서, 필러 구조를 형성하기 위한 제조 시퀀스 동안, 최종 패시베이션 층의 두께, 콘택 패드에 연결되는 대응하는 개구의 직경, 및 필러의 직경과 같은 적절한 파라미터가 적절하게 선택될 수 있어, 증가된 표면 영역을 제공할 수 있고, 이곳에 필러의 기계적 스트레스가 수용될 수 있고 최종적으로 최종 패시베이션 층에 전달될 수 있다. 결과적으로, 국부적 스트레스 부하가 수용가능한 레벨에서 유지될 수 있고, 아울러 과도한 프로세스 복잡도를 부가함이 없이 필러의 원하는 간격 혹은 높이를 유지시킬 수 있는 가능성을 또한 제공하게 된다.
본 명세서에서 개시되는 하나의 예시적 반도체 디바이스는, 기판 위에 형성되는 금속화 시스템(metallization system)을 포함하고, 여기서, 상기 금속화 시스템은 복수의 금속화 층들을 포함하고 아울러 콘택 패드(contact pad)를 포함하는 최종 콘택 층을 포함한다. 더욱이, 최종 패시베이션 층(final passivation layer)이 상기 최종 콘택 층 위에 형성되고, 상기 최종 패시베이션 층은 상기 콘택 패드에 정렬되는 개구를 포함한다. 더욱이, 금속 필러(metal pillar)가 상기 최종 패시베이션 층으로부터 연장하고, 상기 금속 필러는 상기 콘택 패드와 접촉한다. 더욱이, 상기 반도체 디바이스는 상기 최종 패시베이션 층과 접촉하도록 형성되는 스트레스 분배 소자(stress distribution element)를 포함하며, 여기서 상기 스트레스 분배 소자는, 상기 금속 필러로부터 상기 최종 패시베이션 층으로의 스트레스 전달을 위한 유효 영역이 증가되도록, 상기 금속 필러의 일부분과 접촉한다.
본 명세서에서 개시되는 하나의 예시적 방법은, 반도체 디바이스의 금속화 시스템 위에 최종 패시베이션 층을 형성하는 것을 포함하고, 여기서 상기 금속화 시스템은 콘택 패드를 포함한다. 더욱이, 상기 콘택 패드에 정렬되는 개구가 상기 최종 패시베이션 층에 형성된다. 추가적으로, 스트레스 분배 영역이, 상기 스트레스 분배 영역의 측면 크기를 정의하는 마스크를 기반으로 하여 형성되고, 여기서 상기 스트레스 분배 영역은 상기 최종 패시베이션 층과 접촉한다. 더욱이, 증착 마스크가 상기 최종 패시베이션 층 위에 형성되고, 그리고 금속 필러가 상기 증착 마스크를 사용함으로써 형성되며, 여기서 상기 금속 필러는 상기 스트레스 분배 영역으로부터 연장한다.
본 명세서에서 개시되는 또 다른 예시적 방법은, 반도체 디바이스의 형성에 관한 것이다. 이러한 방법은, 복수의 금속화 층들 위에 최종 패시베이션 층을 형성하는 것과, 그리고 콘택 패드의 일부분이 노출되도록 상기 최종 패시베이션 층에 개구를 형성하는 것을 포함한다. 이 방법은 또한, 상기 최종 패시베이션 층으로부터 연장하는 금속 필러를 형성하고 상기 콘택 패드에 연결하는 것을 포함한다. 이 방법은 추가적으로, 다음과 같은 조건들, 즉 상기 최종 패시베이션 층의 두께와 상기 금속 필러의 직경의 비율이 대략 0.5 이상이 되도록 제어하는 것과, 그리고 상기 금속 필러의 직경과 상기 개구의 직경의 비율이 대략 1.5 이상이 되도록 제어하는 것 중 적어도 하나를 수행하는 것을 포함한다.
본 개시 내용의 또 다른 실시예들은 첨부되는 특허청구범위에서 정의되고, 첨부되는 도면을 참조하여 설명되는 다음의 상세한 설명을 통해 더욱 명백하게 될 것이다.
도 1은 종래 설계에 따른, 필러 구조에 의해 연결된 반도체 칩과 패키지 기판을 포함하는 집적 회로의 단면도를 도식적으로 나타낸 것이다.
도 2a 내지 도 2d는, 본 발명의 예시적 실시예에 따른, 국부적 스트레스 부하를 감소시키기 위해 스트레스 분배 컴포넌트를 기반으로 금속화 시스템에 필러를 형성함에 있어, 다양한 제조 단계 동안의 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.
도 2e는 본 발명의 또 다른 예시적 실시예에 따른, 반도체 디바이스의 단면도를 도식적으로 나타낸 것으로, 여기서 대응하는 스트레스 분배 소자 혹은 필러의 측면 연장부가 최종 패시베이션 층의 서브층에 매립될 수 있다.
도 2f 및 도 2g는, 본 발명의 예시적 실시예에 따른, 대응하는 스트레스 분배 컴포넌트 혹은 필러 측면 연장부가 최종 패시베이션 층의 제 1 서브층 상에 형성될 수 있을 때, 서로 다른 제조 단계 동안의 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.
도 2h는 본 발명의 또 다른 예시적 실시예에 따른, 더 진행된 제조 단계에서의 금속화 시스템의 단면도를 도식적으로 나타낸 것으로, 여기서 필러의 직경에 대한 최종 패시베이션 층에서의 개구의 직경의 비율은 스트레스 분배가 증진되도록 적절하게 조정된다.
도 2i는 본 발명의 또 다른 예시적 실시예에 따른, 최종 패시베이션 층의 스트레스 완충 효과를 증진시키기 위해, 최종 패시베이션의 두께와 필러의 직경의 적절하게 선택된 비율에 근거하여 형성될 수 있는 필러를 포함하는 금속화 시스템을 도식적으로 나타낸 것이다.
본 개시 내용이 다음의 상세한 설명 및 도면에서 예시되는 바와 같은 실시예들을 참조하여 설명되지만, 다음의 상세한 설명 및 도면은 본 명세서에서 개시되는 특정적인 예시적 실시예들로만 본 발명의 개시 내용을 한정시키려는 의도로 제공되는 것이 아님을 이해해야 하며, 오히려 본 명세서에 설명되고 있는 예시적 실시예들은 단지 본 개시 내용의 다양한 실시형태의 예를 제시하고자 하는 것이며, 본 발명의 범위는 첨부되는 특허청구범위에 의해 정의되는 바와 같다.
일반적으로, 본 개시내용은 반도체 디바이스 및 기술을 제공하고, 여기서는, 금속 필러를 포함하는 정교한 금속화 시스템이 금속화 시스템에 대해 국부적 스트레스 부하를 과도하게 증가시킴 없이 효율적으로 사용될 수 있고, 그럼으로써, 앞서 설명된 바와 같이, 종래 유전체와 비교하여 감소된 기계적 안정도를 가질 수 있는 매우 고급인 유전체 물질을 사용할 수 있는 가능성을 제공하게 된다. 국부적 스트레스 부하는, 필러의 소정의 구성에 대해, 기계적 스트레스를 분배하거나 완충시킴으로써 효과적으로 감소될 수 있는바, 이것은 필러에 단단히 기계적으로 연결되어 있는 최종 패시베이션 층의 표면 영역을 크게 증가시킴으로써 달성될 수 있다. 이러한 이유로, 일부 예시적 실시예들에서, 스트레스 분배 컴포넌트 혹은 소자는 필러의 "앵커"로서 동작하도록 제공될 수 있으며, 이에 따라 스트레스 분배 컴포넌트는 최종 패시베이션 층의 증가된 표면 영역에 부착될 수 있고, 따라서 이것은 금속화 시스템의 하부 영역에 대해 그다지 두드러지지 않은 스트레스 레벨을 가할 수 있다. 예를 들어, 스트레스받는 분배 컴포넌트는, 최종 패시베이션 층 내에 매립될 수 있거나 혹은 그 일부분이 최종 패시베이션 층의 표면 상에 제공되도록 형성될 수 있다. 금속 필러에 대한 대응하는 스트레스 분배 소자 혹은 앵커를 제공하는 것에 추가하여 혹은 대안적으로, 최종 패시베이션 층 및/또는 그 안에 형성된 대응하는 개구의 치수는 금속 필러의 원하는 직경에 대해 적절히 선택될 수 있어 금속 필러와 최종 패시베이션 층 사이에 증가된 콘택 영역을 제공할 수 있다. 즉, 최종 패시베이션 층의 두께를 증가시키는 경우, 패시베이션 층을 통해 콘택 패드로 연장하는 금속 필러의 일부분과 접촉하는 그 표면 층이 적절하게 증가될 수 있어, 상당량의 기계적 스트레스가 패시베이션 층으로 전달될 수 있고, 다음에 이것은 기계적 스트레스 성분의 원하는 정도의 배분을 제공할 수 있다. 이러한 방식에 추가하여, 혹은 대안적으로, 패시베이션 층 내의 대응하는 개구의 폭 혹은 직경이, 금속 필러의 직경에 대해, 즉 최종 패시베이션 층으로부터 연장하는 컴포넌트에 대해, 감소될 수 있어, 최종 패시베이션 층 상에 배치되는 금속 필러의 표면 영역은 크게 증가할 수 있고, 이것은 또한 스트레스 분배 효율 증진에 기여할 수 있다. 결과적으로, 금속 필러의 각각의 기학학적 구성이, 잘 확립된 프로세스 방식에 따라 선택될 수 있는바, 즉 금속 필러의 적절한 높이가 사용되어 반도체 칩과 대응 패키지 기판 간의 적합한 간격을 보장할 수 있고, 아울러 그럼에도 불구하고 감소된 국부적 스트레스 부하가 대응하는 금속 필러 근처에서 일어날 수 있어, 정교한 금속화 방식의 사용이 가능할 수 있다.
도 2a 내지 도 2h를 참조하여, 또 다른 예시적 실시예들이 이제 보다 상세히 설명될 수 있으며, 여기서 또한, 적절한 경우 도 1이 참조될 것이다.
도 2a는 진행된 제조된 단계에서의 반도체 디바이스(200)의 단면도를 도시적으로 나타낸 것이다. 예시된 바와 같이, 반도체 디바이스(200)는, 디바이스(200)의 전체 구성에 대해 요구되는 바와 같이, 실리콘 기판, SOI 기판 등과 같은 기판(201)을 포함할 수 있다. 더욱이, 디바이스 레벨 혹은 반도체 층(202)이 기판(201) 위에 형성될 수 있고, 그리고 다수의 회로 소자들, 예를 들어 트랜지스터, 커패시터, 저항 등을 포함할 수 있는바, 이것은 디바이스(200)에 대응하는 적절한 설계 규칙에 근거하여 형성될 수 있다. 예를 들어, 디바이스 레벨(202) 내의 회로 소자의 임계 치수는, 전체 디바이스 요건에 따라, 대략 50 nm 이하일 수 있다. 비록 본 명세서에서 개시되는 기술이 복합 반도체 디바이스에 관해 매우 이로울 수 있지만, 필러 구조를 형성하기 위한 대응하는 방식이 또한, 회로 소자가 50 nm 이하의 임계 치수를 가질 수 있는 덜 임계적인 반도체 디바이스에도 유리하게 적용될 수 있음을 이해해야 한다. 더욱이, 반도체 디바이스(200)는 복수의 금속화 층들(220, ... , 240)을 전형적으로 포함하는 금속화 시스템(210)을 포함할 수 있고, 이중 적어도 일부는, 일부 예시적 실시예에서, 앞서 설명된 바와 같이, 민감성 유전체 물질을 포함할 수 있다. 더욱이, 최종 콘택 층으로 언급될 수도 있는 마지막 금속화 층(240)에는 콘택 패드(241) 형태의 금속 영역이 형성될 수 있는바, 이것은 구리, 알루미늄, 그리/알루미늄 등과 같은 임의의 적절한 물질로 구성될 있다. 앞서에서도 설명된 바와 같이, 정교한 금속화 시스템에서, 금속 라인 및 비아는, 열적 전도도 및 전기적 전도도 면에서의 그 월등한 특성으로 인해, 구리 물질을 기반으로 하여 제공될 수 있음을 이해해야 한다. 그러나, 다른 물질(예를 들어, 알루미늄, 은, 등과 같은 것으로, 가능하게는 다른 금속들과 결합될 수 있음)을 포함하는 금속화 시스템이 또한 본 명세서에서 고려될 수 있음을 이해해야 한다. 더욱이, 금속과 그 둘러싸는 유전체 물질(242)의 직접적 접촉이 부적절한 것으로 고려되는 때, 콘택 패드(241)는, 필요한 경우, 구리와 같은 대응하는 금속을 신뢰가능하게 한정시키기 위해 임의의 적절한 장벽 물질을 포함할 수 있다. 더욱이, 최종 패시베이션 층(260)이 마지막 금속화 층(240) 위에 형성될 수 있고, 아울러 패시베이션, 기계적 통합성 등에 관한 전체적 특성을 고려하여 요구되는 대로, 둘 이상의 서브층들(261, 262)을 포함할 수 있다. 예를 들어, 제 1 서브층(261)은 실리콘 다이옥사이드, 실리콘 나이트라이드 등으로 구성될 수 있고, 반면에 제 2 서브층(262)은 폴리아미드 등과 같은 패시베이션 물질을 나타낼 수 있다. 도시된 제조 단계에서, 개구(263)는 콘택 패드(241)까지 연장되도록 최종 패시베이션 층(260)에 형성될 수 있고, 여기서 개구(263)의 대응하는 측면 치수뿐만 아니라 최종 패시베이션 층(260)의 두께가, 이후 도 2h 및 2i를 참조하여 더 상세히 설명되는 바와 같이, 층(260)의 스트레스 분배 효과를 증진시키기 위해 적절하게 정의된 조건에 근거하여, 선택될 수 있다. 다른 예시적 실시예에서, 개구(263)의 폭 혹은 직경은 잘 확립된 프로세스 방식에 따라 형성될 수 있고, 이에 따라 최종 패시베이션 층(260) 및 개구(263)의 대응하는 특성이, 최종 패시베이션 층(260) 위에 필러를 형성하기 위한 종래 방식과 호환가능하게 될 수 있다. 더욱이, 마스크(264)가 스트레스 분배 컴포넌트 혹은 소자의 위치 및 측면 크기를 정의하기 위해 제공될 수 있는바, 이러한 스트레스 분배 컴포넌트 혹은 소자는 최종 패시베이션 층(260) 위에 또한 형성될 금속 필러에 연결된다. 마스크(264)에 의해 정의되는 측면 크기는, 또한 형성될 대응하는 금속 필러의 대응하는 측면 크기 혹은 직경보다 훨씬 더 클 수 있음을 이해해야 한다. 즉, 대응하는 금속 필러의 요구된 직경이 대략 30 내지 100 ㎛인 경우, 마스크(264)에 의해 노출되는 측면 크기는 대략 50 내지 200 ㎛ 범위에 있을 수 있고, 그럼으로써 스트레스를 금속 필러로부터 최종 패시베이션 층(260)으로 전달 및 이에 따른 분배를 위해 이용가능할 수 있는 상당량 증가된 표면 영역이 제공될 수 있다.
도 2a에 도시된 바와 같은 반도체 디바이스(200)는 다음과 같은 프로세스 방식에 근거하여 형성될 수 있다. 디바이스 레벨(202)에서의 회로 소자들, 뿐만 아니라 금속화 층들(220, 230 및 240)을 포함하는 금속화 시스템(210)이 잘 확립된 프로세스 방식에 근거하여 형성될 수 있고, 이에 따라, 요구된 기술 표준 및 프로세스 흐름과의 높은 호환도가 유지될 수 있다. 이후, 최종 패시베이션 층(260)이, 예를 들어, 서브층들(261 및 262)과 같은 대응하는 유전체 물질을 증착시키고 이것을 후속적으로 잘 확립된 리소그래피 기술에 의해 패터닝함으로써, 형성될 수 있다. 예를 들어, 폴리아미드 물질(262)이 감광 물질의 형태로 제공될 수 있고, 아울러 대응하는 현상 프로세스에 의해 패터닝될 수 있으며, 이후 층(261)의 에칭이 행해진다. 다른 경우에, 콘택 패드(241)의 일부분을 노출시키기 위한 최종 패시베이션 층(260)을 통한 에칭을 수행하기 위해, 대응하는 레지스트 마스크가 제공될 수 있다. 필요한 경우, 임의의 적절한 장벽 물질(265)이, 필요한 경우 구리와 같은 대응하는 방응성 금속을 한정하기 위해, 증착될 수 있다(패시베이션 층(260)과의 직접 접촉이 부적절한 것으로 고려될 수 있는 경우). 더욱이, 층(265)은 개구(263) 내에 그리고 최종 패시베이션 층(260)의 노출된 부분 상에 형성될 금속의 부착력 증진 관점에서 이로울 수 있다. 이러한 목적을 위해, 임의의 적절한 물질, 예를 들어, 크롬, 구리, 탄탈륨, 탄탈륨 나이트라이드 등 혹은 다양한 물질들의 조합이 사용될 수 있다. 이후 마스크(264)가, 예를 들어, 레지스터 물질 등의 형태로 제공될 수 있다. 일부 예시적 실리콘에서, 마스크(264)는 또한 마스크 부분(264a)에 의해 표시된 바와 같이, 개구(263)를 덮을 수 있는데, 이러한 경우는 콘택 패드(241)를, 또한 형성될 금속 필러에 연결함에 있어서, 마스크(264)의 개구에 충전되는 물질이, 요구된 열적 성능 및 전기적 성능과 호환가능하지 않는 경우이다. 예를 들어, 마스크(264)를 형성한 이후, 예를 들어, 전기화학 증착 기술에 의해 금속 물질이 증착될 수 있고, 여기서 층(265)은, 만약 제공된다면, 전류 분배 층으로서 동작할 수 있고, 그럼으로써 전기 도금 프로세스가 가능하게 된다. 다른 경우에, 무전해 도금 프로세스가, 특히 층(265)이 제공될 수 없을 때, 수행될 수 있어, 대응하는 금속 그룹이 콘택 패드(241)와의 접촉시 개시될 수 있다. 다른 경우에, 마스크 부분(264a)이 개구(263)를 덮을 수 있을 때, 적절한 하부에서 상부로의 충전 동작이 무전해 증착 프로세스 동안 층(265)을 기반으로 하여 획득될 수 있다. 임의의 적절한 금속, 예를 들어, 구리, 알루미늄, 텅스텐 등이 충전될 수 있음을 이해해야 한다. 예를 들어, 만약 패시베이션 층(260) 혹은 물질(265)에 대해 높은 접착도를 자체적으로 제공하는 물질이 요구되는 경우, 그리고 또한 금속 필러에 대해 사용될 금속에 강하게 부착될 수 있는 물질이 요구되는 경우, 이러한 물질의 대응하는 앵커 혹은 링이 마스크 부분(264a)을 기반으로 하여 형성될 수 있다. 다른 예시적 실시예에서, 마스크(264)의 개구는 금속 필러를 제공하기 위해 또한 사용될 수 있는 금속과 동일한 금속으로 충전될 수 있고, 이에 따라 대응하는 충전 프로세스 동안 개구(263)가 또한 잘 확립된 증착 기술에 근거하여 충전될 수 있다. 예를 들어, 마스크(264)의 개구에 구리가 충전될 수 있다. 이후 마스크(264)는 가능하게는 부분(264a)과 함께, 제거될 수 있고, 그리고 필요한 경우, 대응하는 세정 프로세스가, 예를 들어, 습식 화학적 에칭 방식에 근거하여 수행될 수 있다.
도 2b는 앞서 설명된 프로세스 시퀀스 이후의 반도체 디바이스(200)를 도식적으로 나타낸 것이다. 예시된 바와 같이, 스트레스 분배 컴포넌트 혹은 소자(272)가 최종 패시베이션 층(260) 위에 형성될 수 있고, 그리고 제시된 실시예에서, 개구(263)로 연장될 수 있어, 층(265)이 제공된다면 층(265)을 통해 콘택 패드(241)에 전기적으로 연결될 수 있다. 다른 예시적 실시예에서, 스트레스 분배 소자(272)는, 점선으로 표시된 바와 같은, 안쪽 부분(272a)을 포함할 수 없는데, 이러한 경우는, 대응하는 물질의 증착 동안, 마스크 부분(264a)(도 2f 참조)이 사용된 경우이다. 제시된 실시예에서, 소자(272)는 구리 등과 같은 전도성이 높은 금속으로 구성될 수 있다.
도 2c는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸 것으로, 여기서, 레지스트 마스크와 같은 증착 마스크(203)가 금속화 시스템(210) 위에 형성되고, 개구(203a)가 포함되며, 그 측면 치수(203w)는 개구(203a)에 형성될 금속 필러의 직경 혹은 측면 크기에 대응할 수 있다. 개구(203a)에 적절한 금속을 충전하기 위해 사용될 증착 기술에 따라, 장벽 층(265)(도 2a 참조)이 최종 패시베이션 층(206)의 노출된 부분으로부터 제거될 수 있고, 반면 다른 경우에서, 층(265)은 전기도금 프로세스를 위한 전류 분배 층으로서 동작하기 위해 여전히 존재할 수 있음을 이해해야 한다. 다른 경우에, 무전해 도금 방식이 사용될 수 있고, 여기서 스트레스 분배 소자(272)는 촉매 물질로서 동작할 수 있다.
도 2d는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸 것으로, 여기서 금속 필러(271)가 최종 패시베이션 층(260) 위에 이로부터 연장하도록 형성되며, 제시된 실시예에서, 금속 필러(271)는 스트레스 분배 소자(272) 상에 형성될 수 있다. 따라서, 도시된 바와 같이, 272w로 표시된 스트레스 분배 소자(272)의 측면 폭은 직경 혹은 폭(271)과 비교하여 훨씬 더 크고, 따라서 필러(271)는 소자(272)를 통해 최종 패시베이션 층(260)에 부착될 수 있어, 도 1 및 집적 회로(150)를 참조하여 앞서에서 또한 설명된 바와 같이, 필러(271)를 패키지 기판에 부착시킴으로써 일어날 수 있는 기계적 스트레스(203)의 효율적인 분배가 가능하게 된다. 결과적으로, 크기가 큰 스트레스 성분(203)이 소자(272)를 통해 분배될 수 있어, 결과적으로 국부적 스트레스 성분(203a)이 감소되는바, 이것은 금속화 시스템(210)의 증가된 측면 영역에 걸쳐 분배될 수 있다.
도 2e는 다른 예시적 실시예에 따른 반도체 디바이스(200)를 도식적으로 나타낸 것으로, 여기서 스트레스 분배 소자(272)는 최종 패시베이션 층(260)에 매립될 수 있다. 도시된 실시예에서, 소자(272)는 제 2 서브층(262) 내에 형성될 수 있고, 이것은 층(262)의 제 1 부분(262a)을 증착하고 그리고 마스크(264)(도 2a 참조)와 같은 대응하는 마스크를 기반으로 하여 아울러 금속과 같은 적절한 물질을 증착하는 것을 기반으로 하여 소자(272)를 그 위에 형성함으로써 달성될 수 있다. 이후에, 또 다른 부분(262b)이 증착될 수 있고, 그리고 금속 필러(271)를 형성하기 위해 요구되는 바와 같이 측면 치수에 근거하여 소자(272)의 일부분이 노출되도록 패터닝될 수 있다. 따라서, 부분(262b)을 개방시킨 이후, 원하는 금속이 앞서 설명된 바와 같이 증착될 수 있다. 소자(272)를 형성한 이후에, 임의의 적절한 캡 물질 혹은 장벽 물질이 소자(272)의 노출된 표면 영역 상에 형성될 수 있는데, 이러한 경우는 신뢰가능한 한정이 적절한 것으로 고려되는 경우이다. 예를 들어, 복수의 잘 확립된 금속 합금의 선택적 증착이 무전해 증착 기술을 기반으로 하여 달성될 수 있다. 이후, 부분(262b)이 앞서 설명된 바와 같이 임의의 리소그래피 기술에 따라 증착 및 패터닝될 수 있다. 이후, 적절한 마스크가 제공될 수 있고, 그리고 필러(271)를 위해 앞서 설명된 바와 같이 증착될 수 있다. 결과적으로, 소자(272)를 최종 패시베이션 층(260)에 매립시킴으로써, 패시베이션 층(260)의 훨씬 더 증가된 표면 영역이 소자(272)와 접촉할 수 있고, 소자(272)는 또한 필러(271)에 단단히 기계적으로 결합된다. 따라서, 소자(272)는 필러(271)에 대한 앵커를 나타낼 수 있으며, 여기서 증가된 표면 영역은 또한 필러(271) 상에 작용하는 임의의 기계적 스트레스 성분의 효과적인 분배를 제공할 수 있다.
도 2f는 또 다른 예시적 실시예들에 따른 반도체 디바이스(200)를 도식적으로 나타낸 것으로, 여기서는, 스트레스 분배 소자(272)가 서브층(261) 상에 형성되는바, 여기서 이해해야 하는 것으로, 대응하는 장벽 물질(265)은, 만약 제공된다면, 소자(272)의 일부로서 고려될 수 있다는 것이다. 더욱이, 유의해야 하는 것으로서, 앞서 설명된 바와 같이, 소자(272)는 전체 프로세스 방식에 따라 가운데 부분(272a) 없이 제공될 수 있다. 도 2f에 제시되는 바와 같은 소자(272)는 앞서 설명된 바와 유사한 프로세스를 기반으로 하여 형성될 수 있다. 즉, 서브층(261)을 증착하고, 콘택 패드(241)로의 연결을 위해 이것을 패터닝한 이후에, 장벽 물질(265)이, 만약 요구된다면, 증착될 수 있고, 그리고 앞서 설명된 바와 같이, 소자(272)를 제공하기 위해 금속과 갚은 적절한 물질의 증착이 가능하도록 대응하는 마스크가 형성될 수 있다. 만약 소자(272)가 가운데 부분(272a)이 없는 환형 컴포넌트로서 제공된다면, 콘택 패드(241)에 연결되는 대응하는 개구는 또한 더 이후의 단계에서 형성될 수 있음을 이해해야 한다.
도 2g는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸 것으로, 여기서는 제 2 서브층(262)이 제공되어 있고, 그리고 개구(262a)를 갖도록 패터닝되어 있다. 이후에, 후속 프로세싱이 계속되어, 대응하는 증착 마스크를 제공하고, 그리고 구리와 같은 적절한 금속에 의해 개구(262a) 및 증착 마스크의 대응하는 개구를 충전하며, 그럼으로써 앞서에서도 설명된 바와 같이 대응하는 금속 필러가 형성될 수 있다. 만약 적절한 것으로 고려되는 경우 서브층(262)의 증착 이전에 소자(272)는 적절한 장벽 물질을 수용할 수 있음을 이해해야 한다. 이를 위해, 앞서 설명된 바와 유사한 프로세스 기술이 사용될 수 있다.
결과적으로, 이러한 경우에서도 또한, 스트레스 분배 소자(272)는 최종 패시베이션 층(260)에 효과적으로 매립될 수 있어, 증진된 기계적 안정도 및 매우 효과적인 스트레스 분배 효과를 제공할 수 있다.
도 2h는 또 다른 예시적 실시예에 따른 반도체 디바이스(200)를 도식적으로 나타낸 것으로, 여기서는 금속 필러(271)가 최종 패시베이션 층(260) 상에 형성될 수 있어, 종래 방식과 비교하여 그 증가된 표면 영역이 필러(271)와 접촉할 수 있는바, 이것은, 최종 패시베이션 층(260)에 이전에 형성되고 예를 들어 금속 필러(271)의 형성 동안 금속으로 충전된 개구(263)의 측면 폭(263w)을 적절히 감소시킴으로써 달성될 수 있다. 일부 예시적 실시예에서, 폭(271w) 및 폭(263w)의 비율은 대략 1.5 이상이 되도록 선택될 수 있다. 금속 필러(271)에 의해 점유된 표면 영역은 폭(263w)의 감소에 따라 2차적으로 증가하기 때문에, 스트레스 분배 효과의 상당량의 증가가 앞서 특정된 치수에 근거하는 대응하는 비율을 선택함으로써 획득될 수 있다. 또 다른 예시적 실시예에서, 직경(271w)과 개구의 직경(263w)의 비율은 대략 2.0 이상이 되도록 선택될 수 있다.
일부 예시적 실시예에서, 폭(271w)과 폭(263w)의 비율을 적절하게 선택하는 개념은, 스트레스 분배 소자(예를 들어, 도 2e 및 도 2f에 예시된 바와 같은 소자(272))를 제공하는 것과 유리하게 결합될 수 있고, 이에 따라, 층(262) 위의 필러(271)에 의해 점유된 증가된 표면 영역에 추가하여, 매립된 소자(272)는 추가적으로 스트레스 분배 효과의 효율성을 더 제공할 수 있다.
도 2i는 또 다른 예시적 실시예에 따른, 반도체 디바이스(200)를 도식적으로 나타낸 것으로, 여기서는 스트레스 전달 효율의 증가가, 최종 패시베이션 층(260)의 두께(260t)와 필러(271)의 직경(271w)의 비율이 대략 0.5 이상이 되도록 적절히 선택함으로써 달성될 수 있다. 즉, 증가된 두께(260t)를 제공함으로써, 필러(271), 즉 최종 패시베이션 층(260)으로부터 연장하는 부분을, 콘택 패드(241)에 연결하는 물질이 패시베이션 층(260)의 상당량 증가된 표면 영역에 부착될 수 있다. 결과적으로, 필러(271)에 작용하는 임의의 기계적 힘은 최종 패시베이션 층(260)으로 보다 효과적으로 전달될 수 있고, 그럼으로써 또한 원하는 스트레스 분배 효과가 획득될 수 있다. 예를 들어, 하나의 예시적 실시예에서, 직경(271w)에 대한 두께(206t)의 비율은 1.0 혹은 심지어 그 이상이 되도록 선택될 수 있다. 앞서 특정된 비율에 따라 두께(26Ot)를 증가시키는 것에 추가하여, 도 2h를 참조하여 또한 설명된 바와 같이, 필러(271)에 의해 점유될 수 있는 증진된 표면 부분을 추가적으로 제공하기 위해 폭(263w)이 또한 감소될 수 있음을 이해해야 한다. 더욱이, 도 2i를 참조하여 설명된 실시예가 또한, 도 2d, 도 2f, 및 도 2g에 도시된 바와 같은 스트레스 분배 소자(272)를 참조하는 실시예들 중 어느 하나와 결합될 수 있다. 예를 들어, 소자(272)는 앞서 설명된 바와 같이 패시베이션 층(260)에 매립될 수 있고, 그리고/또는 소자(272)는 패시베이션 층(260) 상에 가능하게는 패시베이션 층(260) 내에 제공되는 추가적인 소자와 결합되어 형성될 수 있다.
결과적으로, 본 개시내용은 반도체 디바이스 및 제조 기술을 제공하고, 여기서 금속 필러 부근의 국부적 스트레스 레벨은 스트레스 성분을 패시베이션 층으로 효과적으로 배분함으로써 감소될 수 있다. 결과적으로, 금속 필러의 적절한 치수가, 예를 들어, 원하는 높이 및 측면 폭을 고려하여, 사용될 수 있으며, 아울러 스트레스와 관련된 효과에 과도하게 기여함이 없이 금속화 시스템에 민감성 유전체 물질이 또한 사용될 수 있다.
본 개시 내용의 또 다른 수정 및 변형은 본 발명의 상세한 설명을 고려하는 경우 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게는 명백하게 될 것이다. 따라서, 본 발명의 상세한 설명은 단지 예시적인 것으로 해석돼야 하며, 아울러, 본 명세서에서 개시되는 원리를 수행하는 일반적인 방식을 본 발명의 기술분야에서 숙련된 자들에게 가르칠 목적으로 제공되는 것이다. 본 명세서에서 제시되고 설명되는 형태들은 현재 바람직한 실시예들로서 고려되고 있음을 이해해야 한다.

Claims (20)

  1. 반도체 디바이스로서,
    기판 위에 형성되는 금속화 시스템(metallization system)과, 여기서 상기 금속화 시스템은 복수의 금속화 층들을 포함하고 아울러 콘택 패드(contact pad)를 포함하는 최종 콘택 층을 포함하며;
    상기 최종 콘택 층 위에 형성되는 최종 패시베이션 층(final passivation layer)과, 여기서 상기 최종 패시베이션 층은 상기 콘택 패드에 정렬되는 개구를 포함하며;
    상기 최종 패시베이션 층으로부터 연장하는 금속 필러(metal pillar)와, 여기서 상기 금속 필러는 상기 콘택 패드와 접촉하며; 그리고
    상기 최종 패시베이션 층과 접촉하도록 형성되는 스트레스 분배 소자(stress distribution element)를 포함하여 구성되며,
    상기 스트레스 분배 소자는, 상기 금속 필러로부터 상기 최종 패시베이션 층으로의 스트레스 전달을 위한 유효 영역이 증가되도록, 상기 금속 필러의 일부분과 접촉하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 스트레스 분배 소자는 상기 금속 필러의 상기 일부분의 둘레를 에워싸도록 상기 최종 패시베이션 층 상에 형성되는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서,
    상기 스트레스 분배 소자는 금속으로 구성되는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서,
    상기 스트레스 분배 소자는 상기 최종 패시베이션 층에 형성되는 것을 특징으로 하는 반도체 디바이스.
  5. 제4항에 있어서,
    상기 스트레스 분배 층은 상기 최종 패시베이션 층의 제 1 서브층 상에 형성되고 아울러 상기 최종 패시베이션 층의 제 2 서브층의 물질에 의해 덮이는 것을 특징으로 하는 반도체 디바이스.
  6. 제4항에 있어서,
    상기 최종 패시베이션 층은 상기 콘택 패드 상에 형성되는 제 1 서브층과, 그리고 상기 제 1 서브층 상에 형성되는 제 2 서브층을 포함하며, 상기 스트레스 분배 소자는 상기 제 2 서브층에 매립되는 것을 특징으로 하는 반도체 디바이스.
  7. 제1항에 있어서,
    상기 금속 필러는 구리를 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항에 있어서,
    상기 금속 필러의 폭은 대략 30 ㎛ 내지 100 ㎛인 것을 특징으로 하는 반도체 디바이스.
  9. 제1항에 있어서,
    상기 스트레스 분배 영역은 대략 50 ㎛ 내지 200 ㎛ 범위의 폭을 갖는 것을 특징으로 하는 반도체 디바이스.
  10. 제8항에 있어서,
    상기 스트레스 분배 소자는 구리로 구성되는 것을 특징으로 하는 반도체 디바이스.
  11. 반도체 디바이스의 금속화 시스템 위에 최종 패시베이션 층을 형성하는 단계와, 상기 금속화 시스템은 콘택 패드를 포함하고;
    상기 콘택 패드에 정렬되는 개구를 상기 최종 패시베이션 층에 형성하는 단계와;
    스트레스 분배 영역을 형성하는 단계와, 상기 스트레스 분배 영역은 상기 스트레스 분배 영역의 측면 크기를 정의하는 마스크를 기반으로 하여 형성되고 아울러 상기 최종 패시베이션 층과 접촉하며;
    상기 최종 패시베이션 층 위에 증착 마스크를 형성하는 단계와; 그리고
    상기 스트레스 분배 영역으로부터 연장하는 금속 필러를 상기 증착 마스크를 사용하여 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    상기 스트레스 분배 영역을 형성하는 단계는, 상기 개구를 중심으로 상기 최종 패시베이션 층의 적어도 하나의 서브층의 일부분이 노출되도록 상기 마스크를 형성하는 것과, 그리고 금속을 증착하는 것을 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 마스크를 제거하는 단계와, 그리고 상기 최종 패시베이션 층의 상기 적어도 하나의 서브층 위에 유전체 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서,
    상기 유전체 물질과 상기 적어도 하나의 서브층은 동일한 물질로 구성되는 것을 특징으로 하는 방법.
  15. 제11항에 있어서,
    상기 스트레스 분배 영역을 형성하는 단계는, 상기 최종 패시베이션 층의 제 1 서브층을 형성하는 것을 포함하고, 여기서 상기 마스크는 상기 제 1 서브층 상에 형성되고, 상기 방법은, 상기 스트레스 분배 영역의 상기 금속을 증착시킨 이후 제 2 서브층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서,
    상기 개구를 형성하는 것은 상기 제 2 서브층을 통한 에칭을 수행하는 것을 포함하는 것을 특징으로 하는 방법.
  17. 제11항에 있어서,
    상기 스트레스 분배 영역은 유전체 물질로부터 형성되는 것을 특징으로 하는 방법.
  18. 반도체 디바이스를 형성하는 방법으로서,
    복수의 금속화 층들 위에 최종 패시베이션 층을 형성하는 단계와;
    콘택 패드의 일부분이 노출되도록 상기 최종 패시베이션 층에 개구를 형성하는 단계와;
    상기 최종 패시베이션 층으로부터 연장하는 금속 필러를 형성하고 상기 콘택 패드에 연결하는 단계와; 그리고
    상기 최종 패시베이션 층의 두께와 상기 금속 필러의 직경의 비율이 대략 0.5 이상이 되도록 제어하는 것과, 그리고 상기 금속 필러의 직경과 상기 개구의 직경의 비율이 대략 1.5 이상이 되도록 제어하는 것 중 적어도 하나를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  19. 제18항에 있어서,
    상기 최종 패시베이션 층의 두께와 상기 금속 필러의 직경의 상기 비율이 대략 1.0 이상이 되도록 제어되는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  20. 제18항에 있어서,
    상기 금속 필러의 직경과 상기 개구의 직경의 비율이 대략 2.0 이상이 되도록 제어되는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
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