KR102327448B1 - 접합 구조체 및 그 형성 방법 - Google Patents

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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
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    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Abstract

디바이스는 기판 위의 상호 접속 구조체, 상기 상호 접속 구조체에 연결되도록 상기 상호 접속 구조체 위에 배치된 복수의 제1 도전 패드, 상기 복수의 제1 도전 패드의 측벽 및 상부면 위로 연장되는 평탄화 정지층, 상기 평탄화 정지층 위로 연장되는 표면 유전체 층, 및 상기 복수의 제1 도전 패드에 연결되도록 상기 표면 유전체 층 내에 배치된 복수의 제1 접합 패드를 포함한다.

Description

접합 구조체 및 그 형성 방법{BONDING STRUCTURE AND METHOD OF FORMING SAME}
웨이퍼 대 웨이퍼 접합 기술에서, 2개의 패키지 부품(예, 웨이퍼)을 함께 접합하기 위한 다양한 방법이 개발되어 왔다. 일부 웨이퍼 접합 방법은 용융 접합, 공정(eutectic) 접합, 직접 금속 접합, 하이브리드 접합 등을 포함한다. 용융 접합에서, 웨이퍼의 산화물 표면이 다른 웨이퍼의 산화물 표면 또는 실리콘 표면에 접합된다. 공정 접합에서, 2개의 공정 재료가 함께 배치되고, 고압 및 고온이 적용된다. 따라서 공정 재료가 용융된다. 용융된 공정 재료가 고화될 때, 웨이퍼는 함께 접합된다. 직접 금속 간 접합에서, 2개의 금속 패드가 고온에서 서로에 대해 가압되고, 금속 패드의 상호 확산이 금속 패드의 접합을 야기한다. 하이브리드 접합에서, 2개의 웨이퍼의 금속 패드가 직접 금속간 접합을 통해 서로 접합되고, 2개의 웨이퍼 중 하나의 산화물 표면이 다른 웨이퍼의 산화물 표면 또는 실리콘 표면에 접합된다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a 내지 도 11은 일부 실시예에 따른 디바이스 구조체를 형성하기 위한 공정에서의 중간 단계의 단면도를 예시한다.
도 12는 일부 실시예에 따른 다른 디바이스 구조체를 형성하기 위한 공정에서의 중간 단계의 단면도를 예시한다.
도 13 내지 도 17은 일부 실시예에 따른 다른 디바이스 구조체를 형성하기 위한 공정에서의 중간 단계의 단면도를 예시한다.
도 18 내지 도 21은 일부 실시예에 따른 다른 디바이스 구조체를 형성하기 위한 공정에서의 중간 단계의 단면도를 예시한다.
도 22는 일부 실시예에 따른 디바이스 패키지를 형성하기 위한 공정에서의 중간 단계의 단면도를 예시한다.
도 23은 일부 실시예에 따른 다른 디바이스 패키지를 형성하기 위한 공정에서의 중간 단계의 단면도를 예시한다.
도 24 내지 도 28은 일부 실시예에 따른 패키지를 형성하기 위한 공정에서의 중간 단계의 단면도를 예시한다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
일부 실시예에 따라 접합 구조체 및 방법이 제공된다. 표면 유전체 층이 상호 접속 구조체 위에 형성되고, 접합 패드가 표면 유전체 층에 형성된다. 평탄화 정지층의 사용을 통해, 표면 유전체 층의 두께가 감소될 수 있다. 이것은 표면 유전체 층에 걸쳐 증가된 열 전도를 제공할 수 있으며, 이는 더 고온에서 디바이스 성능을 향상시킬 수 있다. 또한, 더 얇은 표면 유전체 층으로 인해 디바이스의 전체 크기가 감소될 수 있다.
도 1 내지 도 12는 일부 실시예에 따른 디바이스 구조체(100)의 형성에서의 중간 단계의 단면도를 예시한다. 도 1은 일부 실시예에 따른 기판(102) 및 기판(102) 위에 형성된 특징부를 예시한다. 기판(102)은 벌크 반도체, 반도체-온-절연체(SOI) 기판, 반도체 웨이퍼 등과 같은 반도체 기판일 수 있으며, 이 반도체 기판은 도핑되거나(예, p-형 또는 n-형 도펀트로) 또는 도핑되지 않을 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 기판(102) 및 그 위에 형성된 특징부는 디바이스 다이를 형성하는 데 사용된다. 이러한 실시예에서, 집적 회로 디바이스가 기판(102)의 상부면 상에 형성될 수 있다. 예시적인 집적 회로 디바이스는 상보적 금속 산화물 반도체(CMOS) 트랜지스터, 핀형 전계 효과 트랜지스터(FinFET), 저항, 커패시터, 다이오드 등등 또는 이들의 조합을 포함할 수 있다. 집적 회로 디바이스의 세부 사항은 여기에 예시되지 않는다. 일부 실시예에서, 기판(102)은 인터포저 구조체를 형성하는 데 사용된다. 이러한 실시예에서, 트랜지스터 또는 다이오드와 같은 능동 디바이스는 기판(102) 상에 형성되지 않는다. 커패시터, 저항, 인덕터 등과 같은 수동 디바이스가 기판(102)에 형성될 수 있다. 기판(102)은 기판(102)이 인터포저 구조체의 일부인 일부 실시예에서 유전체 기판일 수도 있다. 일부 실시예에서, 기판(102)의 대향 측면 상의 부품을 상호 접속하기 위해 기판(102)을 통해 연장되는 관통 비아(미도시)가 형성될 수 있다.
도 1에서, 유전체 층(104)이 기판(102) 위에 형성된다. 유전체 층(104)은 일종 이상의 재료를 포함하는 하나 이상의 층을 포함할 수 있다. 집적 회로 디바이스가 기판(102) 상에 형성되는 실시예에서, 유전체 층(104)은 집적 회로 디바이스의 트랜지스터(미도시)의 게이트 스택 사이의 공간을 채울 수 있다. 일부 실시예에서, 유전체 층(104)은 층간 유전체(ILD) 층일 수 있다. 유전체 층(104)은 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG), 불소 도핑된 실리케이트 유리(FSG), 테트라에틸오르소실리케이트(TEOS) 등등 또는 이들의 조합으로 형성될 수 있다. 일부 실시예에서, 유전체 층(104)은 약 3.0보다 낮은 k-값을 갖는 로우-k 유전체 재료로 형성된 층을 포함할 수 있다. 일부 실시예에서, 유전체 층(104)은 스핀 코팅 공정을 이용하여 형성되거나 플라즈마 강화 화학적 기상 퇴적(PECVD), 유동성 화학적 기상 퇴적(FCVD), 저압 화학적 기상 퇴적(LPCVD), 등가 같은 퇴적 방법으로 이용하여 형성된다.
추가로 도 1에서, 컨택 플러그(106)가 유전체 층(104)에 형성된다. 컨택 플러그(106)는 기판(102)의 집적 회로 디바이스에 전기적으로 연결된다. 예를 들어, 컨택 플러그(106)는 집적 회로 디바이스의 트랜지스터(미도시)의 게이트 전극에 연결된 게이트 컨택 플러그일 수 있고 및/또는 트랜지스터의 소스/드레인 영역에 전기적으로 연결된 소스/드레인 컨택 플러그일 수 있다. 유전체 층(104)을 형성한 후, 컨택 플러그(106)를 위한 개구가 유전체 층(104)을 통해 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 예를 들어, 포토레지스트가 유전체 층 위에 형성되어 패턴화될 수 있고, 패턴화된 포토레지스트를 에칭 마스크로 사용하여 유전체 층(104)을 에칭하는 것에 의해 유전체 층(104)에 개구가 형성될 수 있다. 유전체 층(104)은 적절한 습식 에칭 공정, 건식 에칭 공정 또는 이들의 조합을 이용하여 에칭될 수 있다. 일부 실시예에서, 확산 장벽층, 접착층 등과 같은 라이너가 개구에 형성될 수 있고, 이어서 도전 재료가 라이너 위의 개구에 형성될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등등 또는 이들의 조합을 포함할 수 있다. 도전 재료는 코발트, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등등 또는 이들의 조합을 포함할 수 있다. 도전 재료를 형성한 후에, 유전체 층(104)의 표면으로부터 여분의 재료를 제거하기 위해 연삭 공정, 화학적 기계적 연마(CMP) 공정 등과 같은 평탄화 공정이 수행될 수 있다. 따라서, 나머지 라이너 및 도전 재료가 컨택 플러그(106)를 형성한다.
도 2에서, 일부 실시예에 따라 상호 접속 구조체(108)가 컨택 플러그(106) 및 유전체 층(104) 위에 형성된다. 상호 접속 구조체(108)는 기판(102) 내에 형성된 디바이스 사이에 라우팅 및 전기적 접속을 제공하며, 재분배 구조체일 수 있다. 상호 접속 구조체(108)는 금속 간 유전체(IMD) 층일 수 있는 복수의 절연층(110)을 포함할 수 있다. 절연층(110)은 각각 내부에 하나 이상의 금속 라인(112) 및/또는 비아(113)를 포함한다. 금속 라인(112) 및 비아(113)는 컨택 플러그(106)에 의해 기판(102)의 능동 디바이스 및/또는 수동 디바이스에 전기적으로 연결될 수 있다. 금속 라인(112)은 예를 들어 재분배 층일 수 있다.
일부 실시예에서, 절연층(110)은 약 3.0보다 낮은 k-값을 갖는 로우-k 유전체 재료로 형성될 수 있다. 절연층(110)은 k-값이 2.5 미만인 초저-k(ELK) 유전체 재료로 형성될 수 있다. 일부 실시예에서, 절연층(110)은 산소 함유 및/또는 탄소 함유 로우-k 유전체 재료, 수소 실세스퀴옥산(Hydrogen SilsesQuioxane: HSQ), 메틸실세스퀴옥산(MethylSilsesQuioxane: MSQ) 등등 또는 이들의 조합으로 형성될 수 있다. 일부 실시예에서, 절연층(110)의 일부 또는 전부는 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 비-로우-k(non low-k) 유전체 재료로 형성된다. 일부 실시예에서, 실리콘 탄화물, 실리콘 질화물 등으로 형성될 수 있는 에칭 정지층(미도시)이 절연층(110) 사이에 형성된다. 일부 실시예에서, IMD 층(110)은 SiOCN, SiCN, SiOC, SiOCH 등과 같은 다공성 재료로 형성되며, 스핀-온 코팅 또는 퇴적 공정, 예컨대, 플라즈마 강화된 화학적 기상 퇴적(PECVD), CVD, PVD 등에 의해 형성될 수 있다. 일부 실시예에서, 상호 접속 구조체(108)는 확산 장벽층(미도)과 같은 하나 이상의 다른 유형의 층을 포함할 수 있다.
일부 실시예에서, 상호 접속 구조체(108)는 단일 및/또는 이중 다마신 공정, 비아-퍼스트 공정 또는 금속-퍼스트 공정을 이용하여 형성될 수 있다. 일 실시예에서, 절연층(110)이 형성되고, 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 개구(미도시)가 형성된다. 확산 장벽층(미도시)이 개구 내에 형성될 수 있고, TaN, Ta, TiN, Ti, CoW 등과 같은 재료를 포함할 수 있으며, CVD, ALD 등의 퇴적 공정에 의해 개구에 형성될 수 있다. 도전 재료가 구리, 알루미늄, 니켈, 텅스텐, 코발트, 은, 또는 이들의 조합 등으로 개구에 형성될 수 있고, 전기 화학 도금 공정, CVD, ALD, PVD 등등 또는 이들의 조합에 의해 개구 내의 확산 장벽층 위에 형성될 수 있다. 도전 재료의 형성 후에, 예를 들어 CMP와 같은 평탄화 공정을 이용하여 과잉의 도전 재료를 제거하여, 최하부 IMD 층(110)의 개구에 금속 라인(112)을 남길 수 있다. 이어서, 추가의 절연층(110) 및 그 내부의 금속 라인(110) 및 비아(113)를 형성하기 위해 공정을 반복할 수 있다. 일부 실시예에서, 최상부 절연층(110) 및 그 내부에 형성된 금속 라인(112)은 상호 접속 구조체(108)의 다른 절연층(110)의 두께보다 두꺼운 두께를 가지록 형성될 수 있다. 일부 실시예에서, 최상부 금속 라인(112) 중 하나 이상은 기판(102)으로부터 전기적으로 절연된 더미 라인이다.
도 3에서, 패시베이션 층(114)이 상호 접속 구조체(108) 위에 형성되고, 패시베이션 층(114)에는 하나 이상의 개구(116)가 형성된다. 패시베이션 층(114)은 일종 이상의 재료의 하나 이상의 층을 포함할 수 있다. 예를 들어, 패시베이션 층(114)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등등 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 패시베이션 층(114)은 CVD, PECVD, PVD, ALD 등등 또는 이들의 조합과 같은 적절한 공정으로 형성될 수 있다. 패시베이션 층(114)은 최상부 절연층(110)보다 두꺼운 두께를 가지도록 형성될 수 있다.
패시베이션 층(114)의 개구(116)는 적절한 포토리소그래피 및 에칭 공정을 이용하여 형성될 수 있다. 예를 들어, 패시베이션 층(114) 위에 포토레지스트가 형성되고 패턴화된 후, 패턴화된 포토레지스트가 에칭 마스크로서 사용될 수 있다. 패시베이션 층(114)은 적절한 습식 에칭 공정 및/또는 건식 에칭 공정을 이용하여 에칭될 수 있다. 개구(116)는 전기적 연결을 위해 금속 라인(112)의 일부 (예, 상호 접속 구조체(108)의 최상부 금속 라인(112))를 노출시키도록 형성된다.
도 4에서, 일부 실시예에 따라 도전 패드(118)가 패시베이션 층(114) 위에 형성된다. 하나 이상의 도전 패드(118)는 개구(116)를 통해 연장되도록 형성되어 상호 접속 구조체(108)의 최상부 금속 라인(112) 중 하나 이상과 전기적으로 연결될 수 있다. 일부 실시예에서, 도전 패드(118)는 패시베이션 층(114)과 개구(116) 위에 시드층을 먼저 형성하는 것에 의해 형성된다. 일부 실시예에서, 시드층은 상이한 재료로 형성될 수 있는 하나 이상의 층을 포함하는 금속층이다. 시드층은 예를 들어, 물리적 기상 퇴적(PVD) 등을 이용하여 형성될 수 있다. 시드층 상에 포토레지스트가 형성 및 패턴화되고, 포토레지스트의 개구 내부와 시드층의 노출된 부분 상에 도전 재료가 형성된다. 일부 실시예에서, 도전 재료는 전기 도금 또는 무전해 도금 공정 등과 같은 도금 공정에 의해 형성될 수 있다. 도전 재료는 구리, 티타늄, 텅스텐, 금, 코발트, 알루미늄 등등 또는 이들의 조합과 같은 일종 이상의 재료를 포함할 수 있다. 이후에, 도전 재료가 형성되지 않은 시드층의 부분 및 포토레지스트는 예를 들어, 산소 플라즈마 등을 사용하는 것과 같은 적절한 애싱(ashing) 또는 스트리핑 공정을 이용하여 제거된다. 포토레지스트가 제거되면, 습식 에칭 공정 또는 건식 에칭 공정과 같은 허용 가능한 에칭 공정을 이용하여 시드층의 잔여 노출 부분이 제거될 수 있다. 시드층 및 도전 재료의 나머지 부분은 도전 패드(118)를 형성한다.
일부 실시예에서, 도전 패드(118)는 도전 재료의 블랭킷 층을 먼저 퇴적함으로써 형성될 수 있다. 예를 들어, CVD, PVD 등을 이용하여 패시베이션 층(114) 및 개구(116) 위에 그리고 금속 라인(112) 위에 알루미늄 층을 퇴적할 수 있다다. 이어서, 포토레지스트 층(별도로 예시되지 않음)이 알루미늄 층 위에 형성될 수 있으며, 알루미늄 층은 에칭되어 도전 패드(118)를 형성할 수 있다. 도전 패드(118)는 다른 실시예에서 다른 기술을 사용하여 형성될 수 있으며, 이러한 모든 기술은 본 개시 내용의 범위 내에서 고려된다.
일부 실시예에서, 상호 접속 구조체(108)에 전기적으로 연결된 도전 패드(118)는 추가의 처리 단계가 수행되기 전에 테스트 패드로서 사용될 수 있다. 예를 들어, 도전 패드(118)는 웨이퍼-수용-테스트, 회로 테스트, 또는 품질 보증된 다이(KGD) 테스트 등의 일부로서 검사될 수 있다. 검사는 기판(102)의 능동 디바이스 또는 수동 디바이스의 기능 또는 기판(102) 또는 상호 접속 구조체(108)(예, 금속 라인(112) 또는 비아(113)) 내의 각각의 전기적 연결을 검증하기 위해 수행될 수 있다. 검사는 프로브 니들(미도시)을 도전 패드(118)에 접촉시킴으로써 수행될 수 있다. 프로브 니들은 예를 들어 시험 장비에 연결될 수 있는 다수의 프로브 니들을 포함하는 프로브 카드의 일부일 수 있다.
일부 실시예에서, 도전 패드(118)의 도전 재료는 금속 라인(112)의 도전 재료와 상이할 수 있다. 예를 들어, 도전 패드(118)는 알루미늄일 수 있고, 금속 라인(112)은 구리일 수 있지만, 다른 도전 재료가 사용될 수 있다. 일부 실시예에서, 도전 패드(118)는 약 2㎛ 내지 약 30㎛의 폭 또는 약 20㎛ 내지 약 100㎛의 길이(예, 폭에 수직함)를 가질 수 있다. 일부 실시예에서, 도전 패드(118)는 약 500 nm 내지 약 3000 nm의 두께를 가질 수 있다. 일부 경우에, 더 두꺼운 도전 패드(118)는 검사시 손상될 위험이 더 적을 수 있다. 이로써, 도전 패드(118)는 금속 라인(112)보다 더 두꺼운 두께를 가질 수 있다. 검사 중의 손상 가능성을 감소시키기 위해, 도전 패드(118)는 금속 라인(112)의 도전 재료(예, 구리)보다 덜 부드러운 도전 재료(예, 알루미늄)로 형성될 수 있다. 본 개시 내용에 기술된 실시예는 구조체(예, 디바이스 구조체(100))의 전체 두께를 증가시키지 않으면서 더 두꺼운 두께의 도전 패드(118)를 사용할 수 있게 할 수 있다.
도 5를 참조하면, 일부 실시예에 따라, 제1 정지층(120)이 도전 패드(118) 및 패시베이션 층(114) 위에 형성된다. 일부 실시예에서, 제1 정지층(120)은 후속의 CMP 공정을 위한 정지층으로서 사용될 수 있다(도 7 참조). 제1 정지층(120)은 실리콘 탄화물, 실리콘 산탄화물, 실리콘 질화물, 실리콘 산화물 등등 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 제1 정지층(120)은 CVD, PVD, ALD 등과 같은 공정을 이용하여 형성될 수 있다. 제1 정지층(120)은 도전 패드(118)의 상부면 위에 퇴적되고, 패시베이션 층(114) 및 도전 패드(118)의 상부면 위에 그리고 도전 패드(118)의 측벽 위에 등각으로(conformally) 퇴적될 수 있다. 일부 실시예에서, 제1 정지층(120)은 약 300Å 내지 약 1500Å의 두께(T1)를 가지도록 형성될 수 있다. 제1 정지층(120)은 도 7에서 후술하는 평탄화 공정을 정지시키거나 늦추기에 적절한 두께로 형성될 수 있다. 일부 경우에, 더 두꺼운 제1 정지층(120)은 후술되는 평탄화 공정 중에 도전 패드(118)의 노출을 피하기 위해 사용될 수 있다. 일부 실시예에서, 제1 정지층(120)은 에칭 정지층(예, 도 10 및 도 16 참조)우로도 사용되며, 제1 정지층(120)의 두께는 평탄화 후에도 제1 정지층(120)이 충분한 두께로 유지되어 에칭 정치층으로서 작용하도록 선택될 수 있다.
도 6을 참조하면, 유전체 층(122)이 제1 정지층(120) 위에 형성된다. 유전체 층(122)은 실리콘 산화물, 실리콘 질화물, SiOCH, SiCH 등등 또는 이들의 조합과 같은 일종 이상의 유전체 재료의 하나 이상의 층으로 형성될 수 있다. 유전체 층(122)은 CVD, PECVD, PVD, ALD 등등 또는 이들의 조합과 같은 퇴적 공정에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(122) 및 제1 정지층(120)은 상이한 유전체 재료로 형성된다. 유전체 층(122)은 유전체 층(122)의 재료가 도전 패드(118)를 측방향으로 둘러싸고 유전체 층(122)이 도전 패드(118)를 노출시키지 않고 평탄화될 수 있도록(후술됨) 유전체 패드(118)의 두께보다 두꺼운 두께를 가지도록 형성될 수 있다.
도 7에서, 평탄화 공정이 유전체 층(122)에 대해 수행된다. 평탄화 공정은 예를 들어 CMP 공정일 수 있다. 제1 정지층(120)은 도전 패드(118)의 상부면 근처에서 평탄화 공정을 정지시키거나 늦추기 위해 사용된다. 도 7에 예시된 바와 같이, 제1 정지층(120)은 평탄화 공정이 수행된 후에 도전 패드(118)의 상부면 위에 일부가 남아있을 수 있다. 일부 실시예에서, 도전 패드(118) 상에 잔류하는 제1 정지층(120)의 두께(T2)는 약 100Å 내지 약 300Å, 예컨대 약 50Å 내지 약 150Å 일 수 있다. 일부 실시예에서, T1 대 T2의 비율은 약 3:1 내지 약 50:1일 수 있다. 나머지 제1 정지층(120)의 두께(T2)는 도전 패드(118)를 보호하기에 충분히 두꺼울 수 있다. 일부 경우에, 더 얇은 두께(T2)는 도전 패드(118)와 표면 유전체 층(126)(예, 도 17 참조)의 상부면 사이의 전체 거리를 더 작게 할 수 있으며, 이는 최종 디바이스의 열 전도성을 개선하고 커패시턴스 효과를 감소시킬 수 있다. 일부 실시예에서, 제1 정지층(120)은 일부가 도전 패드(118) 상에 남겨져 잔류함으로써 이후 에칭 정지층으로서 사용될 수 있다(예, 도 10 참조). 일부 실시예에서, 평탄화 공정은 나머지 제1 정지층(120)의 두께(T2)가 에칭 정지층으로서 작용하기에 충분할 수 있도록 조절될 수 있다.
도 8을 참조하면, 유전체 층(122) 및 제1 정지층(120) 위에 제2 정지층(124)이 형성된다. 이후에 제2 정지층(124)은 에칭 정지층으로서 사용될 수 있다(도 10 참조). 일부 실시예에서, 제2 정지층(124)은 제1 정지층(120)과 동일한 재료이지만, 다른 실시예에서 제1 정지층(120) 및 제2 정지층(124)은 상이한 재료일 수 있다. 제2 정지층(124)은 실리콘 탄화물, 실리콘 산탄화물, 실리콘 질화물, 실리콘 산화물 등등 또는 이들의 조합과 같은 재료를 포함할 수 있다. 제2 정지층(124)은 CVD, PVD, ALD 등과 같은 공정을 이용하여 형성될 수 있다. 일부 경우에, 제2 정지층(124)의 사용은 제2 정지층(124)의 표면의 평면성 및 후속 공정 단계 중에 표면의 평면성을 향상시킬 수 있다. 일부 실시예에서, 제2 정지층(124)은 약 150Å 내지 약 1500Å, 예컨대 약 300Å의 두께를 가지도록 형성될 수 있다. 일부 실시예에서, 제2 정지층(124)의 두께는 에칭 정지층으로서 작용하기에 충분할 수 있다(예, 도 10 참조). 일부 경우에, 더 두꺼운 제2 정지층(124)은 제2 정지층(124)의 표면의 평면성 및 후속으로 형성되는 특징부의 평면성을 향상시킬 수 있다.
도 9를 참조하면, 표면 유전체 층(126)이 제2 정지층(124) 위에 형성된다. 표면 유전체 층(126)은 일종 이상의 유전체 재료의 하나 이상의 층으로 형성될 수 있고, 실리콘 함유 재료, 예컨대, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등을 포함할 수 있다. 일부 실시예에서, 표면 유전체 층(126) 및 제2 정지층(124)은 상이한 유전체 재료로 형성된다. 표면 유전체 층(126)은 CVD, PECVD, PVD, ALD 등등 또는 이들의 조합과 같은 퇴적 공정에 의해 형성될 수 있다. 일 실시예에서, 표면 유전체 층(126)은 실리콘 산화물을 포함하고, 대안적으로 "접합 산화물"로 지칭될 수 있다.
도 10에서, 일부 실시예에 따라, 개구(127)가 표면 유전체 층(126)에 형성된다. 개구(127)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 예를 들어, 포토리소그래피 공정은 표면 유전체 층(126) 위에 포토레지스트(미도시)를 형성하고, 개구(127)에 대응하는 개구를 가지도록 포토레지스트를 패턴화하고, 포토레지스트를 통해 표면 유전체 층(126) 내로 개구(127)를 연장시킨 후, 포토레지스트를 제거하는 것을 포함할 수 있다. 포토레지스트는 단일층 포토레지스트, 2층 포토레지스트, 3층 포토레지스트 등일 수 있다. 에칭 공정은 에칭이 제2 정지층(124) 상에서 정지하도록 수행된다. 추가적인 에칭 공정이 제2 정지층(124)을 통해 개구(127)를 연장시키도록 수행될 수 있다. 제2 정지층(124)이 제1 정지층(120) 상에 있는 일부 영역에서 개구(127)는 제2 정지층(124) 및 제1 정지층(120) 모두를 통해 연장될 수 있다. 예를 들어, 도전 패드(118) 위의 영역에서, 개구(127)는 제2 정지층(124) 및 제1 정지층(120) 모두를 통해 연장되어 도전 패드(118)의 상부면을 노출시킬 수 있다. 제2 정지층(124) 및 제1 정지층(120) 모두를 통해 연장되는 예시적인 개구는 도 10에서 개구(127A)로서 표시되어 있다. 일부 실시예에서, 개구(127)는 약 1 ㎛ 내지 약 5 ㎛의 폭을 가질 수 있지만, 다른 폭도 가능하다. 일부 실시예에서, 개구(127)는 약 1 ㎛ 내지 약 2 ㎛의 바닥폭 및 약 2 ㎛ 내지 약 5 ㎛의 상부폭을 가지는 테이퍼진 프로파일을 가질 수 있다. 일부 경우에, 개구(127A)의 폭은 도전 패드(118)의 폭(W)의 약 10% 내지 약 100%일 수 있다. 이러한 방식으로, 개구(127A)의 폭은 다수의 개구(127A)가 단일 도전 패드(118) 위에 형성될 수 있는 크기를 가질 수 있다.
도 11을 참조하면, 일부 실시예에 따라, 접합 패드(128)가 개구(127)에 형성된다. 접합 패드(128)는 이들이 형성되는 개구(127)와 유사한 치수를 가질 수 있고, 유사한 형상을 가질 수 있다(예, 테이퍼진 프로파일을 가짐). 접합 패드(128)는 구리, 은, 금, 텅스텐, 코발트, 알루미늄 등등 또는 이들의 조합과 같은 금속 또는 금속 합금을 포함하는 도전 재료로 형성될 수 있다. 일부 실시예에서, 접합 패드(128)와 도전 패드(118)는 상이한 도전 재료일 수 있다. 예를 들어, 접합 패드(128)는 구리일 수 있고 도전 패드(118)는 알루미늄일 수 있지만, 다른 재료가 가능하다. 일부 실시예에서, 접합 패드(128)의 형성은 개구(127)에 시드층(미도시)을 퇴적한 후―시드층은 구리, 구리 합금, 티타늄 등을 포함할 수 있음―, 예를 들어 도금 공정, 무전해 도금 공정 등을 이용하여 개구(127)의 나머지를 충전하는 것을 포함할 수 있다. 과잉의 도전 재료 및 시드층은 CMP 공정과 같은 평탄화 공정을 이용하여 표면 유전체 층(126)으로부터 제거될 수 있다. 도 11에 예시된 공정은 접합 패드(128)를 형성하는 데 사용될 수 있는 예시적인 공정을 나타내고, 다른 실시예에서 다마신 공정, 이중 다마신 공정 또는 기타 공정과 같은 다른 공정 또는 기술이 사용될 수 있다. 개구(127A)에 형성된 접합 패드(128)는 도전 패드(118)에 전기적으로 연결될 수 있고, 다수의 접합 패드(128)가 동일한 도전 패드(118)에 전기적으로 연결될 수 있다. 이러한 방식으로, 기판(102) 내의 디바이스에 전기적으로 연결된 접합 패드(128)를 가지는 디바이스 구조체(100)가 형성될 수 있다.
여전히 도 11을 참조하면, 일부 실시예에서, 일부 접합 패드는 도전 패드(118)에 전기적으로 연결되지 않고 형성될 수 있다. 전기적으로 연결되지 않은 접합 패드는 예를 들어, 과잉의 도전 재료를 제거하는 평탄화 단계 후에 불균일한 로딩을 감소시킬 수 있고 표면 평면도를 개선할 수 있는 "더미(dummy)" 접합 패드일 수 있다. 표면 평면도를 개선함으로써, 표면 사이에 더 양호한 접합이 얻어질 수 있다(도 21 참조). 예시적인 더미 접합 패드는 도 11에서 접합 패드(128D)로 표시된다. 도 12를 참조하면, 일부 실시예에서, 더미 도전 패드(118)가 형성될 수 있으며, 그 예는 더미 도전 패드(118D)로 지정된다. 더미 도전 패드(118D)를 형성하는 것은 로딩 효과를 감소시키고 표면 평면도를 추가로 개선할 수 있다. 더미 도전 패드(118D)는 후술하는 것을 포함하여 여기에 기술된 임의의 실시예에 사용될 수 있다. 더미 도전 패드(118D)는 임의의 금속 라인(112)에 전기적으로 연결되거나 연결되지 않을 수 있다. 더미 접합 패드(128D)는 도 12에 예시된 바와 같이 더미 도전 패드(118D)와 접촉되게 형성될 수 있다. 일부 실시예에서, 더미 접합 패드(118D) 및/또는 더미 도전 패드(118D)는 형성되지 않는다.
도 11로 돌아가면, 평탄화 공정(도 7 참조)의 정지부로서 제1 정지층(120)을 사용하면 더 얇은 표면 유전체 층(126)을 얻을 수 있다. 예를 들어, 표면 유전체 층(126)은 약 0.5 ㎛ 내지 약 8 ㎛, 예컨대 약 1.5 ㎛ 또는 약 6 ㎛인 두께(T3)를 가지도록 형성될 수 있지만, 다른 두께(T3)도 사용될 수 있다. 일부 경우에, 본원에 기술된 실시예의 공정은 표면 유전체 층(126)의 두께를 약 50%만큼 감소시킬 수 있다. 표면 유전체 층(126)의 두께를 감소시킴으로써, 접합 패드(128)의 높이가 감소될 수 있으며, 이는 접합 패드(128)의 저항을 감소시키고 디바이스의 전기적 성능을 향상시킬 수 있다. 또한, 본 명세서에 기술된 바와 같이 더 얇은 표면 유전체 층(126)을 형성함으로써, 도전 패드(118) 위의 모든 유전체 층의 결합된 두께(예, 표면 유전체 층(126), 제1 정지층(120) 및 제2 정지층(124)의 결합 두께)가 감소될 수 있다. 이러한 방식으로 유전체 층의 결합된 두께를 감소시키는 것에 의해 (예를 들어, 유전체 층을 가로지른) 열 전도도에 대한 장벽이 감소될 수 있고, 디바이스의 열 성능이 향상될 수 있다. 더 얇은 표면 유전체 층(126)은 바람직하지 않은 용량 효과(capacitive effect)를 역시 감소시킬 수 있다. 더 얇은 표면 유전체 층(126)을 가지는 것은 최종 디바이스 또는 패키지의 전체 두께도 역시 감소시킬 수 있다.
도 13 내지 도 17은 일부 실시예에 따른 디바이스 구조체(150)의 형성에서의 중간 단계를 예시한다. 도 13 내지 도 17은 제2 정지층(124)이 생략된 제2 실시예의 단면도이다. 제2 정지층(124)의 형성을 생략하는 것에 의해 공정 단계의 수가 감소될 수 있다.
도 13을 참조하면, 유전체 층(122)이 제1 정지층(120) 위에 형성된 도 6과 유사한 구조체가 예시되어 있다. 제1 정지층(120)은 도 5에서 전술된 것과 유사할 수 있으며, 일부 실시예에서, 약 500Å 내지 약 1500Å, 예컨대 약 500Å의 두께(T4)를 가지도록 형성될 수 있다. 제1 정지층(120)은 도 14에서 후술하는 평탄화 공정을 정지시키거나 늦추기에 적절한 두께로 형성될 수 있다. 유전체 층(122)은 도 6에서 전술된 것과 유사한 재료일 수 있으며, 유사한 방식으로 형성될 수 있다.
도 14에서, 제1 정지층(120)을 사용하여 유전체 층(122)에 대해 평탄화 공정이 수행된다. 도 14에 예시된 바와 같이, 제1 정지층(120)은 일부가 도전 패드(118) 상에 남겨진다. 도전 패드(118) 상에 남아 있는 제1 정지층(120)의 두께(T5)는 약 100Å 내지 약 500Å, 예컨대 약 300Å일 수 있다. 도 14에 예시된 실시예에서, 나머지 제1 정지층(120)의 두께(T5)는 도 14에 예시된 제1 정지층(120)이 도 16에서 후술되는 평탄화 정지층 및 에칭 정지층 모두로서 사용된다는 사실로 인해 도 7에 예시된 나머지 제1 정지층(120)의 두께(T2)보다 두꺼울 수 있다.
도 15를 참조하면, 표면 유전체 층(126)이 제1 정지층(120) 위에 형성되며, 상기 표면 유전체 층은 도 9에서 전술된 표면 유전체 층(126)과 유사할 수 있다. 도 16에서, 개구(127)가 표면 유전체 층에 형성된다. 개구(127)는 전술한 바와 같이 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 개구(127)는 제1 정지층(120)을 식각 정지층으로 사용하여 형성될 수 있다. 이어서, 개구(127)는 도전 패드(118)를 노출시키도록 제1 정지층(120)을 통해 연장될 수 있다. 이러한 방식으로, 제1 정지층(120)은 평탄화 정지층 및 에칭 정지층 모두로서 사용된다.
도 17을 참조하면, 접합 패드(128)가 도전 패드(118)와 전기적으로 연결되도록 개구(127)에 형성된다. 접합 패드(128)는 전술한 바와 유사한 방식으로 형성될 수 있다. 이러한 방식으로, 단일 정지층(제1 정지층(120))을 사용하여 디바이스 구조체(150)가 형성될 수 있고, 따라서 더 적은 공정 단계를 이용하여 형성될 수 있다. 디바이스 구조체(150)는 도 11과 관련하여 전술한 더 얇은 표면 유전체 층(126)의 장점도 유지한다.
도 18 내지 도 21은 일부 실시예에 따른 디바이스 구조체(160)의 형성에서의 중간 단계를 예시한다. 도 18 내지 도 21은 접합 패드 비아가 유전체 층(122) 및 패시베이션 층(114)을 통해 형성되어 일부 접합 패드(133)를 상호 접속 구조체(108)의 금속 층 라인에 전기적으로 연결할 수 있는 제3 실시예의 단면도이다. 추가적인 전기적 연결을 제공하는 것 외에도, 접합 패드 비아는 개선된 열 전도도를 제공하여 디바이스의 열 성능을 향상시킬 수 있다.
도 18을 참조하면, 표면 유전체 층(126)이 제2 정지층(124) 위에 형성되며, 상기 표면 유전체 층 및 제2 정지층은 도 9에서 전술된 표면 유전체 층(126) 및 제2 정지층(124)과 유사할 수 있다. 일부 실시예에서, 도 18에 예시된 바와 같이, 유전체 층(122)의 여러 부분은 제1 정지층(120)과 제2 정지층(124)에 의해 둘러싸여 있다. 도 19에서, 제1 개구(131A)가 표면 유전체 층(126)에 형성된다. 제1 개구(131A)는 전술한 바와 같이 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 제1 개구(131A)는 에칭 정지층으로서 제2 정지층(124) 및/또는 제1 정지층(120)을 사용하여 형성될 수 있다. 이어서, 제1 개구(131A)는 도전 패드(118)를 노출시키도록 제2 정지층(124) 및/또는 제1 정지층(120)을 통해 연장될 수 있다.
도 20을 참조하면, 비아 개구(131B)가 유전체 층(122) 및 패시베이션 층(114)을 통해 연장되도록 형성된다. 비아 개구(131B)는 도전 패드(118) 위에 위치하지 않는 개구(131A)의 바닥에 형성된다. 개구(131B)는 전기적 접속을 위해 금속층(112)을 노출시킨다. 비아 개구(131B)는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 포토리소그래피 공정은 표면 유전체 층(126) 위에 그리고 제1 개구(131A)에 포토레지스트(미도시)를 형성하고, 비아 개구(131B)에 대응하는 개구를 가지도록 포토레지스트를 패턴화하고, 비아 개구(131B)를 포토레지스트를 통해 그리고 패시베이션 층을 통해 연장한 후, 포토레지스트를 제거하는 단계를 포함할 수 있다. 일부 실시예에서, 비아 개구(131B)는 약 1 ㎛ 내지 약 3 ㎛의 더 작은 폭을 가질 수 있거나, 제1 개구(131A)의 폭의 약 50% 내지 약 100%의 폭을 가질 수 있다.
도 21을 참조하면, 도전 패드(118) 및 금속 라인(112)과 전기적으로 연결되도록 개구(131A, 131B)에 접합 패드(133A) 및 비아 접합 패드(133B)가 형성된다. 접합 패드(133A)는 도전 패드(118)에 전기적으로 연결되고, 비아 접합 패드(133B)는 금속 라인(112)에 전기적으로 연결된다. 접합 패드(133A) 및 비아 접합 패드(133B)는 전술한 접합 패드(128)와 유사한 방식으로 형성될 수 있다. 이러한 방식으로, 접합 패드로부터 상호 접속 구조체(108)로 추가적인 전기적 접속이 이루어질 수 있다. 일부 실시예에서, 접합 비아 패드(133B) 중 하나 이상은 전기적으로 연결되지 않을 수 있으며, 로딩을 감소시키고 평면성을 개선하는 데 사용되는 "더미" 특징부일 수 있다. 일부 실시예에서, 더미 비아 접합 패드(133B)가 상호 접속 구조체(108)로부터 격리된 금속 층 라인(112)에 연결될 수 있다. 도 21에 예시된 바와 같이, 도전 패드(118)는 제1 정지층(120) 및/또는 제2 정지층(124)에 의해 표면 유전체 층(126)으로부터 분리된다.
도 22를 참조하면, 일부 실시예에 따라 함께 접합된 2개의 디바이스 구조체를 포함하는 디바이스 패키지(1000)가 예시되어 있다. 디바이스 패키지(1000)는 제1 디바이스 구조체(100) 및 제2 디바이스 구조체(200)를 포함하며, 이들 중 하나 또는 모두는 전술한 디바이스 구조체(100, 150 또는 160)와 유사할 수 있다. 제1 디바이스 구조체(100)의 접합 패드(128) 및 표면 유전체 층(126)은 제2 디바이스 구조체(200)의 접합 패드(228) 및 표면 유전체 층(226)에 접합된다. 일부 실시예에서, 제1 디바이스 구조체(100)의 접합 패드(128) 및 제2 디바이스 구조체(200)의 접합 패드(228)는 동일한 재료이다. 일부 실시예에서, 제1 디바이스 구조체(100)의 표면 유전체 층(126)과 제2 디바이스 구조체(200)의 표면 유전체 층(226)은 동일한 재료이다.
도 22에서, 제2 디바이스 구조체(200)는 예를 들어 직접 접합 또는 하이브리드 접합을 이용하여 제1 디바이스 구조체(100)에 접합된다. 접합을 수행하기 전에, 제2 디바이스 구조체(200) 또는 제1 디바이스 구조체(100)에 대해 표면 처리가 수행될 수 있다. 일부 실시예에서, 표면 처리는 플라즈마 처리를 포함한다. 플라즈마 처리는 진공 환경(예, 도시되지 않은 진공 챔버)에서 수행될 수 있다. 플라즈마를 생성하기 위해 사용되는 공정 가스는 수소-함유 가스로서, 수소(H2) 및 아르곤(Ar)을 포함하는 제1 가스, 수소(H2) 및 질소(N2)를 포함하는 제2 가스, 또는 수소(H2) 및 헬륨(He)을 포함하는 제3 가스를 포함할 수 있다. 플라즈마 처리는 접합 패드(128 또는 228) 및 표면 유전체 층(126 또는 226)의 표면을 처리하는 공정 가스로서 순수하거나 또는 실질적으로 순수한 H2, Ar 또는 N2를 사용하여 수행될 수 있다. 제2 디바이스 구조체(200) 또는 제1 디바이스 구조체(100)는 동일한 표면 처리 공정 또는 상이한 표면 처리 공정으로 처리될 수 있다. 일부 실시예에서, 제2 디바이스 구조체(200) 또는 제1 디바이스 구조체(100)는 표면 처리 후에 세정될 수 있다. 세정은 화학적 세정 및 탈염수 세정/헹굼을 수행하는 것을 포함할 수 있다.
다음에, 제2 디바이스 구조체(200) 및 제1 디바이스 구조체(100)에 예비 접합 공정이 수행될 수 있다. 제2 디바이스 구조체(200) 및 제1 디바이스 구조체(100)는 제2 디바이스 구조체(200)의 접합 패드(228)가 제1 디바이스 구조체(100)의 접합 패드(128)와 정렬되도록 정렬된다. 정렬 후, 제2 디바이스 구조체(200)과 제1 디바이스 구조체(100)는 서로에 대해 가압된다. 가압력은 일부 실시예에서 다이 당 약 5 뉴턴(N) 미만일 수 있지만, 더 크거나 작은 가압력이 적용될 수 있다. 예비 접합 공정은 실온(예, 약 21℃ 내지 약 25℃의 온도)에서 수행될 수 있지만, 더 높은 온도가 적용될 수 있다. 예비 접합 시간은 예를 들어, 약 1분 미만일 수도 있다.
예비 접합 후, 제2 디바이스 구조체(200)의 표면 유전체 층(226)과 제1 디바이스 구조체(100)의 표면 유전체 층(126)이 서로 접합된다. 접합 계면은 도 22 및 도 23에서 "B"로 표시되어 있다. 이하에서 제2 디바이스 구조체(200)와 제1 디바이스 구조체(100)는 합쳐서 디바이스 패키지(1000)로 지칭된다. 디바이스 패키지(1000)의 접합은 후속의 어닐링 단계에서 강화될 수 있다. 디바이스 패키지(1000)는 예를 들어, 약 300℃ 내지 약 400℃의 온도에서 어닐링될 수 있다. 어닐링은 예를 들어, 약 1시간 내지 약 2시간의 시간 동안 수행될 수 있다. 어닐링 중에, 접합 패드(128, 228)의 금속은 서로 확산되어 금속 간 접합부가 형성될 수 있다. 따라서, 제2 디바이스 구조체(200)와 제1 디바이스 구조체(100) 간에 형성되는 접합부는 하이브리드 접합부일 수 있다. 일부 실시예에서, 어닐링 후에, 접합 패드(118)와 그 대응하는 접합 패드(128) 사이에 재료 계면이 존재하지 않는다.
일부 실시예에서, 제1 디바이스 구조체(100)의 도전 패드(118)와 제2 디바이스 구조체(200)의 도전 패드(218)로부터의 거리는 약 1 ㎛ 내지 약 16 ㎛, 예컨대 약 3 ㎛ 또는 약 12 ㎛이다. 일부 실시예에서, 도전 패드(118)로부터 계면(B)까지의 거리는 도전 패드(218)로부터 계면(B)까지의 거리와 상이하다. 일부 실시예에서, 하나 이상의 접합 패드(128)는 그 대응하는 접합 패드(228)로부터 계면(B)을 따라 오프셋될 수 있다. 일부 실시예에서, 접합 패드(128) 및 그 대응하는 접합 패드(228)는 도전 패드(118), 도전 패드(228), 상호 접속 구조체(108) 및/또는 상호 접속 구조체(208)로부터 전기적으로 절연될 수 있다. 전기적으로 완전히 절연된 접합 패드(128) 또는 접합 패드(228)는 일부 경우에 "더미" 도전부로 간주될 수 있다. 일부 실시예에서, 접합 패드(128) 중 하나 이상은 (예를 들어, 도 21에 예시된 비아 접합 패드(133B)와 유사한) 상호 접속 구조체(108)에 전기적으로 연결될 수 있고, 접합 패드(228) 중 하나 이상은 상호 접속 구조체(208)에 전기적으로 연결될 수 있다. 일부 실시예에서, 도전 패드(118)에 연결된 접합 패드(128)는 도전 패드(218)에 연결되지 않은 접합 패드(228)에 접합될 수 있다. 일부 실시예에서, 접합 패드(128) 또는 접합 패드(228)는 계면(B) 근처에 최대 폭을 가지는 테이퍼진 프로파일을 가질 수 있다. 일부 실시예에서, 접합 패드(128)는 접합 패드(228)와 상이한 폭 또는 프로파일을 가질 수 있다.
도 23을 참조하면, 디바이스 패키지(1100)가 예시되어 있다. 디바이스 패키지(1100)는 제2 디바이스 구조체(200) 외에 제3 디바이스 구조체(300)가 제1 디바이스 구조체(100)에 결합된다는 점을 제외하고는 디바이스 패키지(1000)와 유사하다. 제3 디바이스 구조체(300) 및 제1 디바이스 구조체(100)는 도 22에 대해 기술된 바와 유사한 방식으로 접합될 수 있다. 디바이스 패키지를 형성하는 모든 이러한 변형은 본 개시 내용의 범위 내에서 고려된다. 일부 실시예에서, 접합 후에 디바이스 패키지(1000) 또는 디바이스 패키지(1100)에 대해 단편화(singulation) 공정이 수행될 수 있다.
도 24 내지 도 28은 일부 실시예에 따른 디바이스 패키지(1200)를 포함하는 패키지(1300)의 형성에서의 중간 단계를 예시한다. 도 24는 디바이스 패키지(1200)가 되도록 접합된 제4 디바이스 구조체(400) 및 제5 디바이스 구조체(500)를 예시한다. 제4 디바이스 구조체(400) 및 제5 디바이스 구조체(500)는 전술한 디바이스 구조체(100, 150, 160, 200 또는 300)와 유사할 수 있고, 디바이스 패키지(1200)는 전술한 디바이스 패키지(1000 또는 1100)와 유사할 수 있다.
도 24는 접착층(723) 및 접착층(723) 위의 중합체 층(725)을 가지는 캐리어 기판(721)을 예시한다. 일부 실시예에서, 캐리어 기판(721)은 예를 들어, 유리 또는 실리콘 산화물과 같은 실리콘계 재료, 또는 알루미늄 산화물과 같은 다른 재료, 이들 재료의 임의의 조합 등을 포함한다. 캐리어 기판(721)은 접합된 쌍(750)과 같은 반도체 디바이스의 부착을 수용하기 위해 평면형일 수 있다. 접착층(723)은 상부의 구조체(예, 중합체 층(725))의 접착을 돕기 위해 캐리어 기판(721) 상에 배치된다. 일부 실시예에서, 접착층(723)은 광열 변환(LTHC) 재료 또는 자외선에 노출될 때 접착성을 상실하는 자외선 접착제를 포함할 수 있다. 그러나, 감압 접착제, 방사선 경화성 접착제, 에폭시, 이들의 조합 등과 같은 다른 유형의 접착제도 사용될 수 있다. 접착층(723)은 압력 하에서 쉽게 변형될 수 있는 반-액체 또는 겔 형태로 캐리어 기판(721) 상에 배치될 수 있다.
중합체 층(725)은 접착층(723) 위에 배치되고, 예를 들어 접합된 쌍(750)에 대한 보호를 제공하기 위해 사용된다. 일부 실시예에서, 중합체 층(725)은 폴리벤족사졸(PBO)일 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적절한 재료가 대안적으로 사용될 수 있다. 중합체 층(725)은 예를 들어 약 2 ㎛ 내지 약 15 ㎛, 예를 들어 약 5 ㎛의 두께로 스핀 코팅 공정을 이용하여 배치될 수 있지만, 임의의 적절한 방법 및 두께가 대안적으로 적용될 수 있다. 접합된 쌍(750)은 중합체 층(725)에 부착된다. 일부 실시예에서, 접합된 쌍(750)은 예를 들어 선택 및 배치(pick-and-place) 공정을 이용하여 배치될 수 있다. 그러나, 접합된 쌍(750)을 배치하는 임의의 적절한 방법이 적용될 수 있다.
일부 실시예에서, 관통 유전체 비아(TDV)(727)와 같은 관통 비아가 중합체 층(725) 위에 형성된다. 일부 실시예에서, 시드층(미도시)이 먼저 중합체 층(725) 위에 형성된다. 시드층은 후속 처리 단계 중에 더 두꺼운 층의 형성을 돕는 도전 재료의 얇은 층이다. 일부 실시예에서, 시드층은 약 500Å 두께의 티타늄 층에 이어 약 3,000Å 두께의 구리층을 포함할 수 있다. 시드층은 원하는 재료에 따라 스퍼터링, 증발 또는 PECVD 공정과 같은 공정을 이용하여 형성될 수 있다. 시드층이 형성되면, 포토레지스트(미도시)가 시드층 위에 형성되고 패턴화될 수 있다. 이어서, TDV(727)가 패턴화된 포토레지스트 내에 형성된다. 일부 실시예에서, TDV(727)는 구리, 텅스텐, 다른 도전 금속 등과 같은 일종 이상의 도전 재료를 포함하고, 예를 들어, 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 일부 실시예에서, 시드층 및 포토레지스트가 전기 도금 용액에 담겨되거나 침지되는 전기 도금 공정이 적용된다. 포토레지스트 및 시드층을 사용하여 TDV(727)가 형성되면, 적절한 제거 공정을 이용하여 포토레지스트가 제거될 수 있다. 일부 실시예에서, 포토레지스트를 제거하는 데 플라즈마 애싱 공정이 적용될 수 있으며, 이에 의해 포토레지스트의 온도는 포토레지스트가 열분해를 경험하고 제거될 때까지 상승할 수 있다. 그러나, 습식 스트립과 같은 임의의 다른 적절한 공정이 대안적으로 적용될 수 있다. 포토레지스트의 제거는 시드층의 하부를 노출시킬 수 있다. TDV(727)가 형성되면, 시드층의 노출된 부분은 예를 들어, 습식 또는 건식 에칭 공정을 이용하여 제거된다. TDV(727)는 약 190 ㎛의 임계 치수 및 약 300 ㎛의 피치와 함께 약 180 ㎛ 내지 약 200 ㎛의 높이로 형성될 수 있다.
도 25는 봉지재(729)에 의한 접합 쌍(750) 및 TDV(727)의 봉지(encapsulation)를 예시한다. 봉지재(729)는 수지, 폴리이미드, PPS, PEEK, PES, 내열성 결정 수지, 이들의 조합 등과 같은 성형 화합물일 수 있다. 도 26은 TDV(727) 및 접합 쌍(750)을 노출시키기 위한 봉지재(729)의 박막화(thinning)를 예시한다. 박막화는 예를 들어, CMP 공정 또는 다른 공정을 이용하여 수행될 수 있다.
도 27은 봉지재(729) 위에 하나 이상의 층을 갖는 재분배 구조체(800)의 형성을 예시한다. 일부 실시예에서, 재분배 구조체(800)는 봉지재(729) 위에 제1 재분배 패시베이션 층(801)을 초기에 형성함으로써 형성될 수 있다. 일부 실시예에서, 제1 재분배 패시베이션 층(801)은 폴리벤족사졸(PBO)일 수 있지만, 폴리이미드 또는 저온 경화 폴리이미드와 같은 폴리이미드 유도체와 같은 임의의 적절한 재료가 대안적으로 사용될 수 있다. 제1 재배선 패시베이션 층(801)은 예를 들어, 약 5 ㎛ 내지 약 17 ㎛, 예컨대 약 7 ㎛의 두께로 스핀 코팅 공정을 이용하여 배치될 수 있지만, 임의의 적절한 방법 및 두께가 대안적으로 적용될 수 있다.
일단 제1 재분배 패시베이션 층(801)이 형성되면, 접합된 쌍(750) 및 TDV(727)에 전기적으로 연결되도록 제1 재분배 패시베이션 층(801)을 통해 제1 재분배 비아(803)가 형성될 수 있다. 일부 실시예에서, 제1 재분배 비아(803)는 다마신 공정, 이중 다마신 공정 또는 다른 공정을 이용하여 형성될 수 있다. 제1 재분배 비아(803)가 형성된 후, 제1 재분배 층(805)이 제1 재분배 비아(803) 위에 전기적으로 연결되게 형성된다. 일부 실시예에서, 제1 재분배 층(805)은 CVD 또는 스퍼터링과 같은 적절한 형성 공정을 통해 티타늄 구리 합금의 시드층(미도시)를 초기에 형성하는 것에 의해 형성될 수 있다. 이어서, 시드층을 덮도록 포토레지스트(미도시)가 형성된 후에 패턴화되어, 제1 재배선 층(805)이 배치되기 원하는 곳에 위치된 시드층의 부분을 노출시킬 수 있다.
일단 포토레지스트가 형성되고 패턴화되면, 구리와 같은 도전 재료가 도금과 같은 퇴적 공정을 통해 시드층 상에 형성될 수 있다. 도전 재료는 약 1 ㎛ 내지 약 10 ㎛, 예컨대 약 4 ㎛의 두께를 가지도록 형성될 수 있다. 그러나, 논의된 재료 및 방법은 도전 재료를 형성하기에 적절하지만, 이들 재료는 단지 예시일뿐이다. AlCu 또는 Au와 같은 임의의 다른 적절한 재료 및 CVD 또는 PVD와 같은 임의의 다른 적절한 형성 공정이 대안적으로 제1 재분배 층(805)을 형성하는 데 사용될 수 있다.
제1 재분배 층(805)이 형성된 후, 제2 재분배 패시베이션 층(807)이 형성되고 패턴화되어 제1 재분배 층(805)을 분리하는 것을 도울 수 있다. 일부 실시예에서, 제2 재분배 패시베이션 층(807)은 예컨대, 포지티브 톤의 PBO가 되는 것에 의해 제1 재분배 패시베이션 층(801)과 유사할 수 있거나, 예컨대, 저온 경화된 폴리이미드와 같은 네거티브 톤의 재료가 되는 것에 의해 제1 재분배 패시베이션 층(801)과는 상이할 수 있다. 제2 재분배 패시베이션 층(807)은 약 7 ㎛의 두께로 배치될 수 있다. 일단 적소에 배치되면, 제2 재분배 패시베이션 층(807)은 예컨대, 포토리스그래픽 마스킹 및 에칭 공정을 이용하거나, 또는 제2 재분배 패시베이션 층(807)의 재료가 감광성인 경우, 제2 재분배 패시베이션 층(807)의 재료를 노광 및 현상하는 것을 이용하여 개구를 형성하도록 패턴화될 수 있다. 그러나, 임의의 적절한 재료 및 패턴화 방법이 적용될 수 있다.
제2 재분배 패시베이션 층(807)이 패턴화된 후, 제2 재분배 패시베이션 층(807) 내에 형성된 개구를 통해 연장하고 제1 재분배 층(805)과 전기적으로 연결되도록 제2 재분배 층(809)이 형성될 수 있다. 일부 실시예에서, 제2 재분배 층(809)은 제1 재분배 층(805)과 유사한 재료 및 공정을 이용하여 형성될 수 있다. 예를 들어, 시드층이 패턴화된 포토레지스트에 의해 도포 및 피복될 수 있고, 구리와 같은 도전 재료가 시드층에 도포될 수 있고, 패턴화된 포토레지스트가 제거될 수 있고, 시드층이 도전 재료를 마스크로 사용하여 에칭될 수 있다. 일부 실시예에서, 제2 재분배 층(809)은 약 4 ㎛의 두께로 형성된다. 그러나, 임의의 적절한 재료 또는 제조 공정이 사용될 수 있다.
제2 재분배 층(809)이 형성된 후, 제2 재분배 층(809) 위에 제3 재분배 패시베이션 층(811)이 도포되어 제2 재분배 층(809)을 분리 및 보호하는 것을 돕는다. 일부 실시예에서, 제3 재분배 패시베이션 층(811)은 제2 재분배 패시베이션 층(807)과 유사한 재료 및 유사한 방식으로 약 7 ㎛의 두께로 형성될 수 있다. 예를 들어, 제3 재분배 패시베이션 층(811)은 제2 재분배 패시베이션 층(807)에 대해 전술한 바와 같이 도포되고 패턴화된 저온 경화 폴리이미드 또는 PBO로 형성될 수 있다. 그러나, 임의의 적절한 재료 또는 제조 공정이 사용될 수도 있다.
제3 재분배 패시베이션 층(811)이 패턴화된 후, 제3 재분배 패시베이션 층(811) 내에 형성된 개구를 통해 연장하고 제2 재분배 층(809)과 전기적으로 연결되도록 제3 재분배 층(813)이 형성될 수 있다. 일부 실시예에서, 제3 재분배 층(813)은 제1 재분배 층(805)과 유사한 재료 및 공정을 이용하여 형성될 수 있다. 예를 들어, 시드층이 패턴화된 포토레지스트에 의해 도포 및 피복될 수 있고, 구리와 같은 도전 재료가 시드층에 도포될 수 있고, 패턴화된 포토레지스트가 제거될 수 있고, 시드층이 도전 재료를 마스크로 사용하여 에칭될 수 있다. 일부 실시예에서, 제3 재분배 층(813)은 약 5 ㎛의 두께로 형성된다. 그러나, 임의의 적절한 재료 또는 제조 공정이 사용될 수 있다.
제3 재분배 층(813)이 형성된 후, 제3 재분배 층(813) 위에 제4 재분배 패시베이션 층(815)이 형성되어 제3 재분배 층(813)을 분리 및 보호하는 것을 돕는다. 일부 실시예에서, 제4 재분배 패시베이션 층(815)은 제2 재분배 패시베이션 층(807)과 유사한 재료 및 유사한 방식으로 형성될 수 있다. 예를 들어, 제4 재분배 패시베이션 층(815)은 제2 재분배 패시베이션 층(807)에 대해 전술한 바와 같이 도포되고 패턴화된 저온 경화 폴리이미드 또는 PBO로 형성될 수 있다. 일부 실시예에서, 제4 재분배 패시베이션 층(815)은 약 8 ㎛의 두께로 형성된다. 그러나, 임의의 적절한 재료 또는 제조 공정이 사용될 수도 있다.
다른 실시예에서, 재분배 구조체(800)의 재분배 비아 및 재분배 층은 이중 다마신 공정과 같은 다마신 공정을 이용하여 형성될 수 있다. 예를 들어, 제1 재분배 패시베이션 층이 봉지재(729) 위에 형성될 수 있다. 그런 다음, 제1 재분배 패시베이션 층은 하나 이상의 포토리소그래픽 단계를 이용하여 패턴화되어 제1 재분배 패시베이션 층 내에 도전 라인을 위한 개구 및 비아를 위한 개구 모두를 형성한다. 비아용 개구 및 도전 라인용 개구에는 제1 재배선 비아 및 제1 재배선 층을 형성하기 위한 도전 재료가 형성될 수 있다. 추가의 재분배 패시베이션 층이 제1 재분배 패시베이션 층 위에 형성될 수 있고, 제1 재분배 패시베이션 층에 대해 기술된 바와 같이 추가의 재분배 패시베이션 층에 추가의 세트의 재분배 비아 및 도전 라인이 형성되어 재분배 구조체(800)를 형성할 수 있다. 재분배 구조체(800)를 형성하기 위해 상기 기술 또는 다른 기술이 사용될 수 있다.
도 27은 제3 재분배 층(813)과 전기적으로 접촉되는 언더범프 금속배선(metallization)(819) 및 제3 외부 커넥터(817)의 형성을 추가로 예시한다. 일부 실시예에서, 언더범프 금속배선(819)은 각각 티타늄 층, 구리층 및 니켈층과 같이 3개의 도전 재료층을 포함할 수 있다. 그러나, 당업자는 언더범프 금속배선(819)의 형성에 적절한 크롬/크롬-구리 합금/구리/금의 구성, 티타늄/티타늄 텅스텐/구리의 구성 또는 구리/니켈/금의 구성과 같은 재료 또는 층의 다수의 적절한 구성이 존재함을 이해할 것이다. 언더범프 금속배선(819)에 사용될 수 있는 임의의 적절한 재료 또는 재료층은 실시예의 범위 내에 포함되도록 의도된다.
일부 실시예에서, 언더범프 금속배선(819)은 제3 재분배 층(813) 위에 그리고 제4 재분배 패시베이션 층(815)을 통해 개구의 내부를 따라 각 층을 형성하는 것에 의해 형성된다. 각 층의 형성은 전기 화학 도금과 같은 도금 공정을 이용하여 수행될 수 있지만, 원하는 재료에 따라 스퍼터링, 증발, 또는 PECVD 공정과 같은 다른 형성 공정이 적용될 수 있다. 언더범프 금속배선(819)은 약 0.7 ㎛ 내지 약 10 ㎛, 예컨대 약 5 ㎛의 두께를 가지도록 형성될 수 있다.
일부 실시예에서, 제3 외부 커넥터(817)가 언더범프 금속배선(819) 상에 배치될 수 있고, 땜납과 같은 공정 재료를 포함하는 볼 그리드 어레이(BGA)일 수 있지만, 임의의 적절한 재료가 대안적으로 사용될 수 있다. 제3 외부 커넥터(817)가 땜납 볼인 일부 실시예에서, 제3 외부 커넥터(817)는 직접 볼 드롭 공정과 같은 볼 드롭 방법을 이용하여 형성될 수 있다. 다른 실시예에서, 땜납 볼은 증발, 전기 도금, 인쇄, 땜납 전사와 같은 임의의 적절한 방법을 통해 초기에 주석층을 형성한 다음 리플로우를 수행하여 재료를 원하는 범프 형상으로 성형함으로써 형성될 수 있다. 제3 외부 커넥터(817)가 형성되면, 구조체가 추가의 처리에 적절한 지를 확인하기 위한 테스트가 수행될 수 있다.
도 28은 중합체 층(725)을 통한 패키지(700)의 TDV(727)에 대한 접합을 예시한다. 패키지(700)를 접합하기 전에, 캐리어 기판(721) 및 접착층(723)이 중합체 층(725)으로부터 제거된다. 중합체 층(725)은 TDV(727)를 노출시키도록 패턴화된다. 일부 실시예에서, 중합체 층(725)은 예를 들어 레이저 천공 방법을 이용하여 패턴화될 수 있다. 이러한 방법에서, 광열 변환(LTHC) 층 또는 hogomax 층(별도로 도시되지 않음)과 같은 보호층이 먼저 중합체 층(725) 위에 퇴적된다. 일단 보호되면, 하부의 TDV(727)를 노출시키도록 제거하고자 하는 중합체 층(725)의 부분 측으로 레이저가 유도된다. 레이저 천공 공정 중에 천공 에너지는 0.1 mJ 내지 약 30 mJ의 범위일 수 있고, 천공 각도는 중합체 층(605)의 법선에 대해 약 0도(중합체 층(605)에 수직) 내지 약 85도일 수 있다. 일부 실시예에서, 약 100 ㎛ 내지 약 300 ㎛, 예를 들어 약 200 ㎛의 폭을 가지도록 TDV(727) 위에 개구를 형성하도록 패턴화가 수행될 수 있다.
다른 실시예에서, 중합체 층(725)은 중합체 층(725)에 포토레지스트(개별적으로 도시되지 않음)를 초기에 도포한 다음, 패턴화된 에너지 소스(예, 패턴화된 광원)에 포토레지스트를 노출시켜 화학 반응을 유도함으로써 패턴화된 광원에 노출된 포토레지스트의 부분에 물리적 변화를 유도하는 것에 의해 패턴화될 수 있다. 이어서, 현상제를 노출된 포토레지스트에 도포하여 물리적 변화를 이용하여 원하는 패턴에 따라 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거하며, 중합체 층(725)의 하부의 노출된 부분은 예를 들어 건식 에칭 공정으로 제거된다. 그러나, 중합체 층(725)을 패턴화하기 위한 임의의 다른 적절한 방법이 적용될 수 있다.
일부 실시예에서, 패키지(700)는 기판(702) 및 기판(702)에 결합된 하나 이상의 적층된 다이(710)(710A 및 710B))를 포함한다. 한 세트의 적층 다이(710)(710A 및 710B))가 예시되어 있지만, 다른 실시예에서, 복수의 적층된 다이(710)(각각 하나 이상의 적층된 다이를 가짐)가 기판(702)의 동일한 표면에 나란히 배치되어 결합될 수 있다. 기판(702)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 형성될 수 있다. 일부 실시예에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료도 사용될 수 있다. 또한, 기판(702)은 실리콘-온-절연체(SOI) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄-온-절연체(SGOI) 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판(702)은 유리 섬유 강화 수지 코어와 같은 절연 코어를 기초로 한다. 코어 재료의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안예는 비스말레이미드-트리아진(BT) 수지, 또는 대안적으로 다른 인쇄 회로 기판(PCB) 재료 또는 필름을 포함한다. 기판(702)에는 아지노모토 빌드-업 필름(ABF) 또는 다른 라미네이트와 같은 빌드-업 필름이 사용될 수 있다.
기판(702)은 능동 및 수동 디바이스(미도시)를 포함할 수 있다. 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 다양한 디바이스가 패키지(700)를 위한 설계의 구조적 및 기능적 요건을 생성하기 위해 사용될 수 있다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
기판(702)은 금속배선층 또는 도전 비아(미도시)도 포함할 수 있다. 금속배선층은 능동 및 수동 디바이스 위에 형성될 수 있고, 기능 회로를 형성하도록 다양한 디바이스를 연결하도록 설계된다. 금속배선층은 유전체(예, 로우-k 유전체 재료) 층과 도전 재료(예, 구리)의 층이 교대로 배치되고 비아가 도전 재료의 층을 상호 연결하도록 형성될 수 있고, 임의의 적절한 공정(예, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다, 일부 실시예에서, 기판(702)에는 실질적으로 능동 및 수동 디바이스가 없다.
기판(702)은 적층된 다이(710)에 결합하도록 기판(702)의 제1 측면에 제공된 접합 패드(704)와 외부 접속부(901)에 결합하도록 기판(702)의 제1 측면과 반대인 기판(702)의 제2 측면에 제공된 접합 패드(706)를 가질 수 있다. 일부 실시예에서, 접합 패드(704 및 706)는 기판(702)의 제1 및 제2 측면 상의 유전체 층(미도시)에 리세스(미도시)를 형성하는 것에 의해 형성된다. 리세스는 접합 패드(704 및 706)가 유전체 층에 매립될 수 있도록 형성될 수 있다. 다른 실시예에서, 접합 패드(704 및 706)가 유전체 층 상에 형성될 수 있으므로 리세스가 생략된다. 일부 실시예에서, 접합 패드(704 및 706)는 구리, 티타늄, 니켈, 금, 팔라듐 등등 또는 이들의 조합으로 형성된 얇은 시드층(미도시)을 포함한다. 접합 패드(704 및 706)의 도전 재료는 얇은 시드층 위에 퇴적될 수 있다. 도전 재료는 전기 화학 도금 공정, 무전해 도금 공정, CVD, 원자층 퇴적(ALD), PVD 등등 또는 이들의 조합에 의해 형성될 수 있다. 일 실시예에서, 접합 패드(704 및 706)의 도전 재료는 구리, 텅스텐, 알루미늄, 은, 금 등등 또는 이들의 조합이다.
일 실시예에서, 접합 패드(704) 및 접합 패드(706)는 티타늄 층, 구리층 및 니켈층과 같은 3개의 도전 재료층을 포함하는 UBM이다. 크롬/크롬-구리 합금/구리/금의 구성, 티타늄/티타늄 텅스텐/구리의 구성 또는 구리/니켈/금의 구성과 같은 재료 및 층의 다른 구성이 접합 패드(704, 706)의 형성에 사용될 수 있다. 접합 패드(704 및 706)에 사용될 수 있는 임의의 적절한 재료 또는 재료층은 전적으로 본 출원의 범위 내에 포함되도록 의도된다. 일부 실시예에서, 도전 비아는 기판(702)을 통해 연장되고 접합 패드(704) 중 적어도 하나를 접합 패드(706) 중 적어도 하나에 결합시킨다.
예시된 실시예에서, 적층된 다이(210)는 와이어 접합부(712)에 의해 기판(702)에 결합되지만, 도전 범프와 같은 다른 접속부가 사용될 수 있다. 일 실시예에서, 적층된 다이(710)는 적층형 메모리 다이이다. 예를 들어, 적층된 다이(710)는 LPDDR1, LPDDR2, LPDDR3, LPDDR4 등과 같은 저전력(LP) 더블 데이터 레이트(DDR) 메모리 모듈과 같은 메모리 다이일 수 있다.
적층된 다이(710) 및 와이어 접합부(712)는 몰딩 재료(714)에 의해 봉지될 수 있다. 몰딩 재료(714)는 예를 들어 압축 몰딩을 이용하여 적층된 다이(710) 및 와이어 접합부(712) 상에 몰딩될 수 있다. 일부 실시예에서, 몰딩 재료(714)는 몰딩 화합물, 중합체, 에폭시, 실리콘 산화물 충전재 등등 또는 이들의 조합이다. 몰딩 재료(714)을 경화시키기 위해 경화 공정이 수행될 수 있다. 경화 공정은 열 경화, UV 경화 등등 또는 이들의 조합일 수 있다.
일부 실시예에서, 적층된 다이(710) 및 와이어 접합부(712)은 몰딩 재료(714) 내에 매립되고, 몰딩 재료(714)의 경화 후에, 연마와 같은 평탄화 단계가 수행되어 몰딩 재료(714)의 과잉의 부분을 제거하고 패키지(700)를 위한 실질적으로 평탄한 표면을 제공한다.
일부 실시예에서, 외부 접속부(901)는 패키지(700)와 예컨대, TDV(727) 사이의 외부 접속을 제공하도록 형성될 수 있다. 외부 접속부(901)는 마이크로범프 또는 C4 범프와 같은 접촉 범프일 수 있고, 주석과 같은 재료, 또는 은 또는 구리와 같은 다른 적절한 재료를 포함할 수 있다. 외부 접속부(901)가 주석 땜납 범프인 일부 실시예에서, 외부 접속부(901)는 증발, 전기 도금, 인쇄, 땜납 전사, 볼 배치 등과 같은 임의의 적절한 방법을 통해 주석 층을 초기에 예컨대, 약 100 ㎛의 두께로 형성함으로써 형성될 수 있다. 일단 주석층이 구조체 상에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행된다.
외부 접속부(901)가 형성되면, 외부 접속부(901)는 TDV(727)와 정렬되어 TDV(727) 위에 배치되고 접합이 수행된다. 예를 들어, 외부 접속부(901)가 땜납 범프인 일부 실시예에서, 접합 공정은 외부 접속부(901)의 온도가 외부 접속부(901)가 액화되어 유동하는 온도까지 상승하는 것에 의해 외부 접속부(901)의 재응고시 패키지(700)를 TDV(727)에 접합시키는 리플로우 공정을 포함할 수 있다. 패키지(700)를 봉지하고 보호하기 위해 봉지재(903)가 형성될 수 있다. 봉지재(903)는 중합체 층(725)과 패키지(700) 사이에서 연장될 수 있고, 일부 실시예에서 언더필일 수 있다. 이러한 방식으로, 패키지(1300)가 형성될 수 있다.
실시예들은 여러 가지 장점을 달성할 수 있다. 도전 패드 위에 평탄화 정지층을 사용함으로써, 평탄화 공정은 도전 패드의 상부면 근처에서 정지될 수 있다. 이는 더 얇은 표면 유전체 층(예, "접합 산화물")의 형성을 가능케 할 수 있다. 표면 유전체 층의 두께를 감소시킴으로써, 디바이스를 포함하는 패키지의 전체 두께가 감소될 수 있다. 또한, 더 얇은 표면 유전체 층은 개선된 열 전도도를 제공하여 디바이스의 열 성능을 향상시킬 수 있다.
일 실시예에서, 디바이스는: 기판 위의 상호 접속 구조체; 상기 상호 접속 구조체에 연결되도록 상기 상호 접속 구조체 위에 배치된 복수의 제1 도전 패드; 상기 복수의 제1 도전 패드의 측벽 및 상부면 위로 연장되는 평탄화 정지층; 상기 평탄화 정지층 위로 연장되는 표면 유전체 층; 및 상기 복수의 제1 도전 패드에 연결되도록 상기 표면 유전체 층 내에 배치된 복수의 제1 접합 패드를 포함한다. 일 실시예에서, 디바이스는 상기 평탄화 정지층 위로 연장되는 에칭 정지층을 포함하고, 상기 표면 유전체 층은 상기 에칭 정지층 상에 배치된다. 일 실시예에서, 디바이스는 상기 평탄화 정지층과 상기 에칭 정지층 사이에 제1 유전체 층을 포함한다. 일 실시예에서, 상기 복수의 제1 접합 패드는 상기 평탄화 정지층 및 상기 에칭 정지층을 통해 연장된다. 일 실시예에서, 상기 평탄화 정지층은 실리콘 탄화물을 포함한다. 일 실시예에서, 상기 표면 유전체 층은 6 ㎛ 내지 8 ㎛의 두께를 가진다. 일 실시예에서, 디바이스는 상기 상호 접속 구조체와 상기 복수의 제1 도전 패드 사이에 제2 유전체 층을 포함하고, 상기 평탄화 정지층은 상기 제2 유전체 층의 상부면 위로 연장된다. 일 실시예에서, 디바이스는 상기 상호 접속 구조체 위에 복수의 제2 도전 패드를 포함하고, 상기 복수의 제2 도전 패드에 연결되도록 상기 표면 유전체 층 내에 배치된 복수의 제2 접합 패드를 포함하고. 상기 제2 도전 패드는 상기 상호 접속 구조체로부터 격리된다. 일 실시예에서, 상기 복수의 제1 도전 패드는 알루미늄을 포함한다.
일 실시예에서, 방법은: 상호 접속 구조체 내에 제1 금속 라인을 형성하는 단계; 상기 상호 접속 구조체 위에 절연층을 형성하는 단계; 상기 절연층 위에 도전 요소를 형성하는 단계―상기 도전 요소는 상기 절연층을 통해 상기 제1 금속 라인으로 연장됨―; 상기 절연층 위로 연장되고 상기 도전 요소의 측벽 및 상부면 위로 연장되는 제1 정지 층을 형성하는 단계; 상기 제1 정지층 위에 제2 절연층을 형성하는 단계; 상기 제1 정지층을 평탄화 정지층으로서 사용하여 상기 제2 절연층에 대해 평탄화 공정을 수행하는 단계; 상기 제1 정지층 위에 제2 정지층을 형성하는 단계―상기 제2 정지층은 상기 제2 절연층의 상부면과 물리적으로 접촉하고 상기 제1 정지층의 상부면과 물리적으로 접촉함―; 상기 제2 정지층 위에 접합 산화물 층을 형성하는 단계; 및 상기 접합 산화물 층 내에 제1 접합 패드를 형성하는 단계를 포함한다. 일 실시예에서, 상기 평탄화 공정을 수행한 후에, 상기 절연층 위의 상기 제1 정지층의 제1 두께는 상기 도전 요소 위의 상기 제1 정지층의 제2 두께보다 두껍다. 일 실시예에서, 상기 접합 산화물 층 내에 제1 접합 패드를 형성하는 단계는 상기 제2 정지층을 에칭 정지층으로서 사용하여 상기 접합 산화물 층에 개구를 에칭하고, 상기 도전 요소를 노출시키도록 상기 제1 정지층에 개구를 에칭하는 단계를 포함한다. 일 실시예에서, 상기 접합 산화물 층 내에 제1 접합 패드를 형성하는 단계는 상기 제2 정지층을 에칭 정지층으로서 사용하여 상기 제2 절연층을 노출시키도록 상기 접합 산화물 층 내에 개구를 에칭하는 단계를 포함한다. 일 실시예에서, 방법은 상기 상호 접속 구조체 내의 제2 금속 라인을 노출시키도록 상기 접합 산화물 층 내의 개구를 상기 제2 절연층을 통해 연장시키는 단계를 포함한다.
일 실시예에서, 디바이스는: 반도체 기판 위의 상호 접속 구조체; 상기 상호 접속 구조체에 연결되도록 상기 상호 접속 구조체 위에 배치된 복수의 도전 패드; 상기 복수의 도전 패드 위의 제1 에칭 정지층; 상기 복수의 도전 패드를 둘러싸도록 상기 제1 에칭 정지층 위에 배치된 유전체 층―상기 유전체 층의 상부면은 상기 제1 에칭 정지층의 상부면과 동평면(coplanar)임―; 상기 제1 에칭 정지층 및 상기 유전체 층 위의 접합층; 및 상기 접합층 내의 복수의 접합 패드―상기 복수의 접합 패드는 상기 복수의 도전 패드에 연결됨―를 포함한다. 일 실시예에서, 디바이스는 상기 제1 에칭 정지층 및 상기 유전체 층 위에 제2 에칭 정지층을 포함한다. 일 실시예에서, 상기 제2 에칭 정지층의 재료는 상기 제1 에칭 정지층의 재료와 동일하다. 일 실시예에서, 디바이스는 상기 복수의 접합 패드에 그리고 상기 접합층에 접합된 상부 패키지를 포함한다. 일 실시예에서, 상기 제1 에칭 정지층은 상기 복수의 도전 패드의 측벽 상에서 연장된다. 일 실시예에서, 적어도 하나의 접합 패드는 상기 복수의 도전 패드 위로부터 상기 복수의 도전 패드 아래까지 연장된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 기판 위의 상호 접속 구조체;
상기 상호 접속 구조체에 연결되도록 상기 상호 접속 구조체 위에 배치된 복수의 제1 도전 패드;
상기 복수의 제1 도전 패드의 측벽 및 상부면 위로 연장되는 평탄화 정지층;
상기 평탄화 정지층 위로 연장되는 표면 유전체 층; 및
상기 복수의 제1 도전 패드에 연결되도록 상기 표면 유전체 층 내에 배치된 복수의 제1 접합 패드
를 포함하는, 디바이스.
2. 제1항에 있어서, 상기 평탄화 정지층 위로 연장되는 에칭 정지층을 더 포함하고, 상기 표면 유전체 층은 상기 에칭 정지층 상에 배치되는, 디바이스.
3. 제2항에 있어서, 상기 평탄화 정지층과 상기 에칭 정지층 사이에 제1 유전체 층을 더 포함하는, 디바이스.
4. 제2항에 있어서, 상기 복수의 제1 접합 패드는 상기 평탄화 정지층 및 상기 에칭 정지층을 통해 연장되는, 디바이스.
5. 제1항에 있어서, 상기 평탄화 정지층은 실리콘 탄화물을 포함하는, 디바이스.
6. 제1항에 있어서, 상기 표면 유전체 층은 6 ㎛ 내지 8 ㎛의 두께를 갖는, 디바이스.
7. 제1항에 있어서, 상기 상호 접속 구조체와 상기 복수의 제1 도전 패드 사이에 제2 유전체 층을 더 포함하고, 상기 평탄화 정지층은 상기 제2 유전체 층의 상부면 위로 연장되는, 디바이스.
8. 제1항에 있어서, 상기 상호 접속 구조체 위에 복수의 제2 도전 패드를 더 포함하고, 상기 복수의 제2 도전 패드에 연결되도록 상기 표면 유전체 층 내에 배치된 복수의 제2 접합 패드를 더 포함하며. 상기 제2 도전 패드는 상기 상호 접속 구조체로부터 격리되는, 디바이스.
9. 제1항에 있어서, 상기 복수의 제1 도전 패드는 알루미늄을 포함하는, 디바이스.
10. 상호 접속 구조체 내에 제1 금속 라인을 형성하는 단계;
상기 상호 접속 구조체 위에 절연층을 형성하는 단계;
상기 절연층 위에 도전 요소를 형성하는 단계―상기 도전 요소는 상기 절연층을 통해 상기 제1 금속 라인으로 연장됨―;
상기 절연층 위로 연장되고 상기 도전 요소의 측벽 및 상부면 위로 연장되는 제1 정지 층을 형성하는 단계;
상기 제1 정지층 위에 제2 절연층을 형성하는 단계;
상기 제1 정지층을 평탄화 정지층으로서 사용하여 상기 제2 절연층에 대해 평탄화 공정을 수행하는 단계;
상기 제1 정지층 위에 제2 정지층을 형성하는 단계―상기 제2 정지층은 상기 제2 절연층의 상부면과 물리적으로 접촉하고 상기 제1 정지층의 상부면과 물리적으로 접촉함―;
상기 제2 정지층 위에 접합 산화물 층을 형성하는 단계; 및
상기 접합 산화물 층 내에 제1 접합 패드를 형성하는 단계
를 포함하는, 방법.
11. 제10항에 있어서, 상기 평탄화 공정을 수행한 후에, 상기 절연층 위의 상기 제1 정지층의 제1 두께가 상기 도전 요소 위의 상기 제1 정지층의 제2 두께보다 두꺼운, 방법.
12. 제10항에 있어서, 상기 접합 산화물 층 내에 제1 접합 패드를 형성하는 단계는:
상기 제2 정지층을 에칭 정지층으로서 사용하여 상기 접합 산화물 층에 개구를 에칭하는 단계; 및
상기 도전 요소를 노출시키도록 상기 제1 정지층에 개구를 에칭하는 단계
를 포함하는, 방법.
13. 제10항에 있어서, 상기 접합 산화물 층 내에 제1 접합 패드를 형성하는 단계는:
상기 제2 정지층을 에칭 정지층으로서 사용하여 상기 제2 절연층을 노출시키도록 상기 접합 산화물 층 내에 개구를 에칭하는 단계를 포함하는, 방법.
14. 제13항에 있어서, 상기 상호 접속 구조체 내의 제2 금속 라인을 노출시키도록 상기 접합 산화물 층 내의 개구를 상기 제2 절연층을 통해 연장시키는 단계를 더 포함하는, 방법.
15. 반도체 기판 위의 상호 접속 구조체;
상기 상호 접속 구조체에 연결되도록 상기 상호 접속 구조체 위에 배치된 복수의 도전 패드;
상기 복수의 도전 패드 위의 제1 에칭 정지층;
상기 복수의 도전 패드를 둘러싸도록 상기 제1 에칭 정지층 위에 배치된 유전체 층―상기 유전체 층의 상부면은 상기 제1 에칭 정지층의 상부면과 동평면임―;
상기 제1 에칭 정지층 및 상기 유전체 층 위의 접합층; 및
상기 접합층 내의 복수의 접합 패드
를 포함하고,
상기 복수의 접합 패드는 상기 복수의 도전 패드에 연결되는, 디바이스.
16. 제15항에 있어서, 상기 제1 에칭 정지층 및 상기 유전체 층 위에 제2 에칭 정지층을 더 포함하는, 디바이스.
17. 제16항에 있어서, 상기 제2 에칭 정지층의 재료는 상기 제1 에칭 정지층의 재료와 동일한, 디바이스.
18. 제15항에 있어서, 상기 복수의 접합 패드에 그리고 상기 접합층에 접합된 상부 패키지를 더 포함하는, 디바이스.
19. 제15항에 있어서, 상기 제1 에칭 정지층은 상기 복수의 도전 패드의 측벽 상에서 연장되는, 디바이스.
20. 제15항에 있어서, 적어도 하나의 접합 패드가 상기 복수의 도전 패드 위로부터 상기 복수의 도전 패드 아래까지 연장되는, 디바이스.

Claims (10)

  1. 기판 위의 상호 접속 구조체;
    상기 상호 접속 구조체에 연결되도록 상기 상호 접속 구조체 위에 배치된 복수의 제1 도전 패드;
    상기 복수의 제1 도전 패드의 측벽 및 상부면 위로 연장되는 평탄화 정지층;
    상기 평탄화 정지층 위로 연장되는 표면 유전체 층; 및
    상기 복수의 제1 도전 패드에 연결되도록 상기 표면 유전체 층 내에 배치된 복수의 제1 접합 패드
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 평탄화 정지층 위로 연장되는 에칭 정지층을 더 포함하고, 상기 표면 유전체 층은 상기 에칭 정지층 상에 배치되는, 반도체 디바이스.
  3. 제2항에 있어서, 상기 평탄화 정지층과 상기 에칭 정지층 사이에 제1 유전체 층을 더 포함하는, 반도체 디바이스.
  4. 제2항에 있어서, 상기 복수의 제1 접합 패드는 상기 평탄화 정지층 및 상기 에칭 정지층을 통해 연장되는, 반도체 디바이스.
  5. 제1항에 있어서, 상기 평탄화 정지층은 실리콘 탄화물을 포함하는, 반도체 디바이스.
  6. 제1항에 있어서, 상기 상호 접속 구조체와 상기 복수의 제1 도전 패드 사이에 제2 유전체 층을 더 포함하고, 상기 평탄화 정지층은 상기 제2 유전체 층의 상부면 위로 연장되는, 반도체 디바이스.
  7. 제1항에 있어서, 상기 상호 접속 구조체 위에 복수의 제2 도전 패드를 더 포함하고, 상기 복수의 제2 도전 패드에 연결되도록 상기 표면 유전체 층 내에 배치된 복수의 제2 접합 패드를 더 포함하며. 상기 제2 도전 패드는 상기 상호 접속 구조체로부터 격리되는, 반도체 디바이스.
  8. 제1항에 있어서, 상기 복수의 제1 도전 패드는 알루미늄을 포함하는, 반도체 디바이스.
  9. 상호 접속 구조체 내에 제1 금속 라인을 형성하는 단계;
    상기 상호 접속 구조체 위에 절연층을 형성하는 단계;
    상기 절연층 위에 도전 요소를 형성하는 단계―상기 도전 요소는 상기 절연층을 통해 상기 제1 금속 라인으로 연장됨―;
    상기 절연층 위로 연장되고 상기 도전 요소의 측벽 및 상부면 위로 연장되는 제1 정지층을 형성하는 단계;
    상기 제1 정지층 위에 제2 절연층을 형성하는 단계;
    상기 제1 정지층을 평탄화 정지층으로서 사용하여 상기 제2 절연층에 대해 평탄화 공정을 수행하는 단계;
    상기 제1 정지층 위에 제2 정지층을 형성하는 단계―상기 제2 정지층은 상기 제2 절연층의 상부면과 물리적으로 접촉하고 상기 제1 정지층의 상부면과 물리적으로 접촉함―;
    상기 제2 정지층 위에 접합 산화물 층을 형성하는 단계; 및
    상기 접합 산화물 층 내에 제1 접합 패드를 형성하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  10. 반도체 기판 위의 상호 접속 구조체;
    상기 상호 접속 구조체에 연결되도록 상기 상호 접속 구조체 위에 배치된 복수의 도전 패드;
    상기 복수의 도전 패드 위의 제1 에칭 정지층;
    상기 복수의 도전 패드를 둘러싸는 유전체 층―상기 유전체 층의 상부면은 상기 제1 에칭 정지층의 상부면과 동평면(coplanar)임―;
    상기 제1 에칭 정지층 및 상기 유전체 층 위의 접합층; 및
    상기 접합층 내의 복수의 접합 패드
    를 포함하고,
    상기 복수의 접합 패드는 상기 복수의 도전 패드에 연결되는, 반도체 디바이스.
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