KR101464069B1 - 집적 회로 소자들 내의 세장형 범프들 - Google Patents

집적 회로 소자들 내의 세장형 범프들 Download PDF

Info

Publication number
KR101464069B1
KR101464069B1 KR20130011156A KR20130011156A KR101464069B1 KR 101464069 B1 KR101464069 B1 KR 101464069B1 KR 20130011156 A KR20130011156 A KR 20130011156A KR 20130011156 A KR20130011156 A KR 20130011156A KR 101464069 B1 KR101464069 B1 KR 101464069B1
Authority
KR
South Korea
Prior art keywords
opening
metal pad
ubm
passivation layer
length
Prior art date
Application number
KR20130011156A
Other languages
English (en)
Other versions
KR20130111265A (ko
Inventor
옌-리앙 린
첸-쉬엔 첸
틴-하오 쿼
쉥-유 우
충-슈 린
창-치아 황
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20130111265A publication Critical patent/KR20130111265A/ko
Application granted granted Critical
Publication of KR101464069B1 publication Critical patent/KR101464069B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H01L2224/05015—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

소자가 기판, 상기 기판 위의 금속 패드, 그리고 상기 금속 패드의 엣지 부분들을 덮는 패시베이션 층을 포함한다. 상기 패시베이션 층은 상기 금속 패드와 중첩되는 제1 개구부를 포함하고, 상기 제1 개구부는 상기 기판의 주요 표면에 대해서 평행한 방향으로 측정된 제1 측방향 치수를 가진다. 폴리머 층이 상기 패시베이션 층 위에 위치되고 그리고 상기 금속 패드의 엣지 부분들을 덮는다. 상기 폴리머 층이 상기 금속 패드와 중첩되는 제2 개구부를 포함한다. 상기 제2 개구부는 상기 방향을 따라서 측정된 제2 측방향 치수를 가진다. 상기 제1 측방향 치수는 상기 2 측방향 치수 보다 약 7 ㎛ 초과 만큼 더 크다. 언더-범프 메탈러지(Under-Bump metallurgy; UBM)는 상기 제2 개구부 내의 제1 부분 및 상기 폴리머 층의 부분들의 위에 놓인 제2 부분을 포함한다.

Description

집적 회로 소자들 내의 세장형 범프들{ELONGATED BUMPS IN INTEGRATED CIRCUIT DEVICES}
본원은 2012년 3월 29일자로 출원되고 발명의 명칭이 "Elongated Bumps in Integrated Circuit Devices" 라는 명칭의 미국 가특허출원 제 61/617,480 호의 이익 향유를 주장하고, 상기 가특허출원은 본원에서 참조에 의해서 포함된다.
집적 회로들은 글자 그대로의(literally) 수백만 개의 트랜지스터들 및 커패시터들과 같은 능동 소자들로 이루어진다. 이러한 소자들은 초기에는 서로로부터 절연되고, 그리고 추후에 상호연결되어 기능적인 회로들을 형성한다. 전형적인 상호연결 구조물들은 금속 라인들(와이어링들)과 같은 측방향 인터커넥션들, 그리고 비아들(vias) 및 콘택들과 같은 수직 인터커넥션들을 포함한다.
인터커넥션 구조물들의 상단부 상에, 커넥터 구조물들이 형성되고, 그리고 각각의 칩(chip)의 표면 상에 형성되고 노출된 본드 패드들(bond pads) 또는 금속 범프들을 포함한다. 전기 연결들은 칩을 패키지 기판 또는 다른 다이(die)에 연결하기 위한 본드 패드들/금속 범프들을 통해서 이루어진다. 전기 연결들은 와이어 본딩 또는 플립-칩(flip-chip) 본딩을 통해서 이루어질 수 있을 것이다.
한 타입의 커넥터 구조물들에는 알루미늄 패드가 포함되고, 그러한 알루미늄 패드는 각각의 하부 인터커넥트 구조물에 전기적으로 연결된다. 패시베이션(passivation) 층 및 폴리머 층이 형성되고, 이때 패시베이션 층 및 폴리머 층의 부분들이 알루미늄 패드의 엣지 부분들을 덮는다. 언더-범프 메탈러지(Under-Bump Metallurgy; UBM)가 패시베이션 층과 폴리머 층 내의 개구부 내로 연장하도록 형성된다. 구리 필라(pillar) 및 솔더 캡(solder cap)이 UBM 상에 형성될 수 있을 것이다.
본 발명은 범프 구조물들의 크기를 최적화함으로써, 로우-k 유전체 층들, 패시베이션 층, 및 폴리머 층 내의 응력들을 감소시키고자 하는 것이다.
본 발명은 기판; 상기 기판 위의 금속 패드; 상기 금속 패드의 엣지 부분들을 덮는 패시베이션 층으로서, 상기 패시베이션 층이 상기 금속 패드와 중첩되는 제1 개구부를 포함하고, 상기 제1 개구부는 상기 기판의 주요 표면에 대해서 평행한 방향으로 측정된 제1 측방향 치수를 가지는, 상기 패시베이션 층; 상기 패시베이션 층 위에 위치되고, 상기 금속 패드의 엣지 부분들을 덮는 폴리머 층으로서, 상기 폴리머 층이 상기 금속 패드와 중첩되는 제2 개구부를 포함하고, 상기 제2 개구부는 상기 방향을 따라서 측정된 제2 측방향 치수를 가지고, 상기 제1 측방향 치수가 상기 제2 측방향 치수보다 7 ㎛ 초과 만큼 더 큰, 상기 폴리머 층; 및 상기 제2 개구부 내의 제1 부분 및 상기 폴리머 층의 부분들의 위에 놓인 제2 부분을 포함하는 언더-범프 메탈러지(Under-Bump metallurgy; UBM)를 포함하는 소자를 제공한다.
또한, 본 발명은 기판; 상기 기판 위의 금속 패드; 상기 금속 패드의 엣지 부분들을 덮는 패시베이션 층으로서, 상기 패시베이션 층이 상기 금속 패드와 중첩되는 제1 개구부를 포함하고, 상기 제1 개구부는 상기 기판의 주요 표면에 대해서 평행한 방향으로 측정된 제1 측방향 치수를 가지는, 상기 패시베이션 층; 상기 패시베이션 층 위에 위치되고, 상기 금속 패드의 엣지 부분들을 덮는 폴리머 층으로서, 상기 폴리머 층이 상기 금속 패드와 중첩되는 제2 개구부를 포함하는, 상기 폴리머 층; 및 상기 제2 개구부 내의 제1 부분 및 상기 폴리머 층의 부분들 위에 놓인 제2 부분을 포함하는 언더-범프 메탈러지(Under-Bump metallurgy; UBM)로서, 상기 UBM은 상기 방향을 따라 측정된 제2 측방향 치수를 가지고, 상기 제1 측방향 치수는 상기 제2 측방향 치수 보다 2 ㎛ 초과 만큼 더 작은, 상기 UBM을 포함하는 소자를 제공한다.
또한, 본 발명은 기판; 상기 기판 위의 금속 패드; 상기 금속 패드의 엣지 부분들을 덮는 패시베이션 층으로서, 상기 패시베이션 층이 제1 개구부를 포함하고, 상기 금속 패드의 부분은 상기 제1 개구부 아래에 배치되고, 상기 제1 개구부는 제1 방향 및 제2 방향을 따라 측정된 제1 길이 및 제1 폭을 가지며, 상기 제1 및 제2 방향들이 상기 기판의 주요 표면에 대해서 평행한, 상기 패시베이션 층; 상기 패시베이션 층 위에 위치되고, 상기 패시베이션 층을 덮는 폴리머 층으로서, 상기 폴리머 층이 제2 개구부를 포함하고, 상기 금속 패드의 부분이 상기 제2 개구부 아래에 배치되며, 상기 제2 개구부는 상기 제1 방향 및 상기 제2 방향 각각을 따라 측정된 제2 길이 및 제2 폭을 가지며, 상기 제1 길이가 상기 제2 길이 보다 7 ㎛ 초과만큼 더 크고, 상기 제1 폭이 상기 제2 폭 보다 7 ㎛ 초과만큼 더 큰, 상기 폴리머 층; 및 상기 제2 개구부 내의 제1 부분 및 상기 폴리머 층의 부분 위에 놓인 제2 부분을 포함하는 언더-범프 메탈러지(Under-Bump metallurgy; UBM)로서, 상기 UBM은 상기 제1 방향 및 상기 제2 방향 각각을 따라서 측정된 제3 길이 및 제3 폭을 가지고, 상기 제1 길이가 상기 제3 길이 보다 2 ㎛ 초과만큼 더 작고, 상기 제1 폭이 상기 제3 폭 보다 2 ㎛ 초과만큼 더 작은, 상기 UBM을 포함하는 소자를 제공하는 것이다.
본원 발명의 실시예들 및 그 장점들을 보다 완전하게 이해할 수 있도록 하기 위해서, 첨부 도면들과 함께 이하의 설명을 참조할 수 있을 것이다.
도 1은 일부 예시적인 실시예들에 따른 패키지 성분(component)의 단면도를 도시한다.
도 2는 2개의 패키지 성분들 사이의 범프-온-트레이스(bump-on-trace)를 포함하는 패키지를 도시한 도면이다.
도 3은 도 1의 여러 가지 성분들의 평면도를 도시한다.
본원 발명의 실시예들의 제조 및 이용에 대해서 이하에서 상세하게 설명한다. 그러나, 그러한 실시예들은 다양한 여러 가지 특정 내용들(contexts)로 구현될 수 있는 많은 적용가능한 진보적인 개념들을 제공한다는 것을 이해하여야 한다. 기술된 특정 실시예들은 설명을 위한 것이고, 그리고 본원 발명의 범위를 제한하지 않는다.
도 1은 예시적인 실시예에 따른 패키지 성분(20)의 단면을 도시한다. 일부 실시예들에서, 패키지 성분(20)이 소자 다이가 된다. 이러한 실시예들에 따른 반도체 기판(30)이 벌크(bulk) 실리콘 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판일 수 있을 것이다. 그 대신에, 3족, 4족, 5족 원소들을 포함하는 다른 반도체 물질들이 또한 반도체 기판(30)에 포함될 수 있을 것이다. 집적 회로(32)가 반도체 기판(30)의 표면(30A)에 형성된다. 집적 회로(32)는 상보형 금속-산화물-반도체(complementary metal-oxide semiconductor; CMOS) 소자들을 그 내부에 포함할 수 있을 것이다. 대안적인 실시예들에서, 패키지 성분(20)은 인터포저(interposer) 다이, 패키지 기판, 또는 패키지 등이 된다. 패키지 성분(20)이 인터포저 다이인 실시예들에서, 패키지 성분(20)은 트랜지스터들과 같은 능동 소자들을 내부에 포함하지 않는다. 패키지 성분(20)은 저항들 또는 커패시터들과 같은 수동 소자들을 포함할 수 있을 것이고, 또는 이러한 실시예들에서 수동 소자들을 포함하지 않을 수 있을 것이다.
패키지 성분(20)은 반도체 기판(30) 위의 층간 절연체(ILD)(33), 그리고 상기 ILD(33) 위의 금속 층들(34)을 더 포함할 수 있을 것이다. 금속 층들(34)은 유전체 층들(38) 내에 형성된 비아들(36) 및 금속 라인들(35)을 포함한다. 일부 실시예들에서, 유전체 층들(38)이 로우(low)-k 유전체 물질들로 형성된다. 로우-k 유전체 물질들의 유전 상수들(k 값들)이, 예를 들어, 약 2.8 미만일 수 있거나, 약 2.5 미만일 수 있을 것이다. 금속 라인들(35) 및 비아들(36)이 구리, 구리 합금, 또는 다른 금속들로 형성될 수 있을 것이다.
금속 패드(40)가 금속 층들(34) 위에 형성되고, 그리고 금속 층들(34) 내의 비아들(36) 및 금속 라인들(35)을 통해서 회로(32)에 전기적으로 커플링될 수 있을 것이다. 금속 패드(40)는 알루미늄 패드 또는 알루미늄-구리 패드일 수 있을 것이다. 금속 패드(40)의 측방향 치수가 DAP로서 표시된다(marked). 측방향 치수(DAP)는 기판(30)의 (상단부 표면(30A)과 같은) 주요 표면들에 대해서 평행한 방향을 따라서 측정된 길이 또는 폭이 될 수 있을 것이다.
패시베이션 층(42)이 금속 패드(40)의 엣지 부분들을 덮기 위해서 형성된다. 금속 패드(40)의 중앙 부분이 패시베이션 층(42) 내의 개구부(142)를 통해서 (그리고 그 아래에서) 노출된다. 개구부(142)는 기판(30)의 주요 표면(30A)에 대해서 평행한 방향을 따라서 측정된 폭 또는 길이일 수 있는 측방향 치수(Dpass2)를 가진다. 패시베이션 층(42)이 단일 층 또는 복합 층일 수 있고, 그리고 비-다공성 물질로 형성될 수 있을 것이다. 일부 실시예들에서, 패시베이션 층(42)은 실리콘 산화물 층(도시하지 않음), 및 실리콘 산화물 층 위의 실리콘 질화물 층(도시하지 않음)을 포함하는 복합체 층이다. 대안적인 실시예들에서, 패시베이션 층(42)은 도핑되지 않은 실리케이트 유리(Un-doped Silicate Glass ;USG), 및/또는 실리콘 산질화물(oxynitride) 등을 포함한다. 비록 하나의 패시베이션 층(42)이 도시되어 있지만, 하나 초과의 패시베이션 층이 존재할 수 있을 것이다. 예를 들어, 금속 패드(40) 아래에, 패시베이션 층(39)이 존재할 수 있을 것이다. 그러한 실시예들에서, 패시베이션 층(39) 및 패시베이션 층(42)이 또한 상세한 설명 전체를 통해서 부동태-1(또는 pass1)(39) 및 부동태-2(또는 pass2)(42)으로 지칭된다.
폴리머 층(46)이 패시베이션 층(42) 위에 형성되고 그리고 패시베이션 층(42)을 덮는다. 폴리머 층(46)이 에폭시, 폴리이미드, 벤조시클로부틴(BCB), 및 폴리벤조사졸(polybenzoxazole; PBO) 등과 같은 폴리머를 포함할 수 있을 것이다. 폴리머 층(46)을 패터닝하여 개구부(146)를 형성하고, 상기 개구부(146)를 통해서 금속 패드(40)가 노출된다. 개구부(146)는 측방향 치수(DPIO)를 가지고, 그러한 측방향 치수는 기판(30)의 주요 표면(30A)에 대해서 평행한 방향으로 측정된다.
언더-범프 메탈러지(UBM)(48)가 금속 패드(40) 위에 형성된다. UBM(48)는 폴리머 층(46) 상의 제1 부분, 및 상기 금속 패드(40)와 접촉하기 위해서 개구부(146) 내로 연장하는 제2 부분을 포함한다. UBM(48)의 측방향 치수가 DUBM으로서 표시되고, 그러한 측방향 치수는 기판(30)의 주요 표면(30A)에 대해서 평행한 방향으로 측정된다. 일부 실시예들에서, UBM(48)은 티타늄 층 및 구리 또는 구리 합금으로 형성된 시드(seed) 층을 포함한다.
금속 필라(pillar, 50)가 UBM(48) 위에 형성되고, 그리고 UBM(48)와 함께 공통 경계를 갖는다(co-terminus). 예를 들어, 금속 필라(50)의 엣지들의 각각이 UBM(48)의 상응하는 엣지에 대해서 정렬된다. 따라서, 금속 필라(50)의 측방향 치수들이 또한 UBM(48)의 각각의 측방향 치수들과 동일하다. UBM(48)은 금속 패드(40) 및 금속 필라(50)와 물리적으로 접촉할 수 있을 것이다. 일부 예시적인 실시예들에서, 금속 필라(50)가 리플로우(reflow) 프로세스에서 용융되지 않는 비-리플로우성(non-reflowable) 금속(들)으로 형성된다. 예를 들어, 금속 필라(50)가 구리 또는 구리 합금으로 형성될 수 있을 것이다. 금속 필라(50)의 상단부 표면(50A)이 폴리머 층(46)의 상단부 표면(46A) 보다 더 높다.
금속 필라(50)에 더하여, 금속 필라(50) 상에 형성된 금속 층(52)과 같은 추가적인 금속 층들이 존재할 수 있고, 금속 층(52)은 니켈 층, 팔라듐 층, 금 층, 또는 이들의 복수-층들을 포함할 수 있을 것이다. 또한, 솔더 캡(54)이 금속 층(52) 상에 형성될 수 있을 것이고, 상기 솔더 캡(54)은 Sn-Ag 합금, Sn-Cu 합금, 또는 Sn-Ag-Cu 합금 등으로 형성될 수 있을 것이고, 그리고 무연(lead-free)이거나 또는 납을 함유할 수 있을 것이다.
일부 실시예들에 따라서, 로우-k 유전체 층들(38) 내의 응력(stress) 그리고 pass2(42) 및 폴리머 층(46) 상에 인가되는 응력들을 최소화하기 위해서, UBM(48)의 측방향 치수(DUBM), pass2(42) 내의 개구부(142)의 측방향 치수(Dpass2), 및 폴리머 층(46) 내의 개구부(146)의 측방향 치수(DPIO)가 이하의 관계식을 가질 수 있을 것이다:
[수학식 1]
(DPIO + 7 ㎛) < Dpass2 < (DUBM - 2 ㎛)
이러한 관계식이 만족되었을 때, 로우-k 유전체 층들(38), pass2(42), 및 폴리머 층(46) 내의 응력들이 충분히 작게 되고, 그에 따라 패키지 성분(20)이 신뢰성 테스트들을 통과할 수 있을 것이다.
도 2는 범프-온-트레이스(Bump-On-Trace; BOT) 본딩 기법을 통해서 금속 필라(50)를 패키지 성분(60)의 금속 트레이스(62)에 본딩하는 것을 도시한다. 일부 실시예들에서, 패키지 성분(60)은 패키지 기판이고, 그러한 패키지 기판은 라미네이트(laminate) 기판일 수 있을 것이다. 패키지 성분(60)은 복수의 라미네이트형 유전체 층들, 및 라미네이트형 유전체 층들 내에 매립된 금속 라인들 및 비아들(도시하지 않음)을 포함한다. 대안적인 실시예들에서, 패키지 성분(60)은 소자 다이, 패키지, 또는 인터포저 다이 등이다. BOT 본딩 기법에서, 솔더 영역(54)이 금속 트레이스(62)의 표면(62A) 및 측벽 표면들(62B)에 본딩된다.
도 3은 금속 패드(40), UBM(48), pass2 개구부(142), 및 폴리머 개구부(146)의 예시적인 평면도이다. 패키지 성분(60)(도 2)의 금속 트레이스(62)가 또한 개략적으로 도시되어 있다. 일부 실시예들에서, 금속 패드(40), UBM(48), pass2 개구부(142), 및 폴리머 개구부(146)가 세장형 평면 도시(top view) 형상들을 가지고, 그리고 각각의 길이방향들을 따라서 측정된 길이들, 및 각각의 폭방향들을 따라서 측정된 폭들을 가진다. 금속 트레이스(62)의 길이방향은 금속 패드(40), UBM(48), pass2 개구부(142), 및 폴리머 개구부(146)의 길이방향과 평행하다. 수학식(1)에서와 같이 UBM(48), pass2 개구부(142), 및 폴리머 개구부(146)의 측방향 치수들(DUBM, Dpass2, 및 DPIO)이 각각 길이들(LUBM, Lpass2, 및 LPIO)일 수 있을 것이다. 그에 따라, 수학식(1)은 다음과 같이 다시 작성될 수 있을 것이다:
[수학식 2]
(LPIO + 7 ㎛) < Lpass2 < (LUBM - 2 ㎛)
또한, UBM 48, pass2 개구부(142), 및 폴리머 개구부(146)의 측방향 치수들(DUBM, Dpass2, 및 DPIO)이 또한 폭들(WUBM, Wpass2, 및 WPIO) 각각일 수 있을 것이다. 그에 따라 수학식(1)이 다음과 같이 다시 작성될 수 있을 것이다:
[수학식 3]
(WPIO + 7 ㎛) < Wpass2 < (WUBM - 2 ㎛)
도 1 및 3에서와 같이 패키지 성분(20)을 형성할 때, 수학식(2) 또는 수학식(3)이 일부 실시예들에 따라서 만족된다. 또한, 양 수학식들(2 및 3)이 동시에 만족될 수 있을 것이다.
수학식들(2 및 3)은 금속 패드(40)의 길이(LAP)와 폭(WAP) 사이의 관계식을 포함하지 않는다. 실험 결과들로부터, 금속 패드(40)의 형상 및 크기들이 도 1에 도시된 구조물 내의 응력 감소에 큰 영향을 미치지 않는다는 것을 확인하였다. 따라서, 패키지 성분(20)의 신뢰성을 희생시키지 않으면서도, 금속 패드(40)의 크기들 및 형상의 선택에 있어서의 유연성을 가지게 된다.
상이한 치수들(LAP/WAP, LUBM/WUBM, Lpass2/Wpass2, 및 LPIO/WPIO)를 가지는 상이한 샘플 다이들(20)(도 1)에 대해서 시뮬레이션이 실시되었다. 시뮬레이션 결과의 일부를 표 1에 기재하였다.
샘플 다이들 1 2 3 4 5 6 7 8
LAP/WAP 79 56/101 79 79 79 56/101 79 79
Lpass2/Wpass2 69 69 69/74 50/74 48/74 44/74 42/74 37/74
LPIO/WPIO 30/40 30/40 30/40 30/40 30/40 30/40 30/40 30/40
LUBM/WUBM 50/95 50/95 50/95 50/95 50/95 50/95 50/95 50/95
정규화된(Normalized) 응력 1.19 1.19 1.20 1.1 1.03 1.00 0.98 0.97
표 1에서, 도 1에서의 구조를 가지는 8개의 샘플 다이들을 시뮬레이팅하여 각각의 로우-k 유전체 층(38) 내의 상응하는 응력들을 확인하였다. 표의 마지막 행(row)에 기재된 바와 같은 결과적인 응력들은 상대적인 값들로서 기재되어 있으며, 그러한 값들은 샘플 다이(6)에서의 로우-k 유전체 층(38) 내의 응력들에 대해서 정규화된다. 샘플 다이(6)는, 시뮬레이팅되는 것 이외에, 또한 물리적 실리콘 기판 상에 형성된다. 결과들은, 샘플 다이(6)의 구조가 적절하게 여유(margin)를 두고 신뢰성 테스트들을 통과할 수 있다는 것을 나타낸다. 약간의 여유들을 고려하여, 각각 정규화된 응력들이 1.1, 1.03, 1.00, 0.98, 및 0.97인 샘플들(4, 5, 6, 7 및 8)이 시뮬레이션들을 통과하는 수용가능한 샘플들이고, 그리고 각각 정규화된 응력들이 1.10, 1.19, 및 1.20인 샘플 다이들(1, 2, 및 3)이 통과하지 못한 샘플들이었다. 또한, 샘플 다이(1)는 물리적 실리콘 기판 상에도 형성되고, 그리고 결과들은 그러한 것이 통과하지 못한다는 것을 나타내는데, 이는 각각의 로우-k 유전체 층(38) 내의 로우-k 층간 박리(delamination) 때문이다.
제2, 제3, 제4, 및 제5 행들은 측방향 치수들(길이들 및 폭, 도 3 참조)이다. 표 1의 제2 내지 제5 행들 내의 각각의 테이블의 칸(cell)은 하나의 값, 또는 "/" 표시로 분리된 2개의 값들을 포함한다. "/" 표시 앞쪽의 값은 길이(㎛)이고, 그리고 "/" 표시 뒤쪽의 값은 폭(㎛)이다. 만약 표의 칸이 하나의 값을 가진다면, 그 값은 서로 동일한 길이 및 폭 모두를 나타낸다. 샘플 다이들(1 및 2)의 LAP/WAP 값들을 비교하면, 금속 패드(40)(도 1)의 형상을 지름이 79 ㎛인 둥근 형상으로부터 LAP/WAP가 56/101 인 세장형 형상으로 변경하는 것이 응력의 감소를 초래하지 않는다는 것을 발견하였으며, 이때 양 샘플 다이들(1 및 2)의 응력들은 1.19 이다. 이는 금속 패드(40)의 크기 및 형상이 응력에 영향을 미치지 않는다는 것을 나타낸다. 또한, 샘플 다이들(2 및 3)의 Lpass2/Wpass2 값들의 비교로부터, pass2 개구부(142)의 형상이 응력 감소에 사소한(insignificant) 영향을 미친다는 것을 나타낸다.
샘플 다이(2)의 Lpass2 및 LUBM 값들은 각각 69 ㎛ 및 50 ㎛ 이다. 샘플 다이(3)의 Lpass2 및 LUBM 값들은 각각 50 ㎛ 및 50 ㎛ 이다. Lpass2 및 LUBM 값들 사이의 차이를 감소시키는 것은 응력이 샘플 다이(3)의 1.20 으로부터 샘플 다이(4)의 1.1 로 감소시키는 결과를 초래한다는 것을 발견하였다. 샘플 다이들(5 내지 8)에 도시된 바와 같이, 관계식 Lpass2 <= (LUBM - 2 ㎛)이 만족될 때, 각각의 응력들이 낮고, 그리고 수용가능한 범위 내에 포함된다. 추가적으로 샘플 다이들(3 내지 8)의 Lpass2 및 LPIO 값들을 비교하면, 관계식 (LPIO + 7 ㎛) < Lpass2 가 만족될 때 수용가능한 낮은 응력들이 얻어질 수 있다는 것을 발견하였다.
표 1은 길이들(LAP/Lpass2/LUBM/LPIO)과 각각의 응력들 사이의 관계를 나타낸다. 폭들(WAP/Wpass2/WUBM/WPIO) 및 각각의 응력들이 또한 유사한 관계(수학식 (3) 참조)를 가진다. 예를 들어, 표 2는 시뮬레이션 결과를 보여주고, 여기에서 길이들(LAP/Lpass2/LUBM/LPIO)은 일정하게 유지되는 한편, 샘플 다이들의 폭(WAP/Wpass2/WUBM/WPIO)이 변경된다. 응력들은 또한 폭(WAP/Wpass2/WUBM/WPIO)의 변경과 함께 변경된다.
샘플 다이들 1 2 3 4 5 6 7
LAP/WAP 79 79 79 79 79 79 79
Lpass2/Wpass2 45/105 45/95 45/93 45/60 45/50 45/47 45/44
LPIO/WPIO 30/40 30/40 30/40 30/40 30/40 30/40 30/40
LUBM/WUBM 50/95 50/95 50/95 50/95 50/95 50/95 50/95
정규화된 응력 1.22 1.15 1.02 1.00 0.98 0.97 0.96
표 2에 도시된 시뮬레이션 결과들은, 수학식(3)이 만족될 때, 응력들이 낮다는 것을 나타낸다. 예를 들어, 샘플 다이들(1 및 2)은 관계식 Wpass2 < (WUBM - 2 ㎛)을 만족시키지 못하고, 그리고 샘플 다이들(1 및 2)의 상응하는 응력들은 높다. 샘플 다이들(4-7)은 관계식 Wpass2 < (WUBM - 2 ㎛)를 만족시키고, 그리고 샘플 다이들(4-7)의 상응하는 응력들은 낮다. 샘플(3)은 여유분(margin) 안에 포함되고, 그리고 그 응력은 높은 응력들로부터 낮은 응력들로의 전이적인(transitional) 응력이다.
실시예들에서, 범프 구조물들의 크기를 최적화함으로써, 로우-k 유전체 층들, 패시베이션 층, 및 폴리머 층 내의 응력들을 감소시킬 수 있을 것이다. 개선책은 부가적인 리소그래피 단계들 및 부가적인 제조 비용을 필요로 하지 않는다. 또한, 금속 패드(40)의 형상 및 크기에 대한 필요한 요건이 없기 때문에, 금속 패드(40)의 루팅(routing) 유연성이 부정적인 영향을 받지 않는다.
실시예들에 따라서, 소자는 기판, 기판 위의 금속 패드, 및 상기 금속 패드의 엣지 부분들을 덮는 패시베이션 층을 포함한다. 패시베이션 층은 금속 패드와 중첩되는 제1 개구부를 가지고, 상기 제1 개구부는 기판의 주요 표면에 대해서 평행한 방향을 따라 측정된 제1 측방향 치수를 가진다. 폴리머 층은 패시베이션 층 위에 위치되고 그리고 금속 패드의 엣지 부분들을 덮는다. 폴리머 층은 금속 패드와 중첩되는 제2 개구부를 가진다. 제2 개구부는 상기 방향을 따라 측정된 제2 측방향 치수를 가진다. 제1 측방향 치수는 약 7 ㎛ 초과 만큼 제2 측방향 치수보다 더 크다. UBM은 제2 개구부 내의 제1 부분, 및 폴리머 층의 부분들 위에 놓인 제2 부분을 포함한다.
다른 실시예들에 따라서, 소자는 기판, 상기 기판 위의 금속 패드, 그리고 상기 금속 패드의 엣지 부분들을 덮는 패시베이션 층을 포함한다. 패시베이션 층은 상기 금속 패드와 중첩되는 제1 개구부를 포함한다. 상기 제1 개구부는 기판의 주요 표면에 대해서 평행한 방향으로 측정된 제1 측방향 치수를 가진다. 폴리머 층이 패시베이션 층 위에 위치되고 그리고 금속 패드의 엣지 부분들을 덮는다. 폴리머 층은 상기 금속 패드와 중첩되는 제2 개구부를 포함한다. UBM은 제2 개구부 내의 제1 부분, 그리고 상기 폴리머 층의 부분들의 위에 놓인 제2 부분을 포함한다. UBM은 상기 방향을 따라 측정된 제2 측방향 치수를 가진다. 상기 제1 측방향 치수는 상기 제2 측방향 치수 보다 약 2 ㎛ 초과 만큼 더 작다.
또 다른 실시예들에 따라서, 소자는 기판, 상기 기판 위의 금속 패드, 그리고 상기 금속 패드의 엣지 부분들을 덮는 패시베이션 층을 포함한다. 패시베이션 층은 상기 금속 패드 위에서 제1 개구부를 구비한다. 상기 제1 개구부는 제1 방향 및 제2 방향으로 측정된 제1 길이 및 제1 폭을 가지고, 상기 제1 및 제2 방향들은 기판의 주요 표면에 대해서 평행하다. 폴리머 층이 패시베이션 층 위에 위치되고 그리고 패시베이션 층을 덮으며, 상기 폴리머 층은 제2 개구부를 가지며, 상기 금속 패드의 부분은 상기 제2 개구부 하부에 배치된다. 제2 개구부는 제1 방향 및 제2 방향으로 각각 측정된 제2 길이 및 제2 폭을 가진다. 상기 제1 길이는 상기 제2 길이 보다 약 7 ㎛ 초과 만큼 더 크고, 상기 제1 폭은 상기 제2 폭 보다 약 7 ㎛ 초과 만큼 더 크다. UBM은 제2 개구부 내의 제1 부분 및 상기 폴리머 층의 일부 위의 제2 부분을 포함한다. UBM은 제1 방향 및 제2 방향 각각을 따라서 측정된 제3 길이 및 제3 폭을 가진다. 제1 길이는 제3 길이 보다 약 2 ㎛ 초과 만큼 더 작고, 그리고 제1 폭은 제3 폭 보다 약 2 ㎛ 초과 만큼 더 작다.
비록 실시예들 및 그 장점들을 구체적으로 설명하였지만, 첨부된 청구항들에 의해서 규정된 바와 같은 실시예들의 사상 및 범위로부터 벗어나지 않고도, 여러 가지 변경들, 치환들 및 대안들이 이루어질 수 있다는 것을 이해하여야 할 것이다. 또한, 본원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 및 물질의 조성, 수단들, 방법들 및 단계들의 특별한 실시예로 제한되지 않을 것이다. 본원에 개시된 상응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 기존의 또는 추후에 개발되는, 프로세스들, 기계들, 제조, 물질의 조성, 수단들, 방법들 또는 단계들이 본원 발명에 따라서 이용될 수 있다는 것을 소위 당업자는 본원의 개시내용으로부터 용이하게 이해할 수 있을 것이다. 따라서, 첨부된 청구항들은 그러한 프로세스들, 기계들, 제조, 물질의 조성, 수단들, 방법들 또는 단계들을 포함할 것이다. 또한, 각각의 청구항은 독립적인 실시예를 구성하고, 그리고 여러 청구항들 및 실시예들의 조합도 본원 발명의 범위에 포함된다.

Claims (10)

  1. 기판;
    상기 기판 위의 금속 패드;
    상기 금속 패드의 엣지 부분들을 덮는 패시베이션 층으로서, 상기 패시베이션 층이 상기 금속 패드와 중첩되는 제1 개구부를 포함하고, 상기 제1 개구부는 상기 기판의 주요 표면에 대해서 평행한 방향으로 측정된 제1 측방향 치수를 가지는, 상기 패시베이션 층;
    상기 패시베이션 층 위에 위치되고, 상기 금속 패드의 엣지 부분들 및 상기 패시베이션 층의 엣지 부분들을 덮는 폴리머 층으로서, 상기 폴리머 층이 상기 금속 패드와 중첩되는 제2 개구부를 포함하고, 상기 제2 개구부는 상기 방향을 따라서 측정된 제2 측방향 치수를 가지고, 상기 제1 측방향 치수가 상기 제2 측방향 치수보다 7 ㎛ 초과 만큼 더 큰, 상기 폴리머 층; 및
    상기 제2 개구부 내의 제1 부분 및 상기 폴리머 층의 부분들의 위에 놓인 제2 부분을 포함하는 언더-범프 메탈러지(Under-Bump metallurgy; UBM)를
    포함하는 소자.
  2. 제1항에 있어서, 상기 UBM이 상기 방향으로 측정된 제3 측방향 치수를 가지며, 상기 제1 측방향 치수가 상기 제3 측방향 치수보다 2 ㎛ 초과만큼 더 작은 것인 소자.
  3. 제1항에 있어서, 상기 UBM 위에 금속 필라(pillar)를 더 포함하는 소자.
  4. 제3항에 있어서, 상기 금속 패드, 상기 패시베이션 층, 상기 폴리머 층, 및 상기 UBM이 소자 다이 내에 포함되고, 상기 금속 필라가 범프-온-트레이스 본드를 통해서 패키지 기판의 금속 트레이스에 본딩되는 것인 소자.
  5. 제1항에 있어서, 상기 UBM은 세장형 평면 도시(elongated top-view) 형상을 가지고, 길이 및 이러한 길이 보다 더 작은 폭을 가지며, 상기 방향은 상기 UBM의 길이방향에 대해서 평행한 것인 소자.
  6. 제1항에 있어서, 상기 UBM은 세장형 평면 도시 형상을 가지고, 길이 및 이러한 길이 보다 더 작은 폭을 가지며, 상기 방향은 상기 UBM의 폭방향에 대해서 평행한 것인 소자.
  7. 제1항에 있어서, 상기 제1 개구부, 상기 제2 개구부, 및 상기 UBM이 세장형 평면 도시 형상들을 가지는 것인 소자.
  8. 삭제
  9. 기판;
    상기 기판 위의 금속 패드;
    상기 금속 패드의 엣지 부분들을 덮는 패시베이션 층으로서, 상기 패시베이션 층이 제1 개구부를 포함하고, 상기 금속 패드의 부분은 상기 제1 개구부 아래에 배치되고, 상기 제1 개구부는 제1 방향 및 제2 방향을 따라 측정된 제1 길이 및 제1 폭을 가지며, 상기 제1 및 제2 방향들이 상기 기판의 주요 표면에 대해서 평행한, 상기 패시베이션 층;
    상기 패시베이션 층 위에 위치되고, 상기 패시베이션 층의 엣지 부분들을 덮는 폴리머 층으로서, 상기 폴리머 층이 제2 개구부를 포함하고, 상기 금속 패드의 부분이 상기 제2 개구부 아래에 배치되며, 상기 제2 개구부는 상기 제1 방향 및 상기 제2 방향 각각을 따라 측정된 제2 길이 및 제2 폭을 가지며, 상기 제1 길이가 상기 제2 길이 보다 7 ㎛ 초과만큼 더 크고, 상기 제1 폭이 상기 제2 폭 보다 7 ㎛ 초과만큼 더 큰, 상기 폴리머 층; 및
    상기 제2 개구부 내의 제1 부분 및 상기 폴리머 층의 부분 위에 놓인 제2 부분을 포함하는 언더-범프 메탈러지(Under-Bump metallurgy; UBM)로서, 상기 UBM은 상기 제1 방향 및 상기 제2 방향 각각을 따라서 측정된 제3 길이 및 제3 폭을 가지고, 상기 제1 길이가 상기 제3 길이 보다 2 ㎛ 초과만큼 더 작고, 상기 제1 폭이 상기 제3 폭 보다 2 ㎛ 초과만큼 더 작은, 상기 UBM을
    포함하는 소자.
  10. 제9항에 있어서, 상기 금속 패드 아래에 놓인 로우-k 유전체 층을 더 포함하는 소자.
KR20130011156A 2012-03-29 2013-01-31 집적 회로 소자들 내의 세장형 범프들 KR101464069B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261617480P 2012-03-29 2012-03-29
US61/617,480 2012-03-29
US13/559,840 US8922006B2 (en) 2012-03-29 2012-07-27 Elongated bumps in integrated circuit devices
US13/559,840 2012-07-27

Publications (2)

Publication Number Publication Date
KR20130111265A KR20130111265A (ko) 2013-10-10
KR101464069B1 true KR101464069B1 (ko) 2014-11-21

Family

ID=49154894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130011156A KR101464069B1 (ko) 2012-03-29 2013-01-31 집적 회로 소자들 내의 세장형 범프들

Country Status (5)

Country Link
US (1) US8922006B2 (ko)
KR (1) KR101464069B1 (ko)
CN (1) CN103367301B (ko)
DE (1) DE102013103465B4 (ko)
TW (1) TWI520291B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105588B2 (en) * 2010-10-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor component having a second passivation layer having a first opening exposing a bond pad and a plurality of second openings exposing a top surface of an underlying first passivation layer
US8802556B2 (en) * 2012-11-14 2014-08-12 Qualcomm Incorporated Barrier layer on bump and non-wettable coating on trace
US9224688B2 (en) * 2013-01-04 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal routing architecture for integrated circuits
US20150022987A1 (en) * 2013-07-18 2015-01-22 Stmicroelectronics (Crolles 2) Sas Electronic device comprising an integrated circuit chip provided with projecting electrical connection pads
US10269752B2 (en) * 2014-09-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package with UBM and methods of forming
US10141288B2 (en) 2015-07-31 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Surface mount device/integrated passive device on package or device structure and methods of forming
US20170141041A1 (en) * 2015-11-12 2017-05-18 Mediatek Inc. Semiconductor package assembly
KR102678759B1 (ko) * 2016-10-14 2024-06-27 삼성전자주식회사 반도체 소자
TWI652776B (zh) * 2016-10-31 2019-03-01 聯發科技股份有限公司 半導體封裝結構
US20180166419A1 (en) * 2016-12-12 2018-06-14 Nanya Technology Corporation Semiconductor package
US11217557B2 (en) * 2019-05-14 2022-01-04 Innolux Corporation Electronic device having conductive particle between pads
CN112071819B (zh) 2019-06-11 2023-05-16 群创光电股份有限公司 电子装置
CN113471159A (zh) * 2021-07-02 2021-10-01 颀中科技（苏州）有限公司 一种金属凸块结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321247A (ja) * 1994-05-26 1995-12-08 Hitachi Ltd Ｂｇａ型半導体装置とそれを実装する基板
KR20100014308A (ko) * 2007-04-23 2010-02-10 플립칩 인터내셔날, 엘.엘.씨 향상된 기계적 및 열기계적 성능을 위한 솔더 범프 상호접속
JP2010263208A (ja) 2009-04-30 2010-11-18 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造
KR20110091730A (ko) * 2008-10-31 2011-08-12 어드밴스드 마이크로 디바이시즈, 인코포레이티드 금속 필러에 대한 감소된 스트레스 구성을 포함하는 반도체 디바이스

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3351355B2 (ja) * 1998-09-29 2002-11-25 株式会社デンソー 電子部品の実装構造
CN101877336B (zh) * 2009-04-30 2012-07-25 台湾积体电路制造股份有限公司 集成电路结构与形成集成电路结构的方法
US8169076B2 (en) * 2009-06-16 2012-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures having lead-free solder bumps
US8476759B2 (en) * 2011-11-30 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321247A (ja) * 1994-05-26 1995-12-08 Hitachi Ltd Ｂｇａ型半導体装置とそれを実装する基板
KR20100014308A (ko) * 2007-04-23 2010-02-10 플립칩 인터내셔날, 엘.엘.씨 향상된 기계적 및 열기계적 성능을 위한 솔더 범프 상호접속
KR20110091730A (ko) * 2008-10-31 2011-08-12 어드밴스드 마이크로 디바이시즈, 인코포레이티드 금속 필러에 대한 감소된 스트레스 구성을 포함하는 반도체 디바이스
JP2010263208A (ja) 2009-04-30 2010-11-18 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造

Also Published As

Publication number Publication date
TWI520291B (zh) 2016-02-01
TW201340275A (zh) 2013-10-01
DE102013103465B4 (de) 2015-04-30
US8922006B2 (en) 2014-12-30
DE102013103465A1 (de) 2013-10-02
CN103367301B (zh) 2017-04-26
CN103367301A (zh) 2013-10-23
KR20130111265A (ko) 2013-10-10
US20130256874A1 (en) 2013-10-03

Similar Documents

Publication Publication Date Title
KR101464069B1 (ko) 집적 회로 소자들 내의 세장형 범프들
US9991218B2 (en) Connector structures of integrated circuits
KR101564138B1 (ko) 집적회로용 메탈 라우팅 아키텍처
US11658143B2 (en) Bump-on-trace design for enlarge bump-to-trace distance
US9257385B2 (en) Landing areas of bonding structures
US8546941B2 (en) Multi-direction design for bump pad structures
US8441127B2 (en) Bump-on-trace structures with wide and narrow portions
US10050000B2 (en) Bump-on-trace structures with high assembly yield
US8659123B2 (en) Metal pad structures in dies

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171026

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 6