KR20100014308A - 향상된 기계적 및 열기계적 성능을 위한 솔더 범프 상호접속 - Google Patents

향상된 기계적 및 열기계적 성능을 위한 솔더 범프 상호접속 Download PDF

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KR20100014308A
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레이난테 알바라도
위안 루
리차드 레드번
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플립칩 인터내셔날, 엘.엘.씨
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Abstract

입력-출력(IO) 구조물 상에 범프를 포함하는 반도체 패키지의 장치 및 방법이 개시되며, 이 반도체 패키지는 장치 패드, 범프 하부 금속 패스(UBM), 폴리머, 및 패시베이션 층을 포함한다. 장치 패드의 중심에서부터 장치 패드의 바깥 가장자리까지의 최단거리 대 UBM의 중심에서부터 UBM의 바깥 가장자리까지의 최단거리의 비율은 0.5:1 내지 0.95:1 내에 있다. 또한, 폴리머 중심에서부터 폴리머의 바깥 가장자리까지의 최단거리 대 UBM의 중심에서부터 UBM의 바깥 가장자리까지의 최단거리의 비율은 0.35:1 내지 0.85:1 내에 있다. 추가로, 패시베이션 층의 중심에서부터 패시베이션 층의 바깥 가장자리까지의 최단거리 대 UBM의 중심에서부터 UBM의 바깥 가장자리까지의 최단거리의 비율은 0.35:1 내지 0.80:1 내에 있다.

Description

향상된 기계적 및 열기계적 성능을 위한 솔더 범프 상호접속{SOLDER BUMP INTERCONNECT FOR IMPROVED MECHANICAL AND THERMO MECHANICAL PERFORMANCE}
관련 출원
본 출원은 2007년 4월 23일 출원된 미국 가출원 제60/913,337호 및 2008년 4월 21일 출원된 미국 비 가출원 제12/107,009호를 우선권 주장하며, 상기 출원들은 모두 참조문헌으로서 그 전체가 본 명세서에 포함된다. 미국 가출원 제60/913,337호는 2005년 10월 28일 출원된 PCT 특허 출원 제PCT/US05/39008호에 관련되며, 상기 PCT 출원 또한 참조문헌으로서 그 전체가 본 명세서에 포함된다. PCT 특허 출원 제PCT/US05/39008호는 2004년 10월 28일 출원된 미국 가출원 제60/623,200호에 관련되고 이를 우선권 주장하며, 미국 가출원 제60/623,200호 또한 참조문헌으로서 그 전체가 본 명세서에 포함된다.
본 출원은 저작권 보호의 적용을 받는 자료를 포함한다. 저작권 소유자는, 누군가에 의한 특허청 파일 또는 기록에 나타나는 바와 같은 특허 개시물의 복제 재생에 대해 이의를 제기할 수 없지만, 그렇지 않다면, 그것이 무엇이든지 모든 저작권을 소유한다.
분야
본 개시물은 전자 웨이퍼 레벨 칩 스케일 패키징 및 플립 칩 패키징 및 어셈 블리 분야에 관한 것으로, 더 자세하게, 기계적 강도 및 충격 방지가 향상된 솔더 범프 상호접속 구조물을 제공한다.
통상적으로는, 반도체 장치와 외부 회로 사이에 전기 접속을 제공하는데 와이어 본딩(wire bonding)이 사용되었다. 반도체 장치는, 그 장치가 제조된 웨이퍼로부터 다이싱되고 패키지 내에 페이스-업(face-up) 형태로 배치된다. 그 다음, 통상적으로 금 또는 구리로 만들어진 작은 와이어들이 반도체 장치 상에 존재하는 본드 패드와 패키지 상의 외부 리드(lead) 사이에 용접된다.
플립 칩 기술은 패키지 내에 반도체 장치를 페이스 다운(face down) 형태로 배치한다는 것에서 그 명칭이 유래된 것이다. 반도체 장치의 표면 상의 전도성 솔더 범프를 리플로우(reflow)함으로써 반도체 장치와 패키지의 외부 리드 사이에 전기 접속이 만들어진다.
플립 칩 기술은, 본드 패드를 형성하기 위해 반도체 장치의 전체 영역이 이용될 수 있는 반면, 와이어 본딩에서 통상적으로 반도체 장치의 주변에 본드 패드가 형성되기 때문에, 많은 수의 전기 접속들이 만들어지는 것을 허용한다. 플립 칩 기술은 또한 와이어 본딩에 연관된 저항 및 전기용량을 제거함으로써 반도체 장치와 외부 회로 사이에 빠른 전기 접속을 용이하게 한다.
웨이퍼-레벨 칩-스케일 패키지("WLCSP", Wafer-level chip-scale package) 또는 웨이퍼 레벨 패키지("WLP", wafer level package)는, 반도체 장치의 제조 동안에, 반도체 장치 상에 바로 전기 접속을 형성함으로써 플립 칩의 개념을 앞서간 다. 이는 반도체 장치가 인쇄 회로 기판("PCB")에 직접적으로 장착되는 것을 허용함으로써, 별도의 패키지에 대한 필요성을 없앤다. 결과의 패키징된 장치는 베어(bare) 반도체 장치와 유사하게 크기가 조절된다. WLCSP 구현은 더 작아진 패키지 크기뿐만 아니라 전기 성능의 추가 증가로부터 이득을 얻는다. WLCSP를 위한 납 야금을 갖는 솔더로부터 납 이외의(non-lead) 야금으로의 산업 전환은 높은 신뢰성있는 칩 패키징을 위해 열순환(thermai cycling) 및 갑작스런 기계적 충격의 효과에 대한 증가된 감도를 가져왔다.
재배선층("RDL", Redistribution layer) 기술은, 본드 패드가 장치 주변에 위치되는 예전 방식의 반도체 장치 설계가 WLCSP를 이용하는 것을 허용한다. RDL은 반도체 장치 상의 본드 패드와 솔더 범프 사이에 전기 경로를 생성하여, 솔더 범프가 반도체 장치의 전체 영역을 가로질러 고르게 분배되는 것을 허용한다.
도 1은 솔더 범핑 이전의 장치 패드 상의 IO 구조물 상에 있는 종래 기술의 범프를 도시하며, 도 2a는 솔더 범프(106)가 적용된 후의 도 1의 IO 구조물 상에 있는 종래 기술의 범프를 도시한다. 장치는 기판(101), 장치 패드(102), 및 패시베이션(passivation) 층(103)으로 구성된다. 장치 패드(102)는, 통상적으로 알루미늄, 구리, 또는 이 두 물질의 복합물을 포함하는 금속 물질이다. 장치 패드(102)는 관련 산업에 흔히 알려져 있는 몇몇 방법들 중 임의의 방법을 이용하여 형성될 수 있다. 기판(101)은 실리콘, 갈륨 비소, 리튬 탄탈레이트, 실리콘 게르마늄 등과 같은 물질을 포함할 수 있다. 명료하게 기술하기 위해, 기판 물질은 본 명세서에서 일반적으로 실리콘으로 언급될 것이지만, 이러한 용어의 사용은 본 개시물을 오직 실리콘 기반의 기판으로 한정하려는 의도로서 해석되어서는 안된다.
장치 패시베이션 층(103)은 통상적으로 질화규소, 질화산화물(oxidenitride) 등을 포함한다. 패시베이션 층(103)은 장치 패드 상에서 연속적이지 않지만, 오히려 개별적으로 패시베이션 개구부로서 언급되는, 패시베이션 물질이 없는 개구부를 정의한다. 패시베이션 개구부는, 도 1의 IO 구조물 상에 있는 범프의 위 표면을 보여주는 도 2에 더 상세히 도시되어 있다. 패시베이션 개구부는 보통은 원형이고 장치 패드(102)의 중심부 상에 있다. 패시베이션 개구부는, 장치 패드로의 접속 및 부착을 위해 WLCSP 처리 또는 플립 칩 패키징 처리시 후속 금속이 증착될 영역을 정의한다.
도 1 및 도 2에 도시되어 있는 것과 같은, IO 구조물 상에 하부(underlying) 범프를 배치하기 위한 종래 기술은, 금속 도금, 금속 스퍼터링 등과 같은 표준의 금속 증착 방법을 이용하여 범프 하부 금속 패드("UBM", under bump metal pad)(105)를 형성하는 것으로 구성된다. UBM(105)은, Ti(W)/Cu; Al/Electroless Ni/Immersion Au; Al/Electroless Ni/PdlAu; A1Cu/Electroless Ni/Immersion Au; AlCuSi/Electroless Ni/Immersion Au; 및 AlSi/Electroless Ni/Immersion Au를 포함하는 많은 수의 잘 알려진 물질들 중 임의의 물질을 포함할 수 있다. 사용된 기술 및 물질 때문에, UBM(105)이 패시베이션 물질(103) 및 장치 패드(102)에 부착될 수 있고, 통상적으로 약 1.0 마이크론 이상의 층을 형성한다. UBM(105)의 상부 표면은 솔더 범프 배치를 위한 장소를 제공하고 솔더 범프의 부착을 용이하게 한다. 도 1 및 도 2에서, UBM 솔더 범프 장소는 폴리머(104) 내의 개구부에 의해 정의된 다.
통상적인 종래 기술의 프로세스는, 폴리이미드, 벤조시클로부텐("BCB", benzocyclobutene) 등으로 구성된 폴리머 물질을 이용한다. 폴리머(104)의 두께는 통상 10 마이크론 이하이다. 폴리머(104)는 통상적으로, 보통은 원형이고 UBM(105)의 중심부 상에 있는 개구부를 생성하기 위해 광으로 정의된다(photodefined). 이러한 예에서, 그리고 종래 기술의 솔더 범핑 구조물의 대부분에서, 장치 패드(102)의 직경은 UBM(105)의 직경보다 크거나 또는 그와 같다, 즉 결과적으로 1:1의 비율 또는 그 이상의 비율이다. 이와 같은 종래 기술의 솔더 범핑 구조물에서, 폴리머(204)의 개구부의 직경은 통상적으로, 0.86:1 또는 그 이하의 비율로 UBM(105)의 직경보다 작다.
도 3 및 도 4는 IO 구조물 상에 있는 대안적인 종래 기술의 범프의 단면도 및 평면도를 각각 도시한다. 이러한 버전의 종래 기술에서, 장치 패드(302)의 직경은 0.43:1의 통상적인 비율로 UBM(305)의 직경보다 작다. 폴리머 개구부의 직경은 0.32:1의 통상적인 비율로 UBM(305)의 직경보다 작다. 도 3 및 도 4에 도시된 것과 같은 하부(underlying) 구조물을 배치하기 위한 종래 기술은, 폴리이미드, 벤조시클로부텐, 폴리벤즈옥사졸(polybenzoxazole), 폴리벤즈옥사졸 유도체 등과 같은 폴리머(304)를, 장치 패시베이션 층(303)의 개구부 및 장치 패드(302) 상에 배치하는 것으로 구성된다. 폴리머(304)의 두께는 통상적으로 10 마이크론 이하이다. 그 다음, 폴리머(304)는, 보통은 원형이고 장치 패시베이션 개구부의 중심부 상에 있으며 장치 패드(302)의 표면에 개방된 개구부를 생성하기 위해 광으로 정의된다.
프로세스의 이 시점에서, 폴리머(304)는 장치 패시베이션 층(303)에 접속되는 영역을 정의하는데, 이 영역은 장치 패시베이션 층(303)의 개구부 내에 있다. 폴리머(304)의 개방 영역이 폴리머 개구부로서 알려져 있다. 일단 폴리머 개구부가 정의되면, UBM(305)은, 금속 도금, 금속 스퍼터링 등과 같은 표준의 방법을 통해 증착될 것이다. 이러한 프로세스는 UBM(305)의 기저면이 폴리머(304), 폴리머(304)와 장치 패드(302) 사이의 장치 패시베이션 층(303)의 임의의 노출된 패시베이션 부분, 및 장치 패드(302) 자체에 부착되도록, UBM(305)을 형성한다. UBM(305)의 위 측면은 솔더 범프 배치 및 부착을 위해 정의된 표면이다.
이러한 구조물에서, 그리고 하부 솔더 범핑 구조물의 대부분에서, 장치 패드(302)의 직경은 UBM(305)의 직경보다 작고, 통상적으로는 0.43:1의 비율을 갖는다. 이는, 장치 패드(302) 상으로의 UBM(305)의 상당한 오버랩을 야기한다. 또한, 폴리머(304)의 개구부의 직경은 통상적으로 UBM(305)의 직경보다 작고, 통상적으로 0.32:1의 비율을 갖는다.
도 5 및 도 6은, 솔더 범핑 이전의 예시적인 종래 기술의 재배선층("RDL") 하부 구조물을 도시한 단면도이다. 도 6a는 솔더 범프(507)가 적용된 후의 예시적인 종래 기술의 RDL 하부 구조물을 도시한 단면도이다. 도 7은 도 5 및 도 6에 도시된 구조물의 평면도이다. RDL 트레이스(505)는, 관련 산업에 잘 알려져 있는 표준의 금속 증착 방법을 이용하여 형성된다. RDL 트레이스는 단일 금속 층이거나, 또는 티타늄/알루미늄/티타늄 또는 구리 또는 알루미늄 또는 니켈 구리 또는 크롬/구리/크롬 등의 적층된 금속 층일 수 있다. RDL 트레이스(505)의 단부에서, 통상적 으로 금속이 원형 패턴으로 형성되어, 랜딩 패드(505a)가 된다. 랜딩 패드(505a)는 후속 WLCSP 또는 플립 칩 패키징 공정을 위한 접속 포인트를 제공한다. 랜딩 패드는 단일 금속 층이거나, 또는 알루미늄, 알루미늄/니켈/구리, 티타늄/알루미늄/티타늄 또는 구리 또는 니켈/금/구리 등의 적층된 금속 층일 수 있다. 일단 트레이스(505) 및 랜딩 패드(505a)가 형성되면, 광으로 정의될 수 있는(photodefineable) 폴리머 2 물질(506)이 트레이스(505) 및 랜딩 패드(505a) 위에 증착된다. 그 다음, 랜딩 패드(505a)의 중심 영역에 위치되고 랜딩 패드(505a)의 일부를 노출시키는 개구부가 폴리머 2 물질(506) 내에 정의된다. 랜딩 패드의 중심부 바깥의 모든 폴리머 2 물질(506)은 손상되지 않은 상태로 남아있고, 트레이스(505)를 피복한다. 폴리머 2 물질(506)의 두께는 통상적으로 20 마이크론 이하이다. UBM(507)은 폴리머 2 물질(506) 위에 그리고 랜딩 패드(505a) 상에 형성 형성되어, UBM(507)과 랜딩 패드(505a) 사이에 전기 접속이 생성된다.
통상적으로, 랜딩 패드(505a)는 UBM(507)의 직경보다 크거나 또는 그와 동일한 직경을 같는다. 종래의 패드 직경 대 UBM 직경의 비율은 1:1이거나 또는 그보다 크다. 폴리머 2 개구부 직경 대 UBM 직경의 비율은 통상적으로 0.9:1이거나 또는 그보다 크다. 도 6a는 RDL 상의 통상적인 솔더 범프를 도시한다.
반도체 산업에서 널리 행해지는 트렌드는, 더 작은 피처 크기를 이용하는 공정 기술로 이동하는 것이며, 이 기술은 반도체 장치가 더 많은 기능성을 보여주도록 허용한다. 시스템 온 칩("SoC", System-on-a-Chip) 장치는 더 작은 피처 크기에 의해 가능해진 반도체 장치의 클래스의 일례이며, 도 3 및 도 4에 도시된 구조물에 의해 간략화된다. 더 큰 기능성과 결합된 더 작은 피처 크기는, 도 1 및 도 2를 도 3 및 도 4와 비교 도시한 바와 같이, 감소된 입력-출력("IO") 패드 크기를 가져왔다. WLCSP 애플리케이션의 최종의 IO 패드의 기하학적 구조는 요구되는 솔더 범프보다 상당히 작아졌으며, 이로인해 솔더 범프와 최종 IO 패드 기하구조 사이에 좁은 연결부(neck)의 구조물을 생성할 수 있게 되었다. 좁은 연결부는 솔더 범프에 대한 불안정성 및 불일치를 야기하며, 온도 순환 및 갑작스런 기계적 충격에 대한 솔더 범프의 감도를 더 증가시켰다.
이에 따라, 기계 낙하 테스트, 기계적 충격 또는 진동 테스트, 기계 전단 테스트, 온도 순환, 온도 충격 테스트, 또는 특히 솔더 범프를 위해 납첨가 솔더 복합물 외의 강성 솔더 복합물이 이용될 때 반도체 패키지 테스트시 이용되는 다른 테스트와 같은, 신뢰성 테스트에서의 향샹된 기계적 및 열기계적 성능을 제공하는 향상된 반도체 패키지를 얻는 것이 바람직할 것이다. 본 개시물은, 관련 기술의 한계 및 단점들에 기인한 하나 이상의 문제점들을 실질적으로 제거하는 솔더 범프 상호접속 구조물에 관한 것이다.
본 발명의 추가의 특징 및 장점들은 후속하는 설명에 기술될 것이며, 부분적으로는 본 개시물로부터 명백하거나, 또는 본 발명의 실행에 의해 교시될 수 있다. 본 발명의 목적 및 다른 장점들은, 본 명세서에 포함되는 임의의 청구항 및 첨부된 도면을 포함하여, 기술된 본 설명에서 특히 지시되는 구조물에 의해 실현되고 획득될 것이다.
몇몇 실시예들에서, 최종 금속 패드 크기를 갖는 최종 금속 패드 및 기판을 갖는 재배선 칩 스케일 패키지가 제공된다. 최종 금속 패드 위에 증착된 장치 패시베이션 층은 패시베이션 개구부를 갖고, 여기서 상기 장치 패시베이션 층은 하부 최종 금속 패드를 노출시키기 위해 국부적으로 제거된다. 패시베이션 층 위에 증착된 폴리머 층은 폴리머 개구부를 갖고, 여기서 상기 폴리머 개구부는 하부 최종 금속 패드를 노출시키기 위해 국부적으로 제거된다. 폴리머 층 위에 증착된 전도성 층은 트레이스 및 랜딩 패드를 제공하도록 패터닝되며, 이 랜딩 패드는 랜딩 패드 길이를 갖는다. 폴리머 층 개구부를 갖는 전도성 층 위에 증착된 폴리머 층은 하부 랜딩 패드를 노출시키기 위해 국부적으로 제거된다. 폴리머 층 위에 증착된 범프 하부 금속 층은 최종 범프 하부 금속 크기 및 범프 하부 금속 돌출부(overhang)를 갖는다. 폴리머 개구부 직경 대 최종 범프 하부 금속 직경의 비율은 약 0.35:1 내지 약 0.85:1의 범위 내에 있다. 랜딩 패드 직경 대 최종 범프 하부 금속 직경의 비율은 약 0.5:1 내지 약 0.95:1 범위 내에 있다. 범프 하부 금속 및 다른 영역이 대략 원형의 기하구조를 갖는 실시예에서, 상기 정의된 길이들은 그들의 직경에 대응한다.
몇몇 실시예들에서, 최종 금속 패드 크기를 갖는 최종 금속 패드 및 기판 갖는 솔더 범프 온 IO 칩 스케일 패키지가 제공된다. 최종 금속 패드 위에 증착된 장치 패시베이션 층은 패시베이션 개구부를 갖고, 여기서 상기 장치 패시베이션 층은 하부 최종 금속 패드를 노출시키기 위해 국부적으로 제거된다. 패시베이션 층 위에 증착된 폴리머 층은 폴리머 개구부를 갖고, 여기서 상기 폴리머 개구부는 하부 최종 금속 패드를 노출시키기 위해 국부적으로 제거된다. 폴리머 층 위에 증착된 범프 하부 금속 층은 최종 범프 하부 금속 크기를 갖는다. 폴리머 개구부 대 최종 범프 하부 금속 크기의 비율은 약 0.35:1 내지 약 0.85:1의 범위 내에 있다. 최종 금속 패드 크기 대 최종 범프 하부 금속 크기의 비율은 약 0.5:1 내지 약 0.95:1의 범위 내에 있다. 패시베이션 개구부 대 최종 범프 하부 금속 크기의 비율은 약 0.35:1 내지 약 0.80:1 범위 내에 있다. 범프 하부 금속 및 다른 영역들이 대략 원형의 기하구조를 갖는 실시예들에서, 상기 정의된 길이들은 그들의 직경에 대응한다.
상술한 일반적인 설명 및 후속하는 상세한 설명은 모두 예시이고 설명을 위한 것이며, 열기계적 강도 및 낙하 테스트 성능이 향상된 개시된 솔더 범프 상호접속 구조물의 추가 설명이 제공될 것이다.
열기계적 강도 및 낙하 테스트 성능이 향상된 개시된 솔더 범프 상호접속 구조물에 대한 추가 이해를 제공하기 위해 포함되고, 본 명세서의 일부에 통합되며 본 명세서의 일부를 구성하는 첨부한 도면들은, 예시적 실시예들을 도시하고, 설명과 함께, 열기계적 강도 및 낙하 테스트 성능이 향상된 개시된 솔더 범프 상호접속 구조물의 적어도 하나의 실시예의 원리들을 설명하기 위해 제공된다.
도 1은 솔더 범핑 이전의 장치 패드 상의 IO 구조물 상에 있는 종래 기술의 범프를 도시한다.
도 2는 도 1의 IO 구조물 상에 있는 범프의 평면도이다.
도 2a는 솔더 범프의 생성을 포함하여, 장치 패드 상의 IO 구조물 상에 범프를 생성하기 위한 통상적인 종래 기술의 프로세스를 도시한다.
도 3은 솔더 범핑 이전의 장치 패드 상의 IO 구조물 상에 있는 대안적인 종래 기술의 범프를 도시한다.
도 4는 도 3의 IO 구조물 상에 있는 범프의 평면도이다.
도 5는 예시적인 종래 기술의 재배선층 구조물의 단면도이다.
도 6은 도 5에 도시된 재배선층 구조물의 일부의 상세도이다.
도 6a는 솔더 범프를 포함하여, RDL 구조물 상에 있는 예시적 종래 기술의 범프의 단면도이다.
도 7은 도 5에 도시된 재배선층 구조물의 평면도이다.
도 8은 일 실시예에 따른 IO 구조물 상의 예시적 범프의 단면도이다.
도 9는 도 8에 도시된 IO 구조물 상의 예시적 범프의 평면도이다.
도 10은 일 실시예에 따른 예시적 재배선층 구조물의 단면도이다.
도 11은 도 10에 도시된 재배선층의 일부의 상세도이다.
도 12는 도 10에 도시된 예시적 재배선층 구조물의 평면도이다.
후속하는 설명 및 도면들은, 당업자들이 본 명세서에 기술된 시스템 및 방법들을 실시하는 것을 충분히 가능하게 하는 특정 실시예들을 예시한다. 다른 실시예들은 구조적, 논리적, 프로세스 및 다른 변경들을 통합할 수 있고, 본 개시물의 범위 내에 있도록 의도된다. 예들은 단지 가능한 변형례들의 전형이다.
본 시스템 및 방법의 다양한 실시예들을 구현하는 요소들이 아래에 기술된다. 많은 요소들은 잘 알려져 있는 구조물들을 이용하여 구성될 수 있다. 본 시스템 및 방법의 기술은 다양한 기술들을 이용하여 구현될 수 있다는 것 또한 이해되어야 한다.
열기계적 강도 및 낙하 테스트 성능이 향상된 솔더 범프 상호접속 구조물에 대한 특정 실시예들의 개시가 이제 아래에서 제시된다. 반도체 장치 패키지는 통상적으로, 예컨대 칩 온 보드(chip-on-board) 어셈블리 애플리케이션을 위해 사용되는 바와 같은 칩 스케일 패키지 또는 웨이퍼 레벨 패키지로서, 또는 플립 칩 패키지 애플리케이션에서 사용되는 표준의 플립 칩 패키지로서 구현된다. 이와 같은 구현들의 예는 미국 특허 제6,441,487호(발명의 명칭: Chip Scale Package Using Large Ductile Solder Balls, 발명자: Elenius 등, 2002년 8월 27일 공고), 미국 특허 제5,844,304호(발명의 명칭: Process for Manufacturing Semiconductor Device and Semiconductor Wafer, 발명자: Kata 등, 1998년 12월 1일 공고), 미국 특허 제5,547,740호(발명의 명칭: Solderable Contacts for Flip Chip Integrated Circuit Devices, 발명자: Higdon 등, 1996년 8월 20일 공고), 미국 특허 제6,251,501호(발명의 명칭: Surface Mount Circuit Device and Solder Bumping Method Therefor, 발명자: Higdon 등, 2001년 6월 26일 공고), 및 PCT 특허 출원 제PCT/US05/39008(발명의 명칭: Semiconductor Device Package with Bump Overlying a Polymer Layer, 발명자: Vrtis 등, 2005년 10월 28일 출원)에 기술되어 있으며, 이 출원들 각각은 적어도 패키징 애플리케이션, 구조물, 및 제조 방법 에 관한 그들의 기술에 대한 참조 문헌으로서 본 명세서에 통합된다.
개시된 상호접속 구조물의 장점은, 열기계적 강도 및 낙하 테스트 성능의 원하는 증가를 달성하기 위해 종래의 제조 기술의 장점을 취할 수 있다는 것이다. 최적의 하부 구조물은, UBM의 직경, 폴리머 개구부의 직경, 장치 패시베이션 개구부의 직경, 및 장치 패드의 직경을 정의하는 것으로 개시된다. UBM, 폴리머 개구부, 장치 패시베이션 개구부, 및/또는 장치 패드에 대해 원형의 기하구조를 이용하는 것으로 본 명세서에 기술되지만, 본 개시물의 정신 또는 범위를 벗어나지 않고, 대안적인 기하구조가 대신 사용될 수 있다. 예로서, 일 실시예에서, 구조물들 중 하나 이상은 정사각형의 기하구조를 이용하여 정의될 수 있지만, 이에 한정되는 것은 아니다. 이와 같은 실시예에서, 구조물의 한 측면의 길이가 대응하는 직경을 대신할 수 있다.
도 8 및 도 9는 본 명세서에 기술된 비율들을 이용하여, IO 구조물 상의 예시적 범프를 도시한다. 도 8 및 도 9에서, 장치 패드(802)의 직경 대 UBM(805)의 직경의 비율은 0.5:1에서부터 최대 0.95:1까지의 범위 내에 있다. 폴리머(804)의 개구부의 직경 대 UBM(805)의 직경의 비율은 0.35:1에서부터 최대 0.85:1까지의 범위 내에 있다. 장치 패시베이션 층(803)의 개구부의 직경 대 UBM(805)의 직경의 비율은 0.35:1에서부터 최대 0.80:1까지의 범위 내에 있다. 이러한 크기의 비율들을 이용함으로써, IO 구조물 상의 본 범프는 열적 응력 및 기계적 응력과 관련된 힘들이 IO 구조물 상의 범프 전반에 더욱 고르게 분산되는 것을 허용하여, 아래에서 추가 기술되는 바와 같이, 불리한 조건 하에 있는 구조물의 전체 성능을 향상시킨다.
도 10, 도 11, 및 도 12는 예시적인 RDL 하부 구조물을 도시한다. 도 10 내지 도 12에서, 랜딩 패드(1005a)의 직경 대 UBM(1007)의 직경의 비율은 0.5:1에서부터 최대 0.95:1까지의 범위 내에 있다. 폴리머 2 층(1006)의 개구부의 직경 대 UBM(1007)의 직경의 비율은 0.35:1에서부터 최대 0.85:1까지의 범위 내에 있다. 이러한 크기의 비율들을 이용함으로써, RDL 하부 구조물은 열적 응력 및 기계적 응력에 연관된 힘들이 RDL 하부 구조물 전반에 더욱 고르게 분산되는 것을 허용하여, 아래에서 추가 기술되는 바와 같이, 불리한 조건 하에 있는 구조물의 전체 성능을 향상시킨다.
합동 전자 장치 엔지니어링 협의회(JEDEC, Joint Electron Device Engineering Council) JESD22-B111 표준은, 낙하한 휴대용 장치 내에 있는 반도체 장치가 경험할 기계적 충격을 견디는, 플립 칩의 능력 또는 WLCSP의 능력을 평가하는 방법을 제공한다. 이전의 WLCSP는 100회의 낙하 이전에 실패를 나타냈다. 본 명세서에 기술되는 바와 같은 본 발명의 다양한 실시예들은, 대략 200%보다 큰 수치까지 WLCSP의 낙하 테스트 성능을 향샹시켰고, 이제 WLCSP는 100회 이상의 낙하를 견딜 수 있다.
본 명세서에 기술된 컴포넌트 기하구조의 구현을 통해, 새로운 범프 구조물은 증가된 열기계적 안정성을 제공하고 갑작스런 낙하로부터의 충격을 흡수하는, 전체 구조물의 능력을 향상시킨다. 예로서, 열기계적 안정성에 관하여, 95% 신뢰도에 5%의 실패율을 갖는 온도 순환 테스트(TCT, temperature cycle test)는 100%보다 크게 향상될 수 있다(몇몇의 경우 600 사이클을 초과함). JEDEC 낙하 테스트 성 능은 100%보다 크게 향상될 수 있다. IO 구현부 상에 있는 범프의 JESDA104B를 이용한 TCT에 대한 2번째 레벨 테스트에서, 새로운 구조물은 일반적으로 600 사이클을 넘는 시점에서 첫번째 실패를 보여줬다. 유사하게, JESD22-B111 표준을 이용하는 IO 상의 범프의 낙하 테스트는 최대 800회의 낙하까지 실패없이 통과되었다. 재배선 범프 구조물은 최대 1000 사이클까지 JESDA104B를 이용하는 TCT에 대한 2번째 레벨 테스트 결과에서 생존하였으며, 재배선 범프 구조물은 최대 800회 낙하의 JESD22-B111 표준 낙하 테스트에서 생존하였다.
특정한 예시적 장치 및 방법이 상술되었지만, 당업자는 다른 실시예들에서 상기 단계들 중 상당수는 재정렬되고 및/또는 생략될 수 있다는 것을 인식할 것이다. 특정한 실시예들에 대한 상기 설명은, 당업자들이 현재의 기술을 적용함으로써 포괄적인 개념을 벗어나지 않고 다양한 용례들을 위해 본 발명을 용이하게 수정 및/또는 적합화할 수 있다는 본 개시물의 일반적인 특성을 충분히 드러내 보여준다. 예를 들어, 추가의 폴리머 층 및 재배선 트레이스를 이용하여 반도체 웨이퍼 위에 복수의 금속 층들(예컨대, 최대 5층)을 형성할 수 있다. 따라서, 이와 같은 적합화 및 수정은 개시된 실시예들의 등가물의 의미 및 범위 내에 있다. 본 명세서에서 이용되는 용어 또는 표현은 설명을 목적으로 한 것이지 한정하려는 의미는 아니다.

Claims (18)

  1. 입력-출력(IO) 구조물 상에 범프(bump)를 포함하는 반도체 패키지에 있어서,
    장치 패드;
    범프 하부 금속 패드(UBM, under bump metal pad);
    폴리머; 및
    패시베이션(passivation) 층
    을 포함하고,
    상기 장치 패드의 중심에서부터 상기 장치 패드의 바깥 가장자리까지의 최단거리 대 상기 UBM의 중심에서부터 상기 UBM의 바깥 가장자리까지의 최단거리의 비율은 0.5:1에서부터 최대 0.95:1까지의 범위 내에 있는 것인, 반도체 패키지.
  2. 제1항에 있어서, 상기 폴리머의 중심에서부터 상기 폴리머의 바깥 가장자리까지의 최단거리 대 상기 UBM의 중심에서부터 상기 UBM의 바깥 가장자리까지의 최단거리의 비율은 0.35:1에서부터 최대 0.85:1까지의 범위 내에 있는 것인, 반도체 패키지.
  3. 제1항에 있어서, 상기 패시베이션 층의 중심에서부터 상기 패시베이션 층의 바깥 가장자리까지의 최단거리 대 상기 UBM의 중심에서부터 상기 UBM의 바깥 가장자리까지의 최단거리의 비율은 0.35:1에서부터 최대 0.80:1까지의 범위 내에 있는 것인, 반도체 패키지.
  4. 제1항에 있어서,
    상기 폴리머의 중심에서부터 상기 폴리머의 바깥 가장자리까지의 최단거리 대 상기 UBM의 중심에서부터 상기 UBM의 바깥 가장자리까지의 최단거리의 비율은 0.35:1에서부터 최대 0.85:1까지의 범위 내에 있고,
    상기 패시베이션 층의 중심에서부터 상기 패시베이션 층의 바깥 가장자리까지의 최단거리 대 상기 UBM의 중심에서부터 상기 UBM의 바깥 가장자리까지의 최단거리의 비율은 0.35:1에서부터 최대 0.80:1까지의 범위 내에 있는 것인, 반도체 패키지.
  5. 제1항에 있어서, 열적 응력 및 기계적 응력에 연관된 힘들이 상기 IO 구조물 상의 범프 전반에 더욱 고르게 분산되는 것인, 반도체 패키지.
  6. 제1항에 있어서, 상기 장치 패드, 상기 UBM, 상기 폴리머, 및 상기 패시베이션 층은 원형의 기하구조를 이용하는 것인, 반도체 패키지.
  7. 제1항에 있어서, 상기 장치 패드, 상기 UBM, 상기 폴리머, 및 상기 패시베이션 층은 정사각형의 기하구조를 이용하는 것인, 반도체 패키지.
  8. 제1항에 있어서, 상기 폴리머는 폴리이미드인 것인, 반도체 패키지.
  9. 제1항에 있어서, 상기 폴리머는 벤조시클로부텐("BCB", benzocyclobutene)인 것인, 반도체 패키지.
  10. 제1항에 있어서, 상기 폴리머는 폴리벤즈옥사졸(polybenzoxazole)인 것인, 반도체 패키지.
  11. 재배선층(RDL, redistribution layer) 하부 구조물을 포함하는 반도체 패키지에 있어서,
    랜딩 패드;
    범프 하부 금속 패드(UBM); 및
    폴리머
    를 포함하고,
    상기 랜딩 패드의 중심에서부터 상기 랜딩 패드의 바깥 가장자리까지의 최단거리 대 상기 UBM의 중심에서부터 상기 UBM의 바깥 가장자리까지의 최단거리의 비율은 0.5:1에서부터 최대 0.95:1까지의 범위 내에 있는 것인, 반도체 패키지.
  12. 제11항에 있어서, 상기 폴리머의 중심에서부터 상기 폴리머의 바깥 가장자리까지의 최단거리 대 상기 UBM의 중심에서부터 상기 UBM의 바깥 가장자리까지의 최 단거리의 비율은 0.35:1에서부터 최대 0.85:1까지의 범위 내에 있는 것인, 반도체 패키지.
  13. 제11항에 있어서, 열적 응력 및 기계적 응력에 연관된 힘들이 상기 RDL 하부 구조물 전반에 더욱 고르게 분산되는 것인, 반도체 패키지.
  14. 제11항에 있어서, 상기 랜딩 패드, 상기 UBM, 및 상기 폴리머는 원형의 기하구조를 이용하는 것인, 반도체 패키지.
  15. 제11항에 있어서, 상기 랜딩 패드, 상기 UBM, 및 상기 폴리머는 정사각형의 기하구조를 이용하는 것인, 반도체 패키지.
  16. 제11항에 있어서, 상기 폴리머는 폴리이미드인 것인, 반도체 패키지.
  17. 제11항에 있어서, 상기 폴리머는 벤조시클로부텐(BCB)인 것인, 반도체 패키지.
  18. 제11항에 있어서, 상기 폴리머는 폴리벤즈옥사졸인 것인, 반도체 패키지.
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