KR20220025545A - 신뢰성을 향상시킬 수 있는 반도체 패키지 - Google Patents

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KR20220025545A
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post
diameter
semiconductor package
width
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윤여훈
장형선
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삼성전자주식회사
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Abstract

본 발명의 의한 반도체 패키지는 반도체 칩을 포함하는 칩 레벨부; 상기 칩 레벨부 상에 형성된 매개 레벨부; 및 상기 매개 레벨부 상에 회로 기판과 연결하기 위한 솔더볼부를 포함한다. 상기 매개 레벨부는, 상기 칩 레벨부 상에 형성된 복수개의 보호층들중 최하부에 해당하는 제1 보호층 상에 형성된 배선 패드층, 상기 제1 보호층 상에서 상기 배선 패드층을 노출하는 패드 노출홀을 갖고 상기 보호층들중 중간부에 해당하는 제2 보호층, 상기 배선 패드층 상의 상기 패드 노출홀 내에 형성된 포스트층, 상기 제2 보호층 상에 상기 포스트층을 노출하는 포스트 노출홀을 갖고 상기 보호층들중 최상부에 해당하는 제3 보호층을 포함하되, 상기 포스트 노출홀의 폭(또는 직경)은 상기 패드 노출홀의 폭(또는 직경)보다 작게 구성하고, 및 상기 포스트층 상의 상기 포스트 노출홀 내에 형성된 배리어층을 포함한다. 상기 솔더볼부는 상기 배리어층 상에 형성된 솔더볼을 포함한다.

Description

신뢰성을 향상시킬 수 있는 반도체 패키지{semiconductor package for improving reliablity}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 신뢰성을 향상시킬 수 있는 반도체 패키지에 관한 것이다.
반도체 패키지는 반도체 칩에 형성된 솔더볼과 회로 기판 사이를 전기적으로 연결하기 위한 솔더볼을 포함할 수 있다. 솔더볼을 이용하여 반도체 칩과 회로 기판을 물리적으로 및 전기적으로 연결할 때, 반도체 칩에 가해지는 스트레스(stress)를 줄여 반도체 패키지의 신뢰성을 높이는 것이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 칩에 가해지는 스트레스(stress)를 줄여 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 반도체 칩을 포함하는 칩 레벨부; 상기 칩 레벨부 상에 형성된 매개 레벨부; 및 상기 매개 레벨부 상에 회로 기판과 연결하기 위한 솔더볼부를 포함한다. 상기 매개 레벨부는, 상기 칩 레벨부 상에 형성된 복수개의 보호층들중 최하부에 해당하는 제1 보호층 상에 형성된 배선 패드층, 상기 제1 보호층 상에서 상기 배선 패드층을 노출하는 패드 노출홀을 갖고 상기 보호층들중 중간부에 해당하는 제2 보호층, 상기 배선 패드층 상의 상기 패드 노출홀 내에 형성된 포스트층, 상기 제2 보호층 상에 상기 포스트층을 노출하는 포스트 노출홀을 갖고 상기 보호층들중 최상부에 해당하는 제3 보호층을 포함하되, 상기 포스트 노출홀의 폭(또는 직경)은 상기 패드 노출홀의 폭(또는 직경)보다 작게 구성하고, 및 상기 포스트층 상의 상기 포스트 노출홀 내에 형성된 배리어층을 포함한다. 상기 솔더볼부는 상기 배리어층 상에 형성된 솔더볼을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 반도체 칩; 상기 반도체 칩 상에 형성된 제1 보호층, 상기 제1 보호층 상에 형성된 재배선 패드층; 상기 재배선 패드층 상에 상기 재배선 패드층을 노출하는 패드 노출홀을 갖는 제2 보호층; 상기 재배선 패드층 상의 상기 패드 노출홀 내에 형성된 포스트층; 상기 포스트층 및 상기 제2 보호층 상에 상기 포스트층을 노출하는 포스트 노출홀을 갖는 제3 보호층을 포함하되 상기 포스트 노출홀은 상기 패드 노출홀보다 작게 구성하고; 상기 포스트층 상의 상기 패드 노출홀 내에 형성된 배리어층; 및 상기 배리어층 상에 형성된 솔더층을 포함한다. 상기 제2 보호층의 탄성 계수는 상기 제3 보호층의 탄성 계수보다 크게 구성한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지는 반도체 기판 상에 형성된 칩 회로층, 및 상기 칩 회로층과 연결된 칩 패드를 포함하는 반도체 칩; 상기 칩 회로층 및 상기 칩 패드 상에 형성된 제1 보호층; 상기 제1 보호층을 관통하여 상기 칩 패드와 연결되고 상기 제1 보호층 상에 상기 칩 패드로부터 수평 방향으로 연장되는 재배선층, 및 상기 재배선층의 일단부에 마련되는 재배선 패드층를 포함하는 재배선 구조물; 상기 재배선 구조물 상에 상기 재배선 패드층를 노출하는 패드 노출홀을 갖는 제2 보호층; 상기 재배선 구조물 상의 상기 재배선 노출홀 내에 형성된 포스트층; 상기 포스트층 및 상기 제2 보호층 상에 상기 포스트층을 노출하는 포스트 노출홀을 갖는 제3 보호층을 포함하되 상기 포스트 노출홀은 상기 재배선 노출홀보다 작게 구성하고; 상기 포스트층 상의 상기 포스트 노출홀 내에 형성된 배리어층; 및 상기 배리어층 상에 형성된 솔더층을 포함한다.
상기 포스트층의 폭(또는 직경)은 상기 배리어층의 폭(또는 직경)에 비해 동일하거나 작고, 상기 제2 보호층의 탄성 계수는 상기 제3 보호층의 탄성 계수보다 크게 구성한다.
본 발명의 반도체 패키지는 반도체 칩의 상부에 솔더볼보다 폭(또는 직경)이 작은 포스트층을 포함한다. 이에 따라, 본 발명의 반도체 패키지는 솔더볼을 이용하여 반도체 칩과 회로 기판을 물리적으로 또는 전기적으로 연결할 때나 연결 후에 반도체 칩에 가해지는 스트레스(stress)를 줄여 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 배선 패드층 및 포스트층의 평면 레이아웃도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 4는 도 3의 배선 패드층 및 포스트층의 평면 레이아웃도이다.
도 5은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 6는 도 5의 배선 패드층 및 포스트층의 평면 레이아웃도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 8은 도 7의 배선 패드층 및 포스트층의 평면 레이아웃도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 포함하는 반도체 패키지 모듈의 단면도이다.
도 10은 도 9의 반도체 패키지의 단면도이다.
도 11은 도 10의 반도체 패키지의 재배선 구조물 및 포스트층의 평면 레이아웃도이다.
도 12는 도 9의 반도체 패키지의 평면 레이아웃도이다.
도 13는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이다.
도 14는 도 13의 반도체 패키지의 재배선 구조물 및 포스트층의 평면 레이아웃도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이다.
도 16는 도 15의 반도체 패키지의 재배선 구조물 및 포스트층의 평면 레이아웃도이다.
도 17는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이다.
도 18는 도 17의 반도체 패키지의 재배선 구조물 및 포스트층의 평면 레이아웃도이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 포함하는 반도체 패키지 모듈의 단면도이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 모듈을 설명하기 위한 단면도이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 모듈을 설명하기 위한 단면도이다.
도 23은 본 발명에 의한 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
도 24는 본 발명에 의한 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
본 명세서에서, 구성 요소들의 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 본 명세서에서는 본 발명을 보다 명확히 설명하기 위하여 도면을 과장하여 도시한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이고, 도 2는 도 1의 배선 패드층 및 포스트층의 평면 레이아웃도이다.
구체적으로, 도 1 및 도 2에서 X축 방향 및 Y축 방향은 반도체 칩(20, 또는 반도체 기판)의 표면과 평행한 방향이며, Z축 방향은 반도체 칩(20, 또는 반도체 기판)의 표면에 수직한 방향일 수 있다.
반도체 패키지(1)은 웨이퍼 레벨 패키지(Wafer level package)일 수 있다. 반도체 패키지(1)는 단면도로 볼 때 칩 레벨부(LE1), 매개 레벨부(LE2) 및 솔더볼부(LE3)를 포함할 수 있다. 다시 말해, 반도체 패키지(1)는 -Z축 방향의 단면 상으로 칩 레벨부(LE1), 매개 레벨부(LE2) 및 솔더볼부(LE3)를 포함할 수 있다. 이하에서 편의상 칩 레벨부(LE1)의 아래쪽 방향, 즉 -Z축 방향을 상부라 칭하여 설명한다.
칩 레벨부(LE1)는 반도체 칩(20)을 포함할 수 있다. 반도체 칩(20)은 반도체층, 예컨대 실리콘층을 포함할 수 있다. 칩 레벨부(LE1) 상에 매개 레벨부(LE2)가 위치할 수 있다. 매개 레벨부(LE2)는 배선 패드층(26), 포스트층(28, post layer), 배리어층(32), 및 복수개의 보호층들(34)을 포함할 수 있다. 배리어층(32)은 언더 배리어 금속층(under barrier metal layer)이라 칭할 수도 있다. 배리어층(32)은 솔더 패드라 칭할 수도 있다.
매개 레벨부(LE2) 상에 솔더볼부(LE3)가 위치할 수 있다. 솔더볼부(LE3)는 회로 기판(또는 보드 기판)과 물리적 또는 전기적으로 연결하기 위한 솔더볼(36)을 포함할 수 있다. 솔더볼(36)은 Sn을 베이스 금속으로 Ag 및 Cu의 보조 금속을 포함하는 저강도 솔더 조성물을 포함할 수 있다. 솔더볼(36)은 Sn을 베이스 금속으로 Ag, Cu 및 Bi의 보조 금속을 포함하는 고강도 솔더 조성물을 포함할 수 있다.
여기서, 매개 레벨부(LE2)를 기준으로 본 발명의 반도체 패키지(1)의 구조를 상세히 설명한다. 매개 레벨부(LE2)는 칩 레벨부(LE1) 상에 형성된 복수개의 보호층들(34)을 포함할 수 있다. 보호층들(34)중 최하부에 해당하는 제1 보호층(22) 상에 배선 패드층(26)이 형성되어 있다. 제1 보호층(22)은 에폭시 수지층 또는 폴리이미드층으로 형성될 수 있다. 일부 실시예에서, 제1 보호층(22)은 에폭시 수지층으로 형성할 경우, 탄성 계수는 15 내지 30GPa 정도일 수 있고, 폴리이미드층으로 형성할 경우 1 내지 10GPa 정도일 수 있다. 배선 패드층(26)은 도 2에 도시한 바와 같이 평면적으로 원형일 수 있다. 배선 패드층(26)은 폭(또는 직경, W1)을 가질 수 있다. 배선 패드층(26)은 구리층으로 구성될 수 있다.
매개 레벨부(LE2)는 제1 보호층(22) 상에서 배선 패드층(26)을 노출하는 배선 노출홀(H1)을 갖는 제2 보호층(24)를 포함할 수 있다. 배선 노출홀(H1)은 폭(또는 직경, W2H)를 가질 수 있다. 제2 보호층(24)은 보호층들(34)중 중간부에 해당할 수 있다. 제2 보호층(24)은 제1 보호층(22)과 비교할 때 탄성 계수가 동일하거나 큰 물질로 형성될 수 있다. 제2 보호층(24)은 상면(24f) 및 하면(24r)을 가질 수 있다. 제2 보호층(24)은 에폭시 수지층으로 구성될 수 있다. 일부 실시예에서, 제2 보호층(22)은 에폭시 수지층으로 형성할 경우, 탄성 계수는 15 내지 30GPa 정도일 수 있다.
매개 레벨부(LE2)는 배선 패드층(26) 상의 배선 노출홀(H1) 내에 형성된 포스트층(28)을 포함할 수 있다. 포스트층(28)은 도 2에 도시한 바와 같이 평면적으로 원형일 수 있다. 포스트층(28)은 도 2에 도시한 바와 같이 평면적으로 배선 패드층(26) 내부에 위치할 수 있다. 포스트층(28)은 도 1에 도시한 바와 같이 평면적으로 원형이고, 상하부 폭(또는 직경)이 동일한 단일 기둥(또는 단일 구조물)일 수 있다.
포스트층(28)은 폭(또는 직경, W2)를 가질 수 있다. 포스트층(28)은 배선 패드층(26)의 폭(또는 직경, W1)보다 작은 폭(또는 직경, W2)를 가질 수 있다. 포스트층(28)은 상부 및 하부의 폭(또는 직경, W2)이 동일한 단일 구조물일 수 있다. 포스트층(28)은 금속층으로 구성될 수 있다.
포스트층(28)은 제1 보호층(22)와 접하는 하면(28r)과, 배리어층(32) 및 제3보호층과 접하는 상면(28f)를 가질 수 있다. 포스트층(28)의 상면(28f)는 평탄면일 수 있다. 포스트층(28)의 상면(28f)은 제2 보호층(24)의 상면(24f)과 동일 평면일 수 있다. 포스트층(28)은 제2 보호층(24) 상에서 배선 노출홀(H1) 내에 금속 물질을 매립한 후 평탄화 공정을 통하여 형성할 수 있다.
매개 레벨부(LE2)는 제2 보호층(24) 상에 포스트층(28)을 노출하는 포스트 노출홀(H2)을 갖는 제3 보호층(30)을 포함할 수 있다. 포스트 노출홀(H2)는 폭(또는 직경, W4H)를 가질 수 있다. 제3 보호층(30)은 보호층들(34)중 최상부에 해당할 수 있다.
포스트 노출홀(H2)의 폭(또는 직경, W4H)은 배선 노출홀(H1)의 폭(또는 직경, W2H)보다 작게 구성할 수 있다. 포스트 노출홀(H2)의 하부 폭(또는 하부 직경, W4H)은 상부 폭(또는 상부 직경, W4H')보다 작게 구성할 수 있다. 제3 보호층(30)은 제2 보호층(24)과 비교할 때 탄성 계수가 작은 물질로 구성할 수 있다. 제3 보호층(30)은 폴리이미드층으로 구성될 수 있다. 일부 실시예에서, 제3 보호층(30)은 폴리이미드층으로 형성할 경우 탄성 계수는 1 내지 10GPa 정도일 수 있다.
매개 레벨부(LE2)는 포스트층(28) 상의 포스트 노출홀(H2) 내에 형성된 배리어층(32)을 포함할 수 있다. 배리어층(32)은 제3 보호층(30) 상에서 포스트 노출홀(H2)의 외측으로 연장되어 배치될 수 있다. 배리어층(32)은 폭(또는 직경, W3)를 가질 수 있다. 배리어층(32)은 구리층, 니켈층, 또는 금층으로 이루어질 수 있다. 배리어층(32)의 하부 폭(또는 하부 직경, W4)은 상부 폭(또는 상부 직경, W3)보다 작을 수 있다.
도 1에서 도시한 바와 같이 매개 레벨부(LE2)에서, 포스트층(28)의 폭(또는 직경, W2)은 배리어층(32)의 폭(또는 직경, W3)과 동일할 수 있다. 도 1과 다르게, 매개 레벨부(LE2)에서, 포스트층(28)의 폭(또는 직경, W2)은 배리어층(32)의 폭(또는 직경, W3)보다 작게 구성할 수도 있다. 또한, 포스트층(28)의 두께(T1)은 솔더볼(36)의 두께(T2)보다 작을 수 있다.
일부 실시예에서, 포스트층(28)의 폭(또는 직경, W2)은 배리어층(32)의 폭(또는 직경, W3)의 70 내지 100%의 범위일 수 있다. 일부 실시예에서, 포스트 노출홀(H2)의 폭(또는 직경, W4H)은 배리어층(32)의 폭(또는 직경, W3)의 65% 수준일 수 있다. 일부 실시예에서, 포스트층(28)의 두께(T1)은 솔더볼(36)의 두께(T2)의 10 내지 50% 수준일 수 있다.
일부 실시예에서, 포스트층(28)의 폭(또는 직경, W2)은 100 내지 300㎛일 수 있다. 일부 실시예에서, 포스트층(28)의 두께(T1)은 10 내지 90㎛일수 있다. 솔더볼(36)의 두께(T2)는 100 내지 180㎛일 수 있다. 배리어층(32)의 폭(또는 직경, W3)은 180㎛ 내지 200㎛일 수 있다.
이상과 같이 구성되는 본 발명의 일 실시예에 의한 반도체 패키지(1)는 매개 레벨부(LE2)를 복수개의 보호층들(34)로 구성하고, 보호층들(34)중 제2 보호층(24)의 탄성 계수를 제3 보호층(30)보다 크게 구성할 수 있다. 더하여, 본 발명의 일 실시예에 의한 반도체 패키지(1)는 포스트 노출홀(H2)의 폭(또는 직경, W4H)보다 크고 배리어층(32)의 폭(또는 직경, W3)보다 동일하거나 작은 포스트층(28)을 포함할 수 있다.
이에 따라, 본 발명의 반도체 패키지(1)는 솔더볼(36)을 이용하여 반도체 칩(20)과 회로 기판을 물리적으로 또는 전기적으로 연결할 때나 연결 후에 반도체 칩(20)에 가해지는 스트레스(stress), 예컨대 기계적 충격 스트레스나 열 충격 스트레스를 줄여 신뢰성을 크게 향상시킬 수 있다.
또한, 본 발명의 반도체 패키지(1)는 도 1의 참조번호 38로 도시한 바와 같이 반도체 칩(20)을 구성하는 배선 패드층(26)의 양단 에지 근방에 가해지는 스트레스(stress), 예컨대 기계적 충격 스트레스나 열 충격 스트레스를 줄여 신뢰성을 크게 향상시킬 수 있다. 기계적 충격 스트레스는 낙하(drop) 충격 스트레스일 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이고, 도 4는 도 3의 배선 패드층 및 포스트층의 평면 레이아웃도이다.
구체적으로, 도 3 및 도 4의 반도체 패키지(3)은 도 1 및 도 2의 반도체 패키지(1)와 비교할 때 포스트층(28-1) 및 배리어층(32-1)의 구조가 다른 것을 제외하고는 동일할 수 있다. 도 3 및 도 4에서, 도 1 및 도 2와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다. 도 3 및 도 4에서, 도 1 및 도 2과 동일 내지 유사한 내용은 편의상 간단히 설명하거나 생략한다.
반도체 패키지(3)는 칩 레벨부(LE1), 매개 레벨부(LE2) 및 솔더볼부(LE3)를 포함할 수 있다. 매개 레벨부(LE2)는 칩 레벨부(LE1) 상에 형성된 복수개의 보호층들(34)을 포함할 수 있다. 보호층들(34)중 최하부에 해당하는 제1 보호층(22) 상에 배선 패드층(26)이 형성되어 있다. 배선 패드층(26)은 도 4에 도시한 바와 같이 평면적으로 원형일 수 있다. 배선 패드층(26)은 폭(또는 직경, W1)을 가질 수 있다.
매개 레벨부(LE2)는 제1 보호층(22) 상에서 배선 패드층(26)을 노출하는 복수개의 배선 노출홀들(H1a, H1b)을 갖는 제2 보호층(24)를 포함할 수 있다. 배선 노출홀들(H1a, H1b)은 서로 떨어져 있을 수 있다. 배선 노출홀들(H1a, H1a)은 폭(또는 직경, W2aH, W2bH,)를 가질 수 있다.
매개 레벨부(LE2)는 배선 패드층(26) 상의 배선 노출홀들(H1a, H1b) 내에 형성된 포스트층(28-1)을 포함할 수 있다. 포스트층(28-1)은 도 3에 도시한 바와 같이 배선 노출홀들(H1a, H1b) 내에 형성된 제1 및 제2 포스트 부분들(28a, 28b)를 포함할 수 있다. 포스트층(28-1)은 수직적으로 가운데가 비어있는 원통형 기둥일 수 있다. 포스트층(28-1)은 평면적으로 링형(ring type)일 수 있다. 포스트층(28-1)은 링형의 단일 구조물일 수 있다. 포스트층(28-1)은 평면적으로 배선 패드층(26) 내부에 위치할 수 있다.
제1 포스트 부분(28a)은 폭(또는 직경, W2a,)을 가질 수 있다. 제2 포스트 부분(28b)은 폭(또는 직경, W2b)을 가질 수 있다. 포스트층(28-1)은 외각 폭(또는 직경, W2)를 가질 수 있다. 포스트층(28-1)은 배선 패드층(26)의 폭(또는 직경, W1)보다 작은 외각 폭(또는 외각 직경, W2)를 가질 수 있다.
매개 레벨부(LE2)는 제2 보호층(24) 상에 포스트층(28-1)을 노출하는 포스트 노출홀(H2-1)을 갖는 제3 보호층(30)을 포함할 수 있다. 포스트 노출홀(H2-1)은 제2 보호층(24)도 노출함과 아울러 포스트층(28-1) 및 제2 보호층(24) 방향으로 리세스되어 있다. 포스트 노출홀(H2-1)는 폭(또는 직경, W4H-1)를 가질 수 있다. 포스트 노출홀(H2-1)의 폭(또는 직경, W4H-1)은 포스트층(28-1)의 외각 폭(또는 직경, W2)보다 작게 구성할 수 있다. 포스트 노출홀(H2-1)의 하부 폭(또는 하부 직경, W4H-1)은 상부 폭(또는 상부 직경, W4H'-1)보다 작게 구성할 수 있다.
매개 레벨부(LE2)는 포스트층(28-1) 상의 포스트 노출홀(H2-1) 내에 형성된 배리어층(32-1)을 포함할 수 있다. 배리어층(32-1)은 제2 보호층(24)과도 접하며 포스트층(28-1) 및 제2 보호층(24)의 내측으로 함몰되어 있다. 이에 따라, 포스트층(28-1)의 상면은 굴곡면(24f, 또는 비평탄면)을 가질 수 있다. 배리어층(32-1)은 폭(또는 직경, W4-1)를 가질 수 있다. 배리어층(32-1)의 하부 폭(또는 하부 직경, W4-1)은 상부 폭(또는 상부 직경, W3)보다 작을 수 있다.
도 3에서 도시한 바와 같이 매개 레벨부(LE2)에서, 포스트층(28-1)의 외각 폭(또는 직경, W2)은 배리어층(32-1)의 폭(또는 직경, W3)보다 작을 수 있다. 또한, 포스트층(28-1)의 두께(T1)은 솔더볼(36)의 두께(T2)보다 작을 수 있다.
일부 실시예에서, 포스트층(28-1)의 외각 폭(또는 직경, W2)은 배리어층(32-1)의 폭(또는 직경, W3)의 70 내지 100%의 범위일 수 있다. 일부 실시예에서, 포스트 노출홀(H2-1)의 폭(또는 직경, W4H-1)은 배리어층(32-1)의 폭(또는 직경, W3)의 65% 수준일 수 있다. 일부 실시예에서, 포스트층(28-1)의 두께(T1)은 솔더볼(36)의 두께(T2)의 10 내지 50% 수준일 수 있다.
이상과 같이 구성되는 본 발명의 일 실시예에 의한 반도체 패키지(3)는 앞서설명한 바와 같이 도 3의 참조번호 38로 도시한 바와 같이 반도체 칩(20)을 구성하는 배선 패드층(26)의 양단 에지 근방에 가해지는 스트레스(stress), 예컨대 기계적 충격 스트레스나 열 충격 스트레스를 줄여 신뢰성을 크게 향상시킬 수 있다.
도 5은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이고, 도 6는 도 5의 배선 패드층 및 포스트층의 평면 레이아웃도이다.
구체적으로, 도 5 및 도 6의 반도체 패키지(5)은 도 3 및 도 4의 반도체 패키지(3)와 비교할 때 포스트층(28-2) 및 배리어층(32-2)의 구조가 다른 것을 제외하고는 동일할 수 있다. 도 5 및 도 6에서, 도 1 내지 도 4와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다. 도 5 및 도 6에서, 도 1 내지 도 4와 동일 내지 유사한 내용은 편의상 간단히 설명하거나 생략한다.
반도체 패키지(5)는 칩 레벨부(LE1), 매개 레벨부(LE2) 및 솔더볼부(LE3)를 포함할 수 있다. 매개 레벨부(LE2)는 칩 레벨부(LE1) 상에 형성된 복수개의 보호층들(34)을 포함할 수 있다. 보호층들(34)중 최하부에 해당하는 제1 보호층(22) 상에 배선 패드층(26)이 형성되어 있다. 배선 패드층(26)은 도 5에 도시한 바와 같이 평면적으로 원형일 수 있다. 배선 패드층(26)은 폭(또는 직경, W1)을 가질 수 있다.
매개 레벨부(LE2)는 제1 보호층(22) 상에서 배선 패드층(26)을 노출하는 복수개의배선 노출홀들(H1c H1d)을 갖는 제2 보호층(24)를 포함할 수 있다. 배선 노출홀들(H1c, H1d)은 서로 떨어져 있을 수 있다.
배선 노출홀들(H1c, H1d)은 폭(또는 직경, W2cH, W2dH)를 가질 수 있다. 배선 노출홀들(H1c, H1d)은 폭(또는 직경, W2cH, W2dH)은 앞서 도 3의 배선 노출홀들(H1a, H1b)의 폭(또는 직경, W2aH, W2cH)와 다를 수 있다. 예컨대, 배선 노출홀들(H1c, H1d)은 폭(또는 직경, W2cH, W2dH)은 앞서 도 3의 배선 노출홀들(H1a, H1b)의 폭(또는 직경, W2aH, W2cH)보다 클 수 있다.
매개 레벨부(LE2)는 배선 패드층(26) 상의 배선 노출홀들(H1c, H1d) 내에 형성된 포스트층(28-2)을 포함할 수 있다. 포스트층(28-2)은 도 5에 도시한 바와 같이 배선 노출홀들(H1c, H1d) 내에 형성된 서브 포스트층들(28c, 28d)를 포함할 수 있다.
포스트층(28-2)은 도 6에 도시한 바와 같이 원형 형태로 배치된 복수개의 서브 포스트층들(28c, 28d)을 포함할 수 있다. 도 6에서는 포스트층(28-2)가 4개의 서브 포스트층들(28c, 28d)를 도시하였으나, 필요에 따라 4개보다 더 많이 또는 더 적은 개수의 서브 포스트층을 포함할 수 있다. 서브 포스트층들(28c, 28d) 각각은 평면적으로 원형의 단일 구조물일 수 있다. 서브 포스트층들(28c, 28d) 각각은 원형 기둥일 수 있다. 포스트층(28-2)은 평면적으로 배선 패드층(26) 내부에 위치할 수 있다.
서브 포스트층(28c)은 폭(또는 직경, W2c)을 가질 수 있다. 서브 포스트층(28d)은 폭(또는 직경, W2d)을 가질 수 있다. 포스트층(28-2)은 외각 폭(또는 직경, W2)를 가질 수 있다. 포스트층(28-2)은 배선 패드층(26)의 폭(또는 직경, W1)보다 작은 외각 폭(또는 외각 직경, W2)를 가질 수 있다.
매개 레벨부(LE2)는 제2 보호층(24) 상에 포스트층(28-2)을 노출하는 포스트 노출홀(H2-2)을 갖는 제3 보호층(30)을 포함할 수 있다. 포스트 노출홀(H2-2)은 제2 보호층(24)도 노출함과 아울러 포스트층(28-2) 및 제2 보호층(24) 방향으로 리세스되어 있다. 포스트 노출홀(H2-2)는 폭(또는 직경, W4H-2)를 가질 수 있다.
포스트 노출홀(H2-2)의 폭(또는 직경, W4H-2)은 포스트층(28-2)의 외각 폭(또는 직경, W2)보다 작게 구성할 수 있다. 포스트 노출홀(H2-2)의 하부 폭(또는 하부 직경, W4H-2)은 상부 폭(또는 상부 직경, W4H'-2)보다 작게 구성할 수 있다. 포스트층(28-2)은 도 6에 도시한 바와 같이 포스트 노출홀(H2-2)의 에지를 따라 원형 형태로 배치된 복수개의 서브 포스트층들(28c, 28d)을 포함할 수 있다.
매개 레벨부(LE2)는 포스트층(28-2) 상의 포스트 노출홀(H2-2) 내에 형성된 배리어층(32-2)을 포함할 수 있다. 배리어층(32-2)은 제2 보호층(24)과도 접하며 포스트층(28-2) 및 제2 보호층(24)의 내측으로 함돌되어 있다. 배리어층(32-2)은 폭(또는 직경, W4-2)를 가질 수 있다. 배리어층(32-2)의 하부 폭(또는 하부 직경, W4-2)은 상부 폭(또는 상부 직경, W3)보다 작을 수 있다.
도 5에 도시한 바와 같이 매개 레벨부(LE2)에서, 포스트층(28-2)의 외각 폭(또는 직경, W2)은 배리어층(32-2)의 폭(또는 직경, W3)과 동일할 수 있다. 또한, 포스트층(28-2)의 두께(T1)은 솔더볼(36)의 두께(T2)보다 작을 수 있다.
일부 실시예에서, 포스트층(28-2)의 외각 폭(또는 직경, W2)은 배리어층(32-2)의 폭(또는 직경, W3)의 70 내지 100%의 범위일 수 있다. 일부 실시예에서, 포스트 노출홀(H2-2)의 폭(또는 직경, W4H-2)은 배리어층(32-2)의 폭(또는 직경, W3)의 65% 수준일 수 있다. 일부 실시예에서, 포스트층(28-2)의 두께(T1)은 솔더볼(36)의 두께(T2)의 10 내지 50% 수준일 수 있다.
이상과 같이 구성되는 본 발명의 일 실시예에 의한 반도체 패키지(5)는 앞서설명한 바와 같이 도 5의 참조번호 38로 도시한 바와 같이 반도체 칩(20)을 구성하는 배선 패드층(26)의 양단 에지 근방에 가해지는 스트레스(stress), 예컨대 기계적 충격 스트레스나 열 충격 스트레스를 줄여 신뢰성을 크게 향상시킬 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이고, 도 8은 도 7의 배선 패드층 및 포스트층의 평면 레이아웃도이다.
구체적으로, 도 7 및 도 8의 반도체 패키지(7)은 도 1 및 도 2의 반도체 패키지(1)와 비교할 때 포스트층(28-3)의 구조가 다른 것을 제외하고는 동일할 수 있다. 도 7 및 도 8에서, 도 1 및 도 2와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다. 도 7 및 도 8에서, 도 1 및 도 2와 동일 내지 유사한 내용은 편의상 간단히 설명하거나 생략한다.
반도체 패키지(7)는 칩 레벨부(LE1), 매개 레벨부(LE2) 및 솔더볼부(LE3)를 포함할 수 있다. 매개 레벨부(LE2)는 칩 레벨부(LE1) 상에 형성된 복수개의 보호층들(34)을 포함할 수 있다. 보호층들(34)중 최하부에 해당하는 제1 보호층(22) 상에 배선 패드층(26)이 형성되어 있다. 배선 패드층(26)은 도 8에 도시한 바와 같이 평면적으로 원형일 수 있다. 배선 패드층(26)은 폭(또는 직경, W1)을 가질 수 있다.
매개 레벨부(LE2)는 제1 보호층(22) 상에서 배선 패드층(26)을 노출하는 배선 노출홀(H1e)을 갖는 제2 보호층(24)를 포함할 수 있다. 배선 노출홀(H1e)은 폭(또는 직경, W2H')를 가질 수 있다. 배선 노출홀(H1e)은 하부 폭(또는 직경, W2H')이 상부 폭(W2H)보다 클 수 있다.
매개 레벨부(LE2)는 배선 패드층(26) 상의 배선 노출홀(H1e) 내에 형성된 포스트층(28-3)을 포함할 수 있다. 포스트층(28-3)은 도 8에 도시한 바와 같이 평면적으로 원형일 수 있다. 포스트층(28-3)은 도 8에 도시한 바와 같이 평면적으로 배선 패드층(26) 내부에 위치할 수 있다. 포스트층(28-3)은 도 8에 도시한 바와 같이 수직적으로 원형 기둥일 수 있다.
포스트층(28-3)은 하부 폭(또는 직경, W2f) 및 상부 폭(또는 직경, W2e)을 가질 수 있다. 포스트층(28-3)은 하부 폭(또는 직경, W2f)이 상부 폭(또는 직경, W2e)보다 클 수 있다. 다시 말해, 포스트층(28-3)은 상부 및 하부의 폭(또는 직경, W2e, W2f)이 다른 단일 구조물일 수 있다.
포스트층(28-3)은 배선 패드층(26)의 폭(또는 직경, W1)보다 작은 폭(또는 직경, W2e. W2f)를 가질 수 있다. 포스트층(28-3)은 상면(28f)은 평탄면일 수 있다. 포스트층(28-3)의 상면(28f)은 제2 보호층(24)의 상면과 동일 평면일 수 있다.
매개 레벨부(LE2)는 제2 보호층(24) 상에 포스트층(28)을 노출하는 포스트 노출홀(H2-3)을 갖는 제3 보호층(30)을 포함할 수 있다. 포스트 노출홀(H2-3)는 폭(또는 직경, W4H)를 가질 수 있다.
포스트 노출홀(H2-3)의 폭(또는 직경, W4H)은 배선 노출홀(H1e)의 폭(또는 직경, W2H, W2H')보다 작게 구성할 수 있다. 포스트 노출홀(H2-3)의 하부 폭(또는 하부 직경, W4H)은 상부 폭(또는 상부 직경, W4H')보다 작게 구성할 수 있다.
매개 레벨부(LE2)는 포스트층(28) 상의 포스트 노출홀(H2) 내에 형성된 배리어층(32)을 포함할 수 있다. 배리어층(32)은 폭(또는 직경, W3)를 가질 수 있다. 배리어층(32)의 하부 폭(또는 하부 직경, W4)은 상부 폭(또는 상부 직경, W3)보다 작을 수 있다.
도 7에서 도시한 바와 같이 매개 레벨부(LE2)에서, 포스트층(28-3)의 폭(또는 직경, W2e, W2f)은 배리어층(32)의 폭(또는 직경, W3)보다 작을 수 있다. 또한, 포스트층(28-3)의 두께(T1)은 솔더볼(36)의 두께(T2)보다 작을 수 있다.
일부 실시예에서, 포스트층(28-3)의 외각 폭(또는 직경, W2e, W2f)은 배리어층(32)의 폭(또는 직경, W3)의 70 내지 100%의 범위일 수 있다. 일부 실시예에서, 포스트 노출홀(H2-3)의 폭(또는 직경, W4H)은 배리어층(32)의 폭(또는 직경, W3)의 65% 수준일 수 있다. 일부 실시예에서, 포스트층(28-3)의 두께(T1)은 솔더볼(36)의 두께(T2)의 10 내지 50% 수준일 수 있다.
이상과 같이 구성되는 본 발명의 일 실시예에 의한 반도체 패키지(7)는 앞서 설명한 바와 같이 도 7의 참조번호 38로 도시한 바와 같이 반도체 칩(20)을 구성하는 배선 패드층(26)의 양단 에지 근방에 가해지는 스트레스(stress), 예컨대 기계적 충격 스트레스나 열 충격 스트레스를 줄여 신뢰성을 크게 향상시킬 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 포함하는 반도체 패키지 모듈의 단면도이고, 도 10은 도 9의 반도체 패키지의 단면도이고, 도 11은 도 10의 반도체 패키지의 재배선 구조물 및 포스트층의 평면 레이아웃도이고, 도 12는 도 9의 반도체 패키지의 평면 레이아웃도이다.
구체적으로, 반도체 패키지 모듈(300)에 포함된 반도체 패키지(200)는 도 1의 반도체 패키지(1)를 채용한 것이다. 다시 말해, 도 9 내지 도 12의 반도체 패키지(200)은 도 1의 반도체 패키지(1)를 채용한 것이다. 반도체 패키지 모듈(300)은 넓은 의미에서 반도체 패키지라고 칭할 수 있다.
도 9 내지 도 12의 반도체 패키지(200)는 도 1 및 도 2의 반도체 패키지(1)와 비교할 때 반도체 칩(20)의 세부 구성과 재배선 구조물(27)을 더 포함하는 것을 제외하고는 동일할 수 있다. 도 9 내지 도 12에서, 도 1 및 도 2와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다. 도 9 및 도 12에서, 도 1 및 도 2와 동일 내지 유사한 내용은 편의상 간단히 설명하거나 생략한다.
도 9에 도시한 바와 같이 반도체 패키지 모듈(300)은 회로 기판(150) 및 반도체 패키지(200)를 포함한다. 회로 기판(150)은 인쇄 회로 기판일 수 있다. 회로 기판(150) 상에는 접속 패드(152)가 위치할 수 있다. 반도체 패키지(200)의 솔더볼(36)은 접속 패드(152)와 접속될 수 있다. 반도체 패키지(200)의 솔더볼(36)은 회로 기판(150)과 접속 패드(152)를 통하여 기계적 및 전기적으로 연결될 수 있다.
반도체 패키지(200)는 도 10에 도시한 바와 같이 단면도로 볼 때 칩 레벨부(LE1-1), 매개 레벨부(LE2-1) 및 솔더볼부(LE3-1)를 포함할 수 있다. 칩 레벨부(LE1-1), 매개 레벨부(LE2-1) 및 솔더볼부(LE3-1)는 도 1의 칩 레벨부(LE1), 매개 레벨부(LE2) 및 솔더볼부(LE3)에 해당할 수 있다.
칩 레벨부(LE1-1)는 반도체 칩(20)을 포함할 수 있다. 반도체 칩(20)은 반도체 기판(10), 예컨대 실리콘층(또는 실리콘 기판) 상에 칩 회로층(12)을 포함할 수 있다. 반도체 기판(10) 상에 편의상 칩 회로층(12)을 단일층으로 표시하지만, 반도체 기판(10)에는 복수의 트랜지스터들, 커패시터들 및/또는 저항 소자들을 포함하는 집적 회로층들이 형성될 수 있다. 반도체 칩(20)은 칩 회로층(12) 상에 형성된 패시베이션층(14) 및 칩 패드(15)를 포함할 수 있다. 칩 패드(15)는 패시베이션층(14)에 의해 절연될 수 있고, 칩 회로층(12)와 연결될 수 있다. 패시베이션층(14)은 실리콘 질화층으로 형성할 수 있다.
매개 레벨부(LE2-1)는 재배선 구조물(27), 포스트층(28), 배리어층(32), 및 복수개의 보호층들(34)을 포함할 수 있다. 매개 레벨부(LE2-1) 상에 솔더볼(36)을 포함하는 솔더볼부(LE3-1)가 위치할 수 있다. 여기서, 매개 레벨부(LE2-1)을 자세히 설명한다.
매개 레벨부(LE2-1)는 패시베이션층(14) 및 칩 패드(15) 상에 형성된 복수개의 보호층들(34)을 포함할 수 있다. 패시베이션층(14) 및 칩 패드(15) 상에 제1 보호층(22)이 형성될 수 있다. 제1 보호층(22)은 칩 회로층(12) 및 칩 패드(15) 상에 형성될 수 있다. 제1 보호층(22)은 에폭시 수지층 또는 폴리이미드층으로 형성될 수 있다. 제1 보호층(22) 상에 칩 패드(15)와 연결되는 재배선 구조물(27)이 형성될 수 있다.
재배선 구조물(27)은 칩 패드(15)로부터 임의의 방향, 예컨대 -X 방향(즉 수평 방향)으로 연장되는 재배선층(25) 및 재배선층(25)의 일단부에 마련되는 배선 패드층(26, 또는 재배선 패드층)을 포함할 수 있다. 재배선층(25)은 제1 보호층(22)을 관통하여 칩 패드(15)와 연결되고 제1 보호층(22) 상에서 칩 패드(15)로부터 수평 방향으로 연장된다. 도 12에 도시한 바와 같이 칩 패드(15)로부터 연장되는 재배선층(25)은 X 방향 및/또는 Y 방향, 즉 수평 방향으로 연장되어 솔더볼(36)과 연결될 수 있다.
솔더볼(36)의 피치(pitch)는 X 방향으로 P1이고, Y 방향으로 P2일 수 있다. 일부 실시예에서, 피치(pitch)는 0.2mm 내지 0,5mm의 피치를 가질 수 있다. 도 12에서는 솔더볼(36)이 반도체 패키지(200)의 주변부에 형성된 것으로 도시하지만, 반도체 패키지(200)의 중앙부에서 형성될 수 있다.
이하의 설명에서는 배선 패드층(26)이 재배선 구조물(27)에 포함되어 있기 때문에 재배선 패드층(26)이라고 명명한다. 재배선 구조물(27)은 도 10 및 도 11에 도시한 바와 같이 재배선층(25)이 배치되는 재배선층 영역(RD1)과 재배선 패드층(26)이 형성되는 재배선 패드 영역(RD2)로 구분될 수 있다.
재배선 패드 영역(RD2)은 Y축 방향의 폭(또는 직경, W5) 및 X축 방향의 폭(또는 직경, W1)를 가질 수 있다. 다시 말해, 재배선 패드층(26)은 X축 방향의 폭(또는 직경, W1)을 가질 수 있다. 재배선층 영역(RD1)은 재배선 패드 영역(RD2)의 Y축 방향의 폭(또는 직경, W5)보다 작은 Y축 방향의 폭(또는 길이, W6)를 가질 수 있다.
매개 레벨부(LE2-1)는 제1 보호층(22) 상에서 재배선 패드층(26)을 노출하는 배선 노출홀(H1)을 갖는 제2 보호층(24)를 포함할 수 있다. 재배선층(25) 및 재배선 패드층(26)을 포함하는 재배선 구조물(27) 및 제1 보호층(22) 상에는 제2 보호층(24)이 형성되어 있다. 제2 보호층(24)은 제1 보호층(22)과 비교할 때 탄성 계수가 동일하거나 큰 물질로 형성될 수 있다. 제2 보호층(24)은 에폭시 수지층으로 구성될 수 있다. 배선 노출홀(H1)은 폭(또는 직경, W2H)을 가질 수 있다.
매개 레벨부(LE2-1)는 재배선 패드층(26) 상의 배선 노출홀(H1) 내에 형성된 포스트층(28)을 포함할 수 있다. 포스트층(28)은 폭(또는 직경, W2)를 가질 수 있다. 포스트층(28)은 재배선 패드층(26)의 폭(또는 직경, W1)보다 작은 폭(또는 직경, W2)를 가질 수 있다. 포스트층(28)은 상부 및 하부의 폭(또는 직경, W2)이 동일한 단일 구조물일 수 있다. 포스트층(28)은 금속층으로 구성될 수 있다.
포스트층(28)의 상면(28f)는 평탄면일 수 있다. 포스트층(28)의 상면(28f)은 제2 보호층(24)의 상면과 동일 평면일 수 있다. 포스트층(28)은 제2 보호층(24) 상에서 배선 노출홀(H1) 내에 금속 물질을 매립한 후 평탄화 공정을 통하여 형성할 수 있다.
매개 레벨부(LE2-1)는 제2 보호층(24) 상에 포스트층(28)을 노출하는 포스트 노출홀(H2)을 갖는 제3 보호층(30)을 포함할 수 있다. 포스트 노출홀(H2)는 폭(또는 직경, W4H)를 가질 수 있다. 포스트 노출홀(H2)의 폭(또는 직경, W4H)은 배선 노출홀(H1)의 폭(또는 직경, W2H)보다 작게 구성할 수 있다. 포스트 노출홀(H2)의 하부 폭(또는 하부 직경, W4H)은 상부 폭(또는 상부 직경, W4H')보다 작게 구성할 수 있다. 제3 보호층(30)은 제2 보호층(24)과 비교할 때 탄성 계수가 작은 물질로 구성할 수 있다. 제3 보호층(30)은 폴리이미드층으로 구성될 수 있다.
매개 레벨부(LE2-1)는 포스트층(28) 상의 포스트 노출홀(H2) 내에 형성된 배리어층(32)을 포함할 수 있다. 배리어층(32)은 폭(또는 직경, W3)를 가질 수 있다. 배리어층(32)의 하부 폭(또는 하부 직경, W4)은 상부 폭(또는 상부 직경, W3)보다 작을 수 있다. 매개 레벨부(LE2-1)에서, 포스트층(28)의 폭(또는 직경, W2)은 배리어층(32)의 폭(또는 직경, W3)과 동일할 수 있다. 포스트층(28)의 두께(T1)은 솔더볼(36)의 두께(T2)보다 작을 수 있다.
이상과 같이 구성되는 본 발명의 일 실시예에 의한 반도체 패키지(200)는 앞서 설명한 바와 같이 솔더볼(36)을 이용하여 반도체 칩(20)과 회로 기판(150)을 물리적으로 또는 전기적으로 연결할 때나 연결 후에 도 10의 참조번호 38로 도시한 바와 같이 반도체 칩(20)을 구성하는 재배선 패드층(26)의 양단 에지 근방이나 재배선층(25)에 가해지는 스트레스(stress), 예컨대 기계적 충격 스트레스나 열 충격 스트레스를 줄여 신뢰성을 크게 향상시킬 수 있다.
도 13는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이고, 도 14는 도 13의 반도체 패키지의 재배선 구조물 및 포스트층의 평면 레이아웃도이다.
구체적으로, 도 13 및 도 14의 반도체 패키지(210)는 도 9의 반도체 패키지 모듈(300)에 적용될 수 있다. 도 13 및 도 14의 반도체 패키지(210)는 도 3 및 도 4의 반도체 패키지(3)를 채용한 것이다. 도 13 및 도 14의 반도체 패키지(210)는 도 3 및 도 4의 반도체 패키지(3)와 비교할 때 반도체 칩(20)의 세부 구성과 재배선 구조물(27)을 더 포함하는 것을 제외하고는 동일할 수 있다.
도 13 및 도 14에서, 도 3 및 도 4, 및 도 9 내지 도 12와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다. 도 13 및 도 14에서, 도 3 및 도 4, 도 9 내지 도 12와 동일 내지 유사한 내용은 편의상 간단히 설명하거나 생략한다.
반도체 패키지(210)는 도 13에 도시한 바와 같이 단면도로 볼 때 칩 레벨부(LE1-1), 매개 레벨부(LE2-1) 및 솔더볼부(LE3-1)를 포함할 수 있다. 칩 레벨부(LE1-1)는 반도체 칩(20)을 포함할 수 있다. 반도체 칩(20)은 반도체 기판(10)의 칩 회로층(12) 상에 형성된 패시베이션층(14) 및 칩 패드(15)를 포함할 수 있다.
매개 레벨부(LE2-1)는 재배선 구조물(27), 포스트층(28-1), 배리어층(32-1), 및 복수개의 보호층들(34)을 포함할 수 있다. 매개 레벨부(LE2-1) 상에 솔더볼(36)을 포함하는 솔더볼부(LE3-1)가 위치할 수 있다. 여기서, 매개 레벨부(LE2-1)을 자세히 설명한다.
매개 레벨부(LE2-1)는 패시베이션층(14) 및 칩 패드(15) 상에 형성된 복수개의 보호층들(34)을 포함할 수 있다. 패시베이션층(14) 및 칩 패드(15) 상에 제1 보호층(22)이 형성될 수 있다. 제1 보호층(22) 상에 칩 패드(15)와 연결되는 재배선 구조물(27)이 형성될 수 있다. 재배선 구조물(27)은 칩 패드(15)로부터 임의의 방향, 예컨대 -X 방향(즉 수평 방향)으로 연장되는 재배선층(25) 및 재배선층(25)의 일단부에 마련되는 배선 패드층(26)을 포함할 수 있다.
재배선 구조물(27)은 도 13 및 도 14에 도시한 바와 같이 재배선층(25)이 배치되는 재배선층 영역(RD1)과 재배선 패드층(26)이 형성되는 재배선 패드 영역(RD2)로 구분될 수 있다.
재배선 패드 영역(RD2)은 Y축 방향의 폭(또는 직경, W5) 및 X축 방향의 폭(또는 직경, W1)를 가질 수 있다. 다시 말해, 재배선 패드층(26)은 X축 방향의 폭(또는 직경, W1)을 가질 수 있다. 재배선층 영역(RD1)은 재배선 패드 영역(RD2)의 Y축 방향의 폭(또는 직경, W5)보다 작은 Y축 방향의 폭(또는 길이, W6)를 가질 수 있다.
매개 레벨부(LE2-1)는 제1 보호층(22) 상에서 배선 패드층(26)을 노출하는 복수개의 배선 노출홀들(H1a, H1b)을 갖는 제2 보호층(24)를 포함할 수 있다. 배선 노출홀들(H1a, H1a)은 폭(또는 직경, W2aH, W2bH,)를 가질 수 있다. 매개 레벨부(LE2-1)는 배선 패드층(26) 상의 배선 노출홀들(H1a, H1b) 내에 형성된 포스트층(28-1)을 포함할 수 있다.
포스트층(28-1)은 제1 및 제2 포스트 부분들(28a, 28b)를 포함할 수 있다. 포스트층(28-1)은 수직적으로 가운데가 비어있는 원통형 기둥일 수 있다. 포스트층(28-1)은 평면적으로 링형(ring type)의 단일 구조물일 수 있다. 포스트층(28-1)은 평면적으로 배선 패드층(26) 내부에 위치할 수 있다.
제1 포스트 부분(28a)은 폭(또는 직경, W2a)을 가질 수 있다. 제2 포스트 부분(28b)은 폭(또는 직경, W2b)을 가질 수 있다. 포스트층(28-1)은 외각 폭(또는 직경, W2)를 가질 수 있다. 포스트층(28-1)은 배선 패드층(26)의 폭(또는 직경, W1)보다 작은 외각 폭(또는 외각 직경, W2)를 가질 수 있다.
매개 레벨부(LE2)는 제2 보호층(24) 상에 포스트층(28-1)을 노출하는 포스트 노출홀(H2-1)을 갖는 제3 보호층(30)을 포함할 수 있다. 포스트 노출홀(H2-1)은 제2 보호층(24)도 노출함과 아울러 포스트층(28-1) 및 제2 보호층(24) 방향으로 리세스되어 있다. 포스트 노출홀(H2-1)는 폭(또는 직경, W4H-1)를 가질 수 있다. 포스트 노출홀(H2-1)의 폭(또는 직경, W4H-1)은 포스트층(28-1)의 외각 폭(또는 직경, W2)보다 작게 구성할 수 있다. 포스트 노출홀(H2-1)의 하부 폭(또는 하부 직경, W4H-1)은 상부 폭(또는 상부 직경, W4H'-1)보다 작게 구성할 수 있다.
매개 레벨부(LE2-1)는 포스트층(28-1) 상의 포스트 노출홀(H2-1) 내에 형성된 배리어층(32-1)을 포함할 수 있다. 배리어층(32-1)은 제2 보호층(24)과도 접하며 포스트층(28-1) 및 제2 보호층(24)의 내측으로 함돌되어 있다. 배리어층(32-1)은 폭(또는 직경, W4-1)를 가질 수 있다. 배리어층(32-1)의 하부 폭(또는 하부 직경, W4-1)은 상부 폭(또는 상부 직경, W3)보다 작을 수 있다.
도 13에서 도시한 바와 같이 매개 레벨부(LE2-1)에서, 포스트층(28-1)의 외각 폭(또는 직경, W2)은 배리어층(32-1)의 폭(또는 직경, W3)보다 작을 수 있다. 또한, 포스트층(28-1)의 두께(T1)은 솔더볼(36)의 두께(T2)보다 작을 수 있다.
이상과 같이 구성되는 본 발명의 일 실시예에 의한 반도체 패키지(210)는 앞서 설명한 바와 같이 솔더볼(36)을 이용하여 반도체 칩(20)과 회로 기판(도 9의 150)을 물리적으로 또는 전기적으로 연결할 때나 연결 후에 도 13의 참조번호 38로 도시한 바와 같이 반도체 칩(20)을 구성하는 재배선 패드층(26)의 양단 에지 근방이나 재배선층(25)에 가해지는 스트레스(stress), 예컨대 기계적 충격 스트레스나 열 충격 스트레스를 줄여 신뢰성을 크게 향상시킬 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이고, 도 16는 도 15의 반도체 패키지의 재배선 구조물 및 포스트층의 평면 레이아웃도이다.
구체적으로, 도 15 및 도 16의 반도체 패키지(220)는 도 9의 반도체 패키지 모듈(300)에 적용될 수 있다. 도 15 및 도 16의 반도체 패키지(220)는 도 5 및 도 6의 반도체 패키지(5)를 채용한 것이다. 도 15 및 도 16의 반도체 패키지(220)는 도 5 및 도 6의 반도체 패키지(5)와 비교할 때 반도체 칩(20)의 세부 구성과 재배선 구조물(27)을 더 포함하는 것을 제외하고는 동일할 수 있다.
도 15 및 도 16에서, 도 5 및 도 6, 및 도 9 내지 도 12와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다. 도 15 및 도 16에서, 도 5 및 도 6, 도 9 내지 도 12와 동일 내지 유사한 내용은 편의상 간단히 설명하거나 생략한다.
반도체 패키지(220)는 도 15에 도시한 바와 같이 단면도로 볼 때 칩 레벨부(LE1-1), 매개 레벨부(LE2-1) 및 솔더볼부(LE3-1)를 포함할 수 있다. 칩 레벨부(LE1-1)는 반도체 칩(20)을 포함할 수 있다. 반도체 칩(20)은 반도체 기판(10)의 칩 회로층(12) 상에 형성된 패시베이션층(14) 및 칩 패드(15)를 포함할 수 있다.
매개 레벨부(LE2-1)는 재배선 구조물(27), 포스트층(28-2), 배리어층(32-1), 및 복수개의 보호층들(34)을 포함할 수 있다. 매개 레벨부(LE2-1) 상에 솔더볼(36)을 포함하는 솔더볼부(LE3-1)가 위치할 수 있다. 여기서, 매개 레벨부(LE2-1)을 자세히 설명한다.
매개 레벨부(LE2-1)는 패시베이션층(14) 및 칩 패드(15) 상에 형성된 복수개의 보호층들(34)을 포함할 수 있다. 패시베이션층(14) 및 칩 패드(15) 상에 제1 보호층(22)이 형성될 수 있다. 제1 보호층(22) 상에 칩 패드(15)와 연결되는 재배선 구조물(27)이 형성될 수 있다. 재배선 구조물(27)은 칩 패드(15)로부터 임의의 방향, 예컨대 -X 방향(즉 수평 방향)으로 연장되는 재배선층(25) 및 재배선층(25)의 일단부에 마련되는 배선 패드층(26)을 포함할 수 있다.
재배선 구조물(27)은 도 15 및 도 16에 도시한 바와 같이 재배선층(25)이 배치되는 재배선층 영역(RD1)과 재배선 패드층(26)이 형성되는 재배선 패드 영역(RD2)로 구분될 수 있다.
재배선 패드 영역(RD2)은 Y축 방향의 폭(또는 직경, W5) 및 X축 방향의 폭(또는 직경, W1)를 가질 수 있다. 다시 말해, 재배선 패드층(26)은 X축 방향의 폭(또는 직경, W1)을 가질 수 있다. 재배선층 영역(RD1)은 재배선 패드 영역(RD2)의 Y축 방향의 폭(또는 직경, W5)보다 작은 Y축 방향의 폭(또는 길이, W6)를 가질 수 있다.
매개 레벨부(LE2-1)는 제1 보호층(22) 상에서 배선 패드층(26)을 노출하는 복수개의배선 노출홀들(H1c H1d)을 갖는 제2 보호층(24)를 포함할 수 있다. 배선 노출홀들(H1c, H1d)은 서로 떨어져 있을 수 있다.
배선 노출홀들(H1c, H1d)은 폭(또는 직경, W2cH, W2dH)를 가질 수 있다. 배선 노출홀들(H1c, H1d)은 폭(또는 직경, W2cH, W2dH)은 앞서 도 3의 배선 노출홀들(H1a, H1b)의 폭(또는 직경, W2aH, W2cH)와 다를 수 있다. 예컨대, 배선 노출홀들(H1c, H1d)은 폭(또는 직경, W2cH, W2dH)은 앞서 도 3의 배선 노출홀들(H1a, H1b)의 폭(또는 직경, W2aH, W2cH)보다 클 수 있다.
매개 레벨부(LE2-1)는 배선 패드층(26) 상의 배선 노출홀들(H1c, H1d) 내에 형성된 포스트층(28-2)을 포함할 수 있다. 포스트층(28-2)은 도 15에 도시한 바와 같이 배선 노출홀들(H1c, H1d) 내에 형성된 서브 포스트층(28c, 28d)를 포함할 수 있다.
포스트층(28-2)은 도 16에 도시한 바와 같이 원형 형태로 배치된 복수개의 서브 포스트층들(28c, 28d)을 포함할 수 있다. 서브 포스트층들(28c, 28d) 각각은 평면적으로 원형의 단일 구조물일 수 있다. 서브 포스트층들(28c, 28d) 각각은 원형 기둥일 수 있다. 포스트층(28-2)은 평면적으로 배선 패드층(26) 내부에 위치할 수 있다.
서브 포스트층(28c)은 폭(또는 직경, W2c)을 가질 수 있다. 서브 포스트층(28d)은 폭(또는 직경, W2d)을 가질 수 있다. 포스트층(28-2)은 외각 폭(또는 직경, W2)를 가질 수 있다. 포스트층(28-2)은 배선 패드층(26)의 폭(또는 직경, W1)보다 작은 외각 폭(또는 외각 직경, W2)를 가질 수 있다.
매개 레벨부(LE2-1)는 제2 보호층(24) 상에 포스트층(28-2)을 노출하는 포스트 노출홀(H2-2)을 갖는 제3 보호층(30)을 포함할 수 있다. 포스트 노출홀(H2-2)은 제2 보호층(24)도 노출함과 아울러 포스트층(28-2) 및 제2 보호층(24) 방향으로 리세스되어 있다. 포스트 노출홀(H2-2)는 폭(또는 직경, W4H-2)를 가질 수 있다.
포스트 노출홀(H2-2)의 폭(또는 직경, W4H-2)은 포스트층(28-2)의 외각 폭(또는 직경, W2)보다 작게 구성할 수 있다. 포스트 노출홀(H2-2)의 하부 폭(또는 하부 직경, W4H-2)은 상부 폭(또는 상부 직경, W4H'-2)보다 작게 구성할 수 있다. 포스트층(28-2)은 도 6에 도시한 바와 같이 포스트 노출홀(H2-2)의 에지를 따라 원형 형태로 배치된 복수개의 서브 포스트층들(28c, 28d)을 포함할 수 있다.
매개 레벨부(LE2-1)는 포스트층(28-2) 상의 포스트 노출홀(H2-2) 내에 형성된 배리어층(32-2)을 포함할 수 있다. 배리어층(32-2)은 제2 보호층(24)과도 접하며 포스트층(28-2) 및 제2 보호층(24)의 내측으로 함돌되어 있다. 배리어층(32-2)은 폭(또는 직경, W4-2)를 가질 수 있다. 배리어층(32-2)의 하부 폭(또는 하부 직경, W4-2)은 상부 폭(또는 상부 직경, W3)보다 작을 수 있다.
도 15에 도시한 바와 같이 매개 레벨부(LE2)에서, 포스트층(28-2)의 외각 폭(또는 직경, W2)은 배리어층(32-2)의 폭(또는 직경, W3)과 동일할 수 있다. 또한, 포스트층(28-2)의 두께(T1)은 솔더볼(36)의 두께(T2)보다 작을 수 있다.
이상과 같이 구성되는 본 발명의 일 실시예에 의한 반도체 패키지(220)는 앞서 설명한 바와 같이 솔더볼(36)을 이용하여 반도체 칩(20)과 회로 기판(도 9의 150)을 물리적으로 또는 전기적으로 연결할 때나 연결 후에 도 15의 참조번호 38로 도시한 바와 같이 반도체 칩(20)을 구성하는 재배선 패드층(26)의 양단 에지 근방이나 재배선층(25)에 가해지는 스트레스(stress), 예컨대 기계적 충격 스트레스나 열 충격 스트레스를 줄여 신뢰성을 크게 향상시킬 수 있다.
도 17는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 단면도이고, 도 18는 도 17의 반도체 패키지의 재배선 구조물 및 포스트층의 평면 레이아웃도이다.
구체적으로, 도 17 및 도 18의 반도체 패키지(230)는 도 9의 반도체 패키지 모듈(300)에 적용될 수 있다. 도 17 및 도 18의 반도체 패키지(230)는 도 7 및 도 8의 반도체 패키지(7)를 채용한 것이다. 도 17 및 도 18의 반도체 패키지(230)는 도 7 및 도 8의 반도체 패키지(7)와 비교할 때 반도체 칩(20)의 세부 구성과 재배선 구조물(27)을 더 포함하는 것을 제외하고는 동일할 수 있다.
도 17 및 도 18에서, 도 7 및 도 8, 및 도 9 내지 도 12와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다. 도 17 및 도 18에서, 도 7 및 도 8, 도 9 내지 도 12와 동일 내지 유사한 내용은 편의상 간단히 설명하거나 생략한다.
반도체 패키지(230)는 도 17에 도시한 바와 같이 단면도로 볼 때 칩 레벨부(LE1-1), 매개 레벨부(LE2-1) 및 솔더볼부(LE3-1)를 포함할 수 있다. 칩 레벨부(LE1-1)는 반도체 칩(20)을 포함할 수 있다. 반도체 칩(20)은 반도체 기판(10)의 칩 회로층(12) 상에 형성된 패시베이션층(14) 및 칩 패드(15)를 포함할 수 있다.
매개 레벨부(LE2-1)는 재배선 구조물(27), 포스트층(28-3), 배리어층(32-1), 및 복수개의 보호층들(34)을 포함할 수 있다. 매개 레벨부(LE2-1) 상에 솔더볼(36)을 포함하는 솔더볼부(LE3-1)가 위치할 수 있다. 여기서, 매개 레벨부(LE2-1)을 자세히 설명한다.
매개 레벨부(LE2-1)는 패시베이션층(14) 및 칩 패드(15) 상에 형성된 복수개의 보호층들(34)을 포함할 수 있다. 패시베이션층(14) 및 칩 패드(15) 상에 제1 보호층(22)이 형성될 수 있다. 제1 보호층(22) 상에 칩 패드(15)와 연결되는 재배선 구조물(27)이 형성될 수 있다. 재배선 구조물(27)은 칩 패드(15)로부터 임의의 방향, 예컨대 -X 방향(즉 수평 방향)으로 연장되는 재배선층(25) 및 재배선층(25)의 일단부에 마련되는 배선 패드층(26)을 포함할 수 있다.
재배선 구조물(27)은 도 17 및 도 18에 도시한 바와 같이 재배선층(25)이 배치되는 재배선층 영역(RD1)과 재배선 패드층(26)이 형성되는 재배선 패드 영역(RD2)로 구분될 수 있다.
재배선 패드 영역(RD2)은 Y축 방향의 폭(또는 직경, W5) 및 X축 방향의 폭(또는 직경, W1)를 가질 수 있다. 다시 말해, 재배선 패드층(26)은 X축 방향의 폭(또는 직경, W1)을 가질 수 있다. 재배선층 영역(RD1)은 재배선 패드 영역(RD2)의 Y축 방향의 폭(또는 직경, W5)보다 작은 Y축 방향의 폭(또는 길이, W6)를 가질 수 있다.
매개 레벨부(LE2-1)는 제1 보호층(22) 상에서 배선 패드층(26)을 노출하는 배선 노출홀(H1e)을 갖는 제2 보호층(24)를 포함할 수 있다. 배선 노출홀(H1e)은 폭(또는 직경, W2H')를 가질 수 있다. 배선 노출홀(H1e)은 하부 폭(또는 직경, W2H')이 상부 폭(W2H)보다 클 수 있다.
매개 레벨부(LE2-1)는 배선 패드층(26) 상의 배선 노출홀(H1e) 내에 형성된 포스트층(28-3)을 포함할 수 있다. 포스트층(28-3)은 도 8에 도시한 바와 같이 평면적으로 원형일 수 있다. 포스트층(28-3)은 도 8에 도시한 바와 같이 평면적으로 배선 패드층(26) 내부에 위치할 수 있다. 포스트층(28-3)은 도 8에 도시한 바와 같이 수직적으로 원형 기둥일 수 있다.
포스트층(28-3)은 하부 폭(또는 직경, W2f) 및 상부 폭(또는 직경, W2e)을 가질 수 있다. 포스트층(28-3)은 하부 폭(또는 직경, W2f)이 상부 폭(또는 직경, W2e)보다 클 수 있다. 다시 말해, 포스트층(28-3)은 상부 및 하부의 폭(또는 직경, W2e, W2f)이 다른 단일 구조물일 수 있다.
포스트층(28-3)은 배선 패드층(26)의 폭(또는 직경, W1)보다 작은 폭(또는 직경, W2e. W2f)를 가질 수 있다. 포스트층(28-3)은 상면(28f)은 평탄면일 수 있다. 포스트층(28-3)의 상면(28f)은 제2 보호층(24)의 상면과 동일 평면일 수 있다.
매개 레벨부(LE2-1)는 제2 보호층(24) 상에 포스트층(28)을 노출하는 포스트 노출홀(H2-3)을 갖는 제3 보호층(30)을 포함할 수 있다. 포스트 노출홀(H2-3)는 폭(또는 직경, W4H)를 가질 수 있다.
포스트 노출홀(H2-3)의 폭(또는 직경, W4H)은 배선 노출홀(H1e)의 폭(또는 직경, W2H, W2H')보다 작게 구성할 수 있다. 포스트 노출홀(H2-3)의 하부 폭(또는 하부 직경, W4H)은 상부 폭(또는 상부 직경, W4H')보다 작게 구성할 수 있다.
매개 레벨부(LE2-1)는 포스트층(28) 상의 포스트 노출홀(H2) 내에 형성된 배리어층(32)을 포함할 수 있다. 배리어층(32)은 폭(또는 직경, W3)를 가질 수 있다. 배리어층(32)의 하부 폭(또는 하부 직경, W4)은 상부 폭(또는 상부 직경, W3)보다 작을 수 있다.
도 7에서 도시한 바와 같이 매개 레벨부(LE2-1)에서, 포스트층(28-3)의 폭(또는 직경, W2e, W2f)은 배리어층(32)의 폭(또는 직경, W3)보다 작을 수 있다. 또한, 포스트층(28-3)의 두께(T1)은 솔더볼(36)의 두께(T2)보다 작을 수 있다.
이상과 같이 구성되는 본 발명의 일 실시예에 의한 반도체 패키지(230)는 앞서 설명한 바와 같이 솔더볼(36)을 이용하여 반도체 칩(20)과 회로 기판(도 9의 150)을 물리적으로 또는 전기적으로 연결할 때나 연결 후에 도 17의 참조번호 38로 도시한 바와 같이 반도체 칩(20)을 구성하는 재배선 패드층(26)의 양단 에지 근방이나 재배선층(25)에 가해지는 스트레스(stress), 예컨대 기계적 충격 스트레스나 열 충격 스트레스를 줄여 신뢰성을 크게 향상시킬 수 있다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 포함하는 반도체 패키지 모듈의 단면도이다.
구체적으로, 반도체 패키지 모듈(400)은 도 9의 반도체 패키지 모듈(300)과 비교할 때 회로 기판(150)의 양면에 각각 상부 및 하부 반도체 패키지들(200U, 200L)이 배치된 것을 제외하고는 동일할 수 있다. 상부 및 하부 반도체 패키지들(200U, 200L) 각각은 도 9의 반도체 패키지(200)에 해당할 수 있다.
상부 및 하부 반도체 패키지들(200U, 200L) 각각은 반도체 패키지(200)는 도 1의 반도체 패키지(1)를 채용한 것이다. 도 19에서, 도 9와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다.
반도체 패키지 모듈(400)은 회로 기판(150)과. 상부 및 하부 반도체 패키지들(200U, 200L)를 포함할 수 있다. 회로 기판(150)은 인쇄 회로 기판일 수 있다. 회로 기판(150)의 상면 및 하면에 각각 상면 접속 패드(152U) 및 하면 접속 패드(152L)가 위치할 수 있다.
상부 반도체 패키지(200U)의 솔더볼(36)은 상부 접속 패드(152U)와 접속될 수 있다. 하부 반도체 패키지(200L)의 솔더볼(36)은 하부 접속 패드(152L)와 접속될 수 있다. 상부 및 하부 반도체 패키지들(200U, 200L)의 솔더볼(36)은 회로 기판(150)과 상부 및 하부 접속 패드(152U. 152L)를 통하여 기계적 및 전기적으로 연결될 수 있다. 이상과 같은 반도체 패키지 모듈(400)은 회로 기판(150)의 상면 및 하면에 각각 상부 및 하부 반도체 패키지들(200U, 200L)을 포함하여 용량, 예컨대 메모리 용량을 증가시킬 수 있다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 모듈을 설명하기 위한 단면도이다.
구체적으로, 반도체 패키지 모듈(500)는 도 9의 반도체 패키지 모듈(300))과 비교할 때 회로 기판(150) 상에 몰딩층(160)이 형성된 것을 제외하고는 동일할 수 있다. 반도체 패키지(200)는 도 9의 반도체 패키지(200)에 해당할 수 있다. 도 20에 도시한 반도체 패키지(200)는 팬인 웨이퍼 레벨 패키지(fan-in wafer level package)일 수 있다.
반도체 패키지(200)는 도 1의 반도체 패키지(1)를 채용한 것이다. 반도체 패키지 모듈(500)은 넓은 의미에서 반도체 패키지라 칭할 수 있다. 도 20에서, 도 9와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다.
반도체 패키지 모듈(500)은 회로 기판(150)과. 몰딩된 반도체 패키지(200)를 포함할 수 있다. 회로 기판(150)의 상면에 접속 패드(152)가 위치할 수 있다. 회로 기판(150)의 하면에 접속 단자(162)가 위치할 수 있다. 반도체 패키지(200)의 솔더볼(36)은 접속 패드(152U)와 기계적 및 전기적으로 접속될 수 있다. 회로 기판(150) 상의 반도체 패키지(200)는 몰딩층(160)에 의해 몰딩될 수 있다. 몰딩층(160)은 수지층, 예컨대 에폭시 수지일 수 있다. 이상과 같은 반도체 패키지 모듈(500)은 반도체 패키지(200)를 몰딩층으로 몰딩하여 신뢰성을 증가시킬 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 설명하기 위한 단면도이다.
구체적으로, 반도체 패키지(550)는 도 9의 반도체 패키지(200))과 비교할 때 몰딩층(160a)을 포함하고, 몰딩층(160a)의 하부에 솔더볼(36)이 형성된 것을 제외하고는 동일할 수 있다. 반도체 패키지(550)는 도 9의 반도체 패키지(200)를 채용한 것이다. 반도체 패키지(200)는 도 1의 반도체 패키지(1)를 채용한 것이다. 도 21에 도시한 반도체 패키지(200)는 팬아웃 웨이퍼 레벨 패키지(fan-out wafer level package)일 수 있다. 도 21에서, 도 9와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다.
반도체 패키지(550)는 몰딩층(160a)를 포함할 수 있다. 반도체 패키지(550)는 재배선층(250)을 몰딩층(160a)의 하부로 연장한다. 몰딩층(160a)은 수지층, 예컨대 에폭시 수지일 수 있다. 몰딩층(160a) 하부에 솔더볼(36)이 위치할 수 있다. 반도체 패키지(550)의 솔더볼(36)은 추가적으로 회로 기판과 접속될 수 도 있다. 이상과 같은 반도체 패키지(550)은 몰딩층(160a) 하부로 재배선층을 연장하여 설계 자유도를 증가시킬 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 모듈을 설명하기 위한 단면도이다.
구체적으로, 반도체 패키지 모듈(600)는 도 20의 반도체 패키지 모듈(500))과 비교할 때 회로 기판(150) 상에 복수개의 반도체 패키지들(200A, 200B)를 포함한 것을 제외하고는 동일할 수 있다.
반도체 패키지들(200A, 200B) 각각은 도 9의 반도체 패키지(200)에 해당할 수 있다. 반도체 패키지들(200A, 200B) 각각은 도 1의 반도체 패키지(1)를 채용한 것이다. 반도체 패키지 모듈(600)은 넓은 의미에서 반도체 패키지라 칭할 수 있다. 도 22에서, 도 9와 동일 내지 유사한 참조번호는 동일 내지 유사 부재를 나타낸다.
반도체 패키지 모듈(600)은 회로 기판(150) 상에 몰딩된 반도체 패키지들(200A, 200B)를 포함할 수 있다. 회로 기판(150)의 상면에 접속 패드(152)가 위치할 수 있다. 회로 기판(150)의 하면에 접속 단자(162)가 위치할 수 있다. 반도체 패키지들(200A, 200B)의 솔더볼(36)은 접속 패드(152)와 기계적 및 전기적으로 접속될 수 있다.
회로 기판(150) 상의 반도체 패키지들(200A, 200B)은 몰딩층(160)에 의해 몰딩될 수 있다. 몰딩층(160)은 수지층, 예컨대 에폭시 수지일 수 있다. 이상과 같은 반도체 패키지 모듈(600)은 회로 기판(150) 상에 2개의 반도체 패키지들(200A, 200B)을 탑재하여 용량을 증가시킬 수 있다.
도 23은 본 발명에 의한 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
구체적으로, 앞서 설명한 바와 같은 반도체 패키지나 반도체 패키지 모듈은 카드(700, card)에 응용될 수 있다. 카드(700)는 멀티 미디어 카드(Multimedia card, MMC), 보안 디지털 카드(Secure digital card, SD) 등을 포함할 수 있다. 카드(700)는 컨트롤러(710) 및 메모리(720)를 포함한다.
메모리(720)는 플래쉬 메모리, PRAM(phase change RAM(random access memory)) 또는 다른 형태의 비휘발성 메모리(non-volatile memory)일 수 있다. 컨트롤러(710)에서 메모리(720)로 제어 신호를 보내고, 컨트롤러(710)와 메모리(720)간에는 데이터를 주고받는다.
카드(7000)를 구성하는 컨트롤러(710) 및 메모리(720)를 앞서 설명한 바와 같은 본 발명의 반도체 패키지나 반도체 패키지 모듈이 채용될 수 있다. 이렇게 될 경우, 카드(700)는 신뢰성이 향상될 수 있다.
도 24는 본 발명에 의한 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 전자 시스템(800)은 컴퓨터, 모바일 폰(mobile phone), MP3(MPEG Audio Layer-3) 플레이어, 네비게이터(navigator) 등을 의미한다. 전자 시스템(800)은 제어기(810), 입출력 장치(820), 메모리(830), 및 인터페이스를 포함할 수있다. 제어기(810)와 입출력 장치(820), 메모리(830), 인터페이스(840)간에는 통신 채널(850, communication channel)을 이용하여 제어 신호나 데이터를 주고받는다.
본 발명에 의한 전자 시스템(800)에서 앞서 설명한 반도체 패키지나 반도체 패키지 모듈이 제어기(810), 및 메모리(830)에 채용될 수 있다. 이렇게 될 경우, 본 발명에 의한 전자 시스템(800)은 다양한 기능을 구현함과 신뢰성도 향상시킬 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1, 3, 5, 7, 200, 210, 220, 230: 반도체 패키지, 10: 반도체 칩, 26: 배선 패드층, 재배선 패드층, 28: 포스트층, 32: 배리어층, 20, 22, 24, 34: 보호층들, 36: 솔더볼

Claims (20)

  1. 반도체 칩을 포함하는 칩 레벨부;
    상기 칩 레벨부 상에 형성된 매개 레벨부; 및
    상기 매개 레벨부 상에 회로 기판과 연결하기 위한 솔더볼부를 포함하되,
    상기 매개 레벨부는,
    상기 칩 레벨부 상에 형성된 복수개의 보호층들중 최하부에 해당하는 제1 보호층 상에 형성된 배선 패드층,
    상기 제1 보호층 상에서 상기 배선 패드층을 노출하는 패드 노출홀을 갖고 상기 보호층들중 중간부에 해당하는 제2 보호층,
    상기 배선 패드층 상의 상기 패드 노출홀 내에 형성된 포스트층,
    상기 제2 보호층 상에 상기 포스트층을 노출하는 포스트 노출홀을 갖고 상기 보호층들중 최상부에 해당하는 제3 보호층을 포함하되, 상기 포스트 노출홀의 폭(또는 직경)은 상기 패드 노출홀의 폭(또는 직경)보다 작게 구성하고, 및
    상기 포스트층 상의 상기 포스트 노출홀 내에 형성된 배리어층을 포함하고,
    상기 솔더볼부는 상기 배리어층 상에 형성된 솔더볼을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 포스트층의 폭(또는 직경)은 상기 배리어층의 폭(또는 직경)보다 작거나 동일하게 구성하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 포스트 노출홀의 하부 폭(또는 하부 직경)은 상부 폭(또는 상부 직경)보다 작고, 상기 배리어층의 하부 폭(또는 하부 직경)은 상부 폭(또는 상부 직경)보다 작은 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 제2 보호층의 탄성 계수는 상기 제3 보호층의 탄성 계수보다 높은 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 포스트층은 평면적으로 원형 또는 링형의 단일 구조물로 구성되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 포스트층은 상부 및 하부의 폭(또는 직경)이 동일한 단일 구조물로 구성되는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 포스트층은 하부의 폭(또는 직경)이 상부보다 큰 단일 구조물로 구성되는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서, 상기 포스트층은 평면적으로 상기 포스트 노출홀의 에지를 따라서 원형 형태로 배치된 복수개의 서브 포스트층들을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서, 상기 배리어층과 접하는 상기 포스트층의 상면은 상기 제2 보호층의 상면과 동일 평면 상에 배치되는 것을 특징으로 하는 반도체 패키지.
  10. 반도체 칩;
    상기 반도체 칩 상에 형성된 제1 보호층,
    상기 제1 보호층 상에 형성된 재배선 패드층;
    상기 재배선 패드층 상에 상기 재배선 패드층을 노출하는 패드 노출홀을 갖는 제2 보호층;
    상기 재배선 패드층 상의 상기 패드 노출홀 내에 형성된 포스트층;
    상기 포스트층 및 상기 제2 보호층 상에 상기 포스트층을 노출하는 포스트 노출홀을 갖는 제3 보호층을 포함하되 상기 포스트 노출홀은 상기 패드 노출홀보다 작게 구성하고;
    상기 포스트층 상의 상기 패드 노출홀 내에 형성된 배리어층; 및
    상기 배리어층 상에 형성된 솔더층을 포함하고,
    상기 제2 보호층의 탄성 계수는 상기 제3 보호층의 탄성 계수보다 크게 구성하는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서, 상기 배리어층은 상기 제3 보호층 상에서 상기 포스트 노출홀의 외측으로 연장되어 배치되어 있고, 상기 포스트층의 폭(또는 직경)은 상기 제3 보호층 상의 상기 배리어층의 폭(또는 직경)과 비교할 때 동일하거나 작은 것을 특징으로 하는 반도체 패키지.
  12. 제10항에 있어서, 상기 제2 보호층의 탄성 계수는 상기 제1 보호층의 탄성 계수보다 높거나 동일한 물질로 구성되는 것을 특징으로 하는 반도체 패키지.
  13. 제10항에 있어서, 상기 포스트층은 평면적으로 원형으로 구성되고, 상기 포스트층은 상부 및 하부의 폭(또는 직경)이 동일한 단일 기둥으로 구성되는 것을 특징으로 하는 반도체 패키지.
  14. 제10항에 있어서, 상기 포스트층은 평면적으로 상기 포스트 노출홀의 에지를 따라서 원형 형태로 배치된 복수개의 서브 포스트층들을 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제10항에 있어서, 상기 포스트층은 평면적으로 링형으로 구성되고, 상기 포스트층의 상면은 굴곡면을 구비하는 것을 특징으로 하는 반도체 패키지.
  16. 반도체 기판 상에 형성된 칩 회로층, 및 상기 칩 회로층과 연결된 칩 패드를 포함하는 반도체 칩;
    상기 칩 회로층 및 상기 칩 패드 상에 형성된 제1 보호층;
    상기 제1 보호층을 관통하여 상기 칩 패드와 연결되고 상기 제1 보호층 상에 상기 칩 패드로부터 수평 방향으로 연장되는 재배선층, 및 상기 재배선층의 일단부에 마련되는 재배선 패드층를 포함하는 재배선 구조물;
    상기 재배선 구조물 상에 상기 재배선 패드층를 노출하는 패드 노출홀을 갖는 제2 보호층;
    상기 재배선 구조물 상의 상기 재배선 노출홀 내에 형성된 포스트층;
    상기 포스트층 및 상기 제2 보호층 상에 상기 포스트층을 노출하는 포스트 노출홀을 갖는 제3 보호층을 포함하되 상기 포스트 노출홀은 상기 재배선 노출홀보다 작게 구성하고;
    상기 포스트층 상의 상기 포스트 노출홀 내에 형성된 배리어층; 및
    상기 배리어층 상에 형성된 솔더층을 포함하고,
    상기 포스트층의 폭(또는 직경)은 상기 배리어층의 폭(또는 직경)에 비해 동일하거나 작고, 상기 제2 보호층의 탄성 계수는 상기 제3 보호층의 탄성 계수보다 크게 구성하는 것을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서, 상기 배리어층과 접하는 상기 포스트층의 상면은 평탄면으로 구성되고, 상기 포스트층의 두께는 상기 솔더볼의 두께보다 작은 것을 특징으로 하는 반도체 패키지.
  18. 제16항에 있어서, 상기 포스트층은 평면적으로 원형으로 구성되고, 상기 포스트층은 하부의 폭(또는 직경)이 상부의 폭(또는 직경)보다 큰 단일 기둥으로 구성되는 것을 특징으로 하는 반도체 패키지
  19. 제16항에 있어서, 상기 포스트층은 평면적으로 원형 또는 링형의 단일 구조물로 구성되는 것을 특징으로 하는 반도체 패키지.
  20. 제16항에 있어서, 상기 포스트층은 평면적으로 상기 포스트 노출홀의 에지를 따라서 원형 형태로 배치된 복수개의 서브 포스트들을 포함하는 것을 특징으로 하는 반도체 패키지.
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