CN114093828A - 用于提高可靠性的半导体封装 - Google Patents

用于提高可靠性的半导体封装 Download PDF

Info

Publication number
CN114093828A
CN114093828A CN202110814055.6A CN202110814055A CN114093828A CN 114093828 A CN114093828 A CN 114093828A CN 202110814055 A CN202110814055 A CN 202110814055A CN 114093828 A CN114093828 A CN 114093828A
Authority
CN
China
Prior art keywords
layer
post
width
semiconductor package
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110814055.6A
Other languages
English (en)
Inventor
尹汝勋
张衡善
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114093828A publication Critical patent/CN114093828A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2101—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2105—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/24997—Flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半导体封装包括：芯片级单元，包括半导体芯片；中间级单元；以及焊球单元。焊球单元将连接到电路基板。中间级单元包括：布线焊盘层，在第一保护层上；第二保护层，在第一保护层上并且包括焊盘暴露孔；接线柱层，在布线焊盘层上的焊盘暴露孔中；以及第三保护层，在第二保护层上并且包括接线柱暴露孔。接线柱暴露孔的宽度或直径小于焊盘暴露孔的宽度或直径；并且阻挡层在接线柱层上设置在接线柱暴露孔中。焊球单元包括阻挡层上的焊球。

Description

用于提高可靠性的半导体封装
相关申请的交叉引用
本申请要求于2020年8月24日向韩国知识产权局提交的韩国专利申请No.10-2020-0106427的优先权，该申请的公开内容通过引用整体并入本文中。
技术领域
本发明构思涉及一种半导体封装，更具体地，涉及一种用于提高自身的可靠性的半导体封装。
背景技术
半导体封装可以包括用于将半导体芯片电连接到电路基板的焊球。当通过使用焊球将半导体芯片物理地连接到电路基板且电连接到电路基板时，例如在电路基板的再分布层中可能形成裂纹。因此，通过减小施加到半导体芯片的应力来提高半导体封装的可靠性将是有益的。
发明内容
本发明构思的方面提供了一种半导体封装，该半导体封装能够通过减小施加到半导体芯片的应力来提高其可靠性。
根据本发明构思的实施例的半导体封装包括：芯片级部分，包括半导体芯片；中间级部分，在芯片级部分上；以及焊球部分，在中间级部分上，其中焊球部分被配置为连接到电路基板。中间级部分包括：布线焊盘层，在第一保护层上，第一保护层是多个保护层中的内保护层并且与芯片级部分直接相邻；第二保护层，在第一保护层上并且包括暴露布线焊盘层的焊盘暴露孔，第二保护层是多个保护层中的中间保护层；接线柱层(post layer)，在布线焊盘层上的焊盘暴露孔中；第三保护层，在第二保护层上并且包括接线柱暴露孔，接线柱暴露孔暴露接线柱层，第三保护层与多个保护层中的外保护层相对应，其中，接线柱暴露孔的宽度或直接小于焊盘暴露孔的宽度或直径；以及阻挡层，在接线柱层上的接线柱暴露孔中。焊球部分包括阻挡层上的焊球。
根据本发明构思的一个方面，半导体封装包括：半导体芯片；第一保护层，在半导体芯片上；再分布焊盘层，在第一保护层上；第二保护层，在再分布焊盘层上并且包括焊盘暴露孔，焊盘暴露孔暴露再分布焊盘层；接线柱层，在再分布焊盘层上的焊盘暴露孔中；第三保护层，在接线柱层上并且包括接线柱暴露孔，接线柱暴露孔暴露接线柱层，其中，接线柱暴露孔小于焊盘暴露孔；阻挡层，在接线柱层上的接线柱暴露孔中；以及焊料层，在阻挡层上。第二保护层的弹性模量可以大于第三保护层的弹性模量。
根据本发明构思的另一方面，半导体封装包括：再分布结构，包括再分布层，再分布层包括穿透第一保护层并且连接到芯片焊盘的第一部分和在再分布层的一端部分处的第二部分，第一部分在第一保护层上沿水平方向从芯片焊盘延伸；第二保护层，在再分布结构上并且包括焊盘暴露孔，所述焊盘暴露孔暴露再分布层的第二部分；接线柱层，在再分布结构上在焊盘暴露孔中；第三保护层，在接线柱层上并且包括接线柱暴露孔，接线柱暴露孔暴露接线柱层，其中，接线柱暴露孔小于焊盘暴露孔；阻挡层，在接线柱层上在接线柱暴露孔中；以及焊料层，在阻挡层上。接线柱层的最大宽度或直径等于或小于阻挡层的最小宽度或直径，并且第二保护层的弹性模量大于第三保护层的弹性模量。
接线柱层的宽度(或直径)可以等于或小于阻挡层的宽度(或直径)，并且第二保护层的弹性模量可以大于第三保护层的弹性模量。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据本发明构思的实施例的半导体封装的截面图；
图2是根据示例实施例的图1中的布线焊盘层和接线柱层的平面布局图；
图3是根据本发明构思的实施例的半导体封装的截面图；
图4是根据示例实施例的图3中的布线焊盘层和接线柱层的平面布局图；
图5是根据本发明构思的实施例的半导体封装的截面图；
图6是根据示例实施例的图5中的布线焊盘层和接线柱层的平面布局图；
图7是根据本发明构思的实施例的半导体封装的截面图；
图8是根据示例实施例的图7中的布线焊盘层和接线柱层的平面布局图；
图9是根据本发明构思的实施例的包括半导体封装的半导体封装产品的截面图；
图10是根据示例实施例的图9中的半导体封装的截面图；
图11是图10中的半导体封装的再分布结构和接线柱层的平面布局图；
图12是根据示例实施例的图9中的半导体封装的平面截面图；
图13是根据本发明构思的实施例的半导体封装的截面图；
图14是根据示例实施例的图13中的半导体封装的再分布结构和接线柱层的平面布局图；
图15是根据本发明构思的实施例的半导体封装的截面图；
图16是根据示例实施例的图15中的半导体封装的再分布结构和接线柱层的平面布局图；
图17是根据本发明构思的实施例的半导体封装的截面图；
图18是根据示例实施例的图17中的半导体封装的再分布结构和接线柱层的平面布局图；
图19是根据本发明构思的实施例的包括半导体封装的半导体封装产品的截面图；
图20是根据本发明构思的实施例的半导体封装产品的截面图；
图21是根据本发明构思的实施例的半导体封装产品的截面图；
图22是根据本发明构思的实施例的半导体封装产品的截面图；
图23是根据本发明构思的使用半导体封装的卡的配置的示意图；以及
图24是根据本发明构思的使用半导体封装的电子系统的配置的示意图。
具体实施方式
下面，将参考示出了示例性实施例的附图来更全面地描述本发明构思。本发明构思可以通过各种实施例中的任何一个或通过组合各种实施例中的一个或多个来实现。因此，本发明构思的技术思想并非仅限于一个实施例。
在本说明书中，除非上下文另外明确指出，否则以单数形式对组件的描述可以包括具有单个描述的组件的结构的多个组件。在本说明书中，为了阐明本发明构思的各个方面，附图可以被放大。
图1是根据本发明构思的实施例的半导体封装的截面图，并且图2是图1中的布线焊盘层和接线柱层的平面布局图。
在图1和图2中，X轴方向和Y轴方向可以是与半导体芯片20(或半导体基板)的表面平行的方向，Z轴方向可以是与半导体芯片20(或半导体基板)的表面垂直的方向。
半导体封装1(仅示出了其一部分)可以包括晶片级封装。在截面图(例如，在Z轴方向上的截面图)中，半导体封装1可以包括芯片级单元LE1、中间级单元LE2和焊球单元LE3。在下文中，为了方便起见，芯片级单元LE1的向下方向(例如，Z轴方向)被称为竖直方向。芯片级单元LE1可以被称为芯片级部分、芯片部分或简称为半导体芯片。中间级单元LE2可以被称为中间级部分、或中间级结构或中间结构。焊球单元LE3可以被称为焊球部分、或焊球结构或外部连接端子部。不同的部分也可以被称为顶部、中间部分和底部(作为参考，芯片在顶部，并且焊球在底部)。为了便于描述，在本文中可以使用诸如“在……的下方”、“在……下面”、“在……之下”、“在……之上”、“在……上方”之类的空间相对术语来描述位置关系，如附图中所示。将理解的是，除了附图中描绘的取向之外，空间相对术语涵盖设备的不同取向。
芯片级单元LE1可以包括半导体芯片20。半导体芯片20可以包括半导体层，例如硅层。中间级单元LE2可以在芯片级单元LE1上(例如，在芯片级单元LE1下面)。中间级单元LE2可以包括布线焊盘层26、接线柱层28、阻挡层32和多个保护层34。阻挡层32也可以被称为下阻挡金属层。阻挡层32也可以被称为焊盘。将理解的是，当提及元件“连接”或“耦接”到另一元件或在另一元件“之上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件之上，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”时，在接触点处不存在介于中间的元件。
焊球单元LE3可以在中间级单元LE2上(例如，在中间级单元LE2下面)。焊球单元LE3可以包括要物理地连接或电连接到电路基板(或板基板)的焊球36。焊球36可以包括低强度焊料成分或由低强度焊料成分形成，该低强度焊料成分包括例如作为基础金属的Sn和作为辅助金属的Ag和Cu。备选地，焊球36可以包括高强度焊料成分或由高强度焊料成分形成，该高强度焊料成分包括例如作为基础金属的Sn和作为辅助金属的Ag、Cu和Bi。
基于中间级单元LE2详细描述本发明构思的半导体封装1的结构。中间级单元LE2可以在芯片级单元LE1上包括多个保护层34。布线焊盘层26可以设置在第一保护层22上，第一保护层22与保护层34的最下面的部分相对应。第一保护层22可以包括环氧树脂层或聚酰亚胺层，或者可以是环氧树脂层或聚酰亚胺层。例如，布线焊盘层26可以直接在第一保护层22上并且可以接触第一保护层22。在一些实施例中，当第一保护层22包括环氧树脂层时，其弹性模量可以为大约15GPa至大约30GPa，并且当第一保护层22包括聚酰亚胺层时，其弹性模量可以为大约1GPa至大约10GPa。如图2所示，在平面图中，布线焊盘层26可以是圆形的。布线焊盘层26可以具有宽度(或直径)W1。布线焊盘层26可以包括例如铜层。
中间级单元LE2可以在第一保护层22上包括第二保护层24，第二保护层24包括焊盘暴露孔H1。焊盘暴露孔H1可以相对于第二保护层24暴露布线焊盘层26。焊盘暴露孔H1可以具有宽度(或直径)W2H。第二保护层24可以与保护层34的中间保护层相对应。第二保护层24的材料的弹性模量可以与第一保护层22的材料的弹性模量相同或大于第一保护层22的材料的弹性模量。第二保护层24可以包括上表面24f和下表面24r。第二保护层24可以包括环氧树脂层，或者可以是环氧树脂层。在一些实施例中，当第二保护层24是环氧树脂层时，第二保护层24的弹性模量可以为大约15GPa至大约30GPa。
中间级单元LE2可以包括接线柱层28，接线柱层28在布线焊盘层26上形成在焊盘暴露孔H1中。如图2所示，在平面图中，接线柱层28可以是圆形的。如图2所示，在平面图中，接线柱层28可以在布线焊盘层26内部。接线柱层28可以具有单个柱(例如，由单个材料形成的单个连续的整体结构，其中没有任何晶界)，其整体具有相同的上宽度(或直径)和下宽度(或直径)，并且如图1所示，在平面图中，具有圆形形状。接线柱层28可以具有接线柱的形状。
接线柱层28可以具有宽度(或直径)(例如，外宽度或直径)W2。接线柱层28的宽度(或直径)W2可以小于布线焊盘层26的宽度(或直径)W1。接线柱层28可以具有单个整体结构，在该单个整体结构中，上宽度(或直径)和下宽度(或直径)W2相同。例如，接线柱层28可以具有这样的单个整体结构：其中接线柱层28的上部和下部中的上宽度(或直径)和下宽度(或直径)W2相同。接线柱层28可以包括金属层，或者可以是金属层。
接线柱层28可以包括(例如，通过布线焊盘层26)连接到第一保护层22的下表面28r、以及与阻挡层32和第三保护层30接触的上表面28f。注意，这里的“上”表面和“下”表面是在中间级单元LE2的上下文中描述的。如果被描述为半导体封装1的一部分，则可以使用相反的指定(例如，下表面28f和上表面28r)。通常，诸如“第一”和“第二”之类的术语可以用于描述不同的表面。诸如“第一”、“第二”、“第三”之类的序数可以仅用作某些元件的标签，以将这些元件彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍可称为“第一”或“第二”。此外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在别处以不同的序数(例如，说明书或另一权利要求中的“第二”)来描述。接线柱层28的上表面28f可以是平坦表面。接线柱层28的上表面28f可以与第二保护层24的上表面24f共面。在将金属材料填充到第二保护层24中的焊盘暴露孔H1中之后，可以通过使用平坦化工艺来形成接线柱层28。如本文所使用的诸如“相同”、“相等”、“平面”或“共面”之类的术语涵盖相同性或包括例如由于制造工艺而可能发生的变化的接近相同性。除非上下文或其他陈述另有指示，否则在本文中可以使用术语“实质上”来强调该含义。
中间级单元LE2可以包括第三保护层30，第三保护层30包括暴露第二保护层24中的接线柱层28的接线柱暴露孔H2。接线柱暴露孔H2可以具有宽度(或直径)W4H。第三保护层30可以保护层34的最上面的部分相对应。
接线柱暴露孔H2的宽度(或直径)W4H(例如，接线柱暴露孔H2的最小宽度、或接线柱暴露孔H2在其与接线柱层28邻接的位置处的宽度)可以小于焊盘暴露孔H1的宽度(或直径)W2H。接线柱暴露孔H2的下宽度(或直径)W4H可以小于接线柱暴露孔H2的上宽度(或直径)W4H’。第三保护层30可以包括具有与第二保护层24的材料的弹性模量相比的更低的弹性模量的材料或者可以由该材料形成。第三保护层30可以包括聚酰亚胺层，或者可以是聚酰亚胺层。在一些实施例中，当使用聚酰亚胺层形成第三保护层30时，第三保护层30可以具有大约1GPa至大约10GPa的弹性模量。除非另有说明，否则本文所述的宽度在X或Y水平方向上。除非另有说明，否则本文所述的厚度在Z竖直方向(其垂直于X水平方向)上。
中间级单元LE2可以包括阻挡层32，阻挡层32在接线柱层28上形成在接线柱暴露孔H2中。阻挡层32可以从第三保护层30中的接线柱暴露孔H2向外延伸。阻挡层32可以具有宽度(或直径)W3。阻挡层32例如可以包括或者可以是铜层、镍层或金层。阻挡层32的下宽度(或下直径)W4可以小于阻挡层32的上宽度(或上直径)W3。整个阻挡层32可以被认为是中间级单元LE2的一部分，即使该阻挡层32的一部分竖直延伸超过图1所示的虚线。
如图1所示，在中间级单元LE2中，接线柱层28的宽度(或直径)W2可以与阻挡层32的宽度(或直径)W3相同。在其他实施例中，与图1中所示的情况不同，在中间级单元LE2中，接线柱层28的宽度(或直径)W2可以小于阻挡层32的宽度(或直径)W3。此外，接线柱层28的厚度T1可以小于焊球36的最大厚度T2。
在一些实施例中，接线柱层28的宽度(或直径)W2的值可以在阻挡层32的宽度(或直径)W3的大约70％至大约100％的范围内。在一些实施例中，接线柱暴露孔H2的宽度(或直径)W4H(例如，最小宽度)的值可以是阻挡层32的宽度(或直径)W3的大约65％。在一些实施例中，接线柱层28的厚度T1的值可以是焊球36的厚度T2的大约10％至大约50％。这里，厚度是在Z方向上，宽度是在垂直于Z方向的X方向上。
在一些实施例中，接线柱层28的宽度(或直径)W2可以是大约100μm至大约300μm。在一些实施例中，接线柱层28的厚度T1可以是大约10μm至大约90μm。焊球的厚度T2(例如，Z方向上的最大厚度)可以是大约100μm至大约180μm。阻挡层32的宽度(或直径)W3(例如，最外面的宽度)可以是大约180μm至大约200μm。诸如“大约”或“大致”之类的术语可以反映以较小的相对方式和/或以不会显著改变某些元件的操作、功能或结构的方式变化的数量、大小、取向或布局仅。例如，“大约0.1至大约1”的范围可以涵盖诸如0.1左右的0％-5％偏差和1左右的0％-5％偏差的范围，特别是在这种偏差与列出的范围保持相同的效果的情况下。
根据本发明构思的示例实施例的如上所述配置的半导体封装1可以包括具有多个保护层34的中间级单元LE2，并且保护层34中的第二保护层24的弹性模量可以大于第三保护层30的弹性模量。此外，根据本发明构思的实施例的半导体封装1可以包括接线柱层28，接线柱层28的宽度W2大于接线柱暴露孔H2的宽度(或直径)W4H并且等于或小于阻挡层32的宽度(或直径)W3。
因此，根据本发明构思的方面的半导体封装1可以通过在通过使用焊球36将半导体芯片20物理地连接或电连接到电路板时或之后减小施加到半导体芯片20的应力(例如，通过减小机械冲击应力或热冲击应力)来提高其可靠性。
此外，根据本发明构思的方面的半导体封装1可以通过减小施加到构成半导体芯片20的布线焊盘层26的两端处的边缘附近的应力(如图1中的附图标记38所示，例如，机械冲击应力或热冲击应力)来提高其可靠性。机械冲击应力可以包括下落冲击应力。
图3是根据本发明构思的实施例的半导体封装的截面图，并且图4是图3中的布线焊盘层和接线柱层的平面布局图。
除了接线柱层28-1和阻挡层32-1的结构与图1和图2的半导体封装1中的接线柱层和阻挡层的结构不同之外，图3和图4的半导体封装3可以与图1和图2的半导体封装1相同。在图3和图4中，与图1和图2中的附图标记相同或相似的附图标记可以表示相同或相似的构件。在图3和图4中，为了方便起见，简要地给出或省略与参考图1和图2给出的描述相同或相似的描述。
半导体封装3可以包括芯片级单元LE1、中间级单元LE2和焊球单元LE3。中间级单元LE2可以在芯片级单元LE1上包括多个保护层34。布线焊盘层26可以在第一保护层22上，第一保护层22与保护层34的最下面的部分相对应。如图4所示，在平面图中，布线焊盘层26可以是圆形的。布线焊盘层26可以具有宽度(或直径)W1。
中间级单元LE2可以包括第二保护层24，第二保护层24包括暴露第一保护层22上的布线焊盘层26的多个焊盘暴露孔H1a和H1b。焊盘暴露孔H1a和H1b可以彼此分开。焊盘暴露孔H1a和H1b可以分别具有宽度W2aH和W2bH。W2aH和W2bH可以具有彼此相同的宽度。焊盘暴露孔H1a和H1b在截面图中示出，并且当在平面图或透视图中观察时，可以形成具有环形的单个沟槽。沟槽的宽度可以是W2aH或W2bH(可以是相同的宽度)。由沟槽形成的环的外宽度可以是W2。
中间级单元LE2可以包括接线柱层28-1，接线柱层28-1在布线焊盘层26上形成在焊盘暴露孔H1a和H1b中。当从截面图观察时，如图3所示，接线柱层28-1可以包括分别形成在焊盘暴露孔H1a和H1b中的第一接线柱部分28a和第二接线柱部分28b。当在平面图或透视图中观察时，接线柱层28-1可以是在竖直方向上中间为空的环形(例如，圆形)柱。接线柱层28-1可以是由单个连续材料形成的环形的单个连续结构。当在平面图中观察时，接线柱层28-1可以在布线焊盘层26的外径之内。
第一接线柱部分28a可以具有宽度W2a。第二接线柱部分28b可以具有宽度W2b。W2a和W2b可以是相同的宽度。接线柱层28-1可以具有外宽度(外径)W2(例如，环形的外径)。接线柱层28-1的外宽度(或外径)W2可以小于布线焊盘层26的宽度(或直径)W1。
中间级单元LE2可以包括第三保护层30，第三保护层30包括暴露第二保护层24中的接线柱层28-1的接线柱暴露孔H2-1。接线柱暴露孔H2-1也可以暴露第二保护层24，同时可以在朝着接线柱层28-1和第二保护层24的方向上逐渐变细。接线柱暴露孔H2-1可以具有宽度(或直径)W4H-1(例如，最小宽度或接线柱暴露孔H2-1在其与接线柱层28-1邻接的位置处的宽度)。接线柱暴露孔H2-1的宽度(或直径)W4H-1可以小于接线柱层28-1的外宽度(或外径)W2。接线柱暴露孔H2-1的下宽度(或下直径)W4H-1可以小于接线柱暴露孔H2-1的上宽度(或上直径)W4H'-1。上宽度W4H’-1(例如，最大宽度)也可以小于接线柱层28-1的外宽度(或外径)W2。以这种方式，接线柱暴露孔H2-1可以包括第一开口(例如，在其与接线柱层28-1邻接的位置处)和第二开口(与第一开口相对)，并且第一开口和第二开口两者的宽度都可以小于接线柱层28-1的外宽度W2。
中间级单元LE2可以包括阻挡层32-1，阻挡层32-1在接线柱层28-1上形成在接线柱暴露孔H2-1中。阻挡层32-1也可以接触第二保护层24，并且可以延伸到接线柱层28-1和第二保护层24中的凹部中。在一个实施例中，接线柱层28-1的上表面26f-1可以是弯曲表面(或非平坦表面)。阻挡层32-1可以具有宽度(或直径)W4-1。阻挡层32-1的下宽度(或下直径)W4-1可以小于阻挡层32-1的上宽度(或上直径)W3。
如图3所示，在中间级单元LE2中，接线柱层28-1的外宽度(或外径)W2可以小于阻挡层32-1的宽度(或直径)W3。此外，接线柱层28-1的厚度T1可以小于焊球36的最大厚度T2。
在一些实施例中，接线柱层28-1的外宽度(或外径)W2可以在阻挡层32-1的宽度(或直径)W3的大约70％至大约100％的范围内。在一些实施例中，接线柱暴露孔H2-1的宽度(或直径)W4H-1可以是阻挡层32-1的宽度(或直径)W3的大约65％。在一些实施例中，接线柱层28-1的厚度T1(例如，在Z方向上)可以是焊球36的最大厚度T2的大约10％至大约50％。
如上所述，根据本发明构思的某些实施例的半导体封装3可以通过减小施加到构成半导体芯片20的布线焊盘层26的两端处的边缘附近的应力(如图3中的附图标记38所示，例如，机械冲击应力或热冲击应力)来提高可靠性。
图5是根据本发明构思的实施例的半导体封装的截面图，并且图6是图5中的布线焊盘层和接线柱层的平面布局图。
除了接线柱层28-2和第二保护层24-1的结构与图3和图4的半导体封装3中的接线柱层和第二保护层的结构不同之外，图5和图6的半导体封装5可以与图3和图4的半导体封装3相同。在图5和图6中，与图1至图4中的附图标记相同或相似的附图标记可以表示相同或相似的构件。在图5和图6中，为了方便起见，简要地给出或省略与参考图1至图4给出的描述相同或相似的描述。
半导体封装5可以包括芯片级单元LE1、中间级单元LE2和焊球单元LE3。中间级单元LE2可以在芯片级单元LE1上包括多个保护层34-1。布线焊盘层26可以在第一保护层22上，第一保护层22与保护层34-1的最下面的部分相对应。如图5所示，在平面图中，布线焊盘层26可以是圆形的。布线焊盘层26可以具有宽度(或直径)W1。
中间级单元LE2可以包括第二保护层24-1，在平面图中，第二保护层24-1包括暴露第一保护层22上的布线焊盘层26的多个焊盘暴露孔H1c和H1d。焊盘暴露孔H1c和H1d在截面图中可以彼此分开，并且在平面图或透视图中可以是环形沟槽的一部分。
焊盘暴露孔H1c和H1d可以分别具有宽度(或直径)W2cH和W2dH。焊盘暴露孔H1c和H1d的宽度(或直径)W2cH和W2dH可以分别与图3中的焊盘暴露孔H1a和H1b的宽度(或直径)W2aH和W2cH不同。焊盘暴露孔H1c和H1d的宽度(或直径)W2cH和W2dH可以分别大于图3中的焊盘暴露孔H1a和H1b的宽度(或直径)W2aH和W2cH。从平面图或透视图来看，焊盘暴露孔H1c和H1d可以是例如如图6中所示以正方形图案形成的圆形孔的一部分(而不是如图4中所示的单个环形)。尽管示出了四个圆形孔，但是可以使用其他布置，例如3个、5个、6个或其他数量个孔。
中间级单元LE2可以包括在布线焊盘层26上形成在焊盘暴露孔H1c和H1d中的接线柱层28-2。如图5所示，接线柱层28-2可以包括分别形成在焊盘暴露孔H1c和H1d中的子接线柱层28c和28d。
接线柱层28-2可以包括多个子接线柱层28c和28d，每个子接线柱层分别布置成圆形，如图6所示。在图6中，接线柱层28-2被示出为包括4个子接线柱层28c和28d，但是根据需要可以包括多于或少于4个子接线柱层。在平面图中，子接线柱层28c和28d中的每一个可以具有单个圆形结构。子接线柱层28c和28d中的每一个可以是圆形柱。当在平面图中观察时，接线柱层28-2可以在布线焊盘层26的外径之内。
子接线柱层28c可以具有宽度(或直径)W2c。子接线柱层28d可以具有宽度(或直径)W2d。W2c和W2d可以是相同的宽度。接线柱层28-2可以具有外宽度(或外径)W2(例如，最大宽度)。接线柱层28-2的外宽度(或外径)W2可以小于布线焊盘层26的宽度(或直径)W1。
中间级单元LE2可以包括第三保护层30，第三保护层30包括暴露第二保护层24-1中的接线柱层28-2的接线柱暴露孔H2-2。接线柱暴露孔H2-2也可以暴露第二保护层24-1，同时可以在朝着接线柱层28-2和第二保护层24-1的方向上逐渐变细。接线柱暴露孔H2-2可以具有宽度(或直径)W4H-2。
接线柱暴露孔H2-2的宽度(或直径)W4H-2可以小于接线柱层28-2的外宽度(或外径)W2。接线柱暴露孔H2-2的下宽度(或下直径)W4H-2可以小于接线柱暴露孔H2-2的上宽度(或上直径)W4H'-2。如图6所示，接线柱层28-2可以包括沿着接线柱暴露孔H2-2的边缘被布置成圆形或环形的多个子接线柱层28c和28d。
中间级单元LE2可以包括在接线柱层28-2上形成在接线柱暴露孔H2-2中的阻挡层32-1。阻挡层32-1也可以接触第二保护层24-1，并且可以凹陷到接线柱层28-2和第二保护层24-1中。阻挡层32-1可以具有宽度(或直径)W4-2。阻挡层32-1的下宽度(或下直径)W4-2可以小于阻挡层32-1的上宽度(或上直径)W3。
如图5所示，在中间级单元LE2中，接线柱层28-2的外宽度(或外径)W2可以与阻挡层32-1的宽度(或直径)W3相同。此外，接线柱层28-2的厚度T1可以小于焊球36的最大厚度T2。
在一些实施例中，接线柱层28-2的外宽度(或外径)W2可以在阻挡层32-1的宽度(或直径)W3的大约70％至大约100％的范围内。在一些实施例中，接线柱暴露孔H2-2的宽度(或直径)W4H-2可以处于阻挡层32-1的宽度(或直径)W3的大约65％的水平。在一些实施例中，接线柱层28-2的厚度T1可以是焊球36的最大厚度T2的大约10％至大约50％。
如上所述，如上所述那样配置的根据本发明构思的实施例的半导体封装5可以通过减小施加到构成半导体芯片20的布线焊盘层26的两端处的边缘附近的应力(如图5中的附图标记38所示，例如，机械冲击应力或热冲击应力)来提高其可靠性。
图7是根据本发明构思的实施例的半导体封装的截面图，并且图8是图7中的布线焊盘层和接线柱层的平面布局图。
除了接线柱层28-3和第二保护层24-2的结构与图1和图2的半导体封装1中的接线柱层和保护层的结构不同之外，图7和图8的半导体封装7可以与图1和图2的半导体封装1相同。在图7和图8中，与图1和图2中的附图标记相同或相似的附图标记可以表示相同或相似的构件。在图7和图8中，为了方便起见，简要地给出或省略与参考图1和图2给出的描述相同或相似的描述。
半导体封装7可以包括芯片级单元LE1、中间级单元LE2和焊球单元LE3。中间级单元LE2可以在芯片级单元LE1上包括多个保护层34-2。布线焊盘层26可以在第一保护层22上，第一保护层22与保护层34-2的最下面的部分相对应。如图8所示，在平面图中，布线焊盘层26可以是圆形的。布线焊盘层26可以具有宽度(或直径)W1。
中间级单元LE2可以包括第二保护层24-2，第二保护层24-2包括暴露第一保护层22上的布线焊盘层26的焊盘暴露孔H1e。焊盘暴露孔H1e可以具有宽度(或直径)W2H'。焊盘暴露孔H1e的下宽度(或直径)W2H'可以大于焊盘暴露孔H1e的上宽度(或直径)W2H。
中间级单元LE2可以包括在布线焊盘层26上形成在焊盘暴露孔H1e中的接线柱层28-3。如图8所示，在平面图中，接线柱层28-3可以是圆形的。如图8所示，在平面图中，接线柱层28-3可以在布线焊盘层26的外圆周之内。如图8所示，接线柱层28-3可以具有圆形形状。
接线柱层28-3可以具有下宽度(或直径)W2f和上宽度(或直径)W2e。接线柱层28-3的下宽度(或直径)W2f可以大于接线柱层28-3的上宽度(或直径)W2e。接线柱层28-3可以是具有彼此不同的上宽度(或直径)W2e和下宽度(或直径)W2f的单个连续结构。
接线柱层28-3的宽度(或直径)W2e和W2f可以小于布线焊盘层26的宽度(或直径)W1。接线柱层28-3的上表面28f可以是平坦表面。接线柱层28-3的上表面28f可以与第二保护层24-2的上表面共面。
中间级单元LE2可以包括第三保护层30，第三保护层30包括暴露第二保护层24-2中的接线柱层28-3的接线柱暴露孔H2-3。接线柱暴露孔H2-3可以具有宽度(或直径)W4H。
接线柱暴露孔H2-3的宽度(或直径)W4H可以小于焊盘暴露孔H1e的宽度(或直径)W2H和W2H'。例如，接线柱暴露孔H2-3的最大宽度可以小于焊盘暴露孔H1e的最小宽度。接线柱暴露孔H2-3的下宽度(或下直径)W4H可以小于接线柱暴露孔H2-3的上宽度(或上直径)W4H'。
中间级单元LE2可以包括在接线柱层28-3上形成在接线柱暴露孔H2-3中的阻挡层32。阻挡层32可以具有宽度(或直径)W3。阻挡层32的最底表面处的下宽度W4(或下直径)可以小于阻挡层32的最上表面处的上宽度(或上直径)W3。
如图7所示，在中间级单元LE2中，接线柱层28-3的宽度(或直径)W2e和W2f可以小于阻挡层32的宽度(或直径)W3。此外，接线柱层28-3的厚度T1可以小于焊球36的最大厚度T2。
在一些实施例中，接线柱层28-3的外宽度(或外径)W2e和W2f可以在阻挡层32的宽度(或直径)W3的大约70％至大约100％的范围内。在一些实施例中，接线柱暴露孔H2-3的宽度(或直径)W4H可以是阻挡层32的宽度(或直径)W3的大约65％。在一些实施例中，接线柱层28-3的厚度T1可以是焊球36的最大厚度T2的大约10％至大约50％。
如上所述，如上所述那样配置的根据本发明构思的实施例的半导体封装7可以通过减小施加到构成半导体芯片20的布线焊盘层26的两端处的边缘附近的应力(如图7中的附图标记38所示，例如，机械冲击应力或热冲击应力)来提高其可靠性。
图9是根据本发明构思的实施例的包括半导体封装的半导体封装产品的截面图，图10是图9中的半导体封装的截面图，图11是图10中的半导体封装的再分布结构和接线柱层的平面布局图，并且图12是图9中的半导体封装的平面截面图。
包括在半导体封装产品300中的半导体封装200可以采用图1的半导体封装1。以这种方式，图9至图12中的半导体封装200可以采用图1的半导体封装1。半导体封装产品300可以是例如半导体封装，或者可以是存储器模块。例如，半导体封装产品300可以是存储器模块(例如，单列直插式存储器模块(SIMM))，或者可以是双列直插式存储器模块(DIMM)的一部分。
除了与图1和图2的半导体封装1相比还包括半导体芯片20和再分布结构27的详细配置之外，图9至图12中的半导体封装200可以与图1和图2的半导体封装1相同。在图9和图12中，与图1和图2中的附图标记相同或相似的附图标记可以表示相同或相似的构件。在图9和图12中，为了方便起见，简要地给出或省略与参考图1和图2给出的描述相同或相似的描述。
如图9所示，半导体封装产品300可以包括电路基板150和半导体封装200。电路基板150可以包括印刷电路板。连接焊盘152可以在电路基板150上。半导体封装200的焊球36可以连接到连接焊盘152。半导体封装200的焊球36可以经由连接焊盘152机械地连接且电连接到电路基板150。
如图10所示，在截面图中，半导体封装200可以包括芯片级单元LE1-1、中间级单元LE2-1和焊球单元LE3-1。芯片级单元LE1-1、中间级单元LE2-1和焊球单元LE3-1可以分别对应于图1中的芯片级单元LE1、中间级单元LE2和焊球单元LE3。
芯片级单元LE1-1可以包括半导体芯片20。半导体芯片20可以在半导体基板10(例如，硅层(或硅基板))上包括芯片电路层12。芯片电路层12可以在半导体芯片20的有源表面处。为了方便起见，芯片电路层12可以在半导体基板10上显示为单层，但是可以在半导体基板10上形成包括多个晶体管、电容器和/或电阻元件在内的集成电路层。半导体芯片20可以包括形成在芯片电路层12上的钝化层14和芯片焊盘15。芯片焊盘15可以通过钝化层14与其他芯片焊盘15绝缘，并且可以连接到芯片电路层12。钝化层14可以包括例如氮化硅层。
中间级单元LE2-1可以包括再分布结构27、接线柱层28、阻挡层32和多个保护层34。包括焊球36的焊球单元LE3-1可以在中间级单元LE2-1上。详细描述中间级单元LE2-1。
中间级单元LE2-1可以包括形成在钝化层14和芯片焊盘15上的多个保护层34。第一保护层22可以形成在钝化层14和芯片焊盘15上。第一保护层22可以形成在芯片电路层12和芯片焊盘15上。第一保护层22可以包括例如环氧树脂层或聚酰亚胺层。连接到芯片焊盘15的再分布结构27可以形成在第一保护层22上。
再分布结构27可以包括再分布层25，再分布层25沿特定方向(例如，沿X方向(即，水平方向))从芯片焊盘15延伸，并且延伸到再分布层25的一端处的布线焊盘层26(或再分布焊盘层)。布线焊盘层26和再分布层25可以是单个层(包括形成在接线柱层28上的接线柱焊盘部分和形成在芯片焊盘15上的芯片焊盘部分)，并且可以被描述为再分布层。再分布层25可以穿透第一钝化层22，连接到芯片焊盘15，并且沿水平方向在第一钝化层22上从芯片焊盘15延伸。如图12所示，从芯片焊盘15延伸的再分布层25可以在X方向和/或Y方向上(例如，在水平方向上)延伸，以连接到焊球36。
焊球36的间距(例如，形成在半导体封装200上的焊球之间的间距)在X方向上可以是第一间距P1并且在Y方向上可以是第二间距P2。在一些实施例中，间距的值可以是大约0.2mm至大约0.5mm。在图12中，焊球36被示出为形成在半导体封装200的外围部分中，但是焊球36也可以形成在半导体封装200的中心部分中。
在下面的描述中，由于布线焊盘层26包括在再分布结构27中，因此布线焊盘层26可以被称为再分布焊盘层26。再分布结构27可以被分离成其中布置有再分布层25的再分布层区域RD1和其中形成有再分布焊盘层26的再分布焊盘区域RD2，如图10和图11所示。
再分布焊盘区域RD2可以在Y轴方向上具有宽度(或直径)W5并且在X轴方向上具有宽度(或直径)W1。换句话说，再分布焊盘层26在X轴方向上可以具有宽度(或直径)W1。再分布层区域RD1在Y轴方向(被描述为纵向方向)上的宽度(或长度)W6可以小于再分布焊盘区域RD2在Y轴方向上的宽度(或直径)W5。被描述为在特定方向上“纵向”延伸的物品、层或者物品或层的一部分在该特定方向上具有长度并且在与该方向垂直的方向上具有宽度，其中长度大于宽度。
中间级单元LE2-1可以包括第二保护层24，第二保护层24包括暴露第一保护层22上的再分布焊盘层26的焊盘暴露孔H1。第二保护层24可以形成在包括再分布层25和再分布焊盘层26的再分布结构27上，并且可以形成在第一保护层22上。第二保护层24的材料的弹性模量可以与第一保护层22的材料的弹性模量相同或大于第一保护层22的材料的弹性模量。第二保护层24可以包括环氧树脂层。焊盘暴露孔H1可以具有宽度(或直径)W2H。
中间级单元LE2-1可以包括接线柱层28，接线柱层28在再分布焊盘层26上形成在焊盘暴露孔H1中。接线柱层28可以具有宽度(或直径)W2。接线柱层28的外宽度(或外径)W2可以小于再分布焊盘层26的宽度(或直径)W1。接线柱层28可以具有单个结构，该单个结构具有相同的上宽度(或直径)和下宽度(或直径)W2。接线柱层28可以包括金属层。
接线柱层28的上表面28f可以是平坦表面。接线柱层28的上表面28f可以与第二保护层24的上表面共面。在将金属材料填充到第二保护层24中的焊盘暴露孔H1中之后，可以通过使用平坦化工艺来形成接线柱层28。
中间级单元LE2-1可以包括第三保护层30，第三保护层30包括暴露第二保护层24中的接线柱层28的接线柱暴露孔H2。接线柱暴露孔H2可以具有宽度(或直径)W4H。接线柱暴露孔H2的宽度(或直径)W4H可以小于焊盘暴露孔H1的宽度(或直径)W2H。接线柱暴露孔H2的下宽度(或下直径)W4H可以小于接线柱暴露孔H2的上宽度(或上直径)W4H'。第三保护层30的弹性模量可以小于第二保护层24的弹性模量。第三保护层30可以包括例如聚酰亚胺层。
中间级单元LE2-1可以包括阻挡层32，阻挡层32在接线柱层28上形成在接线柱暴露孔H2中。阻挡层32可以具有宽度(或直径)W3。阻挡层32的下宽度(或下直径)W4可以小于阻挡层32的上宽度(或上直径)W3。在中间级单元LE2-1中，接线柱层28的宽度(或直径)W2可以小于阻挡层32的宽度(或直径)W3。接线柱层28的厚度T1可以小于焊球36的厚度T2(例如，在Z方向上的最大厚度)。
如上所述，如上所述那样配置的根据本发明构思的实施例的半导体封装200可以通过如下操作来提高其可靠性：在通过使用焊球36将半导体芯片20物理地连接或电连接到电路基板150时或之后，减小施加到构成半导体芯片20的再分布焊盘层26的两端处的边缘附近的应力(如图10中的附图标记38所示)或者施加到再分布层25的应力(例如，机械冲击应力或热冲击应力)。
图13是根据本发明构思的实施例的半导体封装的截面图，并且图14是图13中的半导体封装的再分布结构和接线柱层的平面布局图。
图13和图14的半导体封装210可以应用于图9的半导体封装产品300。图13和图14的半导体封装210可以采用图3和图4的半导体封装3。除了与图3和图4的半导体封装3相比还包括半导体芯片20和再分布结构27的详细配置之外，图13和图14中的半导体封装210可以与图3和图4的半导体封装3相同。
在图13和图14中，与图3、图4和图9至图12中的附图标记相同或相似的附图标记可以表示相同或相似的构件。在图13和图14中，为了方便起见，简要地给出或省略与参考图3、图4和图9至图12给出的描述相同或相似的描述。
如图13所示，在截面图中，半导体封装210可以包括芯片级单元LE1-1、中间级单元LE2-1和焊球单元LE3-1。芯片级单元LE1-1可以包括半导体芯片20。半导体芯片20可以包括形成在半导体基板10的芯片电路层12上的钝化层14和芯片焊盘15。
中间级单元LE2-1可以包括再分布结构27、接线柱层28-1、阻挡层32-1和多个保护层34。包括焊球36的焊球单元LE3-1可以在中间级单元LE2-1上。详细描述中间级单元LE2-1。
中间级单元LE2-1可以包括形成在钝化层14和芯片焊盘15上的多个保护层34。第一保护层22可以形成在钝化层14和芯片焊盘15上。连接到芯片焊盘15的再分布结构27可以形成在第一保护层22上。再分布结构27可以包括沿特定方向(例如，沿X方向(例如，水平方向))从芯片焊盘15延伸的再分布层25、以及再分布层25的一端处的布线焊盘层26。
再分布结构27可以被分离成其中布置有再分布层25的再分布层区域RD1和其中形成有再分布焊盘层26的再分布焊盘区域RD2，如图13和图14所示。为了便于说明，这些区域以及在先前实施例中描述的区域可以被描述为再分布结构27的第一区域和第二区域。
再分布焊盘区域RD2可以在Y轴方向上具有宽度(或直径)W5并且在X轴方向上具有宽度(或直径)W1。换句话说，再分布焊盘层26可以在X轴方向上具有宽度(或直径)W1。W1的值可以与W5的值相同。再分布层区域RD1在Y轴方向上的宽度(或长度)W6可以小于再分布焊盘区域RD2在Y轴方向上的宽度(或直径)W5。
中间级单元LE2-1可以包括第二保护层24，第二保护层24包括多个焊盘暴露孔H1a和H1b，从截面图看，多个焊盘暴露孔H1a和H1b暴露第一保护层22上的布线焊盘层26。从平面图看，焊盘暴露孔H1a和H1b可以分别具有宽度W2aH和W2bH，并且可以一起形成环形。中间级单元LE2-1可以包括接线柱层28-1，接线柱层28-1在布线焊盘层26上形成在焊盘暴露孔H1a和H1b中。
从截面图看，接线柱层28-1可以包括第一接线柱部分28a和第二接线柱部分28b。接线柱层28-1可以是在竖直方向上中间为空的圆形柱，因此可以具有甜甜圈形状。在平面图中，接线柱层28-1可以是环形的单个连续结构。在平面图中，接线柱层28-1可以在布线焊盘层26的外圆周之内。
第一接线柱部分28a可以具有宽度W2a。第二接线柱部分28b可以具有宽度W2b。接线柱层28-1可以具有外宽度(或外径)W2。接线柱层28-1的外宽度(或外径)W2可以小于布线焊盘层26的宽度(或直径)W1。
中间级单元LE2-1可以包括第三保护层30，第三保护层30包括暴露第二保护层24中的接线柱层28-1的接线柱暴露孔H2-1。接线柱暴露孔H2-1也可以暴露第二保护层24，同时可以在朝着接线柱层28-1和第二保护层24的方向上逐渐变细。接线柱暴露孔H2-1可以具有宽度(或直径)W4H-1。接线柱暴露孔H2-1的宽度(或直径)W4H-1可以小于接线柱层28-1的外宽度(或外径)W2。接线柱暴露孔H2-1的下宽度(或下直径)W4H-1可以小于接线柱暴露孔H2-1的上宽度(或上直径)W4H'-1。
中间级单元LE2-1可以包括阻挡层32-1，阻挡层32-1在接线柱层28-1上形成在接线柱暴露孔H2-1中。阻挡层32-1也可以接触第二保护层24，并且可以凹陷到接线柱层28-1和第二保护层24中。阻挡层32-1可以具有宽度(或直径)W4-1。阻挡层32-1的下宽度(或下直径)W4-1可以小于阻挡层32-1的上宽度(或上直径)W3。
如图13所示，在中间级单元LE2-1中，接线柱层28-1的外宽度(或外径)W2可以小于阻挡层32的宽度(或直径)W3。此外，接线柱层28-1的厚度T1可以小于焊球36的厚度T2。
如上所述，如上所述那样配置的根据本发明构思的实施例的半导体封装210可以通过如下操作来提高其可靠性：在通过使用焊球36将半导体芯片20物理地连接或电连接到电路基板150(参考图9)时或之后，减小施加到构成半导体芯片20的再分布焊盘层26的两端处的边缘附近的应力(如图13中的附图标记38所示)或者施加到再分布层25的应力(例如，机械冲击应力或热冲击应力)。
图15是根据本发明构思的实施例的半导体封装的截面图，并且图16是图15中的半导体封装的再分布结构和接线柱层的平面布局图。
图15和图16的半导体封装220可以应用于图9的半导体封装产品300。图15和图16的半导体封装220可以采用图5和图6的半导体封装5。除了与图5和图6的半导体封装5相比还包括半导体芯片20和再分布结构27的详细配置之外，图15和图16中的半导体封装220可以与图5和图6的半导体封装5相同。
在图15和图16中，与图5、图6和图9至图12中的附图标记相同或相似的附图标记可以表示相同或相似的构件。在图15和图16中，为了方便起见，简要地给出或省略与参考图5、图6和图9至图12给出的描述相同或相似的描述。
如图15所示，在截面图中，半导体封装220可以包括芯片级单元LE1-1、中间级单元LE2-1和焊球单元LE3-1。芯片级单元LE1-1可以包括半导体芯片20。半导体芯片20可以包括形成在半导体基板10的芯片电路层12上的钝化层14和芯片焊盘15。
中间级单元LE2-1可以包括再分布结构27、接线柱层28-2、阻挡层32-1和多个保护层34。包括焊球36的焊球单元LE3-1可以在中间级单元LE2-1上。详细描述中间级单元LE2-1。
中间级单元LE2-1可以包括形成在钝化层14和芯片焊盘15上的多个保护层34-1。第一保护层22可以形成在钝化层14和芯片焊盘15上。连接到芯片焊盘15的再分布结构27可以形成在第一保护层22上。再分布结构27可以包括沿特定方向(例如，沿X方向(例如，水平方向))从芯片焊盘15延伸的再分布层25、以及再分布层25的一端处的布线焊盘层26。
再分布结构27可以被分离成其中布置有再分布层25的再分布层区域RD1和其中形成有再分布焊盘层26的再分布焊盘区域RD2，如图15和图16所示。
再分布焊盘区域RD2可以在Y轴方向上具有宽度(或直径)W5并且在X轴方向上具有宽度(或直径)W1。换句话说，再分布焊盘层26可以在X轴方向上具有宽度(或直径)W1。再分布层区域RD1在Y轴方向上的宽度(或长度)W6可以小于再分布焊盘区域RD2在Y轴方向上的宽度(或直径)W5。
中间级单元LE2-1可以包括第二保护层24-1，第二保护层24-1包括暴露第一保护层22上的布线焊盘层26的多个焊盘暴露孔H1c和H1d。焊盘暴露孔H1c和H1d可以彼此分开。
焊盘暴露孔H1c和H1d可以分别具有宽度(或直径)W2cH和W2dH。焊盘暴露孔H1c和H1d的宽度(或直径)W2cH和W2dH可以分别与图3中的焊盘暴露孔H1a和H1b的宽度W2aH和W2cH不同。焊盘暴露孔H1c和H1d的宽度(或直径)W2cH和W2dH可以分别大于图3中的焊盘暴露孔H1a和H1b的宽度W2aH和W2cH。
中间级单元LE2-1可以包括接线柱层28-2，接线柱层28-2在布线焊盘层26上形成在焊盘暴露孔H1c和H1d中。如图15所示，接线柱层28-2可以包括分别形成在焊盘暴露孔H1c和H1d中的子接线柱层28c和28d。
接线柱层28-2可以包括被布置成圆形(例如，圆形图案)的多个子接线柱层28c和28d，如图16所示。在平面图中，子接线柱层28c和28d中的每一个可以具有单个圆形结构。子接线柱层28c和28d中的每一个可以是圆形柱。在平面图中，接线柱层28-2可以在布线焊盘层26的外径之内。
子接线柱层28c可以具有宽度(或直径)W2c。子接线柱层28d可以具有宽度(或直径)W2d。接线柱层28-2可以具有外宽度(或外径)W2。接线柱层28-2的外宽度(或外径)W2可以小于布线焊盘层26的宽度(或直径)W1。
中间级单元LE2-1可以包括第三保护层30，第三保护层30包括暴露第二保护层24-1中的接线柱层28-2的接线柱暴露孔H2-2。接线柱暴露孔H2-2也可以暴露第二保护层24-1，同时可以在朝着接线柱层28-2和第二保护层24-1的方向上逐渐变细。接线柱暴露孔H2-2可以具有宽度(或直径)W4H-2。
接线柱暴露孔H2-2的宽度(或直径)W4H-2可以小于接线柱层28-2的外宽度(或外径)W2。接线柱暴露孔H2-2的下宽度(或下直径)W4H-2可以小于接线柱暴露孔H2-2的上宽度(或上直径)W4H'-2。如图16所示，接线柱层28-2可以包括沿着接线柱暴露孔H2-2的边缘被布置成圆形的多个子接线柱层28c和28d。
中间级单元LE2-1可以包括阻挡层32-1，阻挡层32-1在接线柱层28-2上形成在接线柱暴露孔H2-2中。阻挡层32-1也可以接触第二保护层24-1，并且可以凹陷到接线柱层28-2和第二保护层24-1中。阻挡层32-1可以在其与界面交叉的位置处具有宽度(或直径)W4-2，其中在所述界面处第三保护层30与第二保护层24-1相交。阻挡层32-1的下宽度(或下直径)W4-2(例如，在阻挡层32-1与界面交叉的位置处，其中在所述界面处第三保护层30与第二保护层24-1相交)可以小于阻挡层32-1的上宽度(或上直径)W3(例如，在阻挡层32-1与第三保护层30的面向焊球36的表面交叉的位置处)。
如图15所示，在中间级单元LE2-1中，接线柱层28-2的外宽度(或外径)W2可以与阻挡层32-1的宽度(或直径)W3(例如，最外部的宽度)相同。此外，接线柱层28-2的厚度T1可以小于焊球36的厚度T2。
如上所述，如上所述那样配置的根据本发明构思的实施例的半导体封装220可以通过如下操作来提高其可靠性：在通过使用焊球36将半导体芯片20物理地连接或电连接到电路基板150(参考图9)时或之后，减小施加到构成半导体芯片20的再分布焊盘层26的两端处的边缘附近的应力(如图15中的附图标记38所示)或者施加到再分布层25的应力(例如，机械冲击应力或热冲击应力)。
图17是根据本发明构思的实施例的半导体封装的截面图，并且图18是图17中的半导体封装的再分布结构和接线柱层的平面布局图。
图17和图18的半导体封装230可以应用于图9的半导体封装产品300。图17和图18的半导体封装230可以采用图7和图8的半导体封装7。除了与图7和图8的半导体封装7相比还包括半导体芯片20和再分布结构27的详细配置之外，图17和图18中的半导体封装230可以与图7和图8的半导体封装7相同。
在图17和图18中，与图7、图8和图9至图12中的附图标记相同或相似的附图标记可以表示相同或相似的构件。在图17和图18中，为了方便起见，简要地给出或省略与参考图7、图8和图9至图12给出的描述相同或相似的描述。
如图17所示，在截面图中，半导体封装230可以包括芯片级单元LE1-1、中间级单元LE2-1和焊球单元LE3-1。芯片级单元LE1-1可以包括半导体芯片20。半导体芯片20可以包括形成在半导体基板10的芯片电路层12上的钝化层14和芯片焊盘15。
中间级单元LE2-1可以包括再分布结构27、接线柱层28-3、阻挡层32和多个保护层34-2。包括焊球36的焊球单元LE3-1可以在中间级单元LE2-1上。详细描述中间级单元LE2-1。
中间级单元LE2-1可以包括形成在钝化层14和芯片焊盘15上的多个保护层34-2。第一保护层22可以形成在钝化层14和芯片焊盘15上。连接到芯片焊盘15的再分布结构27可以形成在第一保护层22上。再分布结构27可以包括沿任意方向(例如，沿X方向(即，水平方向))从芯片焊盘15延伸的再分布层25、以及再分布层25的一端处的再分布焊盘层26。
再分布结构27可以被分离成其中布置有再分布层25的再分布层区域RD1和其中形成有再分布焊盘层26的再分布焊盘区域RD2，如图17和图18所示。
再分布焊盘区域RD2可以在Y轴方向上具有宽度(或直径)W5并且在X轴方向上具有宽度(或直径)W1。换句话说，再分布焊盘层26可以在X轴方向上具有宽度(或直径)W1。再分布层区域RD1在Y轴方向上的宽度(或长度)W6可以小于再分布焊盘区域RD2在Y轴方向上的宽度(或直径)W5。
中间级单元LE2-1可以包括第二保护层24-2，第二保护层24-2包括暴露第一保护层22上的再分布焊盘层26的焊盘暴露孔H1e。焊盘暴露孔H1e可以具有宽度(或直径)W2H’。焊盘暴露孔H1e的下宽度(或直径)W2H'可以大于焊盘暴露孔H1e的上宽度(或直径)W2H。
中间级单元LE2-1可以包括接线柱层28-3，接线柱层28-3在布线焊盘层26上形成在焊盘暴露孔H1e中。如图18所示，在平面图中，接线柱层28-3可以是圆形的。如图18所示，在平面图中，接线柱层28-3可以在布线焊盘层26内部。如图18所示，接线柱层28-3可以具有竖直圆形柱。
接线柱层28-3可以具有下宽度(或直径)W2f和上宽度(或直径)W2e。接线柱层28-3的下宽度(或直径)W2f可以大于接线柱层28-3的上宽度(或直径)W2e。换句话说，接线柱层28-3可以是单个结构，该单个结构具有彼此不同的上宽度(或直径)W2e和下宽度(或直径)W2f。
接线柱层28-3的宽度(或直径)W2e和W2f可以小于布线焊盘层26的宽度(或直径)W1。接线柱层28-3的上表面28f可以是平坦表面。接线柱层28-3的上表面28f可以与第二保护层24-2的上表面共面。
中间级单元LE2-1可以包括第三保护层30，第三保护层30包括暴露第二保护层24-2中的接线柱层28-3的接线柱暴露孔H2-3。接线柱暴露孔H2-3可以具有宽度(或直径)W4H。
接线柱暴露孔H2-3的宽度(或直径)W4H可以小于焊盘暴露孔H1e的宽度(或直径)W2H和W2H'。接线柱暴露孔H2-3的下宽度(或下直径)W4H可以小于接线柱暴露孔H2-3的上宽度(或上直径)W4H'。
中间级单元LE2-1可以包括阻挡层32，阻挡层32在接线柱层28-3上形成在接线柱暴露孔H2-3中。阻挡层32可以例如在其与界面交叉的位置处具有宽度(或直径)W4，其中在所述界面处第三保护层30与第二保护层24-2相交。阻挡层32的下宽度(或下直径)W4(例如，在阻挡层32与第三保护层30的面向焊球36的表面交叉的位置处)可以小于阻挡层32的上宽度(或上直径)W3。
如图17所示，在中间级单元LE2-1中，接线柱层28-3的宽度(或直径)W2e和W2f可以小于阻挡层32的宽度(或直径)W3。此外，接线柱层28-3的厚度T1可以小于焊球36的厚度T2(例如，Z方向上的最大厚度)。
如上所述，如上所述那样配置的根据本发明构思的实施例的半导体封装230可以通过如下操作来提高其可靠性：在通过使用焊球36将半导体芯片20物理地连接或电连接到电路基板150(参考图9)时或之后，减小施加到构成半导体芯片20的再分布焊盘层26的两端处的边缘附近的应力(如图17中的附图标记38所示)或者施加到再分布层25的应力(例如，机械冲击应力或热冲击应力)。
图19是根据本发明构思的实施例的包括半导体封装的半导体封装产品的截面图。半导体封装产品300可以是例如半导体封装，或者可以是存储器模块。例如，半导体封装产品300可以是存储器模块(例如，单列直插式存储器模块(SIMM))，或者可以是双列直插式存储器模块(DIMM)的一部分。
除了上半导体封装200U和下半导体封装200L分别布置在电路基板的两侧之外，半导体封装产品400可以与图9的半导体封装产品300相同。上半导体封装200U和下半导体封装200L中的每一个可以对应于图9的半导体封装200。
作为半导体封装200，上半导体封装200U和下半导体封装200L中的每一个可以采用图1的半导体封装1。在图19中，与图9中的附图标记相同或相似的附图标记可以表示相同或相似的构件。
半导体封装产品400可以包括电路基板150以及上半导体封装200U和下半导体封装200L。电路基板150可以包括印刷电路板。上连接焊盘152U和下连接焊盘152L可以分别在电路基板150的上表面和下表面上。
上半导体封装200U的焊球36可以连接到上连接焊盘152U。下半导体封装200L的焊球36可以连接到下连接焊盘152L。上半导体封装200U和下半导体封装200L的焊球36可以经由电路基板150以及上连接焊盘152U和下连接焊盘152L彼此机械连接且电连接。如上所述的半导体封装产品400可以在电路基板150的上表面和下表面上分别包括上半导体封装200U和下半导体封装200L，并且可以增加容量(例如，存储容量)。
图20是根据本发明构思的实施例的半导体封装产品的截面图。
除了与图9的半导体封装产品300相比在电路基板150上还形成模制层160之外，半导体封装产品500可以与图9的半导体封装产品300相同。半导体封装200可以对应于图9的半导体封装200。图20所示的半导体封装200可以包括扇入晶片级封装。
半导体封装200可以采用图1的半导体封装1。半导体封装产品500可以是例如半导体封装，并且在一个实施例中，是层叠封装器件。在图20中，与图9中的附图标记相同或相似的附图标记可以表示相同或相似的构件。
半导体封装产品500可以包括电路基板150和被模制的半导体封装200。连接焊盘152可以在电路基板150上。连接端子162可以在电路基板150下方。半导体封装200的焊球36可以机械地连接且电连接到连接焊盘152。可以通过模制层160对电路基板150上的半导体封装200进行模制。模制层160可以包括树脂层，例如环氧树脂。如上所述的半导体封装产品500可以通过使用模制层160对半导体封装200进行模制来提高其可靠性。
图21是根据本发明构思的实施例的半导体封装的截面图。
除了在与图9的半导体封装200相比时还包括模制层160a并且在模制层160a的下方还形成焊球36之外，半导体封装550可以与图9的半导体封装200相同。半导体封装550可以采用图9的半导体封装200。半导体封装200可以采用图1的半导体封装1。图21所示的半导体封装200可以包括扇入晶片级封装。在图21中，与图9中的附图标记相同或相似的附图标记可以表示相同或相似的构件。
半导体封装550可以在半导体芯片20的相对外侧包括模制层160a。半导体封装550可以使包括再分布层25和再分布焊盘层26在内的再分布结构27在模制层160a的下方进一步延伸。
换句话说，半导体封装550可以使再分配焊盘层26进一步延伸至模制层160a的下方。模制层160a可以包括树脂层，例如环氧树脂。焊球36可以在模制层160a的下方。半导体封装550的焊球36可以附加地连接到电路基板150。如上所述的半导体封装550可以通过使再分布层25在模制层160a的下方延伸来增加设计自由度。
图22是根据本发明构思的实施例的半导体封装产品的截面图。
除了在与图20的半导体封装500相比时在电路基板150上方还包括半导体封住200A和200B之外，半导体封装600可以与图20的半导体封装500相同。注意，图19至图22中虚线描绘了图的中断，而不指示单独的器件。然而，图22示出了两个分离的半导体封装200A和200B的示例。
半导体封装200A和200B中的每一个可以对应于图9的半导体封装200。半导体封装200A和200B(示出了2个半导体封装，但是半导体封装600中可以包括多于2个半导体封装)中的每一个可以采用图1的半导体封装1或以上讨论的其他图中的半导体封装。在图22中，与图9中的附图标记相同或相似的附图标记可以表示相同或相似的构件。
半导体封装600可以包括模制在电路基板150上的半导体封装200A和200B。连接焊盘152可以在电路基板150上。连接端子162可以在电路基板150的下方。半导体封装200A和200B的焊球36可以机械地连接且电连接到连接焊盘152。
可以通过模制层160对电路基板150上的半导体封装200A和200B进行模制。模制层160可以包括树脂层，例如环氧树脂。如上所述的半导体封装600可以通过将两种不同类型的半导体封装200A和200B安装在电路基板150上来增加容量。
图23是根据本发明构思的方面的使用半导体封装的卡的配置的示意图。
如上所述的半导体封装或在某些情况下半导体封装产品可以应用于卡700。卡700可以包括多媒体卡(MMC)、安全数字(SD)卡等。卡700可以包括控制器710和存储器720。
存储器720可以包括闪存、相变随机存取存储器(PRAM)或其他类型的非易失性存储器。控制器710可以将控制信号发送到存储器720，并且可以在控制器710和存储器720之间交换数据。
构成卡700的控制器710和存储器720之一或两者可以采用如上所述的本发明构思的半导体封装或半导体封装产品。以这种方式，可以提高卡700的可靠性。
图24是根据本发明构思的方面的使用半导体封装的电子系统的配置的示意图。
根据本发明构思的方面的电子系统800可以是计算机、移动电话、MPEG音频层3(MP3)播放器、导航器等。电子系统800可以包括控制器810、输入/输出设备820、存储器830和接口840。可以通过使用通信信道850在控制器810与输入/输出设备820、存储器830和接口840之间交换控制信号或数据。
根据本发明构思的方面，可以在电子系统800中的控制器810和存储器830中采用上述半导体封装或半导体封装产品。在这种情况下，根据本发明构思的方面的电子系统800可以实现各种功能并提高其可靠性。
尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体封装，包括：
芯片级部分，包括半导体芯片；
中间级部分，在所述芯片级部分上；以及
焊球部分，在所述中间级部分上，其中所述焊球部分被配置为连接到电路基板，
其中，所述中间级部分包括：
布线焊盘层，在第一保护层上，所述第一保护层是多个保护层中的内保护层并且与所述芯片级部分直接相邻；
第二保护层，在所述第一保护层上并且包括暴露所述布线焊盘层的焊盘暴露孔，所述第二保护层是所述多个保护层中的中间保护层；
接线柱层，在所述布线焊盘层上的所述焊盘暴露孔中；
第三保护层，在所述第二保护层上并且包括接线柱暴露孔，所述接线柱暴露孔暴露所述接线柱层，所述第三保护层与所述多个保护层中的外保护层相对应，其中所述接线柱暴露孔的宽度或直接小于所述焊盘暴露孔的宽度或直径；以及
阻挡层，在所述接线柱层上的所述接线柱暴露孔中，
其中，所述焊球部分包括所述阻挡层上的焊球。
2.根据权利要求1所述的半导体封装，其中，所述接线柱层的宽度或直径小于所述阻挡层的宽度或直径。
3.根据权利要求1所述的半导体封装，其中，所述接线柱暴露孔在所述接线柱层处的第一宽度或第一直径小于所述接线柱暴露孔在与所述焊球相邻的位置处的第二宽度或第二直径，并且所述阻挡层在所述阻挡层的第一表面处的第一宽度或第一直径小于所述阻挡层在所述阻挡层的与所述第一表面相对的第二表面处的第二宽度或第二直径。
4.根据权利要求1所述的半导体封装，其中，所述第二保护层的弹性模量大于所述第三保护层的弹性模量。
5.根据权利要求1所述的半导体封装，其中，在平面图中，所述接线柱层具有圆形或环形的单个连续结构。
6.根据权利要求1所述的半导体封装，其中，所述接线柱层具有单个连续结构，在所述单个连续结构中，所述接线柱层的第一表面的宽度与所述接线柱层的与所述第一表面相对的第二表面的宽度相同。
7.根据权利要求1所述的半导体封装，其中，所述接线柱层具有单个连续结构，在所述单个连续结构中，所述接线柱层的第一表面的宽度大于所述接线柱层的与所述第一表面相对的第二表面的宽度。
8.根据权利要求1所述的半导体封装，其中，所述接线柱层包括多个子接线柱层，在平面图中，所述多个子接线柱层具有圆形形状并且沿着所述接线柱暴露孔的边缘布置。
9.根据权利要求1所述的半导体封装，其中，所述接线柱层的与所述阻挡层接触的表面与所述第二保护层的表面共面。
10.一种半导体封装，包括：
半导体芯片；
第一保护层，在所述半导体芯片上；
再分布焊盘层，在所述第一保护层上；
第二保护层，在所述再分布焊盘层上并且包括焊盘暴露孔，所述焊盘暴露孔暴露所述再分布焊盘层；
接线柱层，在所述再分布焊盘层上的所述焊盘暴露孔中；
第三保护层，在所述接线柱层上并且包括接线柱暴露孔，所述接线柱暴露孔暴露所述接线柱层，其中，所述接线柱暴露孔小于所述焊盘暴露孔；
阻挡层，在所述接线柱层上的所述接线柱暴露孔中；以及
焊料层，在所述阻挡层上，
其中，所述第二保护层的弹性模量大于所述第三保护层的弹性模量。
11.根据权利要求10所述的半导体封装，其中，所述阻挡层从所述第三保护层中的所述接线柱暴露孔向外延伸，并且所述接线柱层的最大宽度或直径等于或小于所述阻挡层在所述第三保护层上的最小宽度或直径。
12.根据权利要求10所述的半导体封装，其中，所述第二保护层包括的材料的弹性模量大于或等于所述第一保护层的材料的弹性模量。
13.根据权利要求10所述的半导体封装，其中，在平面图中，所述接线柱层具有圆形形状，并且所述接线柱层具有单个柱，在所述单个柱中，上部和下部的宽度或直径彼此相同。
14.根据权利要求10所述的半导体封装，其中，所述接线柱层包括多个子接线柱层，在平面图中，所述多个子接线柱层沿着所述接线柱暴露孔的边缘被布置成圆形。
15.根据权利要求10所述的半导体封装，其中，在平面图中，所述接线柱层具有圆形形状，并且所述接线柱层的上表面是弯曲表面。
16.一种半导体封装，包括：
半导体芯片，包括半导体基板上的芯片电路层、以及连接到所述芯片电路层的芯片焊盘；
第一保护层，在所述芯片电路层和所述芯片焊盘上；
再分布结构，包括再分布层，所述再分布层包括穿透所述第一保护层并且连接到所述芯片焊盘的第一部分和在所述再分布层的一端部处的第二部分，所述第一部分在所述第一保护层上沿水平方向从所述芯片焊盘延伸；
第二保护层，在所述再分布结构上并且包括焊盘暴露孔，所述焊盘暴露孔暴露所述再分布层的所述第二部分；
接线柱层，在所述再分布结构上的所述焊盘暴露孔中；
第三保护层，在所述接线柱层上并且包括接线柱暴露孔，所述接线柱暴露孔暴露所述接线柱层，其中，所述接线柱暴露孔小于所述焊盘暴露孔；
阻挡层，在所述接线柱层上的所述接线柱暴露孔中；以及
焊料层，在所述阻挡层上，
其中，所述接线柱层的最大宽度或直径等于或小于所述阻挡层的最小宽度或直径，并且所述第二保护层的弹性模量大于所述第三保护层的弹性模量。
17.根据权利要求16所述的半导体封装，其中，所述接线柱层的与所述阻挡层接触的第一表面是平坦表面，并且所述接线柱层的厚度小于所述焊料层的最大厚度。
18.根据权利要求17所述的半导体封装，其中，在平面图中，所述接线柱层具有圆形形状，并且所述接线柱层具有单个柱，在所述单个柱中，对应于与所述第一表面相对的第二表面的下部的宽度或直径大于对应于所述第一表面的上部的宽度或直径。
19.根据权利要求16所述的半导体封装，其中，在平面图中，所述接线柱层具有圆形或环形的单个连续结构。
20.根据权利要求16所述的半导体封装，其中，所述接线柱层包括多个子接线柱层，所述多个子接线柱层沿着所述接线柱暴露孔的边缘被布置成圆形。
CN202110814055.6A 2020-08-24 2021-07-19 用于提高可靠性的半导体封装 Pending CN114093828A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200106427A KR20220025545A (ko) 2020-08-24 2020-08-24 신뢰성을 향상시킬 수 있는 반도체 패키지
KR10-2020-0106427 2020-08-24

Publications (1)

Publication Number Publication Date
CN114093828A true CN114093828A (zh) 2022-02-25

Family

ID=80271010

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110814055.6A Pending CN114093828A (zh) 2020-08-24 2021-07-19 用于提高可靠性的半导体封装

Country Status (3)

Country Link
US (1) US11557560B2 (zh)
KR (1) KR20220025545A (zh)
CN (1) CN114093828A (zh)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3063495A (en) 1958-02-27 1962-11-13 Bretford Mfg Inc Roller lock assembly for a picture screen
JP3606769B2 (ja) * 1999-07-13 2005-01-05 新光電気工業株式会社 半導体装置
DE10146353B4 (de) * 2001-09-20 2007-08-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Lötperle und Lötperlenstruktur
US7973418B2 (en) 2007-04-23 2011-07-05 Flipchip International, Llc Solder bump interconnect for improved mechanical and thermo-mechanical performance
US9553040B2 (en) 2012-03-27 2017-01-24 Mediatek Inc. Semiconductor package
US9620468B2 (en) * 2012-11-08 2017-04-11 Tongfu Microelectronics Co., Ltd. Semiconductor packaging structure and method for forming the same
US9035468B2 (en) 2013-07-30 2015-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Copper post structure for wafer level chip scale package
KR20150034967A (ko) 2013-09-27 2015-04-06 에스티에스반도체통신 주식회사 반도체 패키지 및 그 제조방법
CN105097564B (zh) 2014-05-12 2018-03-30 中芯国际集成电路制造(上海)有限公司 芯片封装结构的处理方法
KR101672640B1 (ko) 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US9917043B2 (en) * 2016-01-12 2018-03-13 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
KR102542573B1 (ko) 2018-09-13 2023-06-13 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
KR102341506B1 (ko) * 2021-03-02 2021-12-21 제엠제코(주) 반도체 패키지 및 그 제조방법
TWI759120B (zh) * 2021-03-04 2022-03-21 恆勁科技股份有限公司 中介基板及其製法

Also Published As

Publication number Publication date
KR20220025545A (ko) 2022-03-03
US11557560B2 (en) 2023-01-17
US20220059492A1 (en) 2022-02-24

Similar Documents

Publication Publication Date Title
CN110047810B (zh) 半导体封装件以及包括其的半导体器件
JP3722209B2 (ja) 半導体装置
US7262513B2 (en) Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon
JP4580671B2 (ja) 半導体装置
US20170154868A1 (en) Semiconductor packages
US11587897B2 (en) Semiconductor device
CN112599498A (zh) 包括层叠的半导体芯片的半导体封装及其制造方法
US11923283B2 (en) Semiconductor package and method for fabricating the same
CN115295540A (zh) 半导体封装
US7638365B2 (en) Stacked chip package and method for forming the same
CN102646657A (zh) 凸块和具有凸块的半导体器件
CN114093828A (zh) 用于提高可靠性的半导体封装
JP2022136980A (ja) 再配線基板を含む半導体パッケージ
US20240170456A1 (en) Semiconductor package
US20210407929A1 (en) Semiconductor package
US12080479B2 (en) Chip capacitor including capacitor wires
US20230121888A1 (en) Semiconductor package
US7151316B2 (en) Semiconductor device
KR102653490B1 (ko) 반도체 패키지
JP5096730B2 (ja) 半導体装置
US20240023346A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US20230411355A1 (en) Semiconductor package and method of manufacturing the same
CN115881682A (zh) 半导体封装
CN116247022A (zh) 半导体封装件
CN118538716A (zh) 半导体封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination