CN112599498A - 包括层叠的半导体芯片的半导体封装及其制造方法 - Google Patents

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李采城
金钟薰
崔福奎
成基俊
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SK Hynix Inc
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Abstract

包括层叠的半导体芯片的半导体封装及其制造方法。一种半导体封装可包括：芯片层叠物，其包括在垂直方向上层叠的多个半导体芯片；多个垂直互连器，各个垂直互连器具有分别连接到所述多个半导体芯片的第一端，并且在所述垂直方向上延伸；模制层，其覆盖芯片层叠物和垂直互连器，同时暴露垂直互连器的第二端；多个着陆焊盘，其形成在模制层的一个表面上方以分别与垂直互连器的第二端接触，其中，多个着陆焊盘是导电的并且分别与垂直互连器的第一端交叠；以及封装再分布层，其通过着陆焊盘电连接到垂直互连器。

Description

包括层叠的半导体芯片的半导体封装及其制造方法
技术领域
本公开总体上涉及半导体封装，更具体地，涉及一种包括层叠在其中的多个芯片的半导体封装。
背景技术
电子产品需要在物理尺寸不断变小时处理大量的数据。因此，有必要增加这些电子产品中使用的半导体装置的集成度。
然而，由于半导体集成技术的限制，无法仅通过单个半导体芯片满足所需功能。因此，需要制造具有嵌入在其中的多个半导体芯片的半导体封装。
尽管半导体封装包括多个半导体芯片，但是基于要安装半导体封装的电子产品的要求，半导体封装需要具有指定的尺寸或比指定的尺寸小的尺寸。
发明内容
在实施方式中，一种半导体封装可包括：芯片层叠物，其包括在垂直方向上层叠的多个半导体芯片；多个垂直互连器，各个垂直互连器具有分别连接到所述多个半导体芯片的第一端，并且在所述垂直方向上延伸；模制层，其覆盖芯片层叠物和垂直互连器，同时暴露垂直互连器的第二端；多个着陆焊盘，其形成在模制层的一个表面上方以分别与垂直互连器的第二端接触，其中，多个着陆焊盘是导电的并且分别与垂直互连器的第一端交叠；以及封装再分布层，其通过着陆焊盘电连接到垂直互连器。
在另一实施方式中，一种制造半导体封装的方法可包括以下步骤：在基板上在垂直方向上层叠多个半导体芯片以形成芯片层叠物；形成在垂直方向上延伸的多个垂直互连器，多个垂直互连器的第一端分别连接到所述多个半导体芯片；形成模制层以覆盖芯片层叠物和垂直互连器，同时暴露垂直互连器的第二端；在模制层上方形成多个着陆焊盘以分别与垂直互连器的第二端接触，其中，多个着陆焊盘是导电的并且分别与垂直互连器的第一端交叠；以及形成通过着陆焊盘电连接到垂直互连器的封装再分布层。
附图说明
图1A是例示了根据实施方式的半导体芯片的有效表面的平面图。
图1B是沿着图1A的线A1-A1’截取的横截面图。
图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6和图7是例示了根据实施方式的半导体封装及其制造方法的图。
图8例示了垂直引线的扫掠。
图9是例示了根据另一实施方式的半导体封装及其制造方法的横截面图。
图10A是基于连接到第一芯片层叠物的最下半导体芯片并彼此相邻的垂直互连器，图9的半导体封装中的着陆焊盘和封装再分布层的放大平面图。
图10B是与图10A的平面图对应的横截面图。
图10C是图10A的一部分的放大平面图。
图11A是例示了根据另一实施方式的半导体封装的横截面图。
图11B是示出图11A的半导体封装的芯片层叠物和垂直互连器的平面图。
图12A是例示了根据另一实施方式的半导体封装的横截面图。
图12B是示出图12A的半导体封装的第一芯片层叠物和第二芯片层叠物以及第一垂直互连器和第二垂直互连器的平面图。
图13是图9的半导体封装的区域R2的放大图。
图14示出例示了采用包括根据实施方式的半导体封装的存储卡的电子系统的框图。
图15示出例示了包括根据实施方式的半导体封装的另一电子系统的框图。
具体实施方式
下面参照附图描述所公开的技术的各种示例和实现方式。
附图可能未必按比例，在一些情况下，附图中的至少一些结构的比例可能已被夸大，以便清楚地示出所描述的示例或实现方式的特定特征。在以多层结构呈现具有两个或更多个层的附图或描述中的特定示例时，如所示的这些层的相对定位关系或布置层的顺序反映了所描述或示出的示例的特定实现方式，不同的相对定位关系或布置层的顺序可能是可行的。另外，多层结构的所描述或示出的示例可能没有反映该特定多层结构中所存在的所有层(例如，两个所示层之间可存在一个或更多个附加层)。作为特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或者在基板“上”或“上方”时，第一层可直接形成在第二层或基板上，但也可表示第一层和第二层或基板之间可存在一个或更多个其它中间层的结构。
在实施方式的以下描述中，当参数被称为是“预定”的时，可旨在意指在处理或算法中使用参数时预先确定参数的值。参数的值可在处理或算法开始时设定，或者可在执行处理或算法的时段期间设定。
将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离本公开的教导的情况下，一些实施方式中的第一元件在其它实施方式中可称为第二元件。
此外，将理解，当元件被称为“连接”或“联接”到另一元件时，它可直接连接或联接到该另一元件，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。
各种实施方式涉及一种半导体封装，其具有小厚度并且可通过层叠多个半导体芯片并使用垂直互连器将半导体芯片连接到再分布层的方法在减少工艺缺陷的同时满足高性能和高容量要求。
图1A是例示了根据实施方式的半导体芯片的有效表面的平面图，图1B是沿着图1A的线A1-A1’截取的横截面图。
参照图1A和图1B，半导体芯片100可包括设置有芯片焊盘110的有效表面101、位于有效表面101的相反侧的无效表面102以及连接有效表面101和无效表面102的侧表面103、104、105和106。
由于半导体芯片100具有平面矩形形状或其类似形状，所以半导体芯片100可包括四个侧表面103、104、105和106。在侧表面103、104、105和106当中，在与半导体芯片100的有效表面101和/或无效表面102平行的第一方向上彼此面对的侧表面103和105将被称为第一侧表面103和第三侧表面105。此外，在与半导体芯片100的有效表面101和/或无效表面102平行的同时沿与第一方向垂直的第二方向彼此面对的侧表面104和106将被称为第二侧表面104和第四侧表面106。在实施方式中，第一侧表面103和第三侧表面105的长度可小于第二侧表面104和第四侧表面106。然而，本实施方式不限于此，侧表面的长度可被设定为各种值。
芯片焊盘110可设置在有效表面101在第一方向上的两个边缘区域(即，与第一侧表面103相邻的边缘区域以及与第三侧表面105相邻的边缘区域)处。即，芯片焊盘110可按边缘焊盘类型设置。在芯片焊盘110当中，设置在靠近第一侧表面103的边缘区域处的芯片焊盘110将被称为一侧芯片焊盘110A。设置在靠近第三侧表面105的边缘区域处的芯片焊盘110将被称为另一侧芯片焊盘110B。在实施方式中，一侧芯片焊盘110A可沿着第二方向布置成一排，另一侧芯片焊盘110B也可沿着第二方向布置成一排。然而，本实施方式不限于此，一侧芯片焊盘110A和/或另一侧芯片焊盘110B可按各种方式布置在第一方向上的两个边缘区域处。在实施方式中，一侧芯片焊盘110A的数量可大于另一侧芯片焊盘110B的数量。然而，本实施方式不限于此，一侧芯片焊盘110A的数量和另一侧芯片焊盘110B的数量可被设定为各种值。在实施方式中，芯片焊盘110可具有平面矩形形状。然而，本实施方式不限于此，芯片焊盘110的平面形状可按各种方式修改。
当这些半导体芯片100在垂直方向上层叠时，不管用于层叠半导体芯片100的方法如何，难以同时暴露一侧芯片焊盘110A和另一侧芯片焊盘110B。为了解决这种问题，半导体芯片100还可包括形成在有效表面101上的芯片再分布层120。
芯片再分布层120可包括再分布介电层121和125以及再分布导电层123。
例如，再分布导电层123可包括位于图1A所示的平面图中的再分布焊盘123A和再分布线123B。再分布焊盘123A可设置在第二方向上的两个边缘区域当中的靠近第四侧表面106的边缘区域处。再分布线123B可从再分布焊盘123A延伸到另一侧芯片焊盘110B。在实施方式中，再分布焊盘123A可沿着第一方向布置成一排，同时再分布焊盘123A的数量被设定为与另一侧芯片焊盘110B的数量相同的值，以使得再分布焊盘123A与另一侧芯片焊盘110B一一对应。然而，本实施方式不限于此，再分布焊盘123A的数量和布置方式可按各种方式修改。在实施方式中，再分布焊盘123A可设置在靠近第四侧表面106的边缘区域处。然而，本实施方式不限于此，再分布焊盘123A可设置在靠近第二侧表面104的边缘区域处。第二方向上的两个边缘区域当中的设置再分布焊盘123A的边缘区域可基于下面将描述的半导体芯片100的偏移层叠方向来决定。在实施方式中，再分布焊盘123A可电联接到另一侧芯片焊盘110B。然而，本实施方式不限于此，再分布焊盘123A可电联接到一侧芯片焊盘110A。一侧芯片焊盘110A和另一侧芯片焊盘110B当中的连接有再分布焊盘123A的芯片焊盘可基于下面将描述的半导体芯片100的偏移层叠方向来决定。当再分布焊盘123A电联接到另一侧芯片焊盘110B时，再分布焊盘123A可如图1A所示在第一方向上相对靠近第三侧表面105设置，这使得可缩短到另一侧芯片焊盘110B的连接路径。另一方面，当再分布焊盘123A连接到一侧芯片焊盘110A时，再分布焊盘123A可按所示结构的相反方式在第一方向上相对靠近第一侧表面103设置。当再分布焊盘123A连接到另一侧芯片焊盘110B，所述另一侧芯片焊盘110B比一侧芯片焊盘110A少时，通过芯片再分布层120和封装再分布层600(参见图7)的布线路径可相对简化。在实施方式中，再分布焊盘123A可具有与芯片焊盘110相同或相似的平面矩形形状。为了描述方便，再分布焊盘123A由与芯片焊盘110相比更粗的实线表示。然而，本实施方式不限于此，再分布焊盘123A的平面形状可按各种方式修改。再分布线123B可形成为彼此不交叉。对于该结构，再分布焊盘123A和另一侧芯片焊盘110B可按它们之间的距离的升序分别彼此连接。
参照图1B所示的横截面，除了通过再分布介电层121和125的开口暴露的部分之外，再分布导电层123可被再分布介电层121和125覆盖，以将再分布导电层123与其它组件电隔离。覆盖半导体芯片100的有效表面101的第一再分布介电层121可具有暴露芯片焊盘110的开口。再分布线123B可填充第一再分布介电层121的开口以电联接到芯片焊盘110。再分布线123B可在第一再分布介电层121上方延伸。再分布线123B可按宽度较小的线形状延伸。再分布线123B可具有宽度相对大的端部。在覆盖再分布线123B和第一再分布介电层121时，第二再分布介电层125可具有暴露再分布线123B的端部的开口。再分布线123B的端部的通过形成在第二再分布介电层125中的开口暴露的部分可构成再分布焊盘123A。
根据实施方式的半导体芯片100可包括移动动态随机存取存储器(DRAM)。然而，本实施方式不限于此，半导体芯片100可包括诸如闪存、相变RAM(PRAM)或磁阻RAM(MRAM)的非易失性存储器或者诸如DRAM或静态RAM(SRAM)的易失性存储器。
上述多个半导体芯片100可在垂直方向上层叠以形成半导体封装。将参照图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6和图7来描述该结构。
图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6和图7是例示了根据实施方式的半导体封装及其制造方法的图。例如，图2A、图3A、图4A和图5A是在有效表面的方向看半导体封装时的平面图。图2B、图3B、图4B和图5B是分别与图2A至图5B对应的横截面图。具体地，图2B至图5B分别是沿着图2A至图5A的线A2-A2’截取的横截面图。图6和图7是例示了参照图5A和图5B描述的工艺的后续工艺的横截面图。以下将省略与参照图1A和图1B描述的组件相同的组件的描述。
首先，将描述制造方法。
参照图2A和图2B，可提供载体基板200。载体基板200可以是玻璃载体基板、硅载体基板、陶瓷载体基板等。另选地，载体基板200可以是晶圆，多个封装可同时形成在载体基板200上。
然后，可在载体基板200的第一表面201上形成第一芯片层叠物300。第一芯片层叠物300可包括在与载体基板200的第一表面201垂直的方向上层叠的多个第一半导体芯片300-1至300-4。在实施方式中，第一芯片层叠物300可包括四个第一半导体芯片300-1至300-4。然而，本实施方式不限于此，第一芯片层叠物300中所包括的半导体芯片的数量可被设定为各种值，例如但不限于2和8。为了描述方便，四个第一半导体芯片按照距载体基板200的距离的升序依次由标号300-1至300-4表示。
第一半导体芯片300-1至300-4中的每一个可具有与参照图1A和图1B描述的半导体芯片100基本上相同的结构。因此，第一半导体芯片300-1至300-4中的每一个可包括有效表面301，芯片焊盘310和再分布导电层323(包括再分布焊盘323A和再分布线323B)设置在有效表面301上。第一半导体芯片300-1至300-4中的每一个还可包括位于有效表面301的相反侧的无效表面302。此外，第一半导体芯片300-1至300-4中的每一个可包括连接有效表面301和无效表面302的第一至第四侧表面303、304、305和306。作为参考，图2B是沿着图2A的线A2-A2’截取的横截面图，在该横截面图上无法看到芯片焊盘310。为了描述方便，图2B的横截面图省略了再分布线323B和再分布介电层的例示。然而，第一半导体芯片300-1至300-4中的每一个可包括与参照图1B的横截面图描述的芯片再分布层120相同的再分布层。第一半导体芯片300-1至300-4中的每一个可以是相同的存储器芯片(例如，相同的移动DRAM芯片)。
多个第一半导体芯片300-1至300-4可层叠在载体基板200上，使得无效表面302面向载体基板200并且有效表面301位于无效表面302的相反侧。即，多个第一半导体芯片300-1至300-4可按面向上的方式层叠。第一半导体芯片300-1至300-4中的每一个的无效表面302上可形成有粘合层330。通过粘合层330，第一半导体芯片300-1至300-4中的每一个可附接到紧位于下方的第一半导体芯片或载体基板200的第一表面201。粘合层330可包括诸如管芯附接膜(DAF)的介电粘合材料。
多个第一半导体芯片300-1至300-4可层叠为使得第一半导体芯片300-1至300-4中的每一个的一侧芯片焊盘310A和再分布焊盘323A全部暴露。例如，第一半导体芯片300-1至300-4中的任一个可在与载体基板200的第一表面201平行的预定方向上相对于层叠方向上相邻的另一第一半导体芯片以恒定偏移层叠。所述预定方向可指示与第一方向和第二方向交叉的第三方向当中的远离靠近一侧芯片焊盘310A的第一侧表面303和靠近再分布焊盘323A的第四侧表面306的方向。所述预定方向以下将称为第一偏移方向。以下，各自彼此相邻的第一半导体芯片300-1至300-4之间的偏移将被称为第一偏移D1。第一偏移D1可以是恒定的或者可能不恒定。然而，第一偏移D1需要具有能够至少暴露一侧芯片焊盘310A和再分布焊盘323A的值。在第三方向上截取的图2B的横截面图从这一角度示出具有阶梯形状的第一芯片层叠物300。
随着第一半导体芯片偏移层叠，设置在最下第一半导体芯片300-1上的一侧芯片焊盘310A和再分布焊盘323A可能不被其它第一半导体芯片300-2至300-4覆盖。相反，第一半导体芯片300-1的一侧芯片焊盘310A和再分布焊盘323A可暴露。类似地，设置在第一半导体芯片300-2上的一侧芯片焊盘310A和再分布焊盘323A可能不被位于第一半导体芯片300-2上方的第一半导体芯片300-3和300-4覆盖。相反，第一半导体芯片300-2的一侧芯片焊盘310A和再分布焊盘323A可暴露。设置在第一半导体芯片300-3上的一侧芯片焊盘310A和再分布焊盘323A可能不被位于第一半导体芯片300-3上的第一半导体芯片300-4覆盖。相反，第一半导体芯片300-3的一侧芯片焊盘310A和再分布焊盘323A可暴露。由于最上第一半导体芯片300-4位于第一芯片层叠物300的最上部，所以如果半导体封装仅包括第一芯片层叠物300，则不管层叠结构如何，最上第一半导体芯片300-4可总是暴露。在这种情况下，可省略最上第一半导体芯片300-4的再分布焊盘323A和再分布线323B。如下面将描述的，然而，当另一半导体芯片(例如，图3A和图3B的第二半导体芯片400-1)位于第一半导体芯片300-4上时，类似于其它第一半导体芯片300-1至300-3，第一半导体芯片300-4可包括再分布焊盘323A和再分布线323B。
参照图3A、图3B、图4A和图4B，可在第一芯片层叠物300上形成第二芯片层叠物400。根据实施方式，图3A和图3B仅示出位于第二芯片层叠物400中所包括的第二半导体芯片400-1至400-4的最下部的第二半导体芯片400-1。图4A和图4B示出整个第二芯片层叠物400(包括第二半导体芯片400-1至400-4)。
第二芯片层叠物400可包括在垂直方向上层叠的多个第二半导体芯片400-1至400-4。第二芯片层叠物400中所包括的第二半导体芯片400-1至400-4的数量可被设定为四个(这等于第一芯片层叠物300中所包括的第一半导体芯片300-1至300-4的数量)。然而，本实施方式不限于此，第二芯片层叠物400中所包括的半导体芯片的数量可被设定为各种值，例如但不限于2和8。此外，第二芯片层叠物400中所包括的半导体芯片的数量可不同于第一芯片层叠物300中所包括的半导体芯片的数量。为了描述方便，四个第二半导体芯片按照距载体基板200的距离的升序由标号400-1至400-4依次表示。
第二半导体芯片400-1至400-4中的每一个可具有与图1A和图1B的半导体芯片100和/或第一半导体芯片300-1至300-4中的每一个基本上相同的结构。因此，第二半导体芯片400-1至400-4中的每一个可包括设置有芯片焊盘410和再分布导电层423的有效表面401，该再分布导电层423包括再分布焊盘423A和再分布线423B。第二半导体芯片400-1至400-4中的每一个还可包括位于有效表面401的相反侧的无效表面402以及连接有效表面401和无效表面402的第一侧表面403至第四侧表面406。
然而，第二半导体芯片400-1至400-4中的每一个可在与第一半导体芯片300-1至300-4相比相反的方向上偏移层叠。第二半导体芯片400-1至400-4中的每一个可通过将半导体芯片100在与半导体芯片100的侧表面103至106平行的方向(即，穿过有效表面101和无效表面102的方向)上绕轴线旋转180度来形成。因此，第二半导体芯片400-1至400-4中的每一个的第一侧表面403至第四侧表面406可分别位于第一半导体芯片300-1至300-4中的每一个的第一侧表面303至第四侧表面306的位置的相反位置处。即，假设在平面图中第一半导体芯片300-1至300-4中的每一个的第一侧表面303至第四侧表面306分别位于顶侧、右侧、底侧和左侧，则第二半导体芯片400-1至400-4中的每一个的第一侧表面403至第四侧表面406可分别位于平面图中的底侧、左侧、顶侧和右侧。此外，第二半导体芯片400-1至400-4的芯片焊盘410和再分布导电层423也可位于第一半导体芯片300-1至300-4的芯片焊盘310和再分布导电层323的位置的相反位置处。即，假设第一半导体芯片300-1至300-4的一侧芯片焊盘310A和另一侧芯片焊盘310B位于平面图中的顶边缘区域和底边缘区域处，并且再分布焊盘323A被设置为在平面图中的左边缘区域处靠近底侧，则第二半导体芯片400-1至400-4的一侧芯片焊盘410A和另一侧芯片焊盘410B可位于平面图中的底边缘区域和顶边缘区域处，并且再分布焊盘423A可被设置为在平面图中的右边缘区域处靠近顶侧。
作为参考，类似于图2B，图3B和图4B是沿着线A2-A2’截取的横截面图。与第一半导体芯片300-1至300-4不同，在横截面图上可看到第二半导体芯片400-1至400-4的一侧芯片焊盘410A，并且在横截面图上看不到另一侧芯片焊盘410B和再分布焊盘423A。为了描述方便，图3B和图4B的横截面图省略了再分布线423B和再分布介电层的例示。然而，第二半导体芯片400-1至400-4中的每一个可包括与参照图1B的横截面图描述的芯片再分布层120相同的再分布层。
第二半导体芯片400-1至400-4中的每一个可以是相同的存储器芯片(例如，相同的移动DRAM芯片)。第二半导体芯片400-1至400-4可以是与第一半导体芯片300-1至300-4相同的存储器芯片。
多个第二半导体芯片400-1至400-4可层叠在第一芯片层叠物300上，使得无效表面402面向载体基板200并且有效表面401位于无效表面402的相反侧。即，多个第二半导体芯片400-1至400-4可按面向上的方式层叠。第二半导体芯片400-1至400-4中的每一个的无效表面402上可形成有粘合层430。通过粘合层430，第二半导体芯片400-1至400-4中的每一个可附接到紧位于下方的对应第二半导体芯片或第一芯片层叠物300的最上第一半导体芯片300-4的有效表面301。粘合层430可包括诸如DAF的介电粘合材料。
多个第二半导体芯片400-1至400-4可层叠为使得第二半导体芯片400-1至400-4中的每一个的一侧芯片焊盘410A和再分布焊盘423A全部暴露。例如，第二半导体芯片400-1至400-4中的任一个可在与载体基板200的第一表面201平行的预定方向上相对于层叠方向上相邻的另一第二半导体芯片以恒定偏移层叠。所述预定方向可指示与第一方向和第二方向交叉的第三方向当中的远离靠近一侧芯片焊盘410A的第一侧表面403和靠近再分布焊盘423A的第四侧表面406的方向。所述预定方向以下将称为第二偏移方向。由于第二半导体芯片400-1至400-4的一侧芯片焊盘410A和再分布焊盘423A分别位于第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A的相反侧，所以第二偏移方向可面向第一偏移方向的相反方向。例如，当第一偏移方向面向右侧和底侧之间时，第二偏移方向可在与第一偏移方向平行时面向顶侧和左侧之间。以下，彼此相邻的第二半导体芯片400-1至400-4之间的偏移将被称为第二偏移D2。第二偏移D2可以是恒定的或者可能不恒定。然而，第二偏移D2需要具有能够至少暴露一侧芯片焊盘410A和再分布焊盘423A的值。在实施方式中，第二偏移D2可等于第一偏移D1。然而，在其它实施方式中，第二偏移D2可不同于第一偏移D1。作为在第三方向上截取的横截面图，图4B示出具有面向第一芯片层叠物300的相反方向的阶梯形状的第二芯片层叠物400。
随着第二半导体芯片偏移层叠，设置在最下第二半导体芯片400-1上的一侧芯片焊盘410A和再分布焊盘423A可能不被其它第二半导体芯片400-2至400-4覆盖。相反，第二半导体芯片400-1的一侧芯片焊盘410A和再分布焊盘423A可暴露。类似地，设置在第二半导体芯片400-2上的一侧芯片焊盘410A和再分布焊盘423A可能不被位于第二半导体芯片400-2上方的第二半导体芯片400-3和400-4覆盖。相反，第二半导体芯片400-2的一侧芯片焊盘410A和再分布焊盘423A可暴露。设置在第二半导体芯片400-3上的一侧芯片焊盘410A和再分布焊盘423A可能不被位于第二半导体芯片400-3上的第二半导体芯片400-4覆盖。相反，第二半导体芯片400-3的一侧芯片焊盘410A和再分布焊盘423A可暴露。由于第二半导体芯片400-4位于第二芯片层叠物400的最上部，所以当半导体封装仅包括第一芯片层叠物300和第二芯片层叠物400并且在第二芯片层叠物400上没有设置其它电子元件时，可如图4A所示从最上第二半导体芯片400-4省略包括再分布焊盘423A和再分布线423B的再分布层。然而，当诸如另一半导体芯片的电子元件(未示出)设置在第二芯片层叠物400上时，与其它第二半导体芯片400-1至400-3相同，最上第二半导体芯片400-4可包括再分布焊盘423A和再分布线423B。
第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A可暴露。即，第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A可不被第二芯片层叠物400覆盖。这是为了在一侧芯片焊盘310A和再分布焊盘323A上形成垂直互连器以在垂直方向上延伸。此外，由于第二芯片层叠物400的偏移层叠方向在与第一芯片层叠物300的偏移层叠方向相反的相反方向上，所以第二芯片层叠物400有可能覆盖第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A中的至少一些。在一些实施方式中，为了防止这种风险，第二芯片层叠物400的最下第二半导体芯片400-1与第一芯片层叠物300的最上第一半导体芯片300-4之间在第三方向上的距离D3可尽可能增大。此外，第二偏移D2可尽可能减小。
然而，当距离D3过度增大时，第二芯片层叠物400可能无法由第一芯片层叠物300可靠地支撑，导致第二芯片层叠物400向一侧倾斜。为了防止这种倾斜，可适当地调节距离D3，或者可在第二芯片层叠物400下方形成厚度与第一芯片层叠物300基本上相同的支撑结构(未示出)。
这样，第一芯片层叠物300和第二芯片层叠物400可按面向第一偏移方向的箭头形状形成在载体基板200上方。在这种状态下，第一芯片层叠物300的第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A可全部暴露，并且第二芯片层叠物400的除了最上第二半导体芯片400-4之外的第二半导体芯片400-1至400-3的一侧芯片焊盘410A和再分布焊盘423A可全部暴露。由于最上第二半导体芯片400-4的整个有效表面401暴露，所以所有芯片焊盘410可暴露。
参照图5A和图5B，第一垂直互连器340可分别形成在第一半导体芯片300-1至300-4的一侧芯片焊盘310A和再分布焊盘323A上并且可在连接到一侧芯片焊盘310A和再分布焊盘323A的同时在垂直方向上延伸。第二垂直互连器440可分别形成在第二半导体芯片400-1至400-3的一侧芯片焊盘410A和再分布焊盘423A以及第二芯片层叠物400的最上第二半导体芯片400-4的芯片焊盘410上，并且在连接到一侧芯片焊盘410A、再分布焊盘423A和芯片焊盘410的同时在垂直方向上延伸。
例如，第一垂直互连器340和第二垂直互连器440可以是接合引线。下面将简要描述形成第一垂直互连器340和第二垂直互连器440的工艺。首先，关于连接到一侧芯片焊盘310A的第一垂直互连器340，可通过引线接合机(未示出)将引线的第一端接合到一侧芯片焊盘310A。引线可包括金属(例如金、银、铜和铂或其合金)，其可通过超声能量和/或热被焊接到一侧芯片焊盘310A。然后，可通过引线接合机将引线的第二端在垂直方向上远离载体基板200(例如，从下向上)牵拉。随后，当引线的第二端延伸到期望的位置时，可切割引线的第二端。这样，可形成第一垂直互连器340，其具有接合到一侧芯片焊盘310A的第一端(例如，下端)以及位于距载体基板200的第一表面201预定距离处的第二端(例如，上端)。所述预定距离的值可大于从载体基板200的第一表面201到第二芯片层叠物400的上表面的距离。
另选地，与位于第二芯片层叠物400的最上部的第二半导体芯片400-4的各个芯片焊盘410连接的第二垂直互连器440可以是另一类型的互连器，而非接合引线。例如，连接到第二半导体芯片400-4的各个芯片焊盘410的第二垂直互连器440可以是各种类型的凸块，例如钉头凸块和柱凸块。凸块可包括诸如铜、银、锡和铅的金属。
参照图6，可在形成有第一芯片层叠物300和第二芯片层叠物400以及第一垂直互连器340和第二垂直互连器440的载体基板200上形成模制层500。
模制层500可通过模制工艺形成，该模制工艺涉及利用模制材料填充模具(未示出)的空白空间，然后使模制材料固化。模制材料可包括热固性树脂，例如环氧树脂模塑料(EMC)。
可形成模制层500以在覆盖第一芯片层叠物300和第二芯片层叠物400以及第一垂直互连器340和第二垂直互连器440时暴露第一垂直互连器340和第二垂直互连器440的第二端(例如，上端)。对于该结构，在模制层500形成为覆盖第一芯片层叠物300和第二芯片层叠物400以及第一垂直互连器340和第二垂直互连器440的这种厚度之后，可对模制层500执行磨削工艺。磨削工艺可包括机械或化学抛光工艺。另选地，通过调节第一垂直互连器340和第二垂直互连器440的形状和/或模具的形状而不进行磨削工艺，第一垂直互连器340和第二垂直互连器440的第二端可暴露。
因此，模制层500可具有形成在与第一垂直互连器340和第二垂直互连器440的第二端基本上相同的水平处的第一表面501，并且第一垂直互连器340和第二垂直互连器440的第二端可通过第一表面501暴露。
参照图7，可在模制层500的第一表面501上形成封装再分布层600。为了与上述半导体芯片中形成的再分布层120、323和423相区分，形成在模制层500的第一表面501上的再分布层被称为封装再分布层600。
下面将描述封装再分布层600的形成工艺。首先，可在模制层500的第一表面501上形成第一再分布介电层610。可对第一再分布介电层610进行构图以使其具有分别暴露第一垂直互连器340和第二垂直互连器440的第二端的开口。然后，可在第一再分布介电层610上形成再分布导电层620。再分布导电层620可填充第一再分布介电层610的开口以电联接到第一垂直互连器340和第二垂直互连器440的第二端。再分布导电层620可被构图为各种形状。连接到第一垂直互连器340的再分布导电层620将被称为第一再分布导电层620A，并且连接到第二垂直互连器440的再分布导电层620将被称为第二再分布导电层620B。然后，可在第一再分布介电层610和再分布导电层620上形成第二再分布介电层630。可对第二再分布介电层630进行构图以使其具有暴露再分布导电层620的部分的开口。为了描述方便，该横截面图仅示出第一再分布介电层610的分别暴露连接到最下第一半导体芯片300-1的第一垂直互连器340的第二端和连接到最下第二半导体芯片400-1的第二垂直互连器440的第二端的两个开口以及填充这两个开口的两个再分布导电层620。然而，第一再分布介电层610可具有暴露连接到剩余第一半导体芯片300-2、300-3和300-4的第一垂直互连器340的第二端、连接到剩余第二半导体芯片400-2、400-3和400-4的第二垂直互连器440的第二端的开口，并且再分布导电层620可填充这些开口。
随后，可在封装再分布层600上形成外部连接端子700以通过第二再分布介电层630的开口电联接到再分布导电层620。在实施方式中，焊球可用作外部连接端子700。然而，本实施方式不限于此，各种类型的电连接器可用作外部连接端子700。外部连接端子700可包括连接到第一再分布导电层620A的第一外部连接端子700A以及连接到第二再分布导电层620B的第二外部连接端子700B。
然后，可去除载体基板200。可在形成模制层500之后的任何时间去除载体基板200。
通过上述工艺，可制造图7所示的半导体封装。
返回参照图5A与图7，半导体封装可包括第一芯片层叠物300、第一垂直互连器340、第二芯片层叠物400和第二垂直互连器440。第一芯片层叠物300可包括在垂直方向上层叠的多个第一半导体芯片300-1至300-4。第一垂直互连器340可分别电联接到多个第一半导体芯片300-1至300-4，并且在垂直方向上延伸。第二芯片层叠物400可设置在第一芯片层叠物300上并且可包括在垂直方向上层叠的多个第二半导体芯片400-1至400-4。第二垂直互连器440可分别电联接到多个第二半导体芯片400-1至400-4，并且在垂直方向上延伸。
第一半导体芯片300-1至300-4中的每一个可包括有效表面301、一侧第一芯片焊盘310A、另一侧第一芯片焊盘310B以及第一再分布焊盘323A。有效表面301可由第一方向上的两个侧表面和第二方向上的两个侧表面限定。一侧第一芯片焊盘310A可设置在有效表面301的靠近第一方向上的一个侧表面的边缘处。另一侧第一芯片焊盘310B可设置在有效表面301的靠近第一方向上的另一侧表面的边缘处。第一再分布焊盘323A可电联接到另一侧第一芯片焊盘310B，并且设置在有效表面301的靠近第二方向上的两个侧表面当中的一个侧表面的边缘处。
多个第一半导体芯片300-1至300-4可在与第一方向和第二方向交叉的第三方向上偏移层叠，使得一侧第一芯片焊盘310A和第一再分布焊盘323A暴露。例如，多个第一半导体芯片300-1至300-4可在远离第一方向上的一个侧表面和第二方向上的一个侧表面的方向上偏移层叠。
第一垂直互连器340的第一端可连接到暴露的一侧第一芯片焊盘310A和暴露的第一再分布焊盘323A。
第二半导体芯片400-1至400-4中的每一个可通过将第一半导体芯片300-1至300-4绕与垂直方向平行的轴线旋转180度来层叠和形成。因此，第二半导体芯片可包括位于一侧第一芯片焊盘310A、另一侧第一芯片焊盘310B和第一再分布焊盘323A的位置的相反位置处的一侧第二芯片焊盘410A、另一侧第二芯片焊盘410B和第二再分布焊盘423A。然而，由于最上第二半导体芯片400-4不需要第二再分布焊盘423A，所以可从最上第二半导体芯片400-4省略第二再分布焊盘423A。
多个第二半导体芯片400-1至400-4可在第三方向上偏移层叠，以使得一侧第二芯片焊盘410A和第二再分布焊盘423A暴露。例如，多个第二半导体芯片400-1至400-4可在第一半导体芯片300-1至300-4的偏移层叠方向的相反方向上偏移层叠。
第二垂直互连器440的第一端可连接到一侧第二芯片焊盘410A和第二再分布焊盘423A。然而，当从最上第二半导体芯片400-4省略第二再分布焊盘423A时，连接到最上第二半导体芯片400-4的第二垂直互连器440的第一端可连接到一侧第二芯片焊盘410A和另一侧第二芯片焊盘410B。
半导体封装还可包括模制层500、封装再分布层600和外部连接端子700。模制层500可覆盖第一芯片层叠物300和第二芯片层叠物400。封装再分布层600和外部连接端子700可形成在模制层500的第一表面501上。由于封装再分布层600可形成在由模制层500限定的区域中，所以半导体封装可以是扇出半导体封装。
在通过与之连接的第一垂直互连器340、第一再分布导电层620A和第一外部连接端子700A连接到外部组件时，第一芯片层叠物300可被识别为一个半导体芯片。在通过与之连接的第二垂直互连器440、第二再分布导电层620B和第二外部连接端子700B连接到外部组件时，第二芯片层叠物400可被识别为不同于第一芯片层叠物300的另一半导体芯片。即，通过第一芯片层叠物300、第一垂直互连器340、第一再分布导电层620A和第一外部连接端子700A的电路径可与通过第二芯片层叠物400、第二垂直互连器440、第二再分布导电层620B和第二外部连接端子700B的电路径电隔离并且可被识别为与其分离的路径。
由于在描述制造方法期间已经描述了半导体封装的组件，所以省略其详细描述。
到目前为止描述的半导体封装及其制造方法可获取以下效果。
首先，可形成具有多个层叠的半导体芯片的半导体封装以满足高性能/高容量要求。此外，可通过垂直引线形成使用再分布层而非现有基板的扇出半导体封装，这使得可实现具有小厚度的半导体封装。
此外，当半导体芯片包括设置在其两个边缘处的芯片焊盘时，该半导体封装和制造方法可解决难以在暴露设置在其两个边缘处的所有芯片焊盘的同时层叠半导体芯片的问题。例如，为了解决该问题，可向半导体芯片添加再分布层，并且多个半导体芯片可在对角方向上偏移层叠。具体地，可形成仅与设置在半导体芯片的两个边缘当中的一个边缘处的芯片焊盘连接的再分布层。由于再分布层的形成，这使得可降低工艺成本或降低工艺难度。
在实施方式中，描述了半导体封装包括在垂直方向上层叠的两个芯片层叠物(即，第一芯片层叠物300和第二芯片层叠物400)的情况。然而，半导体封装可仅包括第一芯片层叠物300和第二芯片层叠物400之一或者比第一芯片层叠物300和第二芯片层叠物400更多的层叠物。
当半导体封装仅包括一个芯片层叠物时，可省略最上半导体芯片的再分布层。因此，连接到最上半导体芯片的垂直互连器可分别连接到一侧芯片焊盘和另一侧芯片焊盘。此外，连接到最上半导体芯片的垂直互连器可以是导电凸块，并且连接到其它半导体芯片的垂直互连器可以是接合引线。
当半导体封装包括三个或更多个芯片层叠物时，可在第一芯片层叠物300和第二芯片层叠物400上方重复地层叠与第一芯片层叠物300和第二芯片层叠物400类似的结构。在半导体芯片层叠物当中，可仅省略最上芯片层叠物的最上半导体芯片的再分布层，其它半导体芯片可包括再分布层。三个或更多个芯片层叠物可在其偏移方向交替地改变的同时层叠，以暴露除了最上半导体芯片之外的半导体芯片的所有一侧芯片焊盘和再分布焊盘。
由于可从上述实施方式的描述容易地推导半导体封装仅包括一个芯片层叠物或者三个或更多个芯片层叠物的情况，所以省略其详细描述。
根据本实施方式，通过层叠多个半导体芯片(各个半导体芯片在其两个边缘处设置有芯片焊盘)的方法，可提供一种具有小厚度并且能够满足高性能和高容量要求的半导体封装。
此外，当在上述半导体封装中第一垂直互连器340和第二垂直互连器440包括接合引线时，可能发生第一垂直互连器340和第二垂直互连器440的扫掠。这将参照图8更详细地描述。
图8示出垂直引线的扫掠。
参照图8，垂直引线VW可具有附接到芯片焊盘的第一端E1以及位于其相反侧的第二端E2。
箭头的左侧示出紧接在形成垂直引线VW之后的状态。换言之，箭头的左侧示出在使用引线接合机的引线接合工艺中紧接在引线切割之后的状态。只要不施加外力，这种垂直引线VW可维持基本上90度垂直的状态。
箭头的右侧示出在模制工艺期间通过模制材料的流动对垂直引线VW施加外力(例如，压力)之后的状态。当施加压力时，垂直引线VW的第一端E1不移动，因为第一端E1被固定到芯片焊盘。然而，由于垂直引线VW的第二端E2没有固定，所以可能发生扫掠。即，垂直引线VW可能弯曲。作为扫掠的结果，垂直引线VW的第二端E2可能移位到例如图8所示的圆的范围内的随机位置。通过由模制材料的注入方向和压力以及周围结构导致的模制材料的涡旋，垂直引线VW的第二端E2的位移可能改变。垂直引线VW的长度越长，扫掠越严重。在垂直引线VW扫掠的情况下，由于垂直引线VW的第二端E2的位置改变，所以要连接到垂直引线VW的第二端E2的组件(例如，再分布层)可能与垂直引线VW的第二端E2未对准。因此，在垂直引线VW与再分布层之间可能发生连接缺陷。
换言之，当第一垂直互连器340和第二垂直互连器440弯曲并且第一垂直互连器340和第二垂直互连器440的第二端的位置改变时，第一垂直互连器340和第二垂直互连器440与第一再分布介电层610的对应开口和/或对应再分布导电层620可能未对准。结果，可能出现第一垂直互连器340和第二垂直互连器440与对应再分布导电层620之间的不良连接。
在以下实施方式中，将描述一种防止第一垂直互连器340和第二垂直互连器440与再分布导电层620之间的不良连接的半导体封装。
图9是例示了根据另一实施方式的半导体封装及其制造方法的横截面图。图10A是基于连接到第一芯片层叠物的最下半导体芯片并彼此相邻的垂直互连器，图9的半导体封装中的着陆焊盘和封装再分布层的放大平面图。图10B是与图10A的平面图对应的横截面图。图10C是图10A的一部分的放大平面图。更具体地，图10A基于图5A的R1区域中的垂直互连器示出。图10B是从图10A的左侧的横截面图。图10C是从底部起位于第二位置的着陆焊盘以及与其连接的组件的放大图。将省略与上述实施方式的组件基本上相同的组件的详细描述。
参照图9，本实施方式的半导体封装可包括与上述实施方式基本上相同的第一芯片层叠物300、第二芯片层叠物400、第一垂直互连器340、第二垂直互连器440和模制层500。
另外，半导体封装可包括设置在模制层500的第一表面501上的着陆焊盘800和封装再分布层600’。
着陆焊盘800可形成在模制层500的第一表面501上以与第一垂直互连器340和第二垂直互连器440中的每一个交叠。换言之，着陆焊盘800可位于图5A的平面图中所示的第一垂直互连器340和第二垂直互连器440的各个位置处。为了描述方便，在本横截面图中仅示出两个着陆焊盘800。着陆焊盘800之一连接到与最下第一半导体芯片300-1连接的第一垂直互连器340的第二端，另一着陆焊盘800连接到与最下第二半导体芯片400-1连接的第二垂直互连器440的第二端。着陆焊盘800还可形成为分别连接到剩余第一半导体芯片300-2、300-3和300-4的第一垂直互连器340的第二端以及剩余第二半导体芯片400-2、400-3和400-4的第二垂直互连器440的第二端。
这里，由于第一垂直互连器340和第二垂直互连器440的第二端的位置可能由于扫掠而改变，所以着陆焊盘800可被布置为分别相对于第一垂直互连器340和第二垂直互连器440的第一端与第一垂直互连器340和第二垂直互连器440对准。如稍后将描述的，着陆焊盘800可具有相对大的平面面积和/或直径。因此，即使第一垂直互连器340和第二垂直互连器440的第二端的位置由于第一垂直互连器340和第二垂直互连器440的扫掠而有所改变，着陆焊盘800也可保持与第一垂直互连器340和第二垂直互连器440的第二端连接。
着陆焊盘800可包括金属材料，例如金、铝、铜、钛、钨或其它导电材料。着陆焊盘800可在第一垂直互连器340和第二垂直互连器440与封装再分布层600’之间提供电连接。着陆焊盘800可通过镀覆等形成。
封装再分布层600’可形成在模制层500的形成有着陆焊盘800的第一表面501上。封装再分布层600’可包括第一再分布介电层610’、再分布导电层620’和第二再分布介电层630’。除了第一再分布介电层610’具有覆盖着陆焊盘800的顶表面和侧表面的厚度之外，封装再分布层600’可与上述实施方式的封装再分布层600基本上相同。封装再分布层600’还可具有暴露着陆焊盘800的各个上表面的开口611，并且再分布导电层620’可通过开口611接触着陆焊盘800的上表面。通过着陆焊盘800电连接到第一垂直互连器340的再分布导电层620’将被称为第一再分布导电层620A’。此外，通过着陆焊盘800电连接到第二垂直互连器440的再分布导电层620’将被称为第二再分布导电层620B’。类似于上述实施方式，为了描述方便，在此横截面图中示出连接到着陆焊盘800的仅两个再分布导电层620’。然而，其它再分布导电层可形成为通过着陆焊盘800连接到第一垂直互连器340的第二端和第二垂直互连器440的第二端。例如，再分布导电层可形成为通过第一垂直互连器340连接到剩余第一半导体芯片300-2、300-3和300-4，此外，再分布导电层可形成为通过第二垂直互连器440连接到剩余第二半导体芯片400-2、400-3和400-4。
图10A至图10C将以平面图详细示出形成并对准第一垂直互连器340和第二垂直互连器440、着陆焊盘800以及再分布导电层620’的方法。
图10A和图10B示出图5A的区域R1中的第一垂直互连器340，即，第一端E1分别连接到最下第一半导体芯片300-1的再分布焊盘323A的第一垂直互连器340、分别连接到第一垂直互连器340的第二端E2的着陆焊盘800以及分别连接到着陆焊盘800的第一再分布导电层620A’。为了描述方便，在此图中，第一再分布导电层620A’的线部分620A-1’被表示成在向右方向上延伸的形状。
在第一垂直互连器340当中，图9中可示出在图10A的线A3-A3’上的第一垂直互连器340、连接到第一垂直互连器340的第一端E1的再分布焊盘323A以及连接到第一垂直互连器340的第二端E2和第一再分布导电层620A’的着陆焊盘800。换言之，最左第一垂直互连器340以及与其连接的再分布焊盘323A、着陆焊盘800和第一再分布导电层620A’可对应于在沿着图10A的线A3-A3’的横截面中示出的组件。另一方面，剩余第一垂直互连器340未示出于图9的横截面图中，而是可布置在穿过图9的横截面图的方向上。
再分布焊盘323A可具有平面矩形形状。然而，本实施方式不限于此，再分布焊盘323A的平面形状可按各种方式修改。在平面图中再分布焊盘323A的宽度由W0表示。
第一垂直互连器340可具有平面圆形形状。然而，本实施方式不限于此，第一垂直互连器340的平面形状可按各种方式修改。第一垂直互连器340的平面宽度和/或直径以下将称为第一宽度W1。第一垂直互连器340的第一端E1可附接和/或接合到再分布焊盘323A以固定其位置。第一垂直互连器340可与再分布焊盘323A交叠和/或对准，以使得第一垂直互连器340的第一端E1的中心和再分布焊盘323A的中心彼此重合。另一方面，如参照图8描述的，第一垂直互连器340的第二端E2可具有可变位置。换言之，第一垂直互连器340的第二端E2的中心可与第一垂直互连器340的第一端E1的中心和/或再分布焊盘323A的中心隔开预定距离。图10A和图10B示出第一垂直互连器340的第二端E2的变化的位置的各种示例。
着陆焊盘800可在第一垂直互连器340上与第一垂直互连器340交叠和/或对准。具体地，着陆焊盘800可与第一垂直互连器340交叠和/或对准，以使得其中心与第一垂直互连器340的第一端E1的中心重合。尽管着陆焊盘800被示出为具有平面圆形形状，但本实施方式不限于此，着陆焊盘800的平面形状可不同地修改。着陆焊盘800的平面宽度和/或直径以下将称为第四宽度W4。
第一再分布导电层620A’可具有线部分620A-1’和焊盘部分620A-2’。线部分620A-1’可具有相对窄的宽度并在一个方向上延伸或在各种方向上弯曲，并且焊盘部分620A-2’可具有比线部分620A-1’相对更大的宽度以易于与着陆焊盘800连接。第一再分布导电层620A’的焊盘部分620A-2’可在着陆焊盘800上与着陆焊盘800交叠和/或对准。具体地，焊盘部分620A-2’可与着陆焊盘800交叠和/或对准，使得其中心与着陆焊盘800的中心重合。尽管焊盘部分620A-2’被示出为具有平面圆形形状，但本实施方式不限于此，焊盘部分620A-2’的平面形状可不同地修改。焊盘部分620A-2’的平面宽度或直径以下将称为第三宽度W3。
焊盘部分620A-2’可通过第一再分布介电层(参见图9的610’)的开口611连接到着陆焊盘800。开口611也可分别与焊盘部分620A-2’和着陆焊盘800交叠和/或对准。具体地，开口611的中心可与焊盘部分620A-2’的中心和着陆焊盘800的中心重合。尽管开口611被示出为具有平面圆形形状，但本实施方式不限于此，开口611的平面形状可不同地修改。开口611的平面宽度和/或直径以下将称为第二宽度W2。
总之，再分布焊盘323A、第一垂直互连器340的第一端E1、第一再分布介电层(参见图9中的610’)的开口611、第一再分布导电层620A’的焊盘部分620A-2’以及着陆焊盘800可彼此交叠和/或对准，以使得其中心彼此基本上重合。然而，在其它实施方式中，由于工艺问题等，这些中心可略微移位。
尽管再分布焊盘323A、第一垂直互连器340的第一端E1、第一再分布介电层(参见图9中的610’)的开口611、第一再分布导电层620A’的焊盘部分620A-2’和着陆焊盘800的中心彼此基本上对准或者彼此略微移位，但是它们可被布置为具有相同的间距，以使得可在其间进行电连接。即，当彼此相邻的再分布焊盘323A的中心之间的距离被称为第一间距P1时，彼此相邻的第一垂直互连器340的第一端E1的中心之间的距离、彼此相邻的开口611的中心之间的距离、彼此相邻的焊盘部分620A-2’的中心之间的距离以及彼此相邻的着陆焊盘800的中心之间的距离可与第一间距P1基本上相同。
这里，第一垂直互连器340的第一宽度W1可最小，并且着陆焊盘800的第四宽度W4和焊盘部分620A-2’的第三宽度W3可大于第一宽度W1，并且开口611的第二宽度W2可大于第一宽度W1，而小于第四宽度W4和第三宽度W3。第三宽度W3和第四宽度W4可彼此相同或相似。第一宽度W1可为几微米至几十微米。当第一宽度W1(即，第一垂直互连器340的厚度)太小时，在形成第一垂直互连器340时可能难以形成稳定的回路。换言之，可能难以制造在垂直方向上恒定地形成的第一垂直互连器340。另外，由于第一垂直互连器340的第二端E2的位移由于来自模制材料的流动的较大影响而过大，所以可能难以将着陆焊盘800连接到第一垂直互连器340。另一方面，当第一宽度W1具有过大的值时，可能难以利用使用毛细接合的引线接合设备形成回路。可考虑第一垂直互连器340的第二端E2的位移以及着陆焊盘800之间的距离来确定第四宽度W4。更具体地，如果第四宽度W4太小，则第一垂直互连器340与着陆焊盘800之间的连接可能困难。另一方面，如果第四宽度W4太大，则可能发生相邻着陆焊盘800之间的电短路。为了解决这些问题，必须适当地调节第四宽度W4的下限和上限。例如，第四宽度W4的值可等于或大于芯片焊盘(未示出)或再分布焊盘323A的侧面的宽度W0和/或长度，并且小于第一间距P1。此外，第四宽度W4的值可为第一宽度W1的2至3倍。第三宽度W3可与第四宽度W4相同或相似。第二宽度W2的值可介于第三宽度W3和第四宽度W4与第一宽度W1之间。例如，第二宽度W2的值可为第一宽度W1的1.2至1.8倍。
此外，第一垂直互连器340的整个第二端E2可接触着陆焊盘800的下表面。另选地，当第一垂直互连器340的第二端E2的位移较大时，第一垂直互连器340的第二端E2的一部分可接触着陆焊盘800。然而，即使在这种情况下，第一垂直互连器340的第二端E2的与着陆焊盘800接触的部分的面积也可超过预定水平，以将着陆焊盘800和第一垂直互连器340充分电连接。例如，如图10C所示，当第一垂直互连器340的第二端E2的一部分(参见DI1)接触着陆焊盘800，而剩余部分(参见DI2)不与着陆焊盘800交叠时，第二端E2的该部分的直径DI1的值可等于或大于总直径DI的2/3，以满足着陆焊盘800和第一垂直互连器340之间的电连接的要求。
根据上述半导体封装及其制造方法，即使发生垂直互连器的扫掠，通过在再分布导电层和垂直互连器之间放置相对大的着陆焊盘，再分布导电层和垂直互连器也可容易地彼此连接。
此外，图9和图10A至图10C示出图2A至图7的半导体封装中的垂直互连器、着陆焊盘和再分布导电层的连接和布置。然而，代替图2A至图7的半导体封装，本实施方式也可应用于使用垂直互连器的其它扇出半导体封装。这将在下面参照图11A至图12B作为示例描述。
图11A是例示了根据另一实施方式的半导体封装的横截面图，图11B是示出图11A的半导体封装的芯片层叠物和垂直互连器的平面图。图11A可包括沿着图11B的线A4-A4’截取的横截面图。
参照图11A和图11B，半导体封装可包括芯片层叠物1300，芯片层叠物1300具有在基本上垂直的方向上层叠的多个半导体芯片1300-1至1300-8。在此实施方式中，芯片层叠物1300包括八个半导体芯片1300-1至1300-8。然而，本公开不限于此，包括在芯片层叠物1300中的半导体芯片的数量可变化。
半导体芯片1300-1至1300-8中的每一个可包括设置有芯片焊盘1310的有效表面1301以及设置在有效表面1301的相反侧的无效表面1302。芯片焊盘1310可设置在有效表面1301的第一方向的两个边缘区域之一处(例如，左侧)。另外，芯片焊盘1310可在第二方向上布置成一排。然而，本公开不限于此，芯片焊盘1310的布置方式可变化，只要芯片焊盘1310设置在第一方向的两个边缘区域中的任一个中即可。粘合层1330可形成在半导体芯片1300-1至1300-8中的每一个的无效表面1302上。
半导体芯片1300-1至1300-8中的每一个可以是相同的存储器芯片(例如，NAND闪存芯片)。然而，本公开不限于此，半导体芯片1300-1至1300-8可包括不同的存储器芯片。
半导体芯片1300-1至1300-8可按有效表面1301面朝上的面向上方式层叠。在这种情况下，半导体芯片1300-1至1300-8可从第一方向的与芯片焊盘1310相邻的一侧朝着被设置为与这一侧相反的另一侧在第一偏移方向上偏移层叠，以使得半导体芯片1300-1至1300-8的所有芯片焊盘1310暴露。半导体芯片1300-1至1300-8在第二方向上的两个侧壁可彼此对准。
垂直互连器1340可在基本上垂直的方向上延伸，其第一端连接到基于偏移层叠相应暴露的芯片焊盘1310。垂直互连器1340可以是接合引线。另选地，多个垂直互连器1340中连接到最上半导体芯片1300-8的垂直互连器1340可以是导电凸块，剩余垂直互连器1340可以是接合引线。
模制层1500可形成为覆盖芯片层叠物1300和垂直互连器1340，同时具有暴露垂直互连器1340的第二端的第一表面1501。
着陆焊盘1800可形成为通过在模制层1500的第一表面1501上与各个垂直互连器1340对准来与各个垂直互连器1340的第二端接触。
封装再分布层1600可包括：第一再分布介电层1610，其覆盖模制层1500的第一表面1501和着陆焊盘1800；再分布导电层1620，其形成在第一再分布介电层1610上并通过第一再分布介电层1610的开口1611连接到着陆焊盘1800；以及第二再分布介电层1630，其覆盖第一再分布介电层1610和再分布导电层1620。
着陆焊盘1800、第一再分布介电层1610的开口1611以及再分布导电层1620的布置方式可与参照图10A至图10C描述的那些基本上相同。因此，将省略其详细描述。
外部连接端子1700可通过形成在第二再分布介电层1630中的开口连接到再分布导电层1620。
图12A是例示了根据另一实施方式的半导体封装的横截面图，图12B是示出图12A的半导体封装的第一芯片层叠物和第二芯片层叠物以及第一垂直互连器和第二垂直互连器的平面图。图12A可包括沿着图12B的线A5-A5’截取的横截面图。
参照图12A和图12B，半导体封装可包括：第一芯片层叠物2300，其具有在垂直方向上层叠的多个第一半导体芯片2300-1至2300-4；以及第二芯片层叠物2400，其设置在第一芯片层叠物2300上方并且包括在垂直方向上层叠的多个第二半导体芯片2400-1至2400-4。在此实施方式中，第一芯片层叠物2300和第二芯片层叠物2400中的每一个包括四个半导体芯片。然而，本公开不限于此，包括在第一芯片层叠物2300和第二芯片层叠物2400中的每一个中的半导体芯片的数量可变化。
第一半导体芯片2300-1至2300-4中的每一个可包括设置有第一芯片焊盘2310的有效表面2301以及设置在有效表面2301的相反侧的无效表面2302。第一芯片焊盘2310可设置在有效表面2301的第一方向的两个边缘区域之一处(例如，左侧)。另外，第一芯片焊盘2310可在第二方向上布置成一排。然而，本公开不限于此，第一芯片焊盘2310的布置方式可变化，只要第一芯片焊盘2310设置在第一方向的两个边缘区域中的任一个中即可。粘合层2330可形成在第一半导体芯片2300-1至2300-4中的每一个的无效表面2302上。
第一半导体芯片2300-1至2300-4中的每一个可以是相同的存储器芯片(例如，NAND闪存芯片)。然而，本公开不限于此。
第一半导体芯片2300-1至2300-4可按有效表面2301面朝上的面向上方式层叠。在这种情况下，第一半导体芯片2300-1至2300-4可从第一方向的与第一芯片焊盘2310相邻的一侧朝着被设置为与这一侧相反的另一侧在第一偏移方向上偏移层叠，以使得半导体芯片2300-1至2300-4的所有第一芯片焊盘2310暴露。第一半导体芯片2300-1至2300-4在第二方向上的两个侧壁可彼此对准。
第一垂直互连器2340可在基本上垂直的方向上延伸，其第一端连接到基于偏移层叠相应暴露的第一芯片焊盘2310。第一垂直互连器2340可以是接合引线。
第二半导体芯片2400-1至2400-4中的每一个可包括设置有第二芯片焊盘2410的有效表面2401以及与有效表面2401相对设置的无效表面2402。第二芯片焊盘2410可设置在有效表面2401的第一方向的两个边缘区域中的另一个处(例如，右侧)。例如，第二半导体芯片2400-1至2400-4中的每一个可通过将第一半导体芯片2300-1至2300-4绕基本上垂直的方向上的轴线旋转180度来层叠和形成。粘合层2430可形成在第二半导体芯片2400-1至2400-4中的每一个的无效表面2402上。
第二半导体芯片2400-1至2400-4中的每一个可以是相同的存储器芯片(例如，NAND闪存芯片)。另外，第二半导体芯片2400-1至2400-4中的每一个可以是与第一半导体芯片2300-1至2300-4相同的存储器芯片。
第二半导体芯片2400-1至2400-4可按有效表面2401面朝上的面向上方式层叠。在这种情况下，第二半导体芯片2400-1至2400-4可在与第一偏移方向相反的第二偏移方向上偏移层叠，以使得第二半导体芯片2400-1至2400-4的所有第二芯片焊盘2410暴露。第二半导体芯片2400-1至2400-4在第二方向上的两个侧壁可彼此对准。
另外，第二芯片层叠物2400可形成为暴露第一芯片层叠物2300的所有第一芯片焊盘2310。这可通过增加第二芯片层叠物2400的最下第二半导体芯片2400-1与第一芯片层叠物2300的最上第一半导体芯片2300-4之间在偏移方向上的距离和/或减小第二半导体芯片2400-1至2400之间的偏移来实现。
第二垂直互连器2440可在基本上垂直的方向上延伸，其第一端连接到基于偏移层叠暴露的各个第二芯片焊盘2410。第二垂直互连器2440可以是接合引线。另选地，多个第二垂直互连器2440中的连接到最上第二半导体芯片2400-4的第二垂直互连器2440可以是导电凸块，剩余第二垂直互连器2440可以是接合引线。
模制层2500可形成为覆盖第一芯片层叠物2300和第二芯片层叠物2400以及第一垂直互连器2340和第二垂直互连器2440，同时具有暴露第一垂直互连器2340和第二垂直互连器2440的第二端的第一表面2501。
着陆焊盘2800可形成为通过在模制层2500的第一表面2501上与第一垂直互连器2340和第二垂直互连器2440对准来与第一垂直互连器2340和第二垂直互连器2440的第二端接触。
封装再分布层2600可包括：第一再分布介电层2610，其覆盖模制层2500的第一表面2501和着陆焊盘2800；再分布导电层2620，其形成在第一再分布介电层2610上并且通过第一再分布介电层2610的开口2611连接到着陆焊盘2800；以及第二再分布介电层2630，其覆盖第一再分布介电层2610和再分布导电层2620。再分布导电层2620可包括：第一再分布导电层2620A，其通过着陆焊盘2800连接到第一垂直互连器2340；以及第二再分布导电层2620B，其通过着陆焊盘2800连接到第二垂直互连器2440。
着陆焊盘2800、第一再分布介电层2610的开口2611以及再分布导电层2620的布置方式可与参照图10A至图10C描述的那些基本上相同。因此，将省略其详细描述。
外部连接端子2700可通过形成在第二再分布介电层2630中的开口连接到再分布导电层2620。外部连接端子2700可包括连接到第一再分布导电层2620A的第一外部连接端子2700A和连接到第二再分布导电层2620B的第二外部连接端子2700B。
此外，在图9的上述实施方式中，与形成在封装再分布层600’的第一再分布介电层610’上的再分布导电层620’不同，着陆焊盘800可形成为与模制层500直接接触。这将参照图13更详细地描述。
图13是图9的半导体封装的区域R2的放大图。
参照图13，模制层500的第一表面501可比第一再分布介电层610’的第一表面601粗糙。原因之一在于，模制层500包含诸如二氧化硅的大量填料。由于这种填料的存在，即使进行了研磨工艺，模制层500的第一表面501也可能不平滑，特别是，在研磨工艺期间产生的填料损耗可进一步增加第一表面501的粗糙度。
当模制层500的第一表面501的粗糙度大时，形成在其上的图案形状可能变形。更具体地，在模制层500的第一表面501上形成预定镀覆图案并蚀刻用于镀覆图案的种子层的工艺中，所需的过蚀刻程度可随第一表面501的粗糙度增加而增加，从而增加镀覆图案的损耗。当形成精细图案(例如，具有窄线宽的再分布导电层620’)时，镀覆图案的损耗可能成问题。
在本实施方式中，可在模制层500的第一表面501上形成具有相对大的尺寸的着陆焊盘800。然后，可形成覆盖着陆焊盘800并具有比模制层500小的表面粗糙度的第一再分布介电层610’。然后，具有精细线宽的再分布导电层620’可在第一再分布介电层610’上。因此，可获得不受模制层500的第一表面501的粗糙度影响的半导体封装。
图14示出例示了包括采用根据实施方式的半导体封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或者读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据所描述的实施方式的半导体封装中的至少一个。
存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求，读出所存储的数据或者存储数据。
图15示出例示了包括根据所描述的实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的半导体封装中的一个或更多个。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710表示能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
尽管出于例示性目的描述了各种实施方式，但对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本公开的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2019年10月1日提交的韩国专利申请No.10-2019-0121521的优先权，其整体通过引用并入本文。

Claims (27)

1.一种半导体封装，该半导体封装包括：
芯片层叠物，该芯片层叠物包括在垂直方向上层叠的多个半导体芯片；
多个垂直互连器，各个垂直互连器具有分别连接到所述多个半导体芯片的第一端，并且在所述垂直方向上延伸；
模制层，该模制层覆盖所述芯片层叠物和所述垂直互连器，同时暴露所述垂直互连器的第二端；
多个着陆焊盘，多个所述着陆焊盘形成在所述模制层的一个表面上方以分别与所述垂直互连器的所述第二端接触，其中，多个所述着陆焊盘是导电的并且分别与所述垂直互连器的所述第一端交叠；以及
封装再分布层，该封装再分布层通过所述着陆焊盘电连接到所述垂直互连器。
2.根据权利要求1所述的半导体封装，其中，多个所述着陆焊盘的间距等于多个所述垂直互连器的所述第一端的间距。
3.根据权利要求1所述的半导体封装，其中，所述着陆焊盘的中心与所述垂直互连器的所述第一端的中心重合。
4.根据权利要求1所述的半导体封装，其中，所述垂直互连器的所述第二端的中心不与各个所述着陆焊盘的中心或所述垂直互连器的各个第一端的中心重合。
5.根据权利要求1所述的半导体封装，其中，所述着陆焊盘的宽度大于所述垂直互连器的宽度。
6.根据权利要求1所述的半导体封装，其中，各个所述半导体芯片包括连接到所述垂直互连器的所述第一端的焊盘，并且
所述着陆焊盘的宽度等于或大于所述焊盘的宽度。
7.根据权利要求1所述的半导体封装，其中，各个所述半导体芯片包括连接到所述垂直互连器的所述第一端的焊盘，
多个所述着陆焊盘的间距等于多个所述垂直互连器的所述第一端的间距和多个所述焊盘的间距，并且
所述着陆焊盘的宽度的值小于所述间距。
8.根据权利要求1所述的半导体封装，其中，所述封装再分布层包括：
第一再分布介电层，该第一再分布介电层形成在所述模制层的所述一个表面上以覆盖所述着陆焊盘，并且具有分别暴露所述着陆焊盘的多个开口；
多个再分布导电层，多个所述再分布导电层形成在所述第一再分布介电层上，并且各个所述再分布导电层包括具有相对小的宽度的线部分以及具有相对大的宽度并且与各个所述开口交叠的焊盘部分；以及
第二再分布介电层，该第二再分布介电层覆盖所述第一再分布介电层和所述再分布导电层。
9.根据权利要求8所述的半导体封装，其中，多个所述着陆焊盘的间距、多个所述焊盘部分的间距、多个所述垂直互连器的所述第一端的间距以及多个所述开口的间距彼此相等。
10.根据权利要求8所述的半导体封装，其中，选自所述着陆焊盘的中心、所述焊盘部分的中心、所述垂直互连器的所述第一端的中心和所述开口的中心中的至少两个彼此重合。
11.根据权利要求1所述的半导体封装，其中，所述垂直互连器的所述第二端的一部分接触各个所述着陆焊盘，并且
所述垂直互连器的所述第二端的所述部分的宽度是所述垂直互连器的宽度的至少2/3。
12.根据权利要求1所述的半导体封装，其中，所述垂直互连器包括接合引线。
13.根据权利要求8所述的半导体封装，其中，所述模制层的所述一个表面的粗糙度大于所述第一再分布介电层的面向所述再分布导电层的一个表面的粗糙度。
14.根据权利要求13所述的半导体封装，其中，所述着陆焊盘与所述模制层的所述一个表面直接接触，并且
所述再分布导电层与所述第一再分布介电层的所述一个表面直接接触。
15.根据权利要求1所述的半导体封装，其中，与所述芯片层叠物的所述多个半导体芯片中的最上半导体芯片连接的所述垂直互连器包括导电凸块，并且
其中，与所述最上半导体芯片以外的剩余半导体芯片连接的所述垂直互连器包括接合引线。
16.根据权利要求1所述的半导体封装，其中，所述多个半导体芯片包括相同的存储器芯片。
17.根据权利要求1所述的半导体封装，其中，所述多个半导体芯片中的每一个包括形成在面向所述封装再分布层的有效表面上的芯片焊盘，
其中，所述多个半导体芯片偏移层叠以暴露所述多个半导体芯片的芯片焊盘，并且
其中，所述垂直互连器的所述第一端连接到所述芯片焊盘。
18.根据权利要求17所述的半导体封装，其中，所述芯片焊盘形成在所述有效表面的一个边缘区域中，并且
其中，所述半导体芯片在远离所述一个边缘区域的方向上偏移层叠。
19.根据权利要求17所述的半导体封装，其中，所述多个半导体芯片包括在第一偏移方向上偏移层叠的多个第一半导体芯片以及在所述第一半导体芯片上方在与所述第一偏移方向相反的第二偏移方向上偏移层叠的多个第二半导体芯片。
20.根据权利要求19所述的半导体封装，其中，所述第一半导体芯片的所述芯片焊盘形成在所述有效表面的一个边缘区域中，
其中，所述第二半导体芯片的所述芯片焊盘形成在所述有效表面的与所述一个边缘区域相对的另一边缘区域中，
其中，所述第一半导体芯片在远离所述一个边缘区域的方向上偏移层叠，并且
其中，所述第二半导体芯片在远离所述另一边缘区域的方向上偏移层叠。
21.根据权利要求19所述的半导体封装，其中，所述第二半导体芯片具有所述第一半导体芯片绕平行于所述垂直方向的轴线旋转180度的状态。
22.根据权利要求1所述的半导体封装，其中，除了至少最上半导体芯片之外，所述多个半导体芯片中的每一个包括：由第一方向上的两个侧表面以及与所述第一方向交叉的第二方向上的两个侧表面限定的有效表面；设置在所述有效表面的靠近所述第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘；设置在所述有效表面的靠近所述第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘；以及电连接到所述第一另一侧芯片焊盘并且设置在所述有效表面的靠近所述第二方向上的一个侧表面的边缘处的第一再分布焊盘，
其中，所述多个半导体芯片在与所述第一方向和所述第二方向交叉的第三方向上朝着一侧偏移层叠，所述一侧远离所述第一方向上的所述一个侧表面和所述第二方向上的所述一个侧表面，以便暴露所述第一一侧芯片焊盘和所述第一再分布焊盘，
其中，与除了所述最上半导体芯片之外的所述多个半导体芯片电连接的多个所述垂直互连器的所述第一端分别连接到所述第一一侧芯片焊盘和所述第一再分布焊盘。
23.根据权利要求22所述的半导体封装，其中，所述第一另一侧芯片焊盘的数量小于所述第一一侧芯片焊盘的数量。
24.一种半导体封装，该半导体封装包括：
在垂直方向上层叠的多个第一半导体芯片；
在所述第一半导体芯片上方在所述垂直方向上层叠的多个第二半导体芯片；
多个垂直互连器，各个所述垂直互连器具有分别连接到所述多个第一半导体芯片和所述多个第二半导体芯片的第一端，并且在所述垂直方向上延伸；
模制层，该模制层覆盖所述多个第一半导体芯片和所述多个第二半导体芯片以及所述垂直互连器，同时暴露所述垂直互连器的第二端；
多个着陆焊盘，多个所述着陆焊盘形成在所述模制层的一个表面上方以分别与所述垂直互连器的所述第二端接触，其中，多个所述着陆焊盘是导电的并且分别与所述垂直互连器的所述第一端交叠；以及
封装再分布层，该封装再分布层通过所述着陆焊盘电连接到所述垂直互连器，
其中，所述多个第一半导体芯片中的每一个包括：由所述第一半导体芯片在第一方向上的两个侧表面以及所述第一半导体芯片在与所述第一方向交叉的第二方向上的两个侧表面限定的有效表面；设置在所述有效表面的靠近所述第一方向上的一个侧表面的边缘处的第一一侧芯片焊盘；设置在所述有效表面的靠近所述第一方向上的另一侧表面的边缘处的第一另一侧芯片焊盘；以及电联接到所述第一另一侧芯片焊盘并且设置在所述有效表面的靠近所述第二方向上的一个侧表面的边缘处的第一再分布焊盘，
其中，所述多个第一半导体芯片在与所述第一方向和所述第二方向交叉的第三方向上朝着一侧偏移层叠，所述一侧远离所述第一方向上的所述一个侧表面和所述第二方向上的所述一个侧表面，以便暴露所述第一一侧芯片焊盘和所述第一再分布焊盘，
其中，连接到所述第一半导体芯片的多个所述垂直互连器的所述第一端分别连接到所述第一一侧芯片焊盘和所述第一再分布焊盘，
其中，除了至少最上第二半导体芯片之外，所述多个第二半导体芯片处于与所述多个第一半导体芯片绕平行于所述垂直方向的一个轴线旋转180度的状态相同的状态，并且各个所述第二半导体芯片包括位于与所述第一一侧芯片焊盘、所述第一另一侧芯片焊盘和所述第一再分布焊盘的位置相反的位置的第二一侧芯片焊盘、第二另一侧芯片焊盘和第二再分布焊盘，
其中，所述多个第二半导体芯片在与所述多个第一半导体芯片的偏移层叠方向相反的方向上偏移层叠，以便暴露所述第二一侧芯片焊盘和所述第二再分布焊盘，
其中，分别与除了至少所述最上第二半导体芯片之外的所述多个第二半导体芯片电联接的多个所述垂直互连器的所述第一端分别连接到所述第二一侧芯片焊盘和所述第二再分布焊盘。
25.根据权利要求24所述的半导体封装，其中，所述第一另一侧芯片焊盘的数量小于所述第一一侧芯片焊盘的数量，并且
其中，所述第二另一侧芯片焊盘的数量小于所述第二一侧芯片焊盘的数量。
26.一种制造半导体封装的方法，该方法包括以下步骤：
在基板上在垂直方向上层叠多个半导体芯片以形成芯片层叠物；
形成在所述垂直方向上延伸的多个垂直互连器，多个所述垂直互连器的第一端分别连接到所述多个半导体芯片；
形成模制层以覆盖所述芯片层叠物和所述垂直互连器，同时暴露所述垂直互连器的第二端；
在所述模制层上方形成多个着陆焊盘以分别与所述垂直互连器的所述第二端接触，其中，多个所述着陆焊盘是导电的并且分别与所述垂直互连器的所述第一端交叠；以及
形成通过所述着陆焊盘电连接到所述垂直互连器的封装再分布层。
27.根据权利要求26所述的方法，其中，形成所述封装再分布层的步骤还包括以下步骤：
在所述模制层的一个表面上形成第一再分布介电层以覆盖所述着陆焊盘，并且所述第一再分布介电层具有分别暴露所述着陆焊盘的多个开口；
在所述第一再分布介电层上形成多个再分布导电层，并且各个所述再分布导电层包括具有相对小的宽度的线部分以及具有相对大的宽度并且与各个所述开口交叠的焊盘部分；以及
形成第二再分布介电层以覆盖所述第一再分布介电层和所述再分布导电层。
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