KR20210039112A - 적층 반도체 칩을 포함하는 반도체 패키지 - Google Patents

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KR20210039112A
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이채성
김종훈
최복규
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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 수직 방향으로 적층되는 복수의 반도체 칩을 포함하는 칩 스택; 및 상기 복수의 반도체 칩 각각과 일단이 접속하면서 상기 수직 방향으로 연장하는 수직 인터커넥터; 상기 칩 스택 및 상기 수직 인터커넥터를 덮으면서 상기 수직 인터커넥터의 타단을 노출시키는 일면을 갖는 몰딩층; 상기 몰딩층의 일면 상에 상기 수직 인터커넥터의 타단과 각각 접촉하도록 형성되고, 상기 수직 인터커넥터의 상기 일단과 중첩하는 도전성의 랜딩 패드; 및 상기 랜딩 패드를 통하여 상기 수직 인터커넥터와 전기적으로 연결되는 패키지 재배선층을 포함할 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING STACKED SEMICONDUCTOR CHIPS}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 복수의 칩이 적층된 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 기능을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
반도체 패키지가 복수의 반도체 칩을 포함하더라도, 반도체 패키지가 실장되는 어플리케이션의 요구에 따라 지정된 크기 또는 그보다 작게 만들 것이 요구된다.
본 발명의 실시예들이 해결하고자 하는 과제는, 반도체 칩을 복수개 적층하고 수직 인터커넥터를 이용하여 재배선층과 연결하는 방법을 제시함으로써, 공정상의 불량 발생 가능성을 낮추면서 고성능 및 고용량의 요구가 만족되고 두께가 얇은 반도체 패키지를 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 수직 방향으로 적층되는 복수의 반도체 칩을 포함하는 칩 스택; 및 상기 복수의 반도체 칩 각각과 일단이 접속하면서 상기 수직 방향으로 연장하는 수직 인터커넥터; 상기 칩 스택 및 상기 수직 인터커넥터를 덮으면서 상기 수직 인터커넥터의 타단을 노출시키는 일면을 갖는 몰딩층; 상기 몰딩층의 일면 상에 상기 수직 인터커넥터의 타단과 각각 접촉하도록 형성되고, 상기 수직 인터커넥터의 상기 일단과 중첩하는 도전성의 랜딩 패드; 및 상기 랜딩 패드를 통하여 상기 수직 인터커넥터와 전기적으로 연결되는 패키지 재배선층을 포함할 수 있다.
본 발명의 실시예들에 의하면, 반도체 칩을 복수개 적층하고 수직 인터커넥터를 이용하여 재배선층과 연결하는 방법을 제시함으로써, 공정상의 불량 발생 가능성을 낮추면서 고성능 및 고용량의 요구가 만족되고 두께가 얇은 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 칩의 활성면을 보여주는 평면도이고, 도 1b는 도 1a의 A1-A1' 선에 따른 단면도이다.
도 2a 내지 도 7은 본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하기 위한 도면들이다.
도 8은 수직 와이어의 스위핑 현상을 보여주는 도면이다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하기 위한 단면도이다.
도 10a는 도 9의 반도체 패키지에서 제1 칩 스택의 최하부의 반도체 칩과 접속하면서 서로 인접한 복수의 수직 인터커넥터를 기준으로 랜딩 패드 및 패키지 재배선층을 확대하여 도시한 평면도이고, 도 10b는 도 10a의 평면도와 대응하는 단면도이고, 도 10c는 도 10a의 일부를 더욱 확대한 평면도이다.
도 11a는 본 발명의 또다른 일 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 11b는 도 11a의 반도체 패키지 중 칩 스택 및 수직 인터커넥터를 나타낸 평면도이다.
도 12a는 본 발명의 또다른 일 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 12b는 도 12a의 반도체 패키지 중 제1 및 제2 칩 스택과 제1 및 제2 수직 인터커넥터를 나타낸 평면도이다.
도 13은 도 9의 반도체 패키지의 R2 영역을 확대한 도면이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예의 반도체 패키지 및 그 제조 방법을 설명하기에 앞서, 본 실시예의 반도체 패키지에 포함되는 반도체 칩에 관하여 도 1a 및 도 1b를 참조하여 먼저 설명하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 칩의 활성면을 보여주는 평면도이고, 도 1b는 도 1a의 A1-A1' 선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 본 실시예의 반도체 칩(100)은, 칩 패드(110)가 배치되는 활성면(101), 활성면(101)과 반대편에 위치하는 비활성면(102), 및 활성면(101)과 비활성면(102) 사이를 연결하는 측면(103, 104, 105, 106)을 포함할 수 있다.
여기서, 반도체 칩(100)은 평면상 사각형 형상 또는 이와 유사한 형상을 갖기 때문에, 4개의 측면(103, 104, 105, 106)을 포함할 수 있다. 이 중, 반도체 칩(100)의 활성면(101) 및/또는 비활성면(102)과 평행한 제1 방향에서 서로 마주하는 양 측면(103, 105)을 제1 측면(103) 및 제3 측면(105)이라 하고, 반도체 칩(100)의 활성면(101) 및/또는 비활성면(102)과 평행하면서 제1 방향과 교차하는 제2 방향에서 서로 마주하는 양 측면(104, 106)을 제2 측면(104) 및 제4 측면(106)이라 하기로 한다. 본 실시예에서 제1 및 제3 측면(103, 105)의 길이가 제2 및 제4 측면(104, 106)의 길이보다 작을 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 이들 길이는 다양하게 변형될 수 있다.
칩 패드(110)는 활성면(101)의 제1 방향의 양측 가장자리 영역 즉, 제1 측면(103)과 인접한 가장자리 영역 및 제3 측면(105)과 인접한 가장자리 영역에 배치될 수 있다. 즉, 칩 패드(110)는 에지 패드(edge-pad) 타입으로 배치될 수 있다. 칩 패드(110) 중 제1 측면(103)과 인접한 가장자리 영역에 배치되는 칩 패드(110)를 일측 칩 패드(110A)라 하고, 제3 측면(105)과 인접한 가장자리 영역에 배치되는 칩 패드(110)를 타측 칩 패드(110B)라 하기로 한다. 본 실시예에서, 일측 칩 패드(110A)는 제2 방향을 따라 일렬로 배열될 수 있고, 타측 칩 패드(110B)는 제2 방향을 따라 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 일측 칩 패드(110A) 및/또는 타측 칩 패드(110B)는 제1 방향의 양측 가장자리에서 다양한 형태로 배열될 수 있다. 또한, 본 실시예에서, 일측 칩 패드(110A)의 개수는 타측 칩 패드(110B)의 개수보다 많을 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 일측 칩 패드(110A)의 개수 및 타측 칩 패드(110B) 각각의 개수는 다양하게 변형될 수 있다. 또한, 본 실시예에서 칩 패드(110)는 사각의 평면 형상을 가질 수 있으나, 본 개시가 이에 한정되는 것은 아니며, 칩 패드(110)의 평면 형상은 다양하게 변형될 수 있다.
후술하겠지만, 이러한 반도체 칩(100)을 수직 방향으로 복수개 적층하는 경우, 어떠한 방법으로 적층하더라도 일측 칩 패드(110A) 및 타측 칩 패드(110B)를 동시에 노출시키기 어렵다. 이러한 문제를 해결하기 위하여, 반도체 칩(100)은 활성면(101) 상에 형성되는 칩 재배선층(120)을 더 포함할 수 있다.
칩 재배선층(120)은 재배선 절연층(121, 125) 및 재배선 도전층(123)을 포함할 수 있다.
구체적으로, 도 1a로 나타내어지는 평면상, 재배선 도전층(123)은, 제2 방향의 양측 가장자리 영역 중 제4 측면(106)과 인접한 가장자리 영역에 배치되는 재배선 패드(123A)와, 재배선 패드(123A)로부터 타측 칩 패드(110B)까지 연장하는 재배선 라인(123B)을 포함할 수 있다. 본 실시예에서, 재배선 패드(123A)는 타측 칩 패드(110B)와 일대일 대응이 가능한 개수로 형성되면서 제1 방향을 따라 일렬로 배열되나, 본 개시가 이에 한정되는 것은 아니며, 재배선 패드(123A)의 개수 및 배열은 다양하게 변형될 수 있다. 또한, 본 실시예에서 재배선 패드(123A)는 제4 측면(106)과 인접한 가장자리 영역에 배치되나, 이와는 달리, 제2 측면(104)과 인접한 가장자리 영역에 배치될 수도 있다. 재배선 패드(123A)가 제2 방향의 양측 가장자리 영역 중 어디에 배치되는지는, 후술하는 반도체 칩(100)의 오프셋 적층 방향에 따라 결정될 수 있다. 또한, 본 실시예에서 재배선 패드(123A)는 타측 칩 패드(110B)와 전기적으로 연결되나, 이와는 달리, 재배선 패드(123A)는 일측 칩 패드(110A)와 전기적으로 연결될 수 있다. 재배선 패드(123A)가 일측 칩 패드(110A) 및 타측 칩 패드(110B) 중 어디와 연결되는지는, 후술하는 반도체 칩(100)의 오프셋 적층 방향에 따라 결정될 수 있다. 재배선 패드(123A)가 타측 칩 패드(110B)와 전기적으로 연결되는 경우, 도시된 바와 같이, 제1 방향에서 상대적으로 제3 측면(105)에 가깝도록 치우쳐 배치됨으로써 타측 칩 패드(110B)까지의 연결 경로가 단축될 수 있다. 반면, 재배선 패드(123A)가 일측 칩 패드(110A)와 연결된다면, 도시된 것과 반대로, 제1 방향에서 상대적으로 제1 측면(103)에 가깝도록 치우쳐 배치될 수 있다. 재배선 패드(123A)가 일측 칩 패드(110A)에 비하여 상대적으로 작은 개수의 타측 칩 패드(110B)에 연결되는 경우, 칩 재배선층(120) 및 후술하는 패키지 재배선층(도 7의 600 참조)을 통한 라우팅 경로가 상대적으로 단순해질 수 있다. 본 실시예에서 재배선 패드(123A)는 칩 패드(110)와 동일 또는 유사한 사각의 평면 형상을 가질 수 있고, 단지 설명의 편의를 위하여, 칩 패드(110) 보다 굵은 선으로 표기하였다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 재배선 패드(123A)의 평면 형상은 다양하게 변형될 수 있다. 재배선 라인(123B)은 서로 교차하지 않도록 형성될 수 있다. 이를 위하여, 재배선 패드(123A)와 타측 칩 패드(110B)는 가까운 것들끼리 서로 연결되고 먼 것들끼리 서로 연결될 수 있다.
또한, 도 1b로 나타내어지는 단면을 참조하면, 재배선 도전층(123)은 재배선 절연층(121, 125)의 개구를 통하여 노출되는 부분을 제외하고는 재배선 절연층(121, 125)에 의해 둘러싸여 다른 구성 요소와의 전기적 연결이 차단될 수 있다. 반도체 칩(100)의 활성면(101)을 덮는 제1 재배선 절연층(121)은 칩 패드(110)를 노출시키는 개구를 가질 수 있다. 재배선 라인(123B)은 제1 재배선 절연층(121)의 개구를 매립하여 칩 패드(110)와 전기적으로 접속하면서 제1 재배선 절연층(121) 위로 연장될 수 있다. 재배선 라인(123B)은 좁은 폭을 갖는 라인 형상으로 연장되며, 끝단이 상대적으로 큰 폭을 가질 수 있다. 제2 재배선 절연층(125)은 재배선 라인(123B) 및 제1 재배선 절연층(121)을 덮으면서 재배선 라인(123B)의 끝단을 노출시키는 개구를 가질 수 있다. 제2 재배선 절연층(125)에 형성된 개구에 의해 노출되는 재배선 라인(123B)의 끝단의 일부가 재배선 패드(123A)를 구성할 수 있다.
본 실시예의 반도체 칩(100)은 모바일 DRAM(mobile Dynamic random-access memory)을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 반도체 칩(100)은 플래시 메모리, PRAM(Phase-change random-access memory), MRAM(Magnetoresistive random-access memory) 등과 같은 비휘발성 메모리 또는 DRAM(Dynamic random-access memory), SRAM(Static random-access memory) 등과 같은 휘발성 메모리를 포함할 수 있다.
이상으로 설명한 반도체 칩(100)은 수직 방향으로 복수개가 적층됨으로써 반도체 패키지를 형성할 수 있다. 이에 대하여는, 이하의 도 2a 내지 도 7을 참조하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 7은 본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하기 위한 도면들이다. 구체적으로, 도 2a, 도 3a, 도 4a 및 도 5a는 반도체 패키지를 활성면 방향에서 본 평면도를 나타낸다. 도 2b, 도 3b, 도 4b 및 도 5b는 도 2a, 도 3a, 도 4a 및 도 5a와 각각 대응하는 단면도로서 특히 도 2a, 도 3a, 도 4a 및 도 5a 각각의 A2-A2' 선에 따른 단면도를 나타낸다. 도 6 및 도 7은 도 5a 및 도 5b에서 설명된 공정의 후속 공정을 설명하기 위한 단면도를 나타낸다. 전술한 도 1a 및 도 1b에서 이미 설명된 부분과 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
먼저 제조 방법을 설명하기로 한다.
도 2a 및 도 2b를 참조하면, 캐리어 기판(200)이 제공될 수 있다. 캐리어 기판(200)은 유리 캐리어 기판, 실리콘 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 또는, 캐리어 기판(200)은 웨이퍼일 수 있으며, 다수의 패키지가 캐리어 기판(200) 상에 동시에 형성될 수 있다.
이어서, 캐리어 기판(200)의 제1 면(201) 상에 제1 칩 스택(300)이 형성될 수 있다. 제1 칩 스택(300)은 캐리어 기판(200)의 제1 면(201)에 대해 수직 방향으로 적층된 복수의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)을 포함할 수 있다. 본 실시예에서, 제1 칩 스택(300)은 4개의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 칩 스택(300)에 포함되는 반도체 칩의 개수는 2개, 8개 등 다양하게 변형될 수 있다. 설명의 편의를 위하여, 4개의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)을 캐리어 기판(200)으로부터의 거리에 따라 순차적으로 도면부호 300-1 내지 300-4로 표기하였다.
제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각은 도 1a 및 도 1b에서 설명한 반도체 칩(100)과 실질적으로 동일할 수 있다. 그에 따라, 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각은 칩 패드(310), 및 재배선 패드(323A) 및 재배선 라인(323B)을 포함하는 재배선 도전층(323)이 배치되는 활성면(301)과, 활성면(301)과 반대편에 위치하는 비활성면(302)과, 활성면(301)과 비활성면(302) 사이를 연결하는 제1 내지 제4 측면(303, 304, 305, 306)을 포함할 수 있다. 참고로, 도 2b는 도 2a의 A2-A2' 선에 따른 단면도로서, 칩 패드(310)는 이 단면도 상에서 보여지지 않을 수 있다. 또한, 설명의 편의를 위하여, 도 2b의 단면도에서 재배선 라인(323B) 및 재배선 절연층은 도시가 생략되었다. 그러나, 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각이 도 1b의 단면도로 설명된 재배선층(120)과 동일한 재배선층을 포함할 수 있음은 당연하다. 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)은 서로 동일한 메모리 칩, 예컨대, 모바일 DRAM 칩일 수 있다.
복수의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)은 비활성면(302)이 캐리어 기판(200)과 대향하고 활성면(301)이 비활성면(302)과 반대편에 위치하는 형태로, 즉, 페이스업(face-up) 형태로 캐리어 기판(200) 상에 적층될 수 있다. 여기서, 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각의 비활성면(302) 상에는 접착층(330)이 형성될 수 있다. 이 접착층(330)에 의하여 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각은 자신의 하부에 위치하는 제1 반도체 칩(300-1, 300-2, 300-3) 또는 캐리어 기판(200)의 제1 면(201)에 부착될 수 있다. 접착층(330)은 DAF(Die Attach Film) 등과 같은 절연성의 접착 물질을 포함할 수 있다.
또한, 복수의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)은, 복수의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각의 일측 칩 패드(310A) 및 재배선 패드(323A)가 모두 노출되는 형태로 적층될 수 있다. 보다 구체적으로 설명하면, 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 중 어느 하나는 적층 방향에서 인접한 다른 하나와 캐리어 기판(200)의 제1 면(201)과 평행한 소정 방향으로 일정한 오프셋(offset)을 가지고 적층될 수 있다. 여기서, 소정 방향은, 제1 및 제2 방향과 교차하는 제3 방향 중 일측 칩 패드(310A)와 인접한 제1 측면(303) 및 재배선 패드(323A)와 인접한 제4 측면(306)으로부터 멀어지는 방향일 수 있다. 이러한 소정 방향을, 이하, 제1 오프셋 방향이라 하기로 한다. 인접하는 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 사이의 오프셋을 이하, 제1 오프셋(D1)이라 하기로 한다. 제1 오프셋(D1)은 일정하거나 일정하지 않을 수 있으나, 적어도 일측 칩 패드(310A) 및 재배선 패드(323A)가 노출될 수 있는 정도의 크기를 가져야 한다. 도 2b의 단면도는, 제3 방향의 단면도로서, 전체적으로 계단 형상을 갖는 제1 칩 스택(300)을 보여준다.
이와 같은 오프셋 적층에 따라, 최하부의 제1 반도체 칩(300-1)의 일측 칩 패드(310A) 및 재배선 패드(323A)는 나머지 제1 반도체 칩(300-2, 300-3, 300-4)에 의하여 덮이지 않고 노출될 수 있다. 유사하게, 아래에서부터 두번째에 위치하는 제1 반도체 칩(300-2)의 일측 칩 패드(310A) 및 재배선 패드(323A)는 자신의 상부에 위치하는 제1 반도체 칩(300-3, 300-4)에 의하여 덮이지 않고 노출될 수 있고, 아래에서부터 세번째에 위치하는 제1 반도체 칩(300-3)의 일측 칩 패드(310A) 및 재배선 패드(323A)는 자신의 상부에 위치하는 제1 반도체 칩(300-4)에 의하여 덮이지 않고 노출될 수 있다. 최상부의 제1 반도체 칩(300-4)은 제1 칩 스택(300)의 최상부에 위치하기 때문에, 만약 반도체 패키지가 제1 칩 스택(300)만 포함하는 경우라면, 적층 형태에 상관없이 항상 노출된 상태일 수 있다. 이러한 경우, 최상부의 제1 반도체 칩(300-4)의 재배선 패드(323A) 및 재배선 라인(323B)은 생략될 수 있다. 그러나, 후술하는 바와 같이, 다른 반도체 칩 예컨대, 도 3a 및 도 3b의 제2 반도체 칩(400-1)이 제1 반도체 칩(300-4) 상에 위치하는 경우라면, 제1 반도체 칩(300-4)은 나머지 제1 반도체 칩(300-1, 300-2, 300-3)과 마찬가지로 재배선 패드(323A) 및 재배선 라인(323B)을 포함할 수 있다.
이어서, 도 3a 내지 도 4b를 참조하면, 제1 칩 스택(300) 상에 제2 칩 스택(400)이 형성될 수 있다. 참고로, 도 3a 및 도 3b는, 설명을 명확하기 위하여, 제2 칩 스택(400)에 포함되는 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 중 최하부에 위치하는 제2 반도체 칩(400-1)만을 도시한 것이고, 도 4a 및 도 4b는 제2 칩 스택(400) 전부를 도시한 것이다.
제2 칩 스택(400)은 수직 방향으로 적층된 복수의 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)을 포함할 수 있다. 제2 칩 스택(400)에 포함되는 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)의 개수는, 제1 칩 스택(300)에 포함되는 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)의 개수와 동일하게 4개일 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 칩 스택(400)에 포함되는 반도체 칩의 개수는 2개, 8개 등 다양하게 변형될 수 있다. 또한, 제2 칩 스택(400)에 포함되는 반도체 칩의 개수는 제1 칩 스택(300)에 포함되는 반도체 칩의 개수와 상이할 수도 있다. 설명의 편의를 위하여, 4개의 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)을 캐리어 기판(200)으로부터의 거리에 따라 순차적으로 도면부호 400-1 내지 400-4로 표기하였다.
제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각은 도 1a 및 도 1b의 반도체 칩(100) 및/또는 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각과 실질적으로 동일할 수 있다. 그에 따라, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각은 칩 패드(410), 및 재배선 패드(423A) 및 재배선 라인(423B)을 포함하는 재배선 도전층(423)이 배치되는 활성면(401)과, 활성면(401)과 반대편에 위치하는 비활성면(402)과, 활성면(401)과 비활성면(402) 사이를 연결하는 제1 내지 제4 측면(403, 404, 405, 406)을 포함할 수 있다.
단, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각은 반도체 칩(100)의 측면(103, 104, 105, 106)과 평행한 방향 즉, 활성면(101)과 비활성면(102) 사이를 관통하는 방향의 일 축을 중심으로 반도체 칩(100)이 180도 회전된 상태로 적층될 수 있다. 따라서, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각의 제1 내지 제4 측면(403, 404, 405, 406)의 위치와 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각의 제1 내지 제4 측면(303, 304, 305, 306)의 위치는 서로 반대일 수 있다. 즉, 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)의 제1 내지 제4 측면(303, 304, 305, 306)이 평면상 각각 상측/우측/하측/좌측에 위치한다고 한다면, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)의 제1 내지 제4 측면(403, 404, 405, 406)은 평면상 각각 하측/좌측/상측/우측에 위치할 수 있다. 또한, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)의 칩 패드(410) 및 재배선 도전층(423)의 위치도 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)의 칩 패드(310) 및 재배선 도전층(323)의 위치와 서로 반대일 수 있다. 즉, 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)의 일측 칩 패드(310A) 및 타측 칩 패드(310B)가 평면상 각각 상측 및 하측 가장자리 영역에 위치하고 재배선 패드(323A)가 평면상 좌측 가장자리 영역에서 하측으로 치우쳐 위치한다고 한다면, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)의 일측 칩 패드(410A) 및 타측 칩 패드(410B)는 평면상 각각 하측 및 상측 가장자리 영역에 위치하고 재배선 패드(423A)는 평면상 우측 가장자리 영역에서 상측으로 치우쳐 위치할 수 있다.
참고로, 도 3b 및 도 4b는 도 2b와 마찬가지로 A2-A2' 선에 따른 단면도로서, 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)과 달리, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)의 일측 칩 패드(410A)가 단면도 상에서 보여지고 타측 칩 패드(410B) 및 재배선 패드(423A)는 이 단면도 상에서 보여지지 않을 수 있다. 또한, 설명의 편의를 위하여, 도 3b 및 도 4b 단면도에서 재배선 라인(423B) 및 재배선 절연층은 도시가 생략되었다. 그러나, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각이 도 1b의 단면도로 설명된 재배선층(120)과 동일한 재배선층을 포함할 수 있음은 당연하다.
제2 반도체 칩(400-1, 400-2, 400-3, 400-4)은 서로 동일한 메모리 칩, 예컨대, 모바일 DRAM 칩일 수 있다. 또한, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)은 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)과 동일한 메모리 칩일 수 있다.
복수의 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)은 비활성면(402)이 캐리어 기판(200)과 대향하고 활성면(401)이 비활성면(402)과 반대편에 위치하는 형태로, 즉, 페이스업(face-up) 형태로 제1 칩 스택(300) 상에 적층될 수 있다. 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각의 비활성면(402) 상에는 접착층(430)이 형성될 수 있다. 이 접착층(430)에 의하여 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각은 자신의 하부에 위치하는 제2 반도체 칩(400-1, 400-2, 400-3) 또는 제1 칩 스택(300)의 최상부의 제1 반도체 칩(300-4)의 활성면(301)에 부착될 수 있다. 접착층(430)은 DAF(Die Attach Film) 등과 같은 절연성의 접착 물질을 포함할 수 있다.
또한, 복수의 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)은, 복수의 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각의 일측 칩 패드(410A) 및 재배선 패드(423A)가 모두 노출되는 형태로 적층될 수 있다. 보다 구체적으로 설명하면, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 중 어느 하나는 적층 방향에서 인접한 다른 하나와 캐리어 기판(200)의 제1 면(201)과 평행한 소정 방향으로 일정한 오프셋(offset)을 가지고 적층될 수 있다. 여기서, 소정 방향은, 제1 및 제2 방향과 교차하는 제3 방향 중 일측 칩 패드(410A)와 인접한 제1 측면(403) 및 재배선 패드(423A)와 인접한 제4 측면(406)으로부터 멀어지는 방향일 수 있다. 이러한 소정 방향을, 이하, 제2 오프셋 방향이라 하기로 한다. 여기서, 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각의 일측 칩 패드(410A) 및 재배선 패드(423A)는 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각의 일측 칩 패드(310A) 및 재배선 패드(323A)와 반대편에 위치하기 때문에, 제2 오프셋 방향은 제1 오프셋 방향과 반대쪽을 향하는 방향일 수 있다. 예컨대, 제1 오프셋 방향이 우측 및 하측 사이를 향하는 방향이라면, 제2 오프셋 방향은 제1 오프셋 방향과 평행하면서 상측 및 좌측을 향하는 방향일 수 있다. 인접하는 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 사이의 오프셋을 이하, 제2 오프셋(D2)이라 하기로 한다. 제2 오프셋(D2)은 일정하거나 또는 일정하지 않을 수 있으나, 적어도 일측 칩 패드(410A) 및 재배선 패드(423A)가 노출될 수 있는 정도의 크기를 가져야 한다. 또한, 본 실시예에서 제2 오프셋(D2)은 제1 오프셋(D1)과 동일할 수 있으나, 다른 실시예에서 이들은 서로 상이할 수도 있다. 한편, 도 4b의 단면도는, 제3 방향의 단면도로서, 제1 칩 스택(300)과 반대 방향을 향하는 계단 형상을 갖는 제2 칩 스택(400)을 보여준다.
이와 같은 오프셋 적층에 따라, 최하부의 제2 반도체 칩(400-1)의 일측 칩 패드(410A) 및 재배선 패드(423A)는 나머지 제2 반도체 칩(400-2, 400-3,400-4)에 의하여 덮이지 않고 노출될 수 있다. 유사하게, 아래에서부터 두번째에 위치하는 제2 반도체 칩(400-2)의 일측 칩 패드(410A) 및 재배선 패드(423A)는 자신의 상부에 위치하는 제2 반도체 칩(400-3, 400-4)에 의하여 덮이지 않고 노출될 수 있고, 아래에서부터 세번째에 위치하는 제2 반도체 칩(400-3)의 일측 칩 패드(410A) 및 재배선 패드(423A)는 자신의 상부에 위치하는 제2 반도체 칩(400-4)에 의하여 덮이지 않고 노출될 수 있다. 최상부의 제2 반도체 칩(400-4)은 제2 칩 스택(400)의 최상부에 위치하기 때문에, 만약 반도체 패키지가 제1 칩 스택(300) 및 제2 칩 스택(400)만 포함하고 제2 칩 스택(400) 상에 다른 전자 소자가 배치되지 않는다면, 도시된 바와 같이, 최상부의 제2 반도체 칩(400-4)에서 재배선 패드(423A) 및 재배선 라인(423B)을 포함하는 재배선층은 생략될 수 있다. 그러나, 제2 칩 스택(400) 상에 다른 반도체 칩 등의 전자 소자(미도시됨)가 배치된다면, 최상부의 제2 반도체 칩(400-4)은 나머지 제2 반도체 칩(400-1, 400-2, 400-3)과 마찬가지로 재배선 패드(423A) 및 재배선 라인(423B)을 포함할 수 있다.
한편, 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)의 모든 일측 칩 패드(310A) 및 재배선 패드(323A)는 제2 칩 스택(400)에 의하여 덮이지 않고 노출되어야 한다. 후술하는 바와 같이 일측 칩 패드(310A) 및 재배선 패드(323A) 상에 수직 방향으로 연장하는 수직 인터커넥터를 형성하기 위함이다. 그런데, 제2 칩 스택(400)의 오프셋 적층 방향은 제1 칩 스택(300)의 오프셋 적층 방향과 반대이므로, 제2 칩 스택(400)이 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)의 일측 칩 패드(310A) 및 재배선 패드(323A) 중 적어도 일부를 덮을 위험이 있다. 이러한 위험을 방지하기 위하여, 제2 칩 스택(400) 중 최하부의 제2 반도체 칩(400-1)과 제1 칩 스택(300) 중 최상부의 제1 반도체 칩(300-4) 사이의 제3 방향에서의 거리(D3)를 가능한 한 증가키는 것이 바람직할 수 있다. 아울러, 제2 오프셋(D2)을 가능한 한 감소시키는 것이 바람직할 수 있다.
그러나, 거리(D3)가 지나치게 증가하면 제2 칩 스택(400)이 제1 칩 스택(300)에 의하여 온전히 지지되지 못하고 일측으로 기우는 현상이 발생할 수 있다. 이를 방지하기 위하여 거리(D3)를 적절히 조절하거나, 또는, 제2 칩 스택(400) 아래에 제1 칩 스택(300)과 실질적으로 동일한 두께의 지지 구조(미도시됨)를 형성할 수 있다.
이로써, 캐리어 기판(200) 상에는 제1 오프셋 방향을 향하는 화살표 형태의 제1 및 제2 칩 스택(300, 400)이 형성될 수 있다. 제1 칩 스택(300)의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)의 일측 칩 패드(310A) 및 재배선 패드(323A)는 모두 노출된 상태일 수 있고, 제2 칩 스택(400)의 최상부의 제2 반도체 칩(400-4)을 제외한 나머지 제2 반도체 칩(400-1, 400-2, 400-3)의 일측 칩 패드(410A) 및 재배선 패드(423A) 또한 모두 노출된 상태일 수 있다. 최상부의 제2 반도체 칩(400-4)은 활성면(401) 전면이 노출된 상태이므로 칩 패드(410) 전부가 노출된 상태일 수 있다.
도 5a 및 도 5b를 참조하면, 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)의 일측 칩 패드(310A) 및 재배선 패드(323A) 상에 이들과 각각 접속하면서 수직 방향을 따라 연장하는 제1 수직 인터커넥터(340)가 형성되고, 제2 반도체 칩(400-1, 400-2, 400-3)의 일측 칩 패드(410A) 및 재배선 패드(423A), 및 제2 칩 스택(400)의 최상부의 제2 반도체 칩(400-4)의 칩 패드(410) 상에 이들과 각각 접속하면서 수직 방향을 따라 연장하는 제2 수직 인터커넥터(440)가 형성될 수 있다.
여기서, 제1 및 제2 수직 인터커넥터(340, 440)는 일례로서, 본딩 와이어일 수 있다. 제1 및 제2 수직 인터커넥터(340, 440)가 본딩 와이어인 경우, 그 형성 공정을 예시적으로 간략히 설명하면 다음과 같다. 일례로서 일측 칩 패드(310A)와 접속하는 제1 수직 인터커넥터(340)의 형성에 대해 설명하기로 한다. 먼저, 와이어 본딩 머신(미도시됨)을 이용하여 와이어의 일단을 일측 칩 패드(310A)에 본딩시킬 수 있다. 와이어는, 초음파 에너지 및/또는 열에 의하여 일측 칩 패드(310A)에 용접될 수 있는 금, 은, 구리, 백금 등의 금속 또는 이들의 합금을 포함할 수 있다. 이어서, 와이어 본딩 머신을 이용하여 와이어의 타단을 캐리어 기판(200)으로부터 멀어지는 수직 방향으로 예컨대, 아래에서 위로 끌어당길 수 있다. 이어서, 와이어의 타단이 원하는 위치까지 연장되면 와이어의 타단을 컷팅할 수 있다. 이로써, 제1 단 예컨대, 하단이 일측 칩 패드(310A)에 본딩되고 제2 단 예컨대, 상단이 캐리어 기판(200)의 제1 면(201)으로부터 소정 거리에 위치하는 제1 수직 인터커넥터(340)가 형성될 수 있다. 여기서, 소정 거리는, 캐리어 기판(200)의 제1 면(201)으로부터 제2 칩 스택(400)의 최상면까지의 거리보다 큰 값을 가질 수 있다.
한편, 제2 칩 스택(400)의 최상부에 위치하는 제2 반도체 칩(400-4)의 칩 패드(410)와 접속하는 제2 수직 인터커넥터(440)는 본딩 와이어 대신 다른 타입의 인터커넥터일 수도 있다. 일례로서, 제2 반도체 칩(400-4)의 칩 패드(410)와 접속하는 제2 수직 인터커넥터(440)는 구리, 은, 납 등의 금속을 포함하고, 스터드 범프(stud bump), 필라 범프(pillar bump) 등 다양한 타입의 범프일 수 있다.
도 6을 참조하면, 제1 및 제2 칩 스택(300, 400)과 제1 및 제2 수직 인터커넥터(340, 440)가 형성된 캐리어 기판(200) 상에 몰딩층(500)을 형성할 수 있다.
몰딩층(500)은 몰딩 다이(미도시됨)의 빈 공간을 몰딩 물질로 채워 넣고 이 몰딩 물질을 경화시키는 몰딩 공정을 이용하여 형성될 수 있다. 몰딩 물질은, 열경화성 수지 예컨대, EMC(Epoxy Mold Compound)를 포함할 수 있다.
몰딩층(500)은 제1 및 제2 칩 스택(300, 400)과 제1 및 제2 수직 인터커넥터(340, 440)를 덮으면서 제1 및 제2 수직 인터커넥터(340, 440)의 타단 예컨대, 상단을 노출시키도록 형성될 수 있다. 이를 위하여 제1 및 제2 칩 스택(300, 400)과 제1 및 제2 수직 인터커넥터(340, 440)를 충분히 덮는 두께로 몰딩층(500)이 형성된 후, 이 몰딩층(500)에 대한 그라인딩(grinding) 공정이 수행될 수 있다. 그라인딩 공정은 기계적 연마 또는 화학적 연마 방식으로 수행될 수 있다. 또는, 그라인딩 공정 없이 제1 및 제2 수직 인터커넥터(340, 440)의 형상 및/또는 몰딩 다이의 형상을 조절함으로써 제1 및 제2 수직 인터커넥터(340, 440)의 타단을 노출시킬 수도 있다.
이로써, 몰딩층(500)은 제1 및 제2 수직 인터커넥터(340, 440)의 타단과 실질적으로 동일한 레벨의 제1 면(501)을 가질 수 있고, 제1 면(501)을 통하여 제1 및 제2 수직 인터커넥터(340, 440)의 타단이 노출될 수 있다.
도 7을 참조하면, 몰딩층(500)의 제1 면(501) 상에 패키지 재배선층(600)을 형성할 수 있다. 앞서 설명한 반도체 칩에 구비되는 재배선층들(120, 323, 423 참조)과의 구별을 위하여 패키지 재배선층(600)이라고 칭하였다.
패키지 재배선층(600)의 형성 공정을 보다 구체적으로 설명하면, 먼저, 몰딩층(500)의 제1 면(501) 상에 제1 재배선 절연층(610)을 형성할 수 있다. 제1 재배선 절연층(610)은 제1 및 제2 수직 인터커넥터(340, 440)의 타단을 각각 노출시키는 개구를 갖도록 패터닝될 수 있다. 이어서, 제1 재배선 절연층(610) 상에 재배선 도전층(620)이 형성될 수 있다. 재배선 도전층(620)은 제1 재배선 절연층(610)의 개구를 매립하여 제1 및 제2 수직 인터커넥터(340, 440) 각각의 타단과 전기적으로 접속할 수 있고, 다양한 형상으로 패터닝될 수 있다. 제1 수직 인터커넥터(340)와 접속하는 재배선 도전층(620)을 제1 재배선 도전층(620A)이라 하고 제2 수직 인터커넥터(440)와 접속하는 재배선 도전층(620)을 제2 재배선 도전층(620B)이라 하기로 한다. 이어서, 제1 재배선 절연층(610) 및 재배선 도전층(620) 상에 제2 재배선 절연층(630)이 형성될 수 있다. 제2 재배선 절연층(630)은 재배선 도전층(620)의 일부를 노출시키는 개구를 갖도록 패터닝될 수 있다. 설명의 편의를 위하여, 본 단면도에서는 최하부의 제1 반도체 칩(300-1)과 연결되는 제1 수직 인터커넥터(340)의 타단 및 최하부의 제2 반도체 칩(400-1)과 연결되는 제2 수직 인터커넥터(440)의 타단 각각을 노출시키는 제1 재배선 절연층(610)의 2개의 개구 및 이 2개의 개구를 매립하는 2개의 재배선 도전층(620)만을 도시하였다. 그러나, 나머지 제1 반도체 칩(300-2, 300-3, 300-4)과 연결되는 제1 수직 인터커넥터(340)의 타단 및 나머지 제2 반도체 칩(400-2, 400-3, 400-4)과 연결되는 제2 수직 인터커넥터(440)의 타단 각각을 노출시키는 제1 재배선 절연층(610)의 개구 및 이들 개구를 매립하는 재배선 도전층(620)이 형성될 수 있음은 당연하다.
이어서, 패키지 재배선층(600) 상에 제2 재배선 절연층(630)의 개구를 통하여 재배선 도전층(620)에 전기적으로 접속되는 외부 접속 단자(700)가 형성될 수 있다. 본 실시예에서는 외부 접속 단자(700)로 솔더 볼을 이용하였으나, 본 실시예가 이에 한정되는 것은 아니며, 다양한 형태의 전기적 커넥터가 이용될 수 있다. 외부 접속 단자(700)는 제1 재배선 도전층(620A)과 접속하는 제1 외부 접속 단자(700A) 및 제2 재배선 도전층(620B)과 접속하는 제2 외부 접속 단자(700B)를 포함할 수 있다.
이어서, 캐리어 기판(200)이 제거될 수 있다. 캐리어 기판(200)은 몰딩층(500)의 형성 후라면 언제 제거되어도 무방하다.
이상으로 설명한 공정에 의하여 도 7에 도시된 것과 같은 반도체 패키지가 제조될 수 있다.
도 7을 도 5a와 함께 다시 참조하면, 본 실시예의 반도체 패키지는, 수직 방향으로 적층되는 복수의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)을 포함하는 제1 칩 스택(300), 복수의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각과 전기적으로 연결되고 수직 방향으로 연장하는 제1 수직 인터커넥터(340), 제1 칩 스택(300) 상에 배치되고 수직 방향으로 적층되는 복수의 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)을 포함하는 제2 칩 스택(400), 및 복수의 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각과 전기적으로 연결되고 수직 방향으로 연장하는 제2 수직 인터커넥터(440)를 포함할 수 있다.
여기서, 복수의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 각각은 제1 방향의 양측면 및 제2 방향의 양측면에 의해 정의되는 활성면(301), 활성면(301)의 제1 방향의 일측면과 인접한 가장자리에 배치되는 일측 제1 칩 패드(310A), 활성면(301)의 제1 방향의 타측면과 인접한 가장자리에 배치되는 타측 제1 칩 패드(310B), 및 타측 제1 칩 패드(310B)와 전기적으로 연결되고 활성면(301)의 제2 방향의 양측면 중 일측면과 인접한 가장자리에 배치되는 제1 재배선 패드(323A)를 포함할 수 있다.
복수의 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)은 일측 제1 칩 패드(310A) 및 제1 재배선 패드(323A)가 노출되도록, 제1 및 제2 방향과 교차하는 제3 방향을 따라 오프셋 적층되되 제1 방향의 일측면 및 제2 방향의 일측면과 멀어지는 쪽을 향하여 오프셋 적층될 수 있다.
제1 수직 인터커넥터(340)는, 노출된 일측 제1 칩 패드(310A) 및 제1 재배선 패드(323A)와 각각 접속하는 일단을 가질 수 있다.
복수의 제2 반도체 칩(400-1, 400-2, 400-3, 400-4) 각각은 제1 반도체 칩(300-1, 300-2, 300-3, 300-4) 중 어느 하나가 수직 방향과 평행한 일축을 중심으로 180도 회전된 상태와 동일할 수 있고, 그에 따라 일측 제1 칩 패드(310A), 타측 제1 칩 패드(310B) 및 제1 재배선 패드(323A)의 위치와 반대의 위치를 갖는 일측 제2 칩 패드(410A), 타측 제2 칩 패드(410B) 및 제2 재배선 패드(423A)를 포함할 수 있다. 다만, 최상부의 제2 반도체 칩(400-4)에서는 제2 재배선 패드(423A)가 불필요하여 생략될 수 있다.
복수의 제2 반도체 칩(400-1, 400-2, 400-3, 400-4)은, 일측 제2 칩 패드(410A) 및 제2 재배선 패드(423A)가 노출되도록, 제3 방향을 따라 오프셋 적층되되 제1 반도체 칩(300-1, 300-2, 300-3, 300-4)의 오프셋 적층 방향과 반대로 오프셋 적층될 수 있다.
제2 수직 인터커넥터(440)는, 일측 제2 칩 패드(410A) 및 제2 재배선 패드(423A)와 각각 접속하는 일단을 가질 수 있다. 단, 최상부의 제2 반도체 칩(400-4)에서 제2 재배선 패드(423A)가 생략된 경우, 이와 접속하는 제2 수직 인터커넥터(440)는 일측 제2 칩 패드(410A) 및 타측 제2 칩 패드(410B) 각각과 접속하는 일단을 가질 수 있다.
나아가, 본 실시예의 반도체 패키지는, 제1 및 제2 칩 스택(300, 400)을 덮는 몰딩층(500), 몰딩층(500)의 제1 면(501) 상에 형성되는 패키지 재배선층(600) 및 외부 접속 단자(700)를 더 포함할 수 있다. 몰딩층(500)에 의해 정의되는 영역에 패키지 재배선층(600) 형성이 가능하므로, 본 실시예의 반도체 패키지는 팬-아웃(fan-out) 형태의 반도체 패키지일 수 있다.
또한, 제1 칩 스택(300)은 자신과 접속하는 제1 수직 인터커넥터(340), 제1 재배선 도전층(620A) 및 제1 외부 접속 단자(700A)를 통하여 외부 구성 요소와 접속하면서 하나의 반도체 칩으로 인식될 수 있다. 제2 칩 스택(400)은 자신과 접속하는 제2 수직 인터커넥터(440), 제2 재배선 도전층(620B) 및 제2 외부 접속 단자(700B)를 통하여 외부 구성 요소와 접속하면서 제1 칩 스택(300)과 상이한 또 다른 하나의 반도체 칩으로 인식될 수 있다. 즉, 제1 칩 스택(300), 제1 수직 인터커넥터(340), 제1 재배선 도전층(620A) 및 제1 외부 접속 단자(700A)를 통하는 전기적 경로는, 제2 칩 스택(400), 제2 수직 인터커넥터(440), 제2 재배선 도전층(620B) 및 제2 외부 접속 단자(700B)를 통하는 전기적 경로와 전기적으로 분리되고 별개로 인식될 수 있다.
반도체 패키지의 위 구성요소들 각각에 대하여는 제조 방법을 설명하는 과정에서 이미 설명하였으므로, 상세한 설명을 생략하기로 한다.
이상으로 설명한 반도체 패키지 및 그 제조 방법에 의하면 다음과 같은 효과를 얻을 수 있다.
우선, 복수의 적층 반도체 칩을 포함하는 반도체 패키지를 형성하여 고성능/고용량의 요구를 만족시키면서, 수직 와이어를 이용하여 기존의 기판 대신 재배선층을 이용한 팬 아웃 패키지를 형성함으로써 두께가 얇은 반도체 패키지를 구현할 수 있다.
나아가, 반도체 칩이 양측 가장자리에 배치되는 칩 패드를 포함하는 경우 이들 양측 가장자리에 배치되는 칩 패드를 전부 노출시키면서 반도체 칩을 적층하기 어려운 문제를 해결하였다. 구체적으로, 반도체 칩에 재배선층을 추가하고 대각선 방향으로 복수의 반도체 칩을 오프셋 적층함으로써 이 문제를 해결할 수 있다. 특히, 반도체 칩의 양측 가장자리 중 일측 가장자리에 배치되는 칩 패드와만 연결되는 재배선층을 형성하여 재배선층 형성으로 인한 공정 비용이나 공정 난이도 증가를 감소시킬 수 있다.
위 실시예에서는 반도체 패키지가 수직 방향으로 적층된 두 개의 칩 스택 즉, 제1 및 제2 칩 스택(300, 400)을 포함하는 경우에 대해 설명하였으나, 제1 및 제2 칩 스택(300, 400) 중 어느 하나만 포함할 수도 있고, 제2 칩 스택(400) 상에 하나 이상의 칩 스택이 더 배치될 수도 있다.
반도체 패키지가 하나의 칩 스택만 포함한다면, 최상부의 반도체 칩에서의 재배선층은 생략될 수 있다. 그에 따라, 최상부의 반도체 칩과 접속하는 수직 인터커넥터는 일측 칩 패드 및 타측 칩 패드와 각각 접속할 수 있다. 나아가, 최상부의 반도체 칩과 접속하는 수직 인터커넥터는 도전성의 범프이고 나머지 반도체 칩과 접속하는 수직 인터커넥터는 본딩 와이어일 수 있다.
반도체 패키지가 셋 이상의 칩 스택을 포함한다면, 제1 및 제2 칩 스택(300, 400) 상에 이와 유사한 구조가 반복하여 적층될 수 있다. 이 중 최상부의 칩 스택의 최상부의 반도체 칩의 재배선층만 생략될 수 있고, 나머지 반도체 칩들은 재배선층을 포함할 수 있다. 셋 이상의 칩 스택은 최상부의 반도체 칩을 제외한 나머지 반도체 칩들의 모든 일측 칩 패드 및 재배선 패드가 노출되도록 오프셋 방향을 번갈아 바꾸면서 적층될 수 있다.
반도체 패키지가 하나의 칩 스택만 포함하는 경우 또는 셋 이상의 칩 스택을 포함하는 경우는, 전술한 실시예들의 설명으로부터 용이하게 도출될 수 있으므로 그 상세한 설명을 생략하기로 한다.
한편, 위 실시예의 반도체 패키지에 있어서, 제1 및 제2 수직 인터커넥터(340, 440)가 본딩 와이어인 경우, 제1 및 제2 수직 인터커넥터의 스위핑(sweeping) 현상이 발생할 수 있다. 이에 대하여는 아래의 도 8을 참조하여 보다 상세히 설명하기로 한다.
도 8은 수직 와이어의 스위핑 현상을 보여주는 도면이다.
도 8을 참조하면, 수직 와이어(VW)는 칩 패드에 부착되는 일단(E1)과 반대편에 위치하는 타단(E2)을 가질 수 있다.
화살표 좌측에서, 수직 와이어(VW)는 형성 직후의 상태를 보여준다. 다시 말하면, 와이어 본딩 머신을 이용한 와이어 본딩 공정에서 와이어 컷팅 직후의 상태를 보여준다. 이러한 수직 와이어(VW)는 외력이 작용하지 않는 한 수직 방향으로 서 있는 상태를 유지할 수 있다.
화살표 우측에서, 수직 와이어(VW)는 외력 예컨대, 몰딩 공정시 몰딩 물질의 흐름에 의한 압력이 가해진 후의 상태를 보여준다. 이와 같이 압력이 가해진 경우, 수직 와이어(VW)의 일단(E1)은 칩 패드에 부착되어 고정되므로 이동하지 않지만 수직 와이어(VW)의 타단(E2)은 미고정되어 압력이 가해지는 방향에 따라 이동하므로, 수직 와이어(VW)가 휘는 스위핑 현상이 발생할 수 있다. 스위핑 현상의 결과로 발생하는 수직 와이어(VW) 타단(E2)의 변위는, 예컨대 도면에서 도시한 동심원 내의 임의의 위치가 될 수 있다. 수직 와이어(VW) 타단(E2)의 변위는 몰딩 물질의 주입 방향 및 압력과 주변 구조로 인한 몰딩 물질의 와류로 인해 변화할 수 있다. 한편, 이러한 스위핑 현상은 수직 와이어(VW)의 길이가 길어질수록 심화될 수 있다. 수직 와이어(VW)의 스위핑시, 수직 와이어(VW)의 타단(E2)의 위치가 변동되므로 수직 와이어(VW)의 타단(E2)과 접속될 구성요소(미도시됨) 예컨대, 재배선층이 수직 와이어(VW)의 타단(E2)과 오정렬되어, 수직 와이어(VW)와 재배선층 사이의 접속 불량이 발생할 수 있다.
즉, 전술한 도 8에서 제1 및 제2 수직 인터커넥터(340, 440)가 휘어져 제1 및 제2 수직 인터커넥터(340, 440)의 타단 위치가 변하는 경우, 제1 및 제2 수직 인터커넥터(340, 440)와 대응하는 제1 재배선 절연층(610)의 개구과의 오정렬 및/또는 대응하는 재배선 도전층(620)과의 오정렬이 발생하여 제1 및 제2 수직 인터커넥터(340, 440)와 대응하는 재배선 도전층(620)과의 접속 불량이 발생할 수 있다.
이하의 실시예에서는, 이러한 제1 및 제2 수직 인터커넥터(340, 440)와 재배선 도전층(620)과의 접속 불량을 방지하기 위한 반도체 패키지에 대해 설명하고자 한다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하기 위한 단면도이고, 도 10a는 도 9의 반도체 패키지에서 제1 칩 스택의 최하부의 반도체 칩과 접속하면서 서로 인접한 복수의 수직 인터커넥터를 기준으로 랜딩 패드 및 패키지 재배선층을 확대하여 도시한 평면도이고, 도 10b는 도 10a의 평면도와 대응하는 단면도이고, 도 10c는 도 10a의 일부를 더욱 확대한 평면도이다. 보다 구체적으로, 도 10a는 도 5a의 R1 영역의 수직 인터커넥터를 기준으로 도시된 것이고, 도 10b는 도 10a의 평면도의 장치를 좌측에서 본 단면도이고, 도 10c는 도 10a의 랜딩 패드 중 아래에서 두번째에 위치하는 랜딩 패드 및 이와 접속하는 구성요소들을 확대한 도면이다. 전술한 실시예와 실질적으로 동일한 구성 요소에 대하여는 그 상세한 설명을 생략하기로 한다.
도 9를 참조하면, 본 실시예의 반도체 패키지는, 전술한 실시예와 실질적으로 동일한 제1 칩 스택(300), 제2 칩 스택(400), 제1 수직 인터커넥터(340), 제2 수직 인터커넥터(440) 및 이들을 덮는 몰딩층(500)을 포함할 수 있다.
이에 더하여, 본 실시예의 반도체 패키지는 몰딩층(500)의 제1 면(501) 상의 랜딩 패드(800) 및 패키지 재배선층(600')을 포함할 수 있다.
랜딩 패드(800)는 몰딩층(500)의 제1 면(501) 상에 제1 및 제2 수직 인터커넥터(340, 440) 각각과 중첩하도록 형성될 수 있다. 다시 말하면, 도 5a의 평면도에 도시된 제1 및 제2 수직 인터커넥터(340, 440)의 위치마다 랜딩 패드(800)가 위치할 수 있다. 다만, 전술한 실시예와 유사하게, 설명의 편의를 위하여, 본 단면도에서는 최하부의 제1 반도체 칩(300-1)과 연결되는 제1 수직 인터커넥터(340)의 타단과 접속하는 랜딩 패드(800) 및 최하부의 제2 반도체 칩(400-1)과 연결되는 제2 수직 인터커넥터(440)의 타단과 접속하는 랜딩 패드(800)만을 도시하였다. 그러나, 나머지 제1 반도체 칩(300-2, 300-3, 300-4)과 연결되는 제1 수직 인터커넥터(340)의 타단과 각각 접속하는 랜딩 패드 및 나머지 제2 반도체 칩(400-2, 400-3, 400-4)과 연결되는 제2 수직 인터커넥터(440)의 타단과 각각 접속하는 랜딩 패드가 형성될 수 있음은 당연하다.
여기서, 제1 및 제2 수직 인터커넥터(340, 440)의 타단은 수직 와이어 스위핑에 의하여 그 위치가 변형될 수 있으므로, 랜딩 패드(800)는 제1 및 제2 수직 인터커넥터(340, 440)의 일단을 기준으로 제1 및 제2 수직 인터커넥터(340, 440)와 정렬되도록 배치될 수 있다. 후술하겠지만, 랜딩 패드(800)는 상대적으로 큰 평면 면적 및/또는 직경을 가지므로, 제1 및 제2 수직 인터커넥터(340, 440)의 스위핑에 의하여 제1 및 제2 수직 인터커넥터(340, 440)의 타단의 위치가 다소 변형되더라도, 제1 및 제2 수직 인터커넥터(340, 440)의 타단과 용이하게 접촉할 수 있다.
랜딩 패드(800)는 금, 알루미늄, 구리, 티타늄, 텅스텐 등의 금속 물질 또는 다른 전도성 물질을 포함할 수 있다. 랜딩 패드(800)는 제1 및 제2 수직 인터커넥터(340, 440)와 패키지 재배선층(600') 사이의 전기적 연결을 제공할 수 있다. 이러한 랜딩 패드(800)는 도금 등의 방식으로 형성될 수 있다.
패키지 재배선층(600')은, 랜딩 패드(800)가 형성된 몰딩층(500)의 제1 면(501) 상에 형성되고, 제1 재배선 절연층(610'), 재배선 도전층(620') 및 제2 재배선 절연층(630')을 포함할 수 있다. 여기서, 제1 재배선 절연층(610')이 랜딩 패드(800)의 상면 및 측면을 덮는 두께를 가지면서 랜딩 패드(800)의 상면 각각을 노출시키는 개구(611)를 갖고, 재배선 도전층(620')은 이 개구(611)를 통하여 랜딩 패드(800)의 상면과 접촉한다는 점을 제외하고는, 패키지 재배선층(600')은 전술한 실시예의 패키지 재배선층(600)과 실질적으로 동일할 수 있다. 랜딩 패드(800)를 통하여 제1 수직 인터커넥터(340)와 전기적으로 연결되는 재배선 도전층(620')을 제1 재배선 도전층(620A')이라 하고, 랜딩 패드(800)를 통하여 제2 수직 인터커넥터(440)와 전기적으로 연결되는 재배선 도전층(620')을 제2 재배선 도전층(620B')이라 하기로 한다. 전술한 실시예와 유사하게, 설명의 편의를 위하여, 본 단면도에서는 도시된 랜딩 패드(800)와 접속하는 2개의 재배선 도전층(620')만을 도시하였다. 그러나, 나머지 제1 반도체 칩(300-2, 300-3, 300-4)과 연결되는 제1 수직 인터커넥터(340)의 타단 및 나머지 제2 반도체 칩(400-2, 400-3, 400-4)과 연결되는 제2 수직 인터커넥터(440)의 타단 각각과 랜딩 패드를 통하여 접속하는 재배선 도전층이 형성될 수 있음은 당연하다.
이들 제1 및 제2 수직 인터커넥터(340, 440), 랜딩 패드(800), 및 재배선 도전층(620')이 평면상 어떻게 배치 및/또는 정렬되는지는 도 10a 내지 도 10c를 참조하여 예시적으로 보다 상세히 설명하기로 한다.
도 10a 및 도 10b에는 도 5a의 R1 영역의 복수의 제1 수직 인터커넥터(340), 즉, 최하부의 제1 반도체 칩(300-1)의 재배선 패드(323A)와 일단(E1)이 각각 접속하는 제1 수직 인터커넥터(340), 제1 수직 인터커넥터(340)의 타단(E2)과 각각 접속하는 랜딩 패드(800) 및 랜딩 패드(800)와 각각 접속하는 제1 재배선 도전층(620A')이 도시되어 있다. 설명의 편의상, 도 10a의 제1 재배선 도전층 라인부(620A-1')는 도면에서 우측 방향으로 연장되는 형상으로 표현하였다.
복수의 제1 수직 인터커넥터(340) 중 도 10a의 A3-A3' 선상의 제1 수직 인터커넥터(340), 이 제1 수직 인터커넥터(340)의 일단(E1)과 접속하는 재배선 패드(323A), 및 이 제1 수직 인터커넥터(340)와 타단(E2)이 접속하는 랜딩 패드(800) 및 제1 재배선 도전층(620A')은 도 9의 단면도에 도시된 재배선 패드(323A), 제1 수직 인터커넥터(340), 및 이와 접속하는 랜딩 패드(800) 및 제1 재배선 도전층(620A')과 대응할 수 있다. 다시 말하면, 도 9에서 가장 왼쪽의 제1 수직 인터커넥터(340) 및 이와 연결되는 재배선 패드(323A), 랜딩 패드(800) 및 제1 재배선 도전층(620A')은, 도 10a의 A3-A3' 선에 따른 단면일 수 있다. 반면, 나머지 제1 수직 인터커넥터(340)는 도 9의 단면도에는 도시되지 않았으나, 도 9의 단면도를 관통하는 방향으로 배열될 수 있다.
재배선 패드(323A)는 평면상 사각 형상을 갖는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니며, 재배선 패드(323A)의 평면 형상은 다양하게 변형될 수 있다. 재배선 패드(323A)의 평면상 폭을 W0로 표기하였다.
제1 수직 인터커넥터(340)는 평면상 원형을 갖는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니며, 제1 수직 인터커넥터(340)의 평면 형상은 다양하게 변형될 수 있다. 제1 수직 인터커넥터(340)의 평면상 폭 및/또는 직경을 이하, 제1 폭(W1)이라 하기로 한다. 제1 수직 인터커넥터(340)의 일단(E1)은 재배선 패드(323A)에 부착 및/또는 본딩되어 그 위치가 고정될 수 있다. 평면상 제1 수직 인터커넥터(340)는 자신의 일단(E1)의 중심과 재배선 패드(323A)의 중심이 서로 일치하도록 재배선 패드(323A)와 중첩 및/또는 정렬될 수 있다. 반면, 제1 수직 인터커넥터(340)의 타단(E2)은 도 8에서 설명한 것과 같이 그 위치가 가변될 수 있다. 다시 말하면, 제1 수직 인터커넥터(340)의 타단(E2)의 중심은 제1 수직 인터커넥터(340)의 일단(E1)의 중심 및/또는 재배선 패드(323A)의 중심으로부터 소정 간격 이격될 수 있다. 도 10a 및 도 10b는 제1 수직 인터커넥터(340)의 타단(E2)의 위치가 가변되는 예들을 다양하게 보여주고 있다.
랜딩 패드(800)는 제1 수직 인터커넥터(340) 상에서 제1 수직 인터커넥터(340)와 중첩 및/또는 정렬될 수 있다. 특히, 랜딩 패드(800)는 자신의 중심과 제1 수직 인터커넥터(340)의 일단(E1)의 중심이 일치하도록 제1 수직 인터커넥터(340)와 중첩 및/또는 정렬될 수 있다. 랜딩 패드(800)는 평면상 원형을 갖는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니며, 랜딩 패드(800)의 평면 형상은 다양하게 변형될 수 있다. 랜딩 패드(800)의 평면상 폭 및/또는 직경을 이하, 제4 폭(W4)이라 하기로 한다.
제1 재배선 도전층(620A')은 상대적으로 좁은 폭을 가지면서 일 방향으로 연장하거나 또는 다양한 방향으로 굽어지면서 연장하는 라인부(620A-1')와, 라인부(620A-1')에 연결되면서 랜딩 패드(800)와의 용이한 접속을 제공하기 위하여 라인부(620A-1')보다 상대적으로 큰 폭을 갖는 패드부(620A-2')를 포함할 수 있다. 제1 재배선 도전층(620A')의 패드부(620A-2')는 랜딩 패드(800) 상에서 랜딩 패드(800)와 중첩 및/또는 정렬될 수 있다. 특히, 패드부(620A-2')는 자신의 중심과 랜딩 패드(800)의 중심이 일치하도록 랜딩 패드(800)와 중첩 및/또는 정렬될 수 있다. 패드부(620A-2')는 평면상 원형을 갖는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니며, 패드부(620A-2')의 평면 형상은 다양하게 변형될 수 있다. 패드부(620A-2')의 평면상 폭 및/또는 직경을 이하, 제3 폭(W3)이라 하기로 한다.
패드부(620A-2')는 제1 재배선 절연층(도 9의 610' 참조)의 개구(611)를 통하여 랜딩 패드(800)와 접속할 수 있다. 개구(611) 또한 패드부(620A-2') 및 랜딩 패드(800) 각각과 중첩 및/또는 정렬될 수 있다. 특히, 개구(611)의 중심은 패드부(620A-2')의 중심 및 랜딩 패드(800)의 중심과 일치할 수 있다. 개구(611)는 평면상 원형을 갖는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니며, 개구(611)의 평면 형상은 다양하게 변형될 수 있다. 개구(611)의 평면상 폭 및/또는 직경을 이하, 제2 폭(W2)이라 하기로 한다.
즉, 요약하자면, 재배선 패드(323A), 제1 수직 인터커넥터(340)의 일단(E1), 제1 재배선 절연층(도 9의 610' 참조)의 개구(611), 제1 재배선 도전층(620A')의 패드부(620A-2') 및 랜딩 패드(800)는 중심이 실질적으로 일치하도록 서로 중첩 및/또는 정렬될 수 있다. 그러나, 다른 실시예에서, 공정 상의 문제 등으로 이들 중심은 약간씩 어긋날 수도 있다.
재배선 패드(323A), 제1 수직 인터커넥터(340)의 일단(E1), 제1 재배선 절연층(도 9의 610' 참조)의 개구(611), 제1 재배선 도전층(620A')의 패드부(620A-2') 및 랜딩 패드(800)는 중심이 실질적으로 일치하거나 약간씩 어긋나더라도, 서로 동일한 피치를 갖도록 배열됨으로써 이들 사이의 전기적 연결이 이루어질 수 있다. 즉, 서로 인접한 재배선 패드(323A)의 중심 사이의 간격을 제1 피치(P1)라 할 때, 서로 인접한 제1 수직 인터커넥터(340)의 일단(E1)의 중심 사이의 간격, 서로 인접한 개구(611)의 중심 사이의 간격, 서로 인접한 패드부(620A-2')의 중심 사이의 간격 및 서로 인접한 랜딩 패드(800)의 중심 사이의 간격은 제1 피치(P1)와 실질적으로 동일할 수 있다.
여기서, 제1 수직 인터커넥터(340)의 제1 폭(W1)이 가장 작고, 랜딩 패드(800)의 제4 폭(W4) 및 패드부(620A-2')의 제3 폭(W3)은 제1 폭(W1)보다 클 수 있고, 개구(611)의 제2 폭(W2)은 제4 폭(W4) 및 제3 폭(W3)보다 작으면서 제1 폭(W1)보다 클 수 있다. 제3 폭(W3) 및 제4 폭(W4)은 서로 동일하거나 또는 유사할 수 있다. 제1 폭(W1)은 수 내지 수십㎛일 수 있다. 제1 폭(W1) 즉, 제1 수직 인터커넥터(340)의 두께가 지나치게 작은 값을 갖는 경우, 제1 수직 인터커넥터(340) 형성시 안정적인 루프(loop)를 형성하기 어려울 수 있다. 다시 말해, 제1 수직 인터커넥터(340)가 일정하게 수직 방향으로 형성되도록 제작하는 것이 어려울 수 있다. 또한, 제1 수직 인터커넥터(340)가 몰드의 흐름에 의한 영향을 많이 받아 타단(E2)의 변위가 지나치게 커짐으로써 랜딩 패드(800)와의 접속이 어려울 수 있다. 반면, 제1 폭(W1)이 지나치게 큰 값을 갖는 경우, 캐필러리(capillary)를 이용하는 와이어 본딩 장치로 루프를 형성하기 어려울 수 있다. 제4 폭(W4)은 제1 수직 인터커넥터(340) 타단(E2)의 변위 및 랜딩 패드(800) 사이의 간격을 고려하여 결정될 수 있다. 보다 구체적으로, 제4 폭(W4)이 지나치게 작으면 제1 수직 인터커넥터(340)와 랜딩 패드(800) 사이의 접속이 어려운 문제가 있으나, 반대로 제4 폭(W4)이 지나치게 커지면 인접한 랜딩 패드(800) 사이의 쇼트(short)가 발생할 수 있다. 이러한 문제를 해결하기 위하여, 제4 폭(W4)의 하한 및 상한은 적절히 조절되어야 한다. 일례로서, 제4 폭(W4)은 재배선 패드(323A) 또는 도시되지 않은 칩 패드의 폭(W0) 및/또는 한변의 길이 이상의 값을 가질 수 있고, 전술한 제1 피치(P1) 미만의 값을 가질 수 있다. 나아가, 제4 폭(W4)은 제1 폭(W1)의 2 내지 3배의 값을 가질 수 있다. 제3 폭(W3)은 제4 폭(W4)과 동일 또는 유사한 수준으로 결정될 수 있다. 제2 폭(W2)은 제3 및 제4 폭(W3, W4)과 제1 폭(W1) 사이의 값을 갖는 것을 전제로 하고, 일례로서, 제1 폭(W1)의 1.2 내지 1.8배의 값을 가질 수 있다.
한편, 제1 수직 인터커넥터(340)의 타단(E2) 전부가 랜딩 패드(800)의 하면과 접촉할 수 있으나, 제1 수직 인터커넥터(340)의 타단(E2)의 변위가 커서 타단(E2)의 일부만 랜딩 패드(800)와 접촉하는 경우도 존재할 수 있다. 그러나, 이러한 경우에도 랜딩 패드(800)와 접촉하는 제1 수직 인터커넥터(340)의 타단(E2) 일부의 면적이 소정 수준 이상이어야 랜딩 패드(800)와의 전기적 연결이 원활할 수 있다. 예컨대, 도 10c에 도시된 바와 같이, 수직 인터커넥터(340)의 타단(E2)의 일부(DI1 참조)가 랜딩 패드(800)와 접촉하면서 나머지(DI2 참조)는 랜딩 패드(800)를 벗어난 경우에도, 타단(E2) 일부의 직경(DI1)이 전체 직경(DI)의 2/3 이상의 값을 가지는 경우에는 랜딩 패드(800)와의 전기적 연결이 원활할 수 있다.
이상으로 설명한 반도체 패키지 및 그 제조 방법에 의하면, 재배선 도전층과 수직 인터커넥터 사이에 상대적으로 크기가 큰 랜딩 패드를 배치함으로써, 수직 인터커넥터의 스위핑 등이 발생하더라도 재배선 도전층과 수직 인터커넥터 사이의 접속을 용이하게 할 수 있다.
한편, 위 도 9 및 도 10은 전술한 도 2a 내지 도 7의 반도체 패키지에서의 수직 인터커넥터, 랜딩 패드 및 재배선 도전층의 접속 및 배열에 대하여 설명하였으나, 도 2a 내지 도 7의 반도체 패키지 대신, 수직 인터커넥터를 이용하는 다른 팬 아웃 반도체 패키지에도 적용될 수 있음은 물론이다. 이에 대하여는, 아래의 도 11a 내지 도 12b를 참조하여 예시적으로 설명하기로 한다.
도 11a는 본 발명의 또다른 일 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 11b는 도 11a의 반도체 패키지 중 칩 스택 및 수직 인터커넥터를 나타낸 평면도이다. 도 11a의 단면도는 도 11b의 A4-A4' 선에 따른 단면을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 본 실시예의 반도체 패키지는 수직 방향으로 적층된 복수의 반도체 칩(1300-1 내지 1300-8)을 포함하는 칩 스택(1300)을 포함할 수 있다. 본 실시예에서 칩 스택(1300)은 8개의 반도체 칩(1300-1 내지 1300-8)을 포함하나 본 개시가 이에 한정되는 것은 아니며 칩 스택(1300)에 포함되는 반도체 칩의 개수는 다양하게 변형될 수 있다.
반도체 칩(1300-1 내지 1300-8) 각각은, 칩 패드(1310)가 배치되는 활성면(1301) 및 이와 반대편에 위치하는 비활성면(1302)을 포함할 수 있다. 칩 패드(1310)는 활성면(1301)의 제1 방향의 양측 가장자리 영역 중 어느 하나 예컨대, 좌측에 배치될 수 있다. 또한, 칩 패드(1310)는 제2 방향으로 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 칩 패드(1310)가 제1 방향의 양측 가장자리 영역 중 어느 하나에 배치되기만 하면, 칩 패드(1310)의 배열은 다양하게 변형될 수 있다. 반도체 칩(1300-1 내지 1300-8) 각각의 비활성면(1302) 상에는 접착층(1330)이 형성될 수 있다.
반도체 칩(1300-1 내지 1300-8)은 서로 동일한 메모리 칩 예컨대, NAND 플래시 메모리 칩일 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 반도체 칩(1300-1 내지 1300-8)은 다양한 종류의 메모리 칩을 포함할 수 있다.
반도체 칩(1300-1 내지 1300-8)은 활성면(1301)이 위를 향하는 페이스업 형태로 적층될 수 있다. 이때, 반도체 칩(1300-1 내지 1300-8) 각각의 모든 칩 패드(1310)가 노출되도록, 반도체 칩(1300-1 내지 1300-8)은 칩 패드(1310)와 인접한 제1 방향의 일 측면으로부터 이와 반대편에 위치하는 제1 방향의 타 측면을 향하는 제1 오프셋 방향으로 오프셋 적층될 수 있다. 제2 방향에서 반도체 칩(1300-1 내지 1300-8)의 양 측벽들은 서로 정렬될 수 있다.
수직 인터커넥터(1340)는 이와 같은 오프셋 적층에 따라 노출된 칩 패드(1310) 각각과 일단이 접속하면서 수직 방향으로 연장할 수 있다. 수직 인터커넥터(1340)는 본딩 와이어일 수 있다. 또는, 수직 인터커넥터(1340) 중 최상부의 반도체 칩(1300-8)과 접속하는 수직 인터커넥터(1340)는 도전성 범프이고, 나머지 수직 인터커넥터(1340)는 본딩 와이어일 수 있다.
몰딩층(1500)은 칩 스택(1300) 및 수직 인터커넥터(1340)를 덮으면서 수직 인터커넥터(1340)의 타단을 노출시키는 제1 면(1501)을 갖도록 형성될 수 있다.
랜딩 패드(1800)는 몰딩층(1500)의 제1 면(1501) 상에 수직 인터커넥터(1340)와 정렬되어 수직 인터커넥터(1340)의 타단과 접촉하도록 형성될 수 있다.
패키지 재배선층(1600)은, 몰딩층(1500)의 제1 면(1501) 및 랜딩 패드(1800)를 덮는 제1 재배선 절연층(1610), 제1 재배선 절연층(1610) 상에 형성되고 제1 재배선 절연층(1610)의 개구(1611)를 통하여 랜딩 패드(1800)와 접속하는 재배선 도전층(1620), 및 제1 재배선 절연층(1610) 및 재배선 도전층(1620)을 덮는 제2 재배선 절연층(1630)을 포함할 수 있다.
랜딩 패드(1800), 제1 재배선 절연층(1610)의 개구(1611) 및 재배선 도전층(1620)의 배열은 전술한 도 10의 설명과 실질적으로 동일하므로 그 상세한 설명을 생략하기로 한다.
외부 접속 단자(1700)는 제2 재배선 절연층(1630)에 형성된 개구를 통하여 재배선 도전층(1620)과 접속할 수 있다.
도 12a는 본 발명의 또다른 일 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 12b는 도 12a의 반도체 패키지 중 제1 및 제2 칩 스택과 제1 및 제2 수직 인터커넥터를 나타낸 평면도이다. 도 12a의 단면도는 도 12b의 A5-A5' 선에 따른 단면을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 본 실시예의 반도체 패키지는 수직 방향으로 적층된 복수의 제1 반도체 칩(2300-1 내지 2300-4)을 포함하는 제1 칩 스택(2300), 및 제1 칩 스택(2300) 상에 배치되고 수직 방향으로 적층된 복수의 제2 반도체 칩(2400-1 내지 2400-4)을 포함하는 제2 칩 스택(2400)을 포함할 수 있다. 본 실시예에서 제1 및 제2 칩 스택(2300, 2400)은 각각 4개의 반도체 칩을 포함하나 본 개시가 이에 한정되는 것은 아니며 제1 및 제2 칩 스택(2300, 2400) 각각에 포함되는 반도체 칩의 개수는 다양하게 변형될 수 있다.
제1 반도체 칩(2300-1 내지 2300-4) 각각은, 제1 칩 패드(2310)가 배치되는 활성면(2301) 및 이와 반대편에 위치하는 비활성면(2302)을 포함할 수 있다. 제1 칩 패드(2310)는 활성면(2301)의 제1 방향의 양측 가장자리 영역 중 어느 하나 예컨대, 좌측에 배치될 수 있다. 또한, 제1 칩 패드(2310)는 제2 방향으로 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 칩 패드(2310)가 제1 방향의 양측 가장자리 영역 중 어느 하나에 배치되기만 하면, 제1 칩 패드(2310)의 배열은 다양하게 변형될 수 있다. 제1 반도체 칩(2300-1 내지 2300-4) 각각의 비활성면(2302) 상에는 접착층(2330)이 형성될 수 있다.
제1 반도체 칩(2300-1 내지 2300-4)은 서로 동일한 메모리 칩 예컨대, NAND 플래시 메모리 칩일 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니다.
제1 반도체 칩(2300-1 내지 2300-4)은 활성면(2301)이 위를 향하는 페이스업 형태로 적층될 수 있다. 이때, 제1 반도체 칩(2300-1 내지 2300-4) 각각의 모든 제1 칩 패드(2310)가 노출되도록, 제1 반도체 칩(2300-1 내지 2300-4)은 제1 칩 패드(2310)와 인접한 제1 방향의 일 측면으로부터 이와 반대편에 위치하는 제1 방향의 타 측면을 향하는 제1 오프셋 방향으로 오프셋 적층될 수 있다. 제2 방향에서 제1 반도체 칩(2300-1 내지 2300-4)의 양 측벽들은 서로 정렬될 수 있다.
제1 수직 인터커넥터(2340)는 이와 같은 오프셋 적층에 따라 노출된 제1 칩 패드(2310) 각각과 일단이 접속하면서 수직 방향으로 연장할 수 있다. 제1 수직 인터커넥터(2340)는 본딩 와이어일 수 있다.
제2 반도체 칩(2400-1 내지 2400-4) 각각은, 제2 칩 패드(2410)가 배치되는 활성면(2401) 및 이와 반대편에 위치하는 비활성면(2402)을 포함할 수 있다. 제2 칩 패드(2410)는 활성면(2301)의 제1 방향의 양측 가장자리 영역 중 제1 칩 패드(2310)와 반대의 영역 예컨대, 우측에 배치될 수 있다. 일례로서, 제2 반도체 칩(2400-1 내지 2400-4) 각각은 수직 방향의 일 축을 중심으로 제1 반도체 칩(2300-1 내지 2300-4)이 180도 회전된 상태로 적층될 수 있다. 제2 반도체 칩(2400-1 내지 2400-4) 각각의 비활성면(2402) 상에는 접착층(2430)이 형성될 수 있다.
제2 반도체 칩(2400-1 내지 2400-4)은 서로 동일한 메모리 칩, 예컨대, NAND 플래시 메모리 칩일 수 있다. 또한, 제2 반도체 칩(2400-1 내지 2400-4)은 제1 반도체 칩(2300-1 내지 2300-4)과 동일한 메모리 칩일 수 있다.
제2 반도체 칩(2400-1 내지 2400-4)은 활성면(2301)이 위를 향하는 페이스업 형태로 적층될 수 있다. 이때, 제2 반도체 칩(2400-1 내지 2400-4) 각각의 모든 제2 칩 패드(2410)가 노출되도록, 제2 반도체 칩(2400-1 내지 2400-4)은 제1 오프셋 방향과 반대인 제2 오프셋 방향으로 오프셋 적층될 수 있다. 제2 방향에서 제2 반도체 칩(2400-1 내지 2400-4)의 양 측벽들은 서로 정렬될 수 있다.
나아가, 제2 칩 스택(2400)은 제1 칩 스택(2300)의 모든 제1 칩 패드(2310)가 노출되도록 형성될 수 있다. 이는, 제2 칩 스택(2400) 중 최하부의 제2 반도체 칩(2400-1)과 제1 칩 스택(2300) 중 최상부의 제1 반도체 칩(2300-4) 사이의 오프셋 방향에서의 거리를 가능한 증가시키는 방식 및/또는 제2 반도체 칩(2400-1 내지 2400-4) 사이의 오프셋을 가능한 감소시키는 방식으로 가능할 수 있다.
제2 수직 인터커넥터(2440)는 이와 같은 오프셋 적층에 따라 노출된 제2 칩 패드(2410) 각각과 일단이 접속하면서 수직 방향으로 연장할 수 있다. 제2 수직 인터커넥터(2440)는 본딩 와이어일 수 있다. 또는, 최상부의 제2 반도체 칩(2400-4)과 접속하는 제2 수직 인터커넥터(2440)는 도전성 범프이고, 나머지 제2 수직 인터커넥터(2440)는 본딩 와이어일 수 있다.
몰딩층(2500)은 제1 및 제2 칩 스택(2300, 2400)과 제1 및 제2 수직 인터커넥터(2340, 2440)를 덮으면서 제1 및 제2 수직 인터커넥터(2340, 2440)의 타단을 노출시키는 제1 면(2501)을 갖도록 형성될 수 있다.
랜딩 패드(2800)는 몰딩층(2500)의 제1 면(2501) 상에 제1 및 제2 수직 인터커넥터(2340, 2440)와 정렬되어 제1 및 제2 수직 인터커넥터(2340, 2440)의 타단과 접촉하도록 형성될 수 있다.
패키지 재배선층(2600)은, 몰딩층(2500)의 제1 면(2501) 및 랜딩 패드(2800)를 덮는 제1 재배선 절연층(2610), 제1 재배선 절연층(2610) 상에 형성되고 제1 재배선 절연층(2610)의 개구(2611)를 통하여 랜딩 패드(2800)와 접속하는 재배선 도전층(2620), 및 제1 재배선 절연층(2610) 및 재배선 도전층(2620)을 덮는 제2 재배선 절연층(2630)을 포함할 수 있다. 재배선 도전층(2620)은 랜딩 패드(2800)를 통하여 제1 수직 인터커넥터(2340)와 전기적으로 연결되는 제1 재배선 도전층(2620A) 및 랜딩 패드(2800)를 통하여 제2 수직 인터커넥터(2440)와 전기적으로 연결되는 제2 재배선 도전층(2620B)을 포함할 수 있다.
랜딩 패드(2800), 제1 재배선 절연층(2610)의 개구(2611) 및 재배선 도전층(2620)의 배열은 전술한 도 10의 설명과 실질적으로 동일하므로 그 상세한 설명을 생략하기로 한다.
외부 접속 단자(2700)는 제2 재배선 절연층(2630)에 형성된 개구를 통하여 재배선 도전층(2620)과 접속할 수 있다. 외부 접속 단자(2700)는 제1 재배선 도전층(2620A)과 접속하는 제1 외부 접속 단자(2700A) 및 제2 재배선 도전층(2620B)과 접속하는 제2 외부 접속 단자(2700B)를 포함할 수 있다.
한편, 전술한 도 9의 실시예에서 랜딩 패드(800)는, 패키지 재배선층(600')의 제1 재배선 절연층(610') 상에 형성되는 재배선 도전층(620')과는 달리, 몰딩층(500) 상에 몰딩층(500)과 직접 접촉하도록 형성될 수 있다. 이에 대하여는, 도 13을 참조하여 보다 상세히 설명하기로 한다.
도 13은 도 9의 반도체 패키지의 R2 영역을 확대한 도면이다.
도 13을 참조하면, 몰딩층(500)의 제1 면(501)은 제1 재배선 절연층(610')의 제1 면(601)보다 더 거칠 수 있다. 그 이유 중 하나는, 몰딩층(500)이 실리카 등의 필러를 다량 포함하기 때문이다. 이러한 필러의 존재 때문에 몰딩층(500)의 제1 면(501)은 그라인딩에도 불구하고 매끄럽게 되기 어렵고, 특히, 그라인딩 과정에서 발생하는 필러의 손실이 제1 면(501)의 거칠기를 더욱 증가시킬 수 있다.
몰딩층(500)의 제1 면(501)의 거칠기가 큰 경우, 그 상부에 형성되는 패턴 형상이 왜곡될 수 있다. 보다 구체적으로, 몰딩층(500)의 제1 면(501) 상에 소정 도금 패턴을 형성한 후 씨드층의 식각을 수행하는 과정에서, 제1 면(501)의 거칠기가 클수록 요구되는 과도 식각(over etch) 정도가 증가하므로 도금 패턴의 손실이 증가할 수 있다. 이러한 손실은 미세 패턴 예컨대, 좁은 선폭을 갖는 재배선 도전층(620') 등을 형성하는 경우에 더욱 문제될 수 있다.
본 실시예에서는, 몰딩층(500)의 제1 면(501) 상에는 상대적으로 큰 사이즈를 갖는 랜딩 패드(800)를 형성하고, 랜딩 패드(800)를 덮으면서 표면 거칠기가 몰딩층(500)보다 더 작은 제1 재배선 절연층(610')을 형성한 후, 제1 재배선 절연층(610') 상에 미세 선폭을 갖는 재배선 도전층(620')을 형성함으로써, 몰딩층(500)의 제1 면(500)의 거칠기에 영향을 받지 않는 반도체 패키지를 획득할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200: 캐리어 기판 300: 제1 칩 스택
400: 제2 칩 스택 500: 몰딩층
600; 패키지 재배선층 700: 외부 접속 단자

Claims (25)

  1. 수직 방향으로 적층되는 복수의 반도체 칩을 포함하는 칩 스택; 및
    상기 복수의 반도체 칩 각각과 일단이 접속하면서 상기 수직 방향으로 연장하는 수직 인터커넥터;
    상기 칩 스택 및 상기 수직 인터커넥터를 덮으면서 상기 수직 인터커넥터의 타단을 노출시키는 일면을 갖는 몰딩층;
    상기 몰딩층의 일면 상에 상기 수직 인터커넥터의 타단과 각각 접촉하도록 형성되고, 상기 수직 인터커넥터의 상기 일단과 중첩하는 도전성의 랜딩 패드; 및
    상기 랜딩 패드를 통하여 상기 수직 인터커넥터와 전기적으로 연결되는 패키지 재배선층을 포함하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 랜딩 패드의 피치는, 상기 수직 인터커넥터의 상기 일단의 피치와 동일한
    반도체 패키지.
  3. 제1 항에 있어서,
    상기 랜딩 패드의 중심은, 상기 수직 인터커넥터의 상기 일단의 중심과 일치하는
    반도체 패키지.
  4. 제1 항에 있어서,
    상기 수직 인터커넥터의 상기 타단의 중심은, 상기 랜딩 패드의 중심 또는 상기 수직 인터커넥터의 상기 일단의 중심과 일치하지 않는
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 랜딩 패드의 폭은, 상기 수직 인터커넥터의 폭보다 큰
    반도체 패키지.
  6. 제1 항에 있어서,
    상기 복수의 반도체 칩 각각은 상기 수직 인터커넥터의 상기 일단과 접속하는 패드를 포함하고,
    상기 랜딩 패드의 폭은, 상기 패드의 폭 이상의 값을 갖는
    반도체 패키지.
  7. 제1 항에 있어서,
    상기 복수의 반도체 칩 각각은 상기 수직 인터커넥터의 상기 일단과 접속하는 패드를 포함하고,
    상기 랜딩 패드의 피치는, 상기 수직 인터커넥터의 상기 일단의 피치 및 상기 패드의 피치와 동일하고,
    상기 랜딩 패드의 폭은, 상기 피치 미만의 값을 갖는
    반도체 패키지.
  8. 제1 항에 있어서,
    상기 패키지 재배선층은,
    상기 몰딩층의 상기 일면 상에 상기 랜딩 패드를 덮도록 형성되면서, 상기 랜딩 패드를 노출시키는 개구를 갖는 제1 재배선 절연층;
    상기 제1 재배선 절연층 상에 형성되고, 상대적으로 작은 폭을 갖는 라인부 및 상대적으로 큰 폭을 갖고 상기 개구와 중첩하는 패드부를 포함하는 재배선 도전층; 및
    상기 제1 재배선 절연층 및 상기 재배선 도전층을 덮는 제2 재배선 절연층을 포함하는
    반도체 패키지.
  9. 제8 항에 있어서,
    상기 랜딩 패드의 피치, 상기 패드부의 피치, 상기 수직 인터커넥터의 상기 일단의 피치 및 상기 개구의 피치는 서로 동일한
    반도체 패키지.
  10. 제8 항에 있어서,
    상기 랜딩 패드의 중심, 상기 패드부의 중심, 상기 수직 인터커넥터의 상기 일단의 중심 및 상기 개구의 중심 중 선택된 적어도 두개는 서로 일치하는
    반도체 패키지.
  11. 제1 항에 있어서,
    상기 수직 인터커넥터의 상기 타단의 일부가 상기 랜딩 패드와 접촉하고,
    상기 일부의 폭은, 상기 수직 인터커넥터의 폭의 2/3 이상인
    반도체 패키지.
  12. 제1 항에 있어서,
    상기 수직 인터커넥터는, 본딩 와이어를 포함하는
    반도체 패키지.
  13. 제8 항에 있어서,
    상기 몰딩층의 상기 일면의 거칠기는, 상기 제1 재배선 절연층의 상기 재배선 도전층과 마주하는 일면의 거칠기보다 큰
    반도체 패키지.
  14. 제13 항에 있어서,
    상기 랜딩 패드는, 상기 몰딩층의 상기 일면과 직접 접촉하고,
    상기 재배선 도전층은, 상기 제1 재배선 절연층의 상기 일면과 직접 접촉하는
    반도체 패키지.
  15. 제1 항에 있어서,
    상기 칩 스택의 상기 복수의 반도체 칩 중 최상부의 반도체 칩과 연결되는 상기 수직 인터커넥터는, 도전성 범프를 포함하고,
    상기 최상부의 반도체 칩을 제외한 나머지의 반도체 칩과 연결되는 상기 수직 인터커넥터는, 본딩 와이어를 포함하는
    반도체 패키지.
  16. 제1 항에 있어서,
    상기 복수의 반도체 칩은, 서로 동일한 메모리 칩을 포함하는
    반도체 패키지.
  17. 제1 항에 있어서,
    상기 복수의 반도체 칩 각각은, 상기 재배선층과 대향하는 활성면에 형성된 칩 패드를 포함하고,
    상기 복수의 반도체 칩은, 상기 칩 패드가 노출되도록 오프셋 적층되고,
    상기 수직 인터커넥터의 상기 일단은 상기 칩 패드와 접속하는
    반도체 패키지.
  18. 제17 항에 있어서,
    상기 칩 패드는, 상기 활성면의 일측 가장자리 영역에 형성되고,
    상기 복수의 반도체 칩은, 상기 일측 가장자리 영역으로부터 멀어지는 방향으로 오프셋 적층되는
    반도체 패키지.
  19. 제17 항에 있어서,
    상기 복수의 반도체 칩은,
    제1 오프셋 방향으로 오프셋 적층되는 복수의 제1 반도체 칩; 및
    상기 복수의 제1 반도체 칩 상에서 상기 제1 오프셋 방향과 반대인 제2 오프셋 방향으로 오프셋 적층되는 복수의 제2 반도체 칩을 포함하는
    반도체 패키지.
  20. 제19 항에 있어서,
    상기 제1 반도체 칩의 상기 칩 패드는, 상기 활성면의 일측 가장자리 영역에 형성되고,
    상기 제2 반도체 칩의 상기 칩 패드는, 상기 활성면의 상기 일측과 반대편의 타측 가장자리 영역에 형성되고,
    상기 복수의 제1 반도체 칩은, 상기 일측 가장자리 영역으로부터 멀어지는 방향으로 오프셋 적층되고,
    상기 복수의 제2 반도체 칩은, 상기 타측 가장자리 영역으로부터 멀어지는 방향으로 오프셋 적층되는
    반도체 패키지.
  21. 제19 항에 있어서,
    상기 제2 반도체 칩은,
    상기 제1 반도체 칩이 상기 수직 방향과 평행한 일 축을 중심으로 180도 회전된 상태를 갖는
    반도체 패키지.
  22. 제1 항에 있어서,
    상기 복수의 반도체 칩 중 적어도 최상부의 반도체 칩을 제외한 나머지 반도체 칩 각각은, 제1 방향의 양측면 및 상기 제1 방향과 교차하는 제2 방향의 양측면에 의해 정의되는 활성면, 상기 활성면의 상기 제1 방향의 일측면과 인접한 가장자리에 배치되는 일측 제1 칩 패드, 상기 활성면의 상기 제1 방향의 타측면과 인접한 가장자리에 배치되는 타측 제1 칩 패드, 및 상기 타측 제1 칩 패드와 전기적으로 연결되고 상기 활성면의 상기 제2 방향의 양측면 중 일측면과 인접한 가장자리에 배치되는 제1 재배선 패드를 포함하고,
    상기 복수의 반도체 칩은, 상기 일측 제1 칩 패드 및 상기 제1 재배선 패드가 노출되도록, 상기 제1 및 제2 방향과 교차하는 제3 방향에서 상기 제1 방향의 상기 일측면 및 상기 제2 방향의 상기 일측면과 멀어지는 쪽을 향하여 오프셋 적층되고,
    상기 나머지 반도체 칩과 전기적으로 연결되는 상기 수직 인터커넥터는, 상기 일측 제1 칩 패드 및 상기 제1 재배선 패드와 각각 접속하는 일단을 갖는
    반도체 패키지.
  23. 제22 항에 있어서,
    상기 타측 제1 칩 패드의 개수는 상기 일측 제1 칩 패드의 개수보다 작은
    반도체 패키지.
  24. 제1 항에 있어서,
    상기 복수의 반도체 칩은,
    상기 수직 방향으로 적층되는 복수의 제1 반도체 칩, 및 상기 복수의 제1 반도체 칩 상에 배치되고 상기 수직 방향으로 적층되는 복수의 제2 반도체 칩을 포함하고,
    상기 복수의 제1 반도체 칩 각각은, 제1 방향의 양측면 및 상기 제1 방향과 교차하는 제2 방향의 양측면에 의해 정의되는 활성면, 상기 활성면의 상기 제1 방향의 일측면과 인접한 가장자리에 배치되는 일측 제1 칩 패드, 상기 활성면의 상기 제1 방향의 타측면과 인접한 가장자리에 배치되는 타측 제1 칩 패드, 및 상기 타측 제1 칩 패드와 전기적으로 연결되고 상기 활성면의 상기 제2 방향의 양측면 중 일측면과 인접한 가장자리에 배치되는 제1 재배선 패드를 포함하고,
    상기 복수의 제1 반도체 칩은, 상기 일측 제1 칩 패드 및 상기 제1 재배선 패드가 노출되도록, 상기 제1 및 제2 방향과 교차하는 제3 방향에서 상기 제1 방향의 상기 일측면 및 상기 제2 방향의 상기 일측면과 멀어지는 쪽을 향하여 오프셋 적층되고,
    상기 복수의 제1 반도체 칩과 접속하는 상기 수직 인터커넥터는, 상기 일측 제1 칩 패드 및 상기 제1 재배선 패드와 각각 접속하는 일단을 갖고,
    상기 복수의 제2 반도체 칩 중 적어도 최상부의 제2 반도체 칩을 제외한 나머지 제2 반도체 칩은, 상기 제1 반도체 칩이 상기 수직 방향과 평행한 일축을 중심으로 180도 회전된 상태와 동일하고, 상기 일측 제1 칩 패드, 상기 타측 제1 칩 패드 및 상기 제1 재배선 패드의 위치와 반대의 위치를 갖는 일측 제2 칩 패드, 타측 제2 칩 패드 및 제2 재배선 패드를 포함하고,
    상기 복수의 제2 반도체 칩은, 상기 나머지 제2 반도체 칩의 상기 일측 제2 칩 패드 및 상기 제2 재배선 패드가 노출되도록, 상기 복수의 제1 반도체 칩의 오프셋 적층 방향과 반대 방향으로 오프셋 적층되고,
    상기 나머지 제2 반도체 칩과 접속하는 상기 수직 인터커넥터는, 상기 일측 제2 칩 패드 및 상기 제2 재배선 패드와 각각 접속하는 일단을 갖는
    반도체 패키지.
  25. 제24 항에 있어서,
    상기 타측 제1 칩 패드의 개수는 상기 일측 제1 칩 패드의 개수보다 작고,
    상기 타측 제2 칩 패드의 개수는 상기 일측 제2 칩 패드의 개수보다 작은
    반도체 패키지.
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