KR102341506B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR102341506B1
KR102341506B1 KR1020210027532A KR20210027532A KR102341506B1 KR 102341506 B1 KR102341506 B1 KR 102341506B1 KR 1020210027532 A KR1020210027532 A KR 1020210027532A KR 20210027532 A KR20210027532 A KR 20210027532A KR 102341506 B1 KR102341506 B1 KR 102341506B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
pad substrate
semiconductor package
groove
solder
Prior art date
Application number
KR1020210027532A
Other languages
English (en)
Other versions
KR102341506B9 (ko
Inventor
최윤화
장경운
최정호
Original Assignee
제엠제코(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제엠제코(주) filed Critical 제엠제코(주)
Priority to KR1020210027532A priority Critical patent/KR102341506B1/ko
Priority to US17/543,617 priority patent/US20220285304A1/en
Application granted granted Critical
Publication of KR102341506B1 publication Critical patent/KR102341506B1/ko
Publication of KR102341506B9 publication Critical patent/KR102341506B9/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10155—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/2912—Antimony [Sb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32501—Material at the bonding interface
    • H01L2224/32503—Material at the bonding interface comprising an intermetallic compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83455—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

본 발명은 반도체 칩(110)이 탑재되는 패드 기판(120), 패드 기판(120) 상에 반도체 칩(110)의 한 변(L1)의 길이와 같거나 길게 펴져 형성되는 솔더(130), 및 패드 기판(120) 상에 반도체 칩(110)의 적어도 한 변(L1)의 길이보다 길게 형성되어 용융된 솔더(130)가 적어도 일정량 채워지는 음각홈(140)을 포함하며, 솔더(130)는 음각홈(140) 안에 적어도 1㎛ 이상의 두께로 적어도 3㎛ 이상의 길이로 채워지고, 음각홈(140) 내부 벽면의 일정 영역에는 금속간 화합물 층(150)이 형성되어, 반도체 칩의 유동을 제한하여 후속 공정에서의 품질을 향상시키고, 솔더와 패드 기판 상호간의 전기적 및 기계적 결합을 안정화시킬 수 있는, 반도체 패키지를 개시한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 칩 주변영역에 음각홈을 형성하여 용융된 솔더의 확산을 최소화하여서 반도체 칩의 탑재위치에서의 유동을 제한하여 후속 공정에서의 품질을 향상시키고, 솔더와 패드 기판 상호간의 전기적 및 기계적 결합을 안정화시킬 수 있는, 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 칩, 특히 전력 반도체를 패드 기판의 금속 부분에 붙이기 위해서 솔더를 사용하여 용융된 솔더에 의해 패드 기판 상에 반도체 칩을 부착한다.
한편, 용융된 솔더가 패드 기판의 금속 표면에서 퍼져 확산되면서 반도체 칩도 의도치 않게 유동하게 되어 원래의 탑재위치에서 이탈하여 후속 공정 작업의 품질에 영향을 주게 되어서, 이러한 유동을 방지하고자 에폭시 접착제 또는 PI계열의 필름을 이용하여 반도체 칩 주변에 벽을 형성하여 용융된 솔더가 확산되는 것을 차단하기도 한다.
이와 관련한 선행기술로서, 한국 공개특허공보 제10-2017-0041518호가 개시되어 있는데, 종래의 반도체 패키지 제조 방법은, 도 1에 예시된 바와 같이, 반도체 칩 실장 영역을 둘러싸도록 제1 노즐(N1')을 이용하여 저온의 제1 용액을 분사하여 댐(310')을 형성하여서, 반도체 칩(220')의 주변의 수동 소자(120') 및 외부 접속 단자로 원하지 않게 유출되는 것을 방지하기 위해 반도체 칩 실장 영역을 포위하도록 형성한다.
하지만, 이와 같은 방식은 패키지 기판(100') 상에 별도로 댐(310')을 형성하는 공정을 추가로 수행하여야 하므로 비용 측면에서 비효율적이고, 패키지 기판(100') 상에서 돌출된 형태로 댐(310')을 형성하여 디자인 측면에서 상당한 제약을 받는 문제점이 있다.
이에, 저비용으로 반도체 칩 주변영역에 다양한 패턴의 음각홈을 형성하여 용융된 솔더의 확산을 최소화할 수 있는 기술이 요구된다.
한국 공개특허공보 제10-2017-0041518호 (반도체 패키지 제조 방법, 2017.04.17) 한국 등록특허공보 제10-2068078호 (음각 패턴이 형성된 반도체 칩 패키지, 2020.01.20) 한국 등록특허공보 제10-1807420호 (반도체 패키지, 2017.12.12)
본 발명의 사상이 이루고자 하는 기술적 과제는, 반도체 칩 주변영역에 다양한 패턴의 음각홈을 레이저가공에 의해 패드 기판 상에 형성하여 용융된 솔더의 확산을 최소화하여서 반도체 칩의 탑재위치에서의 유동을 제한하여 후속 공정에서의 품질을 향상시키고, 솔더와 패드 기판 상호간의 전기적 및 기계적 결합을 안정화시킬 수 있는, 반도체 패키지 및 그 제조방법을 제공하는 데 있다.
전술한 목적을 달성하고자, 본 발명의 일 실시예는, 반도체 칩이 탑재되는 패드 기판; 상기 패드 기판 상에 상기 반도체 칩의 한 변의 길이와 같거나, 또는 상기 반도체 칩의 한 변의 길이보다 길게 펴져 형성되는 솔더; 및 상기 패드 기판 상에 상기 반도체 칩의 적어도 한 변의 길이보다 길게 형성되어 용융된 상기 솔더가 적어도 일정량 채워지는 음각홈;을 포함하며, 상기 솔더는 상기 음각홈 안에 적어도 1㎛ 이상의 두께로, 적어도 3㎛ 이상의 길이로 채워지고, 상기 음각홈 내부 벽면의 일정 영역에는 금속간 화합물 층이 형성되는, 반도체 패키지를 제공한다.
또한, 상기 패드 기판은 1층 이상의 금속층을 포함하고, 최상위 금속층은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어질 수 있다.
또한, 상기 패드 기판은 1층 이상의 절연층을 포함하고, 상기 절연층 상부의 최상위 금속층은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어질 수 있다.
또한, 상기 절연층은 Al2O3, AIN, PI 또는 Si3N4로 이루어질 수 있다.
또한, 상기 음각홈의 외측 가장자리에는 상기 패드 기판의 표면으로부터 일정 높이로 금속돌기가 형성될 수 있다.
또한, 상기 금속돌기는 1㎛ 이상의 높이와 2㎛ 이상의 길이로 한 개 이상 형성될 수 있다.
또한, 상기 솔더는 Sn, Ag, Pb 및 Sb 중 어느 하나의 성분을 조성으로 할 수 있다.
또한, 상기 음각홈은 레이저가공되어 패턴 형성될 수 있다.
또한, 상기 반도체 칩과 상기 패드 기판 사이의 솔더 기공은 상기 반도체 칩의 면적 대비 15% 이하일 수 있다.
또한, 상기 음각홈의 깊이는 3㎛ 내지 150㎛일 수 있다.
또한, 상기 음각홈의 깊이는 상기 반도체 칩의 두께와 같거나, 또는 상기 반도체 칩의 두께보다 작을 수 있다.
또한, 상기 음각홈은 상기 패드 기판 상에 상기 반도체 칩이 탑재되는 영역 외곽에 한 개 이상의 크기가 상이한 사각형 패턴 또는 원형 패턴 또는 타원형 패턴이 단독으로 또는 조합되어 형성될 수 있다.
또한, 상기 음각홈은 상기 패드 기판 상에 상기 반도체 칩이 탑재되는 영역 외곽에 상기 반도체 칩의 한 변보다 길게 형성된 한 개 이상의 라인 패턴으로 형성될 수 있다.
또한, 상기 음각홈은 V자 또는 U자의 골 형상으로 음각될 수 있다.
또한, 상기 음각홈 내부 벽면의 상기 금속간 화합물 층은 Sn, Ag 또는 Pb 성분을 함유할 수 있다.
또한, 상기 금속돌기 주변 영역에 상기 금속간 화합물 층이 형성되고, 상기 금속간 화합물 층은 Sn, Ag 또는 Pb 성분을 함유할 수 있다.
또한, 상기 음각홈 내부 벽면의 상기 금속간 화합물 층은 150℃ 이상의 온도에서 형성될 수 있다.
또한, 상기 반도체 칩의 상면에는 EMC 소재가 덮혀 있을 수 있다.
또한, 상기 반도체 칩은 IGBT, 다이오드 또는 MOSFET일 수 있다.
또한, 상기 반도체 칩은 인버터, 컨버터 또는 OBC의 부품으로 적용될 수 있다.
한편, 본 발명의 다른 실시예는, 반도체 칩을 준비하는 단계; 상기 반도체 칩이 탑재되는 패드 기판을 준비하는 단계; 상기 패드 기판 상에 상기 반도체 칩의 적어도 한 변의 길이보다 길게 형성되고, 용융되는 솔더가 적어도 일정량 채워지는 음각홈을 레이저가공하는 단계; 및 상기 패드 기판 상에 상기 반도체 칩의 한 변의 길이와 같거나, 또는 상기 반도체 칩의 한 변의 길이보다 길게 펴져 형성되도록 솔더링하는 단계;를 포함하고, 상기 솔더는 상기 음각홈 안에 적어도 1㎛ 이상의 두께로, 적어도 3㎛ 이상의 길이로 채워지고, 상기 음각홈 내부 벽면의 일정 영역에는 금속간 화합물 층이 형성되는, 반도체 패키지 제조방법을 제공한다.
또한, 상기 패드 기판은 1층 이상의 금속층을 포함하고, 최상위 금속층은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어질 수 있다.
또한, 상기 패드 기판은 1층 이상의 절연층을 포함하고, 상기 절연층 상부의 최상위 금속층은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어질 수 있다.
또한, 상기 음각홈은 상기 패드 기판 상에 상기 반도체 칩이 탑재되는 영역 외곽에 한 개 이상의 크기가 상이한 사각형 패턴 또는 원형 패턴 또는 타원형 패턴이 단독으로 또는 조합되어 형성될 수 있다.
또한, 상기 음각홈은 상기 패드 기판 상에 상기 반도체 칩이 탑재되는 영역 외곽에 상기 반도체 칩의 한 변보다 길게 형성된 한 개 이상의 라인 패턴으로 형성될 수 있다.
본 발명에 의하면, 반도체 칩 주변영역에 다양한 패턴의 음각홈을 레이저가공에 의해 패드 기판 상에 형성하여 용융된 솔더의 확산을 최소화하여서 반도체 칩의 탑재위치에서의 유동을 제한하여 후속 공정에서의 품질을 향상시키고, 솔더와 패드 기판 상호간의 전기적 및 기계적 결합을 안정화시킬 수 있는 효과가 있다.
도 1은 종래기술에 의한 음각 패턴이 형성된 반도체 칩 패키지를 예시한 것이다.
도 2 및 도 3은 본 발명의 일 실시예에 의한 반도체 패키지의 구성을 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시예에 의한 반도체 패키지의 사진 및 단면 구조를 도시한 것이다.
도 5는 도 4의 반도체 패키지의 음각홈을 확대 도시한 것이다.
도 6은 도 4의 반도체 패키지의 패드 기판 및 SEM 사진을 각각 예시한 것이다.
도 7은 도 4의 반도체 패키지의 금속간 화합물 층의 SEM 사진을 확대 도시한 것이다.
도 8은 본 발명의 다른 실시예에 의한 반도체 패키지 제조방법의 개략적인 순서도를 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명의 일 실시예에 의한 반도체 패키지는, 반도체 칩(110)이 탑재되는 패드 기판(120), 패드 기판(120) 상에 반도체 칩(110)의 한 변(L1)의 길이와 같거나 길게 펴져 형성되는 솔더(130), 및 패드 기판(120) 상에 반도체 칩(110)의 적어도 한 변(L1)의 길이보다 길게 형성되어 용융된 솔더(130)가 적어도 일정량 채워지는 음각홈(140)을 포함하며, 솔더(130)는 음각홈(140) 안에 적어도 1㎛ 이상의 두께로 적어도 3㎛ 이상의 길이로 채워지고, 음각홈(140) 내부 벽면의 일정 영역에는 금속간 화합물 층(150)이 형성되어, 반도체 칩의 유동을 제한하여 후속 공정에서의 품질을 향상시키고, 솔더와 패드 기판 상호간의 전기적 및 기계적 결합을 안정화시키는 것을 요지로 한다.
이하, 도 2 내지 도 7을 참조하여, 제1실시예에 의한 전술한 구성의 반도체 패키지를 구체적으로 상술하면 다음과 같다.
우선, 패드 기판(120)에는 솔더(130)를 개재하여 패드 기판(120)의 금속 부분에 반도체 칩(110), 예들 들면, 전력 반도체(power semiconductor)가 탑재되어 전기적으로 연결된다.
예컨대, 반도체 칩(110)은 금속의 리드프레임 패드 또는 절연기판 패드 상에 부착되는데, 도 4의 (a)에 도시된 바와 같이 패드 기판(120)이 금속 패드 타입인 경우, 리드프레임 패드를 포함하는 패드 기판(120)은 1층 이상의 금속층(121)이 적층되어 형성된다. 여기서, 반도체 칩(110)이 탑재되는 최상위 금속층은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어질 수 있다.
또는, 도 4의 (b)에 도시된 바와 같이, 패드 기판(120)이 절연기판 패드 타입인 경우, 패드 기판(120)은 1층 이상의 절연층(122)을 포함한다. 여기서, 반도체 칩(110)이 탑재되는 절연층(122) 상부의 최상위 금속층(123)은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어질 수 있다.
여기서, 절연층(122)은 Al2O3, AIN, PI 또는 Si3N4로 이루어질 수 있고, 도 4의 (b) 및 도 6을 참고하면, 절연층(122)의 상부 및 하부에는 각각 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어진 최상위 금속층(123)인 상부 금속층 및 하부 금속층(124)이 적층 형성될 수 있다.
또한, 반도체 칩(110)은 고속스위칭소자인 IGBT(Insulated Gate Bipolar Transistor), 다이오드, MOSFET(Metal Oxide Semiconductor Field-Effect Transistor), 사이리스터(thyristor), 게이트 턴오프 사이리스터(GTO) 또는 트라이액(triac)일 수 있고, 인버터, 컨버터 또는 OBC(On Board Charger)의 부품으로 적용될 수 있다.
한편, 반도체 칩(110)의 상면에는 봉지재, 특히 EMC(Epoxy Molding Compound) 소재가 덮혀 몰딩 성형되어서, 반도체 칩(110)을 밀봉 및 밀폐하여 외부충격, 열, 수분 또는 오염으로부터 보호한다.
다음, 솔더(130)는 패드 기판(120)의 금속 부분에 형성되어 솔더링에 의해 용융되어 반도체 칩(110)을 패드 기판(120)의 최상위 금속층(123)에 부착시킨다.
여기서, 솔더(130)는 패드 기판(120) 상에 반도체 칩(110)의 한 변(L1)의 길이와 같거나 반도체 칩(110)의 한 변(L1)의 길이보다 길게 펴져 형성되어 안정적으로 부착되도록 한다.
또한, 솔더(130)는 Sn, Ag, Pb 및 Sb 중 어느 하나의 성분을 조성으로 하여 형성될 수 있다.
다음, 음각홈(groove)(140)은 패드 기판(120) 상에서 레이저가공에 의해 반도체 칩(110) 주변에 다양한 패턴으로 형성되는데, 구체적으로, 패드 기판(120) 상에 반도체 칩(110)의 적어도 한 변(L1)의 길이보다 길게 음각으로 형성되어 용융된 솔더(130)가 채워지도록 하여서, 솔더(130)가 패드 기판(120)의 최상위 금속층(123) 상에서 퍼져 나가는 것을 차단하여 반도체 칩(110)의 탑재 위치가 유동되지 않도록 하여 후속 공정의 품질에 영향을 주지 않도록 한다.
즉, 도 3의 (a)를 참고하면, 솔더링시에 용융된 솔더(130)가 최상위 금속층(123) 상에서 옆으로 퍼져 나갈 때 일부 솔더가 음각홈(140) 안으로 유입되어 음각홈(140) 외곽으로 더 이상 확산되는 것을 차단하여서, 솔더(130)가 반도체 칩(110)의 부착에 필요한 범위 이상으로 용융되어 유동되는 것을 방지하도록 할 수 있다.
예컨대, 도 3의 (a)를 참고하면, 음각홈(140)의 깊이(D)는 3㎛ 내지 150㎛이도록 레이저가공될 수 있으며, 솔더(130)는 음각홈(140) 안에 적어도 1㎛ 이상의 두께로 적어도 3㎛ 이상의 길이로 채워지고, 음각홈(140) 내부 벽면의 일정 영역에는 반도체특성을 갖는 금속간 화합물 층(Intermetallic Compound Layer)(150)이 형성될 수 있다.
또는, 반도체 칩(110)의 규격 또는 사양에 따라, 음각홈(140)의 깊이(D)는 반도체 칩(110)의 두께와 같거나 반도체 칩(110)의 두께보다 작도록 레이저가공될 수도 있다.
한편, 도 2 및 도 3에 도시된 바와 같이, 음각홈(140)은 패드 기판(120) 상에 반도체 칩(110)이 탑재되는 영역 외곽에 한 개 이상의 크기가 상이한 사각형 패턴(도 3의 (a) 참조), 또는 원형 패턴 또는 타원형 패턴(도 3의 (c) 참조)이 단독으로 또는 조합되어 레이저가공되어 다양한 패턴으로 형성될 수 있다.
또는, 음각홈(140)은 패드 기판(120) 상에 반도체 칩(110)이 탑재되는 영역 외곽에 반도체 칩(110)의 한 변(L1)보다 길게 형성된 한 개 이상의 라인 패턴(도 3의 (b) 참조)으로 형성될 수도 있다.
또한, 도 5에 도시된 바와 같이, 음각홈(140)은 V자(도 5의 (a) 참조) 또는 U자(도 5의 (b) 참조)의 골 형상으로 음각될 수 있고, 음각홈(140)의 외측 가장자리에는 솔더(130)와 접촉하는 최상위 금속층 표면으로부터 일정 높이로 금속돌기(141)가 형성되어서, 솔더(130)와의 접촉면적 및 표면조도를 크게 하여 반도체 칩(110)과 패드 기판(120) 사이의 접합강도를 높이고, 금속돌기(141)와 솔더(130) 사이의 마이크로미터 수준의 틈을 통한 음각홈(140)으로의 수분침투를 차단하여 내부부식을 방지할 수 있는데, 금속돌기(141)는 1㎛ 이상의 높이와 2㎛ 이상의 길이로 한 개 이상 형성될 수 있다.
또한, 반도체 칩(110)과 패드 기판(120) 사이의 솔더 기공(void)은 반도체 칩(110) 면적 대비 15% 이하인 것이 바람직할 수 있는데, 패드 기판(120) 상에서 반도체 칩(110)의 외곽 영역에 다양한 형상으로 패턴 형성된 음각홈(140)에 의해 용용된 솔더(130)가 펴저 나가는 것이 차단되어서, 솔더 기공이 반도체 칩(110) 면적 대비 15% 이하로 줄어들도록 구현되어 반도체 칩(110)과 패드 기판(120) 사이의 전기적 특성과 열전달 특성을 안정적으로 유지할 수 있다.
한편, 앞서 언급한 바와 같이, 도 6 및 도 7에 도시된 바와 같이, 금속간 화합물 층(150)은 음각홈(140) 내부 벽면의 일정 영역과, 금속돌기(141) 주변 영역에 150℃ 이상의 온도에서 형성되고, Sn, Ag 또는 Pb 성분을 함유할 수 있다.
한편, 도 8은 본 발명의 다른 실시예에 의한 반도체 패키지 제조방법의 개략적인 순서도를 도시한 것으로서, 이를 참조하면, 본 발명의 다른 실시예에 의한 반도체 패키지 제조방법은, 반도체 칩을 준비하는 단계(S110), 반도체 칩이 탑재되는 패드 기판을 준비하는 단계(S120), 패드 기판 상에 반도체 칩의 적어도 한 변의 길이보다 길게 형성되고, 용융되는 솔더가 채워지는 적어도 일정량 음각홈을 레이저가공하는 단계(S130), 및 패드 기판 상에 반도체 칩의 한 변의 길이와 같거나 길게 펴져 형성되도록 솔더링하는 단계(140)를 포함하고, 솔더는 음각홈 안에 적어도 1㎛ 이상의 두께로 적어도 3㎛ 이상의 길이로 채워지고, 음각홈 내부 벽면의 일정 영역에는 금속간 화합물 층이 형성되도록 하여, 반도체 칩의 유동을 제한하여 후속 공정에서의 품질을 향상시키고, 솔더와 패드 기판 상호간의 전기적 및 기계적 결합을 안정화시키는 것을 요지로 한다.
여기서, 반도체 칩(110)은 금속의 리드프레임 패드 또는 절연기판 패드 상에 부착되는데, 도 4의 (a)에 도시된 바와 같이 패드 기판(120)이 금속 패드 타입인 경우, 리드프레임 패드를 포함하는 패드 기판(120)은 1층 이상의 금속층(121)이 적층되어 형성된다. 여기서, 반도체 칩(110)이 탑재되는 최상위 금속층은 Cu, Ag, Au 및 Ni 중 어느 하나의 단일 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어질 수 있다.
또는, 도 4의 (b)에 도시된 바와 같이, 패드 기판(120)이 절연기판 패드 타입인 경우, 패드 기판(120)은 1층 이상의 절연층(122)을 포함한다. 여기서, 반도체 칩(110)이 탑재되는 절연층(122) 상부의 최상위 금속층(123)은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어질 수 있다.
여기서, 절연층(122)은 Al2O3, AIN, PI 또는 Si3N4로 이루어질 수 있고, 도 4의 (b) 및 도 6을 참고하면, 절연층(122)의 상부 및 하부에는 각각 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어진 최상위 금속층(123)인 상부 금속층 및 하부 금속층(124)이 적층 형성될 수 있다.
또한, 솔더(130)는 패드 기판(120)의 금속 부분에 형성되어 솔더링에 의한 용융되어 반도체 칩(110)을 패드 기판(120)의 최상위 금속층(123)에 부착시킨다. 여기서, 솔더(130)는 패드 기판(120) 상에 반도체 칩(110)의 한 변(L1)의 길이와 같거나 반도체 칩(110)의 한 변(L1)의 길이보다 길게 펴져 형성되어 안정적으로 부착되도록 한다.
한편, 솔더(130)는 Sn, Ag, Pb 및 Sb 중 어느 하나의 성분을 조성으로 하여 형성될 수 있다.
또한, 음각홈(140)은 패드 기판(120) 상에서 레이저가공에 의해 반도체 칩(110) 주변에 다양한 패턴으로 형성되는데, 구체적으로, 패드 기판(120) 상에 반도체 칩(110)의 적어도 한 변(L1)의 길이보다 길게 음각으로 형성되어 용융된 솔더(130)가 채워지도록 하여서, 패드 기판(120)의 최상위 금속층(123) 상에서 퍼져 나가는 것을 차단하여 반도체 칩(110)의 탑재 위치가 유동되지 않도록 하여 후속 공정의 품질에 영향을 주지 않도록 한다.
즉, 도 3의 (a)를 참고하면, 솔더링시에 용융된 솔더(130)가 최상위 금속층(123) 상에서 옆으로 퍼져 나갈 때 일부 솔더가 음각홈(140) 안으로 유입되어 음각홈(140) 외곽으로 더 이상 확산되는 것을 차단하여서, 솔더(130)가 반도체 칩(110)의 부착에 필요한 범위 이상으로 용융되어 유동되는 것을 방지하도록 할 수 있다.
예컨대, 도 3의 (a)를 참고하면, 음각홈(140)의 깊이(D)는 3㎛ 내지 150㎛이도록 레이저가공될 수 있으며, 솔더(130)는 음각홈(140) 안에 적어도 1㎛ 이상의 두께로 적어도 3㎛ 이상의 길이로 채워지고, 음각홈(140) 내부 벽면의 일정 영역에는 반도체특성을 갖는 금속간 화합물 층(150)이 형성될 수 있다.
또는, 반도체 칩(110)의 규격 또는 사양에 따라, 음각홈(140)의 깊이(D)는 반도체 칩(110)의 두께와 같거나 반도체 칩(110)의 두께보다 작도록 레이저가공될 수도 있다.
한편, 도 2 및 도 3에 도시된 바와 같이, 음각홈(140)은 패드 기판(120) 상에 반도체 칩(110)이 탑재되는 영역 외곽에 한 개 이상의 크기가 상이한 사각형 패턴(도 3의 (a) 참조), 또는 원형 패턴 또는 타원형 패턴(도 3의 (c) 참조)이 단독으로 또는 조합되어 레이저가공되어 다양한 패턴으로 형성될 수 있다.
또는, 음각홈(140)은 패드 기판(120) 상에 반도체 칩(110)이 탑재되는 영역 외곽에 반도체 칩(110)의 한 변(L1)보다 길게 형성된 한 개 이상의 라인 패턴(도 3의 (b) 참조)으로 형성될 수도 있다.
또한, 도 5에 도시된 바와 같이, 음각홈(140)은 V자(도 5의 (a) 참조) 또는 U자(도 5의 (b) 참조)의 골 형상으로 음각될 수 있고, 음각홈(140)의 외측 가장자리에는 솔더(130)와 접촉하는 최상위 금속층 표면으로부터 일정 높이로 금속돌기(141)가 형성되어서, 솔더(130)와의 접촉면적 및 표면조도를 크게 하여 반도체 칩(110)과 패드 기판(120) 사이의 접합강도를 높이고, 금속돌기(141)와 솔더(130) 사이의 마이크로미터 수준의 틈을 통한 음각홈(140)으로의 수분침투를 차단하여 내부부식을 방지할 수 있는데, 금속돌기(141)는 1㎛ 이상의 높이와 2㎛ 이상의 길이로 한 개 이상 형성될 수 있다.
따라서, 전술한 바와 같은 반도체 패키지 및 그 제조방법의 구성에 의해서, 반도체 칩 주변영역에 음각홈을 형성하여 용융된 솔더의 확산을 최소화하여서 반도체 칩의 탑재위치에서의 유동을 제한하여 후속 공정에서의 품질을 향상시키고, 솔더와 패드 기판 상호간의 전기적 및 기계적 결합을 안정화시킬 수 있다.
이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.
110 : 반도체 칩 120 : 패드 기판
121 : 금속층 122 : 절연층
123 : 최상위 금속층 124 : 하부 금속층
130 : 솔더 140 : 음각홈
141 : 금속돌기 150 : 금속간 화합물 층

Claims (25)

  1. 반도체 칩이 탑재되는 패드 기판;
    상기 패드 기판 상에 상기 반도체 칩의 한 변의 길이와 같거나, 또는 상기 반도체 칩의 한 변의 길이보다 길게 펴져 형성되는 솔더; 및
    상기 패드 기판 상에 상기 반도체 칩의 적어도 한 변의 길이보다 길게 형성되어 용융된 상기 솔더가 부분 또는 전체로 채워지는 음각홈;을 포함하며,
    상기 솔더는 상기 음각홈 안에 적어도 1㎛ 이상의 두께로, 적어도 3㎛ 이상의 길이로 채워지고, 상기 음각홈 내부 벽면의 일정 영역에는 금속간 화합물 층이 형성되고,
    상기 음각홈의 외측 가장자리에는 상기 패드 기판의 표면으로부터 일정 높이로 금속돌기가 형성되는 것을 특징으로 하는, 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 패드 기판은 1층 이상의 금속층을 포함하고, 최상위 금속층은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어지는 것을 특징으로 하는, 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 패드 기판은 1층 이상의 절연층을 포함하고, 상기 절연층 상부의 최상위 금속층은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어지는 것을 특징으로 하는, 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 절연층은 Al2O3, AIN, PI 또는 Si3N4로 이루어지는 것을 특징으로 하는, 반도체 패키지.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 금속돌기는 1㎛ 이상의 높이와 2㎛ 이상의 길이로 한 개 이상 형성되는 것을 특징으로 하는, 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 솔더는 Sn, Ag, Pb 및 Sb 중 어느 하나의 성분을 조성으로 하는 것을 특징으로 하는, 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 음각홈은 레이저가공되어 패턴 형성되는 것을 특징으로 하는, 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 반도체 칩과 상기 패드 기판 사이의 솔더 기공은 상기 반도체 칩의 면적 대비 15% 이하인 것을 특징으로 하는, 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 음각홈의 깊이는 3㎛ 내지 150㎛인 것을 특징으로 하는, 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 음각홈의 깊이는 상기 반도체 칩의 두께와 같거나, 또는 상기 반도체 칩의 두께보다 작은 것을 특징으로 하는, 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 음각홈은 상기 패드 기판 상에 상기 반도체 칩이 탑재되는 영역 외곽에 한 개 이상의 크기가 상이한 사각형 패턴 또는 원형 패턴 또는 타원형 패턴이 단독으로 또는 조합되어 형성되는 것을 특징으로 하는, 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 음각홈은 상기 패드 기판 상에 상기 반도체 칩이 탑재되는 영역 외곽에 상기 반도체 칩의 한 변보다 길게 형성된 한 개 이상의 라인 패턴으로 형성되는 것을 특징으로 하는, 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 음각홈은 V자 또는 U자의 골 형상으로 음각되는 것을 특징으로 하는, 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 음각홈 내부 벽면의 상기 금속간 화합물 층은 Sn, Ag 또는 Pb 성분을 함유하는 것을 특징으로 하는, 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 금속돌기 주변 영역에 상기 금속간 화합물 층이 형성되고, 상기 금속간 화합물 층은 Sn, Ag 또는 Pb 성분을 함유하는 것을 특징으로 하는, 반도체 패키지.
  17. 제 1 항에 있어서,
    상기 음각홈 내부 벽면의 상기 금속간 화합물 층은 150℃ 이상의 온도에서 형성되는 것을 특징으로 하는, 반도체 패키지.
  18. 제 1 항에 있어서,
    상기 반도체 칩의 상면에는 EMC 소재가 덮혀 있는 것을 특징으로 하는, 반도체 패키지.
  19. 제 1 항에 있어서,
    상기 반도체 칩은 IGBT, 다이오드 또는 MOSFET인 것을 특징으로 하는, 반도체 패키지.
  20. 제 1 항에 있어서,
    상기 반도체 칩은 인버터, 컨버터 또는 OBC의 부품으로 적용되는 것을 특징으로 하는, 반도체 패키지.
  21. 반도체 칩을 준비하는 단계;
    상기 반도체 칩이 탑재되는 패드 기판을 준비하는 단계;
    상기 패드 기판 상에 상기 반도체 칩의 적어도 한 변의 길이보다 길게 형성되고, 용융되는 솔더가 부분 또는 전체로 채워지는 음각홈을 레이저가공하는 단계; 및
    상기 패드 기판 상에 상기 반도체 칩의 한 변의 길이와 같거나, 또는 상기 반도체 칩의 한 변의 길이보다 길게 펴져 형성되도록 솔더링하는 단계;를 포함하고,
    상기 솔더는 상기 음각홈 안에 적어도 1㎛ 이상의 두께로, 적어도 3㎛ 이상의 길이로 채워지고, 상기 음각홈 내부 벽면의 일정 영역에는 금속간 화합물 층이 형성되며,
    상기 음각홈의 외측 가장자리에는 상기 패드 기판의 표면으로부터 일정 높이로 금속돌기가 형성되는 것을 특징으로 하는, 반도체 패키지 제조방법.
  22. 제 21 항에 있어서,
    상기 패드 기판은 1층 이상의 금속층을 포함하고, 최상위 금속층은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어지는 것을 특징으로 하는, 반도체 패키지 제조방법.
  23. 제 21 항에 있어서,
    상기 패드 기판은 1층 이상의 절연층을 포함하고, 상기 절연층 상부의 최상위 금속층은 Cu, Ag, Au 및 Ni 중 어느 하나의 금속으로 이루어지거나, Cu, Ag, Au 및 Ni 중 어느 하나 이상의 금속을 50% 이상 함유하는 금속화합물로 이루어지는 것을 특징으로 하는, 반도체 패키지 제조방법.
  24. 제 21 항에 있어서,
    상기 음각홈은 상기 패드 기판 상에 상기 반도체 칩이 탑재되는 영역 외곽에 한 개 이상의 크기가 상이한 사각형 패턴 또는 원형 패턴 또는 타원형 패턴이 단독으로 또는 조합되어 형성되는 것을 특징으로 하는, 반도체 패키지 제조방법.
  25. 제 21 항에 있어서,
    상기 음각홈은 상기 패드 기판 상에 상기 반도체 칩이 탑재되는 영역 외곽에 상기 반도체 칩의 한 변보다 길게 형성된 한 개 이상의 라인 패턴으로 형성되는 것을 특징으로 하는, 반도체 패키지 제조방법.
KR1020210027532A 2021-03-02 2021-03-02 반도체 패키지 및 그 제조방법 KR102341506B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210027532A KR102341506B1 (ko) 2021-03-02 2021-03-02 반도체 패키지 및 그 제조방법
US17/543,617 US20220285304A1 (en) 2021-03-02 2021-12-06 Semiconductor package and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210027532A KR102341506B1 (ko) 2021-03-02 2021-03-02 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR102341506B1 true KR102341506B1 (ko) 2021-12-21
KR102341506B9 KR102341506B9 (ko) 2022-07-29

Family

ID=79165380

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210027532A KR102341506B1 (ko) 2021-03-02 2021-03-02 반도체 패키지 및 그 제조방법

Country Status (2)

Country Link
US (1) US20220285304A1 (ko)
KR (1) KR102341506B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230168522A (ko) 2022-06-07 2023-12-14 현대모비스 주식회사 파워모듈 팩
KR20230168513A (ko) 2022-06-07 2023-12-14 현대모비스 주식회사 파워모듈에 적용되는 메탈 클립
KR20230168519A (ko) 2022-06-07 2023-12-14 현대모비스 주식회사 파워모듈의 몰딩부 제조 금형
KR20230168647A (ko) 2022-06-07 2023-12-15 현대모비스 주식회사 파워모듈

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220025545A (ko) * 2020-08-24 2022-03-03 삼성전자주식회사 신뢰성을 향상시킬 수 있는 반도체 패키지

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110123461A (ko) * 2010-05-07 2011-11-15 삼성전기주식회사 반도체 패키지
KR20120062434A (ko) * 2010-12-06 2012-06-14 삼성전기주식회사 반도체 패키지 및 그 제조방법
KR20170041518A (ko) 2015-10-07 2017-04-17 삼성전자주식회사 반도체 패키지 제조 방법
KR101807420B1 (ko) 2016-09-02 2017-12-12 국방과학연구소 반도체 패키지
KR20180046258A (ko) * 2016-10-27 2018-05-08 덕산하이메탈(주) 솔더볼 및 이를 이용한 반도체 패키지
KR102068078B1 (ko) 2018-06-11 2020-01-20 제엠제코(주) 음각 패턴이 형성된 반도체 칩 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110123461A (ko) * 2010-05-07 2011-11-15 삼성전기주식회사 반도체 패키지
KR20120062434A (ko) * 2010-12-06 2012-06-14 삼성전기주식회사 반도체 패키지 및 그 제조방법
KR20170041518A (ko) 2015-10-07 2017-04-17 삼성전자주식회사 반도체 패키지 제조 방법
KR101807420B1 (ko) 2016-09-02 2017-12-12 국방과학연구소 반도체 패키지
KR20180046258A (ko) * 2016-10-27 2018-05-08 덕산하이메탈(주) 솔더볼 및 이를 이용한 반도체 패키지
KR102068078B1 (ko) 2018-06-11 2020-01-20 제엠제코(주) 음각 패턴이 형성된 반도체 칩 패키지

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230168522A (ko) 2022-06-07 2023-12-14 현대모비스 주식회사 파워모듈 팩
KR20230168513A (ko) 2022-06-07 2023-12-14 현대모비스 주식회사 파워모듈에 적용되는 메탈 클립
KR20230168519A (ko) 2022-06-07 2023-12-14 현대모비스 주식회사 파워모듈의 몰딩부 제조 금형
KR20230168647A (ko) 2022-06-07 2023-12-15 현대모비스 주식회사 파워모듈

Also Published As

Publication number Publication date
KR102341506B9 (ko) 2022-07-29
US20220285304A1 (en) 2022-09-08

Similar Documents

Publication Publication Date Title
KR102341506B1 (ko) 반도체 패키지 및 그 제조방법
US10937727B2 (en) Semiconductor module and method for manufacturing semiconductor module
US20130043595A1 (en) Semiconductor Package Containing Silicon-On-Insulator Die Mounted In Bump-On-Leadframe Manner To Provide Low Thermal Resistance
JP5839267B2 (ja) 半導体装置の製造方法
KR102163662B1 (ko) 양면 냉각 파워 모듈 및 이의 제조방법
JP7207150B2 (ja) 半導体装置
CN112701087B (zh) 一种封装结构及封装方法
US8026566B2 (en) Semiconductor device and method for manufacturing semiconductor device
US11410906B2 (en) Semiconductor package and method for fabricating a semiconductor package
US20140339709A1 (en) High power dielectric carrier with accurate die attach layer
US20220278026A1 (en) Method for Fabricating a Substrate with a Solder Stop Structure, Substrate with a Solder Stop Structure and Electronic Device
JP6917127B2 (ja) 半導体装置及びパワーモジュール
JP2015109294A (ja) 電力用半導体装置およびその製造方法
US20230064063A1 (en) Manufacturing method for semiconductor device and semiconductor device
US12027490B2 (en) Semiconductor device and method for fabricating the same
US11387352B2 (en) Power semiconductor device and manufacturing method thereof
JP7423197B2 (ja) 半導体装置
US20230307346A1 (en) Semiconductor device and method of manufacturing the same
JP7136367B2 (ja) 半導体パッケージ
US20240170373A1 (en) Semiconductor device
KR102410257B1 (ko) 양면냉각형 전력반도체 디스크리트 패키지
JPS5951741B2 (ja) 樹脂封止形半導体装置
US20230154811A1 (en) Semiconductor device and method of manufacturing semiconductor device
EP4156247A2 (en) Semiconductor device with a semiconductor chip bonded between a first, plate-shaped electrode with a groove and a second electrode
US20230335516A1 (en) Manufacturing package by solderable or sinterable metallic connection structure applied on sacrificial carrier

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]