CN117878090A - 半导体封装 - Google Patents

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Abstract

半导体封装包括：半导体衬底，包括器件区和边缘区；第一重分布层，在半导体衬底的下表面上；第二重分布层，在半导体衬底的上表面上；通孔，在边缘区中竖直穿透半导体衬底以电连接第一重分布层和第二重分布层；以及电路层，在半导体衬底的下表面与第一重分布层之间。电路层可以包括：电路元件，在半导体衬底的下表面上；电路布线图案，电连接到电路元件和第一重分布层；以及器件层间介电层，基本包围电路元件和电路布线图案，其中，电路元件和电路布线图案设置在器件区中，而不设置在边缘区中。

Description

半导体封装
相关申请的交叉引用
本申请要求于2022年10月12日向韩国知识产权局提交的韩国专利申请第10-2022-0130895号的优先权，其主题通过引用整体并入本文。
技术领域
本发明构思总体上涉及半导体封装及其制造方法。
背景技术
随着各种半导体技术的不断发展，半导体芯片也逐渐变得更加紧凑。然而，更多的功能已经集成到现代和新兴的半导体芯片中。因此，半导体芯片必须在相对较小的面积上设置大量的输入/输出(I/O)焊盘。
多个半导体封装提供对应的半导体芯片的实用可访问性和功能利用。在典型的半导体封装中，使用接合线和/或导电凸块将一个或多个半导体芯片安装(例如，电连接和/或机械组装)在衬底(例如，印刷电路板)上。已经进行了各种研究来提高半导体封装的结构稳定性和电效用。
不好的方面在于，随着当代和新兴的半导体芯片的尺寸不断减小，很难粘附、处理和测试组成的焊球。此外，在根据对应的半导体芯片的尺寸获取多样化的安装板方面也出现了问题。
发明内容
本发明构思的实施例提供了紧凑的半导体封装，其表现出改进的热辐射特性、增加的集成度和改进的电特性。
根据本发明构思的一些实施例，一种半导体封装可以包括：第一半导体衬底，包括器件区和边缘区；第一半导体元件，在器件区上，其中，第一半导体元件形成在第一半导体衬底的有源表面上；第一电路层，设置在第一半导体衬底的有源表面上；第一重分布层，设置在第一电路层上；以及多个第一通孔，在边缘区上，其中，第一通孔竖直穿透第一半导体衬底和第一电路层，并且连接到第一重分布层。第一电路层可以包括：第一器件层间介电层，覆盖第一半导体衬底的有源表面；以及第一电路布线图案，在器件区上，其中，第一电路布线图案设置在第一器件层间介电层中，并且连接到第一半导体元件。第一电路布线图案和第一通孔可以通过第一重分布层电连接。第一通孔可以被布置为至少两列，该至少两列沿第一半导体衬底的侧表面延伸，并且在从器件区朝向第一半导体衬底的侧表面的方向上彼此间隔开。
根据本发明构思的一些实施例，半导体封装可以包括：第一半导体芯片，包括第一硅衬底、形成在第一硅衬底的有源表面上的第一半导体元件、以及设置在第一硅衬底的有源表面上的第一电路层；第一重分布层，设置在第一半导体芯片的有源表面上，并且耦接到第一电路层；第二重分布层，设置在第一半导体芯片的无源表面上；第一通孔，竖直穿透第一半导体芯片，并且将第一重分布层与第二重分布层彼此连接；以及多个焊盘，设置在第一重分布层上。第一电路层可以包括：第一器件层间介电层，覆盖第一硅衬底的有源表面；以及第一电路布线图案，设置在第一器件层间介电层中。第一通孔与第一电路布线图案可以间隔开。
根据本发明构思的一些实施例，半导体封装可以包括：封装衬底；以及芯片封装，安装在封装衬底上。芯片封装可以包括：半导体芯片，包括硅衬底和硅衬底上的电路布线图案，硅衬底具有形成在硅衬底的有源表面上的半导体元件，并且电路布线图案连接到半导体元件；第一重分布层，设置在半导体芯片的第一表面上，第一表面朝向封装衬底；第二重分布层，设置在半导体芯片的第二表面上，第二表面与第一表面相对；以及多个通孔，竖直穿透半导体芯片并且将第一重分布层与第二重分布层彼此连接。通孔可以位于电路布线图案与硅衬底的外侧表面之间。从硅衬底的外侧表面到第一重分布层的导电图案的距离可以小于从硅衬底的外侧表面到电路布线图案的距离。
附图说明
通过结合附图考虑以下详细描述，可以清楚地理解本发明构思的优点、优势和特征以及对本发明构思的制造和使用，其中：
图1是示出了根据本发明构思的实施例的半导体封装10的截面图；
图2是进一步示出了图1的半导体封装10的一部分的截面图；
图3、图4和图5是示出了根据本发明构思的实施例的半导体封装10A、10B和10C的各自的平面图(或俯视图)；
图6和图7是示出了根据本发明构思的实施例的半导体封装11和12的截面图；
图8是进一步示出了图7的半导体封装12的一部分的截面图；
图9是示出了根据本发明构思的实施例的半导体封装13的截面图；
图10是进一步示出了图9的半导体封装13的一部分的截面图；
图11、图12、图13和图14是示出了根据本发明构思的实施例的各种半导体封装的截面图；以及
图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A和图20B(以下统称为“图15A至图20B”)是示出了根据本发明构思的实施例的在一个示例中制造半导体封装的方法的各种相关截面图。
具体实施方式
在整个书面描述和附图中，类似的附图标记和标签用于表示类似或类似的元件、部件、特征和/或方法步骤。在整个书面描述中，某些几何术语可以用于强调关于本发明构思的某些实施例的元件、部件和/或特征之间的相对关系。本领域的技术人员将认识到，这样的几何术语本质上是相对的、在描述关系方面是任意的和/或针对所示实施例的方面。几何术语可以包括，例如：高度/宽度；竖直/水平；顶部/底部；更高/更低；更近/更远；更厚/更薄；近/远；上/下；低于/高于；上/下；中心/侧面；周围；覆盖/底层等。
可以关于由第一方向D1(例如，第一水平方向)、与第一方向D1相交的第二方向D2(例如，第二水平方向)、以及与第一方向D1和第二方向D2基本正交的第三方向D3(例如，竖直方向)描述的假设几何取向来描述本发明构思或其相关方面的某些实施例。
图1是示出了根据本发明构思的实施例的半导体封装10的截面图；图2是进一步示出了图1的半导体封装10的一部分的截面图；图3、图4和图5是示出了根据本发明构思的实施例的半导体封装10A、10B和10C的各自的平面图；并且图6是示出了根据本发明构思的实施例的半导体封装11的截面图。
参照图1与图2，半导体封装10可以包括半导体芯片100，其中，半导体芯片100包括半导体衬底110与电路层120。
在一些实施例中，半导体衬底110的宽度“w”(例如，在第一水平方向D1上测量的尺寸)可以在约3mm至约50mm之间的范围内(例如参见图5)。因此，假设半导体衬底110具有正方形形状，其面积可以在约9mm2至约2,500mm2之间的范围内。半导体衬底110可以包括至少一种半导体材料，诸如单晶硅(Si)。
半导体衬底110可以概念上和/或功能上分为器件区DR和边缘区ER。参照图3、图4和图5，器件区DR可以被设置在中心，而边缘区ER可以至少部分地围绕器件区DR的外围设置。也就是说，具有不同配置的边缘区ER可以基本围绕(或包围)设置在中心的边缘区DR。(例如对图3、图4和图5进行比较)。通过这样的配置，边缘区ER可以水平(例如，在第一水平方向D1和第二水平方向D2上)设置在器件区DR与半导体衬底110的各个外边缘之间。
器件区DR可以是半导体衬底110上可以设置一个或多个半导体元件(例如，半导体芯片100)的区域。相反，边缘区ER可以被理解为其中没有设置半导体元件的区域。在各种实施例中，由器件区DR占据(或指定)的第一区域与由边缘区ER占据(或指定)的第二区域之间的比例可以在约5:95至约95:5之间的范围内。
参照图2，半导体衬底110可以包括第一(或下)表面110a和相对的第二(或上)表面110b。在一些实施例中，半导体衬底110的第一表面110a可以是前表面并且半导体衬底110的第二表面110b可以是后表面。这里，术语“前表面”表示通常包括各种布线、互连线、焊盘、无源元件和/或有源元件的表面。关于此，进一步地，第一表面110a和第二表面110b中的一个或多个可以是有源表面或无源表面。
如图2所示，例如，半导体芯片100可以在其第一表面110a上包括电路层120，其中，电路层120可以以不同方式包括电路元件122和电路布线图案124。这里，图2的电路元件122可以包括各种有源和/或无源元件，诸如一个或多个不同类型的晶体管、电阻器、电容器等。电路布线图案124可以包括可用于以不同方式互连电路元件122的组成部分的一个或多个布线、互连、焊盘、过孔等。
关于电路元件122，一个或多个晶体管TR可以各自包括在半导体衬底110的下部上的源极和漏极、在半导体衬底110的第一表面110a上的栅电极、以及介于半导体衬底110与栅电极之间的栅极介电层。
在一些实施例中，电路元件122可以包括多个晶体管TR和/或一个或多个逻辑电路。如设置在第一表面110a上的器件区DR中，电路元件122可以包括浅器件隔离图案、逻辑单元和/或存储单元。电路元件122通常不会设置在半导体衬底110的边缘区ER上。
半导体衬底110的第一表面110a可以被器件层间介电层126基本覆盖。在器件区DR上，器件层间介电层126可以基本包围电路元件122以及关联的电路写入图案124。在一些实施例中，器件层间介电层126可以完全包围电路元件122，并且可以基本包围电路布线元件124，但是留下选择性暴露的部分(例如，通过器件层间介电层126的下表面暴露的电路布线元件124的所选下表面)。
在一些实施例中，器件层间介电层126可以在半导体衬底110下方延伸，并且可以包括氧化硅(SiO)、氮化硅(SiN)和氮氧化硅(SiON)中的至少一种。备地或附加地，器件层间介电层126可以包括低k介电材料。
器件层间介电层126可以具有单层结构或多层结构。例如，器件层间介电层126可以是基本包含多个布线层的多层结构，其中，蚀刻停止层可以介于与器件层间介电层126相关联的相邻介电层之间。例如，蚀刻停止层可以设置在每个介电层的下表面上，并且可以包括氮化硅(SiN)、氮氧化硅(SiON)和碳氮化硅(SiCN)中的至少一种。
如上所述，器件层间介电层126可以基本包围电路布线图案124。电路布线图案124不延伸到边缘区ER中。因此，电路层120可以仅包括器件区DR中的器件层间介电层126，使得电路层120可以包括器件层间介电层126、电路元件122和电路布线图案124。如图2中所示，电路布线图案124可以以不同方式包括布线图案，诸如水平延伸连接部和/或竖直延伸连接部。
电路布线图案124的一个或多个部分(例如，图2中的部分124a)可以选择性地通过器件层间介电层126暴露。例如，暴露的布线部分124a可以是通过器件层间介电层126暴露的电路布线图案124的下部。因此，在一些实施例中，暴露的布线部分124a可以具有与器件层间介电层126的下表面共面的下表面。电路布线图案124可以以不同方式配置在器件层间介电层126的上表面与下表面之间。
如图2中所示，半导体衬底110可以包括各种配置的电路布线图案124，其中电路布线图案124可以包括例如铜(Cu)和钨(W)中的至少一种。
由电路布线图案124提供的连接接触件可以用于连接电路元件122和/或半导体衬底110。例如，各种连接接触件可以竖直穿透器件层间介电层126以连接晶体管TR的一个或多个源电极、漏电极和栅电极，或者连接到与电路元件122相关联的各个部件。这样的连接接触件可以包括例如钨(W)。
因此，电路层120可以包括电路元件122(以不同方式构成)、器件层间介电层126和电路布线图案124。
半导体芯片100还可以包括设置在边缘区ER上的一个或多个通孔130。通孔130可以是形成竖直连接路径的各个导电图案。通孔130可以竖直穿透半导体衬底110和器件层间介电层126。通孔130可以暴露在器件层间介电层126的下表面和/或半导体衬底110的上表面上。通孔130可以设置在半导体衬底110的边缘区ER上，但不设置在器件区DR上。通孔130中的每一个可以具有椭圆形横截面形状，并且具有约0.001mm至约1mm之间的范围内的直径“d”(例如参见图3)。每个通孔130可以具有在约0.5至约10之间的范围内的纵横比。通孔130可以包括例如铜(Cu)、铝(Al)、金(Au)、银(Ag)、锡(Sn)、碳(C)、钴(Co)、锰(Mn)、和铅(Pb)中的至少一种。
由于通孔130设置在边缘区ER上，因此它们与器件区DR水平(例如，在第一水平方向D1或第二水平方向D2上)间隔开。因此，通孔130与电路布线图案124水平间隔开，使得通孔130不直接连接到电路布线图案124。此外，利用这种配置，通孔130比电路布线图案124更靠近半导体衬底110的外边缘。因此，从半导体衬底110的外边缘到通孔130的距离小于从半导体衬底110的外边缘到电路布线图案124的距离。
在一些实施例中，通孔130可以设置成包括沿边缘区ER的至少一侧延伸的至少两列的布置。例如，如图3所示，通孔130可以设置在边缘区的相对侧。或者，如图4所示，通孔130可以设置在边缘区ER的所有四个侧边上。相邻的通孔130之间的间隔“g”可以在约0.001mm至约1mm之间的范围内(例如参见图3)。并且在一些实施例中，与半导体芯片100相关的通孔130的数量的范围可以在1至10,000之间的范围内。
参照图5，通孔130不需要沿边缘区ER的所有侧边设置，也不需要完全占据侧边。例如，一个或多个附加元件140可以设置(例如，水平间隔开)在边缘区ER的至少一侧上。因此，附加元件140可以与器件区DR和电路布线图案124水平间隔开。因此，附加元件140不直接连接到电路布线图案124。附加元件140可以比电路布线图案124更靠近半导体衬底110的外边缘。这里，附加元件140可以以不同方式包括无源元件，诸如电阻器或电容器。作为一个示例，附加元件140可以包括竖直穿透半导体衬底110和电路层120的电阻器。作为另一示例，附加元件140可以包括竖直穿透半导体衬底110和电路层120的圆柱形电容器。
在一些实施例中，附加元件140可以将第一重分布层200的设置在半导体芯片100的上表面上的部分与第二重分布层300的设置在半导体芯片100的下表面上的部分电连接。
第一重分布层200可以设置在半导体衬底110的第一表面110a上。例如，第一重分布层200可以覆盖电路层120。第一重分布层200可以同时覆盖器件区DR和边缘区ER。第一重分布层200可以包括一个或多个第一布线层，其中，第一布线层彼此竖直堆叠。每个第一布线层可以包括第一重分布介电层210以及第一重分布介电层210中的第一重分布导电图案220。当设置多个第一布线层时，一个第一布线层的第一重分布导电图案220可以电连接到与该第一布线层相邻的另一第一布线层的第一重分布导电图案220。
第一重分布介电层210可以包括例如介电聚合物或光成像电介质(PID)，其中，光成像电介质可以包括光敏聚酰亚胺(PI)、聚苯并恶唑(PBO)、酚类聚合物和苯并环丁烯聚合物中的至少一种。或者，第一重分布介电层210可以包括介电材料，诸如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和/或介电聚合物。
第一重分布导电图案220可以设置在第一重分布介电层210上。
第一重分布导电图案220可以在第一重分布电介电层210上水平延伸。
第一重分布导电图案220可以是用于在第一布线层中重分布的部件。
第一重分布导电图案220可以设置在器件区DR和边缘区ER两者上。第一重分布导电图案220的至少一部分可以比电路布线图案124更靠近半导体衬底110的外边缘。例如，从半导体衬底110的外边缘到第一重分布导电图案220的距离可以小于从半导体衬底110的外边缘到电路布线图案124的距离。第一重分布导电图案220可以使得电路布线图案124的电连接从器件区DR扩展到边缘区ER。第一重分布导电图案220可以包括导电材料，诸如铜(Cu)和铝(Al)。
第一重分布导电图案220可以具有镶嵌结构。例如，第一重分布导电图案220可以具有整体连接成单一元件的头部和尾部。第一重分布导电图案220的头部和尾部可以具有倒T形横截面。
第一重分布导电图案220的头部可以是使得第一重分布层200中的布线水平扩展的焊盘或线部分。头部可以设置在第一重分布介电层210的下表面上。例如，头部可以从第一重分布电介电层210的下表面突出。第一布线层中的最下面的第一布线层的第一重分布导电图案220可以暴露在第一重分布介电层210的下表面上。最下面的第一布线层的第一重分布导电图案220可以具有与第一重分布介电层210的下表面共面的下表面。
第一重分布导电图案220的尾部可以是用于对第一重分布层200中的布线进行竖直连接的过孔部分。尾部可以耦接到覆盖尾部的另一第一布线层。例如，一个第一重分布导电图案220的尾部可以从一个第一重分布导电图案220的头部的上表面延伸，并且可以穿透第一重分布介电层210以耦接到另一第一重分布导电图案220的头部，该另一第一重分布导电图案220包括在覆盖所述一个第一重分布导电图案220的尾部的另一第一布线层中。包括在第一布线层中的最上面的第一布线层中的第一重分布导电图案220的尾部可以穿透第一重分布介电层210以耦接到半导体芯片100。例如，最上面的第一布线层的第一重分布导电图案220可以耦接到器件区DR上的暴露的布线部分124a，并且可以耦接到边缘区ER上的通孔130。通孔130、半导体芯片100的电路元件122和电路布线图案124可以通过第一重分布层200彼此电连接。
第二重分布层300可以设置在半导体衬底110的第二表面110b上。例如，第二重分布层300可以覆盖半导体衬底110的第二表面110b。第二重分布层300可以同时覆盖器件区DR和边缘区ER。第二重分布层300可以包括一个或多个竖直堆叠的第二布线层。每个第二布线层可以包括第二重分布介电层310以及第二重分布介电层310中的第二重分布导电图案320。当设置多个第二布线层时，一个第二布线层的第二重分布导电图案320可以电连接到与该第二布线层相邻的另一第二布线层的第二重分布导电图案320。
第二重分布介电层310可以包括介电聚合物或光成像电介质(PID)。例如，光成像电介质可以包括例如光敏聚酰亚胺(PI)、聚苯并恶唑(PBO)、酚类聚合物和苯并环丁烯聚合物中的至少一种。或者，第二重分布介电层310可以包括介电材料，诸如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)和/或介电聚合物。
第二重分布导电图案320可以设置在第二重分布介电层310上。
第二重分布导电图案320可以在第二重分布介电层310上水平延伸。
第二重分布导电图案320可以是用于在第二布线层中重分布的部件。
第二重分布导电图案320可以包括导电材料，诸如铜(Cu)和铝(Al)。第二重分布导电图案320可以具有镶嵌结构。例如，第二重分布导电图案320可以具有整体连接成单个整体件的头部和尾部。第二重分布导电图案320的头部和尾部可以具有T形横截面。
第二重分布导电图案320的头部可以是使得第二重分布层300中的布线水平扩展的焊盘或线部分。头部可以设置在第二重分布介电层310的上表面上。例如，头部可以从第二重分布介电层310的上表面突出。第二布线层中的最上面的第二重分布导电图案320可以通过第二重分布介电层310的上表面暴露。最上面的第二布线层的第二重分布导电图案320可以与第二重分布介电层310的上表面共面。半导体封装、半导体芯片或电子元件可以单独安装在最上面的第二布线层的第二重分布导电图案320上。
第二重分布导电图案320的尾部可以是用于对第二重分布层300中的布线进行竖直连接的过孔部分。尾部可以耦接到位于尾部下方的另一第二布线层。例如，一个第二重分布导电图案320的尾部可以从该第二重分布导电图案320的下表面延伸，并且可以穿透第二重分布介电层310以耦接到另一第二布线层的第二重分布导电图案的头部，该另一第二布线层的第二重分布导电图案的头部位于所述一个第二重分布导电图案320的尾部下方。包括在第二布线层中的最下面的第二重分布导电图案320的尾部可以穿透第二重分布介电层310以耦接到通孔130。例如，最下面的第二布线层的第二重分布导电图案320可以耦接到边缘区ER上的通孔130。第二重分布层300可以通过通孔130和第一重分布层200电连接到半导体芯片100的电路布线图案124和电路元件122。从第一重分布层200的下表面到第二重分布层300的上表面的距离可以在约0.03mm至约1mm之间的范围内。
在一些实施例中，第一重分布层200和第二重分布层300可以分别设置在半导体芯片100的下表面和上表面上。在该配置中，第一重分布层200和第二重分布层300可以不通过使用在器件区DR中设置到半导体芯片100的一侧的连接元件，而是通过使用直接穿透半导体芯片100的边缘区ER的通孔130来进行互连。这允许半导体芯片100占据相对较小的面积。
此外，由于第一重分布层200和第二重分布层300使用通孔130连接，因此不需要模制元件来覆盖(例如，隔离和/或保护)单独设置的连接元件。因此，由半导体芯片100产生的热能(以下称为“热”)可以更容易地从半导体封装10中排出。也就是说，排出由半导体芯片100产生的热量的过程将不会受到模制元件的绝缘特性的热阻碍，而是可以从半导体芯片100的侧表面、上表面和下表面有效地排出热量。这种能力改善了半导体封装10的整体热辐射特性。
如上所述，不在包括与半导体芯片100相关联的电路元件122和电路布线图案124在内的器件区DR中设置通孔130。因此，可以实现与电路元件122相关的增加的布局自由度、以及与电路布线图案124相关的布局自由度和互连自由度。电路元件122和电路布线图案124的布局和互连的这种扩展自由度可以实现半导体封装10的进一步集成。因此，可以提供更紧凑的半导体封装，其具有更高的集成度，并且整体电气性能也得到改善。
参照图6，根据本发明构思的实施例的半导体封装11还可以包括提供半导体封装11的外部耦接的一个或多个部件。例如，如图6所示，衬底保护层410可以附加地设置在第一重分布层200的下表面上，以基本覆盖第一重分布介电层210和第一重分布导电图案220。衬底保护层410可以包括以下至少一项：高密度等离子体(HDP)氧化物、未掺杂的硅酸盐玻璃(USG)、原硅酸四乙酯(TEOS)、氮化硅(SiN)、氧化硅(SiO)、碳氧化硅(SiOC)、氮氧化硅(SiON)和碳氮化硅(SiCN)。衬底保护层410可以实现为单层结构或多层结构。
一个或多个外部焊盘420可以设置在衬底保护层410的下表面上。外部焊盘420可以设置在器件区DR和边缘区ER中的至少一个上。因此，虽然半导体衬底110的电路元件122和电路布线图案124可以仅设置在器件区DR中，但是在一些实施例中，外部焊盘420可以设置在器件区DR和边缘区ER两者中。外部焊盘420中的最外面的外部焊盘可以设置为比电路布线图案124更靠近半导体衬底110的外边缘。在一些实施例中，外部焊盘420可以穿透衬底保护层410以牢固地连接到第一重分布层200的第一重分布导电图案220。外部焊盘420可以用作耦接外部端子430的焊盘。例如，外部焊盘420可以对应于外部端子430所接合到的凸块下金属。
外部端子430可以分别对应地设置在外部端子430的下表面。外部端子430可以实现为焊球和/或焊凸块。并且基于外部端子430的给定类型，半导体封装11可以符合与球栅阵列(BGA)、精细球栅阵列(FBGA)或接点栅格阵列(LGA)相关联的常规技术手段。
图7是示出了根据本发明构思的实施例的半导体封装12的截面图，并且图8是进一步部分地示出图7的半导体封装12的放大截面图。这里，可以将图7和图8与图1和图2进行比较，并且将仅描述实质性差异。
值得注意的是，图7和图8的半导体封装12不包括图1和图2的半导体封装10的第二重分布层300。因此，可以暴露通孔130的各个上表面以及半导体衬底110的第二表面110b。这种配置允许在其上选择性地安装另一半导体封装、另一半导体芯片或各种元件和/或部件。
图9是示出了根据本发明构思的实施例的半导体封装13的截面图，并且图10是进一步部分地示出图9的半导体封装13的放大截面图。
参照图9和图10，半导体封装13可以包括竖直堆叠的多个第一半导体封装P1和第二半导体封装P2。
这里，在一些实施例中，第一封装P1可以基本类似于图6的半导体封装11。也就是说，第一封装P1可以包括半导体芯片100、在半导体芯片100的下表面上的第一重分布层200、在半导体芯片100的上表面上的第二重分布层300、以及设置在第一重分布层200下方的衬底保护层410、外部焊盘420和外部端子430。如前所述，半导体芯片100可以包括半导体衬底110、在器件区DR中的有源表面110a(例如，第一表面100a)上的电路元件122、与器件区DR中的电路元件122连接的电路布线图案124、覆盖半导体衬底110的有源表面110a上的电路布线图案124和电路元件122的器件层间介电层126、以及半导体衬底110的边缘区ER中的穿透半导体衬底110和器件层间介电层126，以连接第一重分布层200和第二重分布层300的通孔130。第二重分布导电图案320可以包括在第二重分布层300的上表面上的暴露的部分322，并且部分322对应于其上可以安装第二封装P2的上焊盘322。
这里，每个上焊盘322可以具有在约0.5μm至约20μm之间的范围内的宽度，并且以约0.5μm至约20μm之间的范围内的间隔分离。
或者，第一封装P1可以基本类似于图1和图2的半导体封装10。也就是说，第一封装P1可以不包括位于第一重分布层200下方的衬底保护层410、外部焊盘420和外部端子430中的任何一个。
或者，第一封装P1可以基本类似于图7和图8的半导体封装12。也就是说，第一封装P1可以从半导体衬底110的第二表面110b省略第二重分布层300。在这种情况下，通孔130的上部可以通过半导体衬底110的上表面暴露，其中，通孔130的暴露的上部可以分别对应于其上可以安装第二封装P2的焊盘。
在图9和图10的半导体封装13的上下文中，第二封装P2可以基本类似于图1和图2的半导体封装10。也就是说，第二封装P2可以包括半导体芯片100、在半导体芯片100的下表面上的第一重分布层200、以及在半导体芯片100的上表面上的第二重分布层300。如前所述，半导体芯片100可以包括半导体衬底110、形成在器件区DR的有源表面110a上的电路元件122、与器件区DR中的电路元件122连接的电路布线图案124、基本覆盖半导体衬底110的有源表面110a上的电路布线图案124和电路元件122的器件层间介电层126、以及边缘区ER中的穿透半导体衬底110和器件层间介电层126，以连接第一重分布层200和第二重分布层300的通孔130。这里，第一重分布导电图案220可以包括在第一重分布层200的下表面上的部分222，其中，第一重分布导电图案220的部分222分别对应于其上可以安装第二封装P2的下焊盘222。同样，下焊盘222的宽度可以在约0.5μm至约20μm之间的范围内，并且可以以约0.5μm至约20μm之间的范围内的间隔分离。
第二封装P2可以以不同方式安装在第一封装P1上，使得第一封装P1的第二重分布层300的上焊盘322与第二封装P2的第一重分布层200的下焊盘222竖直对齐。一旦实现正确对齐，第一封装P1和第二封装P2可以设置为相接触，从而准备接合。
因此，在第一封装P1与第二封装P2之间的界面上，第一封装P1中的第二重分布层300的第二重分布介电层310可以接合到第二封装P2中的第一重分布层200的第一重分布介电层210。在这种情况下，第二重分布介电层310和第一重分布介电层210的接合可以构成氧化物、氮化物和/或氮氧化物的混合接合。在这方面，术语“混合接合”表示一种接合方法，其中两种或更多种同类成分(例如，氧化物、氮化物、金属等)至少部分地在其间的界面处融合。例如，第二重分布介电层310和第一重分布介电层210彼此接合，从而在第二重分布介电层310与第一重分布介电层210之间形成连续的不可见边界。因此，假设第二重分布介电层310和第一重分布介电层210由相同材料形成，那么第二重分布介电层310与第一重分布介电层210之间将不存在可辨别的界面。
然而，本领域的技术人员将理解，混合接合只是可用于将第二封装P2有效地安装(例如，电连接和/或机械组装)在第一封装P1上的若干方法中的一种。
在一些实施例中，第一封装P1与第二封装P2(例如，第一封装P1中的第二重分布层300的上焊盘322与第二封装P2中的第一重分布层200的下焊盘222)之间的一个或多个导电界面可以用于有效地将第二封装P2安装在第一封装P1上。例如，假设前述配置，上焊盘322和下焊盘222可以经过金属间混合接合。因此，具有相同材料的上焊盘322和下焊盘222可以在没有可辨别的材料边界的情况下彼此接合。
图11是示出了根据本发明构思的实施例的半导体封装14的截面图。
参照图11，第一封装P1可以基本类似于图6的半导体封装11。也就是说，第一封装P1可以包括半导体芯片100、在半导体芯片100的下表面上的第一重分布层200、在半导体芯片100的上表面上的第二重分布层300，其中，衬底保护层410、外部焊盘420和外部端子430设置在第一重分布层200下方。半导体芯片100可以包括半导体衬底110、在器件区DR的有源表面110a上的电路元件122、与器件区DR中的电路元件122连接的电路布线图案124、基本覆盖半导体衬底110的有源表面110a上的电路布线图案124和电路元件122的器件层间介电层126、以及边缘区ER中的穿透半导体衬底110和器件层间介电层126，以连接第一重分布层200和第二重分布层300的通孔130。第二重分布导电图案320可以具有通过第二重分布层300的上表面暴露的部分322，并且第二重分布导电图案320的部分322可以对应于其上可以安装第二封装P2的上焊盘322。
第二封装P2也可以基本类似于图6的半导体封装11。
因此，第二封装P2可以安装在第一封装P1上。例如，第二封装P2可以设置在第一封装P1上，使得第一封装P1的第二重分布层300的上焊盘322与第二封装P2的外部焊盘420竖直对齐。这里，第一封装P1和第二封装P2可以在竖直方向上彼此间隔开。
一旦正确对齐，第一封装P1和第二封装P2可以使用(例如)混合接合方法彼此连接。例如，第二封装P2的外部端子430可以介于第一封装P1的上焊盘322与第二封装P2的外部焊盘420之间。外部端子430可以将第一封装P1的上焊盘322连接到第二封装P2的外部焊盘420。
底部填充元件(未示出)可以设置在第一封装P1与第二封装P2之间，其中，底部填充元件可以在填充第一封装P1与第二封装P2之间的空间的同时基本包围外部端子430。
图9和图10示出了半导体封装13，其中，具有相似尺寸和配置的第一封装P1和第二封装P2被竖直对齐并且以一个在另一个之上的方式竖直堆叠。相比之下，图12和图13分别是示出了根据本发明构思的实施例的半导体封装15和16的截面图，其中，至少两个堆叠封装的尺寸和配置不同并且未竖直对齐。
参照图12，半导体封装15包括封装衬底510，诸如在其上表面上具有信号图案(未示出)的印刷电路板(PCB)。封装衬底510还可以包括衬底端子520(例如，焊球、导电凸块或导电焊盘)。在一些实施例中，衬底端子520可以配置为球栅阵列(BGA)、精细球栅阵列(FBGA)或接点栅格阵列(LGA)。
半导体封装15中的第一(或下)封装P1可以基本类似于图6的半导体封装11，并且可以使用(例如)倒装芯片安装技术安装在封装衬底510上。与第一封装P1相关联的外部端子430可以分别连接到设置在封装衬底510的上表面上的信号图案。
半导体封装15还可以包括导电柱540，导电柱540水平设置在封装衬底510上并与第一封装P1的至少一侧相邻。因此，导电柱540可以与第一封装P1的侧表面水平间隔开。每个导电柱540可以具有沿基本垂直于封装衬底510的上表面的方向延伸的柱形。导电柱540可以以不同方式连接到封装衬底510的信号图案。在一些实施例中，导电柱540的各个上表面可以设置在与第一封装P1的上表面相同的高度处。(在此上下文中，术语“高度”表示通常在第三(或竖直)方向上相对于任意选择的参考(例如，水平表面或点，诸如封装衬底510的上表面)所测量的距离)。导电柱540可以包括至少一种金属材料，诸如铜(Cu)和钨(W)。虽然未示出，但是每个导电柱540可以包括以不同方式设置在底部和/或侧表面上的种子层。
第二封装P2可以设置在导电柱540的上表面和第一封装P1上。第二封装P2可以与图1和图2的半导体封装10基本相同。因此，第二封装P2可以设置在第一封装P1的第二重分布层300上。然而，此处，第二封装P2和第一封装P1可以设置为偏移堆叠结构。例如，第一封装P1和第二封装P2可以在第一水平方向D1和第二水平方向D2中的至少一个上水平偏移，使得第一封装P1和第二封装P2的上表面形成阶梯结构。
因此，第二封装P2的第一部分可以与第一封装P1重叠，而第二封装P2的第二部分可以水平延伸(或突出)超过第一封装P1的侧表面。
因为第二封装P2可以至少部分地安装在第一封装P1的上表面上并且还可以安装在导电柱540的上表面上，所以第二封装P2的下表面可以与封装衬底510的上表面基本平行。
第一封装P1的第二重分布层300的至少一些上焊盘322可以与第二封装P2的第一重分布层200的下焊盘222竖直对齐。以这种方式，第一封装P1和导电柱540可以与第二封装P2接触。
一旦被正确设置并且被布置为相接触，就可以使用(例如)混合接合方法将第一封装P1和第二封装P2彼此接合。因此，在第一封装P1与第二封装P2之间的各个界面处，第一封装P1的第二重分布层300的上焊盘322可以接合到第二封装P2的第一重分布层200的下焊盘222。在这方面，第一封装P1的上焊盘322可以使用(例如)金属间混合接合方法至少部分地与第二封装P2的下焊盘222融合。
导电柱540也可以连接到第二封装P2。例如，导电柱540的上表面可以分别布置成与包括在第二封装P2中的第一重分布层200的下焊盘222接触，然后使用(例如)金属间混合接合方法接合。或者，导电柱540可以分别通过连接端子(例如，焊球)连接到第二封装P2的下焊盘222。
因此，第二封装P2可以通过导电柱540或通过第一封装P1的第一重分布层200、通孔130和第二重分布层300电连接到封装衬底510。并且由于第二封装P2不仅通过导电柱540而且通过第一封装P1连接到封装衬底510，因此可以减少安装第二封装P2所需的导电柱540的总数，从而能够减小半导体封装15的整体尺寸。
附加地，模制层530(例如，介电聚合物，诸如环氧树脂模制化合物(EMC))可以设置在封装衬底510上，以覆盖封装衬底510的暴露的部分并且基本包围导电柱540、第一封装P1和第二封装P2。因此，在一些实施例中，模制层530可以覆盖第一封装P1和第二封装P2中的每一个的侧表面和上表面。或者，模制层530可以暴露第二封装P2的上表面。在第一封装P1的一侧，模制层530可以填充封装衬底510与第二封装P2之间的空间。模制层530可以基本包围封装衬底510与第二封装P2之间的导电柱540。
在一些实施例中，多个第二封装P2可以水平设置并竖直堆叠在第一封装P1上。例如，图13是示出了包括多个(例如，第一个和第二个)第二封装P2的半导体封装16的截面图，第二封装P2以水平(或横向)偏移的堆叠结构设置在第一封装P1顶部。
在这方面，第二封装P2中的第一个第二封装可以堆叠在第一封装P1上并且在一个方向上水平偏移，并且第二封装P2中的第二个第二封装可以堆叠在第一封装P1上并且在另一方向上水平偏移。因此，第二封装P2中的第一个第二封装可以延伸超过第一封装P1的一个侧表面，并且第二封装P2中的第二个第二封装可以延伸超过第一封装P1的与该侧表面相对的另一侧表面。
半导体封装16可以包括封装衬底510以及导电柱540。然而，这里，导电柱540可以水平设置在第一封装P1的任一侧(或两侧)。例如，第一组导电柱540可以设置到第一封装P1的一侧，并且可以用于电连接封装衬底510和第二封装P2中的第一个。附加地，第二组导电柱540可以设置到第一封装P1的与该侧相对的另一侧，并且可以用于电连接封装衬底510和第二封装P2中的第二个第二封装。
同样，模制层530可以设置在封装衬底510上以基本围绕导电柱540、第一封装P1和第二封装P2。因此，模制层530可以填充封装衬底510与第二封装P2之间的空间，并且围绕封装衬底510与第二封装P2之间的导电柱540。
图14是示出了根据本发明构思的实施例的半导体封装17的截面图。
参照图14，可以如上所述设置封装衬底510和衬底端子520。然而，与如图12和图13中描述的竖直堆叠的封装(P1、P2)不同，多个第一封装P1可以设置在封装衬底510的上表面上。每个第一封装P1可以基本类似于图6的半导体封装11。第一封装P1可以在封装衬底510上彼此水平间隔开，并且使用(例如)倒装芯片安装方法分别安装在封装衬底510上。这里，每个第一封装P1的各个外部端子430可以电连接到封装衬底510上的信号图案。
图15A至图20B是示出了根据本发明构思的实施例的在一个示例中制造半导体封装的方法的相关的截面图。
参照图15A和图15B，设置晶片并且可以用作半导体衬底110的基础。然后可以在半导体衬底110的前表面110a上形成电路元件122。例如，可以通过在半导体衬底110的上部形成源极和漏极，并且在源极与漏极之间形成栅极介电层和栅电极来形成晶体管(TR)。如上所述，与具体配置无关，电路元件122将形成在半导体衬底110的器件区DR上。
在半导体衬底110上也可以形成器件层间介电层126和电路布线图案124。例如，可以在半导体衬底110的前表面110a上沉积至少一种介电材料，从而形成器件层间介电层126的下部。可以形成连接接触件以穿透器件层间介电层126的下部并连接半导体衬底110，并且电路布线图案124可以形成在器件层间介电层126的下部中。电路布线图案124可以形成在器件区DR中，但不形成在边缘区ER上。可以在器件层间介电层126的下部上沉积至少一种介电材料以形成器件层间介电层126的上部。可以形成连接接触件以穿透器件层间介电层126，并以不同方式与电路布线图案124进行连接。因此，电路层120可以包括电路元件122、电路布线图案124和器件层间介电层126。
参照图16A和图16B，可以形成通孔130以竖直穿透器件层间介电层126。例如，在边缘区ER中，可以在器件层间介电层126中选择性地形成过孔，然后可以用至少一种导电材料填充过孔以形成通孔130。这里，通孔130形成在边缘区ER中，而不形成在器件区DR中。过孔可以不完全穿透器件层间介电层126。例如，通孔130可以通过半导体衬底110的上表面(或第一表面)110a暴露，但可以不暴露在半导体衬底110的相对的后表面110b(或第二表面)上。
参照图17A和图17B，可以在电路层120上形成第一重分布层200。例如，可以在电路层120的下表面形成介电层，将介电层图案化以形成第一重分布介电层210，在第一重分布介电层210上形成导电层，并且可以将导电层图案化以形成第一重分布导电图案220，从而形成一个第一布线层。可以重复执行第一布线层的形成以形成第一重分布层200。最下面的第一布线层中的第一重分布导电图案220可以对应于第一重分布层200的下焊盘。
参照图18A和图18B，可以在载体衬底910上设置半导体衬底110。载体衬底910可以是包括玻璃或聚合物的介电衬底，或者可以是包括金属的导电衬底。可以在载体衬底910的上表面上设置粘合构件(例如，胶带)。半导体衬底110可以附着到载体衬底910以使得第一重分布层200面对载体衬底910。
现在可以对半导体衬底110执行减薄工艺(例如，化学机械抛光(CMP)工艺)。可以对半导体衬底110的后表面110b执行减薄工艺，以去除半导体衬底110的后表面110b处的一部分。在减薄工艺之后，可以暴露通孔130的上表面。然而，在一些实施例中，减薄工艺还可以去除通孔130的上部。
参照图19A和图19B，可以在半导体衬底110上形成第二重分布层300。例如，可以在半导体衬底110的后表面110b上形成介电层，可以将介电层图案化以形成第二重分布介电层310，可以在第二重分布介电层310上形成导电层，并且可以将导电层图案化以形成第二重分布导电图案320，从而形成一个第二布线层。可以重复执行第二布线层的形成以形成第二重分布层300。
在一些实施例中，可以省略第二重分布层300的形成。(例如参见图7所示的实施例)。
此后，可以从第一重分布层200去除载体衬底910以暴露第一重分布层200的下表面。对此，可以从载体衬底910物理地或化学地去除粘合构件。
参照图20A和图20B，可以在第一重分布层200的下表面上形成衬底保护层410。例如，衬底保护层410可以通过在第一重分布层200的下表面上涂覆或沉积介电材料而形成。衬底保护层410可以包括以下至少一项：高密度等离子体(HDP)氧化物、未掺杂的硅酸盐玻璃(USG)、原硅酸四乙酯(TEOS)、氮化硅(SiN)、氧化硅(SiO)、碳氧化硅(SiOC)、氮氧化硅(SiON)和碳氮化硅(SiCN)。
可以将衬底保护层410图案化以暴露第一重分布层200的下焊盘或包括在第一重分布层200中的最下面的第一布线层的第一重分布导电图案220。可以在衬底保护层410上形成导电层，并且可以将导电层图案化以形成外部焊盘420。外部焊盘420可以耦接到第一重分布层200的下焊盘。
可以在第一重分布层200上设置外部端子430。可以在外部焊盘420的下表面上设置外部端子430。
根据本发明构思的实施例的某些半导体封装包括分别设置在半导体芯片的上表面和下表面上的第一重分布层和第二重分布层。第一重分布层和第二重分布层可以使用通孔电连接，通孔在基本围绕器件区的边缘区中穿透半导体芯片的主体。鉴于此配置，得到的半导体封装可以具有占据较小面积的更紧凑的尺寸。
由于第一重分布层和第二重分布层可以以上述方式连接，因此传统上用于连接上下导电元件的连接元件不需要模制元件。因此，由于不存在与传统提供的模制元件相关的固有绝缘效果，所以半导体芯片运行产生的热量可能很容易消散。并且作为进一步的结果，根据本发明构思的实施例的半导体封装表现出改进的热辐射特性。
由于根据本发明构思的实施例仅将通孔设置在半导体封装的指定边缘区中，所以这样的半导体封装享有相对自由的布局和/或互连自由。因此，可以设计各种电路元件和相关联的电路布线图案以增加整体集成度和/或防止设计失败(例如短路电连接)。因此，可以提供表现出增加的集成度和改进的电性能的更紧凑的尺寸的半导体封装。
尽管已经结合某些实施例描述了本发明构思，但是本领域技术人员将理解，在不脱离本发明构思的范围内的情况下，可以做出形式和细节上的变化，如所附权利要求所限定的。

Claims (20)

1.一种半导体封装，包括：
第一半导体衬底，包括器件区和边缘区；
第一半导体元件，在所述器件区上，其中，所述第一半导体元件形成在所述第一半导体衬底的有源表面上；
第一电路层，设置在所述第一半导体衬底的所述有源表面上；
第一重分布层，设置在所述第一电路层上；以及
多个第一通孔，在所述边缘区上，其中，所述第一通孔竖直穿透所述第一半导体衬底和所述第一电路层，并且连接到所述第一重分布层，
其中，所述第一电路层包括：
第一器件层间介电层，覆盖所述第一半导体衬底的所述有源表面；以及
第一电路布线图案，在所述器件区上，其中，所述第一电路布线图案设置在所述第一器件层间介电层中，并且连接到所述第一半导体元件，
其中，所述第一电路布线图案和所述第一通孔通过所述第一重分布层电连接，并且
其中，所述第一通孔被布置为至少两列，所述至少两列沿所述第一半导体衬底的侧表面延伸，并且在从所述器件区朝向所述第一半导体衬底的所述侧表面的方向上彼此间隔开。
2.根据权利要求1所述的半导体封装，其中，当在平面图中观察时，所述第一通孔在从所述器件区朝向所述边缘区的方向上与所述第一电路布线图案间隔开。
3.根据权利要求1所述的半导体封装，其中，所述第一电路布线图案不设置在所述边缘区上。
4.根据权利要求1所述的半导体封装，其中，所述第一通孔竖直穿透所述第一半导体衬底和所述第一器件层间介电层。
5.根据权利要求1所述的半导体封装，其中，所述器件区的第一面积与所述边缘区的第二面积之间的比值在约5:95至约95:5的范围内。
6.根据权利要求1所述的半导体封装，还包括第二重分布层，所述第二重分布层设置在所述第一半导体衬底的无源表面上，
其中，所述第一通孔将所述第一重分布层与所述第二重分布层彼此连接。
7.根据权利要求1所述的半导体封装，还包括多个焊盘，所述多个焊盘设置在所述第一重分布层上，
其中，至少一个焊盘位于所述边缘区上。
8.一种半导体封装，包括：
第一半导体芯片，包括第一硅衬底、形成在所述第一硅衬底的有源表面上的第一半导体元件、以及设置在所述第一硅衬底的所述有源表面上的第一电路层；
第一重分布层，设置在所述第一半导体芯片的有源表面上，并且耦接到所述第一电路层；
第二重分布层，设置在所述第一半导体芯片的无源表面上；
第一通孔，竖直穿透所述第一半导体芯片，并且将所述第一重分布层与所述第二重分布层彼此连接；以及
多个焊盘，设置在所述第一重分布层上，
其中，所述第一电路层包括：
第一器件层间介电层，覆盖所述第一硅衬底的所述有源表面；以及
第一电路布线图案，设置在所述第一器件层间介电层中，其中，所述第一通孔与所述第一电路布线图案间隔开。
9.根据权利要求8所述的半导体封装，其中
所述第一硅衬底包括设置有所述第一半导体元件的器件区和围绕所述器件区的边缘区，
所述第一电路布线图案设置在所述器件区上，并且
所述第一通孔设置在所述边缘区上。
10.根据权利要求9所述的半导体封装，其中，所述第一电路布线图案不设置在所述边缘区上。
11.根据权利要求9所述的半导体封装，其中，至少一个所述焊盘位于所述边缘区上。
12.根据权利要求8所述的半导体封装，其中，所述第一电路布线图案和所述第一通孔通过所述第一重分布层电连接。
13.根据权利要求8所述的半导体封装，其中，所述第一通孔竖直穿透所述第一硅衬底和所述第一器件层间介电层。
14.根据权利要求13所述的半导体封装，其中，所述第一通孔的宽度和所述第一通孔之间的间隔均在约0.001mm至约1mm的范围内。
15.根据权利要求8所述的半导体封装，还包括：
第二半导体芯片，安装在所述第二重分布层上，其中，所述第二半导体芯片包括第二硅衬底、形成在所述第二硅衬底的有源表面上的第二半导体元件、以及设置在所述第二硅衬底的所述有源表面上的第二电路层；
第三重分布层，设置在所述第二半导体芯片的有源表面上，并且耦接到所述第二电路层；
第四重分布层，设置在所述第二半导体芯片的无源表面上；以及
第二通孔，竖直穿透所述第二半导体芯片，并且将所述第三重分布层与所述第四重分布层彼此连接。
16.根据权利要求15所述的半导体封装，其中，所述第二重分布层与所述第三重分布层彼此接触，并且其中，所述第二重分布层的第一导电图案与所述第三重分布层的第二导电图案直接耦接。
17.根据权利要求15所述的半导体封装，其中，通过使用设置在所述第二重分布层与所述第三重分布层之间的多个芯片端子将所述第三重分布层安装在所述第二重分布层上。
18.根据权利要求15所述的半导体封装，其中，
所述第二硅衬底与所述第一硅衬底竖直对齐，或者
所述第二硅衬底被设置为在平行于所述第一硅衬底的顶表面的方向上从所述第一硅衬底偏移。
19.根据权利要求8所述的半导体封装，还包括：
封装衬底，通过设置在所述焊盘上的多个连接端子安装在所述第一重分布层上；以及
第三半导体芯片，在所述封装衬底上，并且与所述第一半导体芯片水平间隔开。
20.一种半导体封装，包括：
封装衬底；以及
芯片封装，安装在所述封装衬底上，
其中，所述芯片封装包括：
半导体芯片，包括硅衬底和所述硅衬底上的电路布线图案，所述硅衬底具有形成在所述硅衬底的有源表面上的半导体元件，并且所述电路布线图案连接到所述半导体元件；
第一重分布层，设置在所述半导体芯片的第一表面上，所述第一表面指向所述封装衬底；
第二重分布层，设置在所述半导体芯片的第二表面上，所述第二表面与所述第一表面相对；以及
多个通孔，竖直穿透所述半导体芯片并且将所述第一重分布层与所述第二重分布层彼此连接，
其中，所述通孔位于所述电路布线图案与所述硅衬底的外侧表面之间，并且
其中，从所述硅衬底的所述外侧表面到所述第一重分布层的导电图案的距离小于从所述硅衬底的所述外侧表面到所述电路布线图案的距离。
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