CN117153829A - 半导体封装件和制造半导体封装件的方法 - Google Patents

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semiconductor chip
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interconnect structure
semiconductor
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赵庸会
崔银景
朱昶垠
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Abstract

提供了一种半导体封装件和制造半导体封装件的方法。半导体封装件包括：第一半导体芯片，包括位于第一表面上的第一互连结构、连接到第一互连结构的贯通电极、位于第二表面上并且连接到贯通电极的再分布结构以及位于再分布结构上的第一接触焊盘；第二半导体芯片，包括第二互连结构和第二接触焊盘，第二半导体芯片具有其上布置有第一半导体芯片的第一区域和位于第一区域上并接合到第一接触焊盘的第二接触焊盘；位于第一互连结构上的第一导电桩；位于第一互连结构上并围绕第一导电桩的第一模制层；位于第二区域上的第二导电桩；位于第二区域上并围绕第二导电桩、第一半导体芯片和第一模制层的第二模制层；及位于第一模制层和第二模制层上的钝化层。

Description

半导体封装件和制造半导体封装件的方法
相关申请的交叉引用
本申请要求于2022年5月30日在韩国知识产权局提交的韩国专利申请No.10-2022-0065759的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。
技术领域
本发明构思涉及半导体封装件和制造半导体封装件的方法。
背景技术
根据对半导体器件中的高速和高集成度的需求，已经发展出半导体芯片与微细凸块直接连接的三维封装内系统(SIP)方法。特别地，随着输入/输出引脚的数量由于高集成度原因而急剧增加，使用细节距贯通电极(例如，穿硅通路，TSV)的连接技术是期望的，并且正在不断尝试应用使用该连接技术的半导体芯片堆叠结构。
发明内容
本发明构思要解决的技术问题之一是提供一种用于防止封装件衬底在制造工艺期间损伤或变形的半导体封装件。
本发明构思要解决的技术问题之一是提供一种用于防止封装件衬底在制造工艺期间损伤或变形的制造半导体封装件的方法。
根据本公开的一方面，一种半导体封装件包括：第一半导体芯片，所述第一半导体芯片包括：第一半导体衬底，所述第一半导体衬底具有彼此相对定位的第一有源表面和第一非有源表面；第一互连结构，所述第一互连结构布置在所述第一有源表面上；贯通电极，所述贯通电极穿过所述第一半导体衬底并且连接到所述第一互连结构；再分布结构，所述再分布结构布置在所述第一非有源表面上并且连接到所述贯通电极；以及第一接触焊盘，所述第一接触焊盘布置在所述再分布结构上；第二半导体芯片，所述第二半导体芯片包括：第二半导体衬底，所述第二半导体衬底具有彼此相对定位的第二有源表面和第二非有源表面；第二互连结构，所述第二互连结构布置在所述第二有源表面上并且具有其上布置有所述第一半导体芯片的第一区域和不同于所述第一区域的第二区域；以及第二接触焊盘，所述第二接触焊盘布置在所述第二互连结构的所述第一区域上并且分别接合到所述第一接触焊盘；第一导电桩，所述第一导电桩布置在所述第一互连结构上；第一模制层，所述第一模制层布置在所述第一互连结构上并且围绕每一个所述第一导电桩；第二导电桩，所述第二导电桩布置在所述第二互连结构的所述第二区域上；第二模制层，所述第二模制层布置在所述第二互连结构的所述第二区域上并且围绕每一个所述第二导电桩、所述第一半导体芯片和所述第一模制层；钝化层，所述钝化层布置在所述第一模制层和所述第二模制层上；第一导电连接结构，所述第一导电连接结构穿过所述钝化层并且分别连接到所述第一导电桩；以及第二导电连接结构，所述第二导电连接结构穿过所述钝化层并且分别连接到所述第二导电桩。
根据本公开的一方面，一种半导体封装件包括：第一半导体芯片，所述第一半导体芯片包括：第一衬底，所述第一衬底具有彼此相对定位的第一表面和第二表面，并且包括位于所述第一表面上的再分布结构；第一互连结构，所述第一互连结构布置在所述第二表面上；贯通电极，所述贯通电极穿过所述第一衬底并且将所述再分布结构连接所述第一互连结构；以及第一接触焊盘，所述第一接触焊盘布置在所述再分布结构上；第一导电桩，所述第一导电桩布置在所述第一互连结构上并且电连接到所述第一互连结构；第一模制层，所述第一模制层布置在所述第一互连结构上并且具有与所述第一导电桩的上端共面的上表面；第二半导体芯片，所述第二半导体芯片包括：第二互连结构，所述第二互连结构具有其上布置有所述第一半导体芯片的第一区域和不同于所述第一区域的第二区域；以及第二接触焊盘，所述第二接触焊盘布置在所述第二互连结构的所述第一区域上并且分别连接到所述第一接触焊盘，其中所述第一半导体芯片的所述第一表面被设置为面向所述第二互连结构；第二导电桩，所述第二导电桩布置在所述第二互连结构的所述第二区域上并且电连接到所述第二互连结构；第二模制层，所述第二模制层布置在所述第二互连结构的所述第二区域上，并且具有与所述第二导电桩的上端和所述第一模制层的所述上表面共面的上表面；钝化层，所述钝化层布置在所述第一模制层和所述第二模制层上；以及多个导电连接结构，所述多个导电连接结构穿过所述钝化层并且分别连接到所述第一导电桩和所述第二导电桩。
根据本公开的一方面，一种半导体封装件包括：第一半导体芯片，所述第一半导体芯片包括：第一衬底，所述第一衬底具有彼此相对定位的第一表面和第二表面，并且包括位于所述第一表面上的再分布结构；第一互连结构，所述第一互连结构布置在所述第二表面上；贯通电极，所述贯通电极穿过所述第一衬底并且将所述再分布结构连接到所述第一互连结构；以及第一接触焊盘，所述第一接触焊盘布置在所述第一互连结构上；第一导电桩，所述第一导电桩布置在所述再分布结构上并且电连接到所述再分布结构；第一模制层，所述第一模制层布置在所述再分布结构上并且具有与所述第一导电桩的上端共面的上表面；第二半导体芯片，所述第二半导体芯片包括：第二互连结构，所述第二互连结构具有其上布置有所述第一半导体芯片的第一区域和不同于所述第一区域的第二区域；以及第二接触焊盘，所述第二接触焊盘布置在所述第二互连结构的所述第一区域上并且分别连接到所述第一接触焊盘，其中所述第一半导体芯片的所述第二表面被设置为面向所述第二互连结构；第二导电桩，所述第二导电桩布置在所述第二互连结构的所述第二区域上并且电连接到所述第二互连结构；第二模制层，所述第二模制层布置在所述第二互连结构的所述第二区域上，并且具有与所述第二导电桩的上端和所述第一模制层的所述上表面共面的上表面；钝化层，所述钝化层布置在所述第一模制层和所述第二模制层上；以及多个导电连接结构，所述多个导电连接结构穿过所述钝化层并且分别连接到所述第一导电桩和所述第二导电桩。
根据本公开的一方面，一种制造半导体封装件的方法包括：制备第一晶片，所述第一晶片具有第一有源表面以及与所述第一有源表面相对的初步第一非有源表面，多个第一半导体芯片被实现在所述第一有源表面上，其中所述多个第一半导体芯片均包括第一互连结构和贯通电极，所述第一互连结构布置在所述第一晶片的所述第一有源表面上，所述贯通电极从所述第一有源表面向着所述初步第一非有源表面延伸并且连接到所述第一互连结构；在所述第一互连结构上形成第一导电桩和第一模制层，所述第一模制层围绕每一个所述第一导电桩；在形成所述第一模制层之后，抛光所述第一晶片的所述初步第一非有源表面以形成所述第一晶片的第一非有源表面，所述贯通电极在所述第一晶片的所述第一非有源表面被暴露；在所述第一晶片的所述第一非有源表面上形成连接到所述贯通电极的再分布结构，并且在所述再分布结构上形成第一接触焊盘；在形成所述第一接触焊盘之后，将所述第一晶片切割成所述多个第一半导体芯片；制备第二晶片，所述第二晶片具有第二有源表面，多个第二半导体芯片被实现在所述第二有源表面上，其中所述多个第二半导体芯片均包括第二互连结构和第二接触焊盘，所述第二互连结构具有彼此不同的第一区域和第二区域，所述第二接触焊盘布置在所述第一区域上；在所述多个第二半导体芯片中的每一个第二半导体芯片的所述第二互连结构的所述第二区域上形成第二导电桩；将所述多个第一半导体芯片中的每一个第一半导体芯片安装在所述多个第二半导体芯片中的对应第二半导体芯片的所述第二互连结构的所述第一区域上，其中所述第一接触焊盘分别接合到所述第二接触焊盘；在所述第二晶片的所述第二互连结构上形成第二模制层以围绕所述多个第一半导体芯片中的每一个第一半导体芯片、所述第一模制层以及每一个所述第二导电桩；形成布置在所述第一模制层和所述第二模制层上的钝化层；以及形成穿过所述钝化层并且分别连接到所述第一导电桩和所述第二导电桩的多个导电连接结构。
根据本公开的一方面，一种制造半导体封装件的方法包括：制备第一晶片，所述第一晶片具有第一有源表面以及与所述第一有源表面相对的初步第一非有源表面，多个第一半导体芯片被实现于所述第一有源表面，其中所述多个第一半导体芯片均包括第一互连结构和贯通电极，所述第一互连结构布置在所述第一晶片的所述第一有源表面上，并且所述贯通电极连接到所述第一互连结构；在所述第一互连结构上形成第一接触焊盘；在形成所述第一接触焊盘之后，抛光所述第一晶片的所述初步第一非有源表面以形成所述第一晶片的第一非有源表面，所述贯通电极在所述第一晶片的所述第一非有源表面被暴露；在所述第一晶片的所述第一非有源表面上形成再分布结构，所述再分布结构连接到所述贯通电极；在所述再分布结构上形成第一导电桩和第一模制层，所述第一模制层围绕每一个所述第一导电桩；在形成所述第一导电桩和所述第一模制层之后，将所述第一晶片切割成彼此分离的所述多个第一半导体芯片；制备第二晶片，所述第二晶片具有第二有源表面，多个第二半导体芯片被实现于所述第二有源表面，其中所述多个第二半导体芯片均包括第二互连结构和第二接触焊盘，所述第二互连结构具有彼此不同的第一区域和第二区域，所述第二接触焊盘布置在所述第一区域上；在所述多个第二半导体芯片中的每一个第二半导体芯片的所述第二互连结构的所述第二区域上形成第二导电桩；将所述多个第一半导体芯片中的每一个第一半导体芯片安装在所述多个第二半导体芯片中的对应第二半导体芯片的所述第二互连结构的所述第一区域上，其中所述第一接触焊盘分别接合到所述第二接触焊盘；在所述第二晶片的所述第二互连结构形成第二模制层以围绕所述多个第一半导体芯片中的每一个第一半导体芯片、所述第一模制层以及每一个所述第二导电桩；形成布置在所述第一模制层和所述第二模制层上的钝化层；以及形成穿过所述钝化层并且分别连接到所述第一导电桩和所述第二导电桩的多个导电连接结构。
附图说明
从以下结合附图进行的详细描述，将更清楚地理解本发明构思的上述以及其它方面、特征和优点，在附图中：
图1是根据实施例的半导体封装件的侧视截面图。
图2A至图2C分别是在图1中图示的半导体封装件的沿着线I1-I1’、I2-I2’和I3-I3’截取的俯视截面图。
图3是根据实施例的半导体封装件的侧视截面图。
图4A至图4F是用于图示制造图1所示的半导体封装件的方法中(用于制造第一半导体芯片)的各工艺的截面图。
图5A至图5F是用于图示制造图1所示的半导体封装件的方法中(用于制造最终封装件)的各工艺的截面图。
图6A至图6E是用于图示制造图3所示的半导体封装件的方法中(用于制造第一半导体芯片)的各工艺的截面图。
图7A至图7D是用于图示制造图3所示的半导体封装件的方法中(用于制造最终封装件)的各工艺的截面图。
图8是根据实施例的半导体封装件的侧视截面图。
图9是根据实施例的半导体封装件的侧视截面图，并且图10是图9的半导体封装件沿着线II1-II1’截取的俯视截面图。
图11是根据实施例的半导体封装件的侧视截面图，并且图12是图11的半导体封装件沿着线II2-II2’截取的俯视截面图。
图13是根据实施例的半导体封装件的侧视截面图。
图14是根据实施例的半导体封装件的侧视截面图。
具体实施方式
在下文中，将参考附图详细描述各种实施例。
图1是根据实施例的半导体封装件的侧视截面图，并且图2A至图2C分别是在图1中图示的半导体封装件沿着线I1-I1’、I2-I2’和I3-I3’截取的俯视截面图。
参考图1和图2A至图2C，根据本实施例的半导体封装件300具有第一半导体芯片100和第二半导体芯片200，第一半导体芯片100具有第一面积，第二半导体芯片200具有大于第一面积的第二面积，并且第一半导体芯片100安装在第二半导体芯片200上。在这种安装结构中，第一半导体芯片100的第一接触焊盘150可以通过导电凸块310分别接合到第二半导体芯片200的第二接触焊盘250。
第一半导体芯片100可以包括第一半导体衬底110、第一互连结构120和贯通电极130，第一半导体衬底110具有彼此相对定位的第一有源表面110A和第一非有源表面110B，第一互连结构120布置在第一有源表面110A上，贯通电极130穿过第一半导体衬底110并且连接到第一互连结构120。在此说明书中，第一有源表面110A是指第一半导体衬底110的其中形成有多个有源/无源器件(例如，晶体管)的区域。
第一互连结构120可以包括电连接到器件的第一互连层125，并且第一互连层125可以被配置为多层互连件。第一互连结构120可以包括第一绝缘层121，第一互连层125形成在第一绝缘层121上，并且第一互连层125可以包括第一互连图案122以及用于层间连接的互连通路123。
在本实施例中采用的第一半导体芯片100可以包括再分布结构140，再分布结构140布置在第一非有源表面110B上并且连接到贯通电极130。再分布结构140可以包括绝缘层141以及形成在绝缘层141上的再分布层145，并且再分布层145可以包括再分布图案142以及用于再分布图案142的层间连接的再分布通路143。第一半导体芯片100的第一接触焊盘150可以布置在再分布结构140上，并且可以电连接到再分布层145。
在本实施例中，再分布结构140可以被设置在第一半导体芯片100的一个表面(例如，第一非有源表面110B)上，并且形成用于与第二半导体芯片200互连的再分布电路。由于再分布结构140可以在制造第一半导体芯片100的晶片级工艺中形成(请参考图4D)，所以再分布结构140可以更精确地形成在非常平坦的表面上。再分布结构140可以具有与第一半导体芯片100的面积对应的面积。再分布结构140的侧表面可以分别与第一半导体芯片100的侧表面基本上共面。在实施例中，当在俯视图中观察时，再分布结构140和第一半导体芯片100可以具有相同的面积。如在本文中所使用的诸如“相同的”、“相等的”、“平面的”或“共面的”的术语涵盖包括例如由于制造工艺而可能发生的变化的近乎相同。除非上下文或其它陈述另外指出，否则在本文中术语“基本上”可以用于强调这种意思。
第二半导体芯片200可以包括第二半导体衬底210和第二互连结构220，第二半导体衬底210具有彼此相对定位的第二有源表面210A和第二非有源表面210B，第二互连结构220布置在第二有源表面210A上并且具有其上设置有第一半导体芯片100的第一区域和不同于第一区域的第二区域。类似于如上文所描述的第一互连结构120，第二互连结构220可以包括电连接到第二有源表面210A(例如，器件)的第二互连层225，并且第二互连层225可以被配置为多层互连件。第二互连结构220可以包括第二绝缘层221，第二互连层225形成在第二绝缘层221上，并且第二互连层225可以包括第二互连图案222以及用于层间连接的互连通路223。
在本实施例中，第二区域可以设置成围绕第一区域，第一半导体芯片100设置在第一区域(参考图2A至图2C)。第二接触焊盘250可以布置在第二互连结构220的第一区域中，第一区域例如是第一半导体芯片100安装在其上的区域。
在本实施例中，第一半导体芯片100的再分布结构140(或第一非有源表面110B)和第二半导体芯片200的第二互连结构220可以安装在彼此上。如上文所描述，第一接触焊盘150和第二接触焊盘250可以通过导电凸块310彼此接合，以确保第一半导体芯片100和第二半导体芯片200之间的信号传输。非导电膜320(即，绝缘膜)可以设置在第一半导体芯片100与第二半导体芯片200之间，并且可以形成为围绕每个导电凸块310。在实施例中，非导电膜320可以填充再分布结构140与第二互连结构220之间的空间。非导电膜320可以水平地延伸超出第一半导体芯片100的侧表面。
第一半导体芯片100可以包括第一导电桩330和第一模制层340，第一导电桩330布置在第一互连结构120上，第一模制层340布置在第一互连结构120上并且围绕每个第一导电桩330。每个第一导电桩330可以是连接到第一互连结构120的第一互连层125并且具有预定高度的柱结构。例如，每个第一导电桩330可以包括诸如铜(Cu)和铝(Al)的导电材料或者可以由诸如铜(Cu)和铝(Al)的导电材料形成。
第一模制层340可以具有与第一导电桩330的上端部基本上共面的上表面。在实施例中，第一模制层340的上表面可以指第一模制层340的与布置有焊球395的平面相邻的表面，并且第一导电桩330的上端可以指第一导电桩330的与布置有焊球395的平面相邻的端部。使用焊球395，可以将半导体封装件300连接到诸如电子器件中的主板(例如，母板)的外部器件。例如，半导体封装件300可以以面朝下的方式安装在主板上。例如，第一模制层340可以包括诸如环氧模塑料(EMC)的绝缘树脂，或者可以由诸如EMC的绝缘树脂形成。在一些实施例中，与如上文所描述(见图4B)的再分布结构140类似地，第一导电桩330和第一模制层340可以在制造第一半导体芯片100的晶片级工艺中形成。第一模制层340可以与待切单的第一半导体芯片100一起被切割。第一模制层340可以具有与第一半导体芯片100的侧表面共面的侧表面。
第二导电桩350可以布置在第二互连结构220的第二区域上。第二导电桩350可以分别连接到第二互连结构220的第二互连层225，从而被提供为第二半导体芯片200的输入/输出(I/O)信号连接路径。如图2A至图2C所示，第二导电桩350可以排列成在第二半导体芯片200的围绕第一半导体芯片100的区域中(例如，在第二互连结构220的第二区域中)具有较宽的节距P2和P2’。参考图2A，导电凸块310(以及第一接触焊盘和第二接触焊盘)可以排列成具有比第二导电桩350的节距P2和P2’窄的节距P1和P1’，并且可以分别具有相对小的面积。参考图2C，第一导电桩330可以排列成具有比第二导电桩350的节距P2和P2’窄的节距。在实施例中，第二导电桩350可以以第一节距(例如，P2或P2’)水平地彼此间隔开，并且导电凸块310可以以第二节距(例如，P1或P1’)水平地彼此间隔开。第一节距可以大于第二节距。在实施例中，每个第二导电桩350的宽度可以大于每个第一导电桩330。
第二导电桩350可以具有与第一导电桩330的柱结构类似的柱结构，但是可以形成为具有比第一导电桩330的高度高的高度。第二导电桩350的上端的水平高度可以等于第一导电桩330的上端的水平高度。
第二模制层360可以布置在第二互连结构220的第二区域上，并且可以形成为围绕第一半导体芯片100和每个第二导电桩350。如图1所示，第二模制层360可以具有与第二导电桩350的上端基本上共面的上表面，并且第二模制层360的上表面也可以与第一模制层340的上表面以及第一导电桩330的上端基本上共面。
例如，与第一导电桩330类似地，每个第二导电桩350可以包括诸如铜(Cu)和铝(Al)的导电材料或者可以由诸如铜(Cu)和铝(Al)的导电材料形成。例如，与第一模制层340类似地，第二模制层360可以包括诸如EMC的绝缘树脂，或者可以由诸如EMC的绝缘树脂形成。由于第二模制层360可以与待切单的第二半导体芯片200一起被切割(参考图5F)，因此第二模制层360可以具有与第二半导体芯片200的侧表面共面的侧表面。
在一些实施例中，由于第一模制层340和第二模制层360可以通过不同的工艺形成，因此它们可以由不同的绝缘材料形成。在一些实施例中，第一模制层340和第二模制层360可以由诸如EMC的相同材料形成。即使第一模制层340和第二模制层360由相同的材料形成，但是因为它们可以通过不同的工艺形成或者在单独的工艺中形成，所以第一模制层340与第二模制层360之间的界面仍可以存在或者可以是在视觉上能够被识别的。
根据本实施例的半导体封装件300可以包括布置在第一模制层340和第二模制层360上的钝化层380以及穿过钝化层380并且分别连接到第一导电桩330和第二导电桩350的导电连接结构390。导电连接结构390可以用来将半导体封装件300物理和/或电连接到诸如电子器件的主板的外部电路。每个导电连接结构390可以包括或者可以是诸如低熔点金属的焊料，例如，锡(Sn)-铝(Al)-铜(Cu)等。
在本实施例中，导电连接结构390可以包括穿过钝化层380的诸如Cu柱的导电柱392以及布置在导电柱392上的焊球395。在一些实施例中，可以形成凸块下冶金(underbump metallurgy，UBM)层，而不是导电柱392。焊球395可以连接到诸如电子器件的主板的外部电路。
特别地，在本实施例中，导电连接结构390可以包括分别连接到第一导电桩330的第一导电连接结构390A以及分别连接到第二导电桩350的第二导电连接结构390B。如图1所示，钝化层380可以形成为接触第一模制层340的上表面和第二模制层360的上表面，而不引入诸如再分布层(例如，RDL)的额外的再分布结构。第一导电连接结构390A和第二导电连接结构390B可以按照一一对应的方式分别设置在与第一导电桩330和第二导电桩350交叠的区域中。在实施例中，第一导电连接结构390A可以分别连接到第一导电桩330，并且第二导电连接结构390B可以分别连接到第二导电桩350。在实施例中，每个第一导电连接结构390A可以与对应的第一导电桩330垂直地交叠，并且每个第二导电连接结构390B可以与对应的第二导电桩350中垂直地交叠。除非上下文另外指出，否则如在本文中使用的术语“接触”是指直接连接(即，触碰)。
在一些实施例中，第一半导体芯片100和第二半导体芯片200可以是处理器芯片或存储器芯片。例如，第一半导体芯片100和第二半导体芯片200可以是微处理器、图形处理器、信号处理器、网络处理器、芯片组、音频编解码器、视频编解码器、应用处理器以及芯片上系统中的一种，并且可以是其中单个芯片的某些功能是分开的处理器芯片，但是本发明构思不限于此。在一些实施例中，第一半导体芯片100可以是易失性存储器芯片和/或非易失性存储器芯片，并且第二半导体芯片200可以是用于驱动存储器件的控制芯片(参见图14)。
在本实施例中，第一半导体芯片100可以被配置为使用作主热源的第一有源表面110A面向向下的方向。因此，由于第一半导体芯片100设置为使得第一有源表面110A不面向第二半导体芯片200的可以是另一主热源的第二有源表面210A，所以可以防止由于热约束引起的在性能上的结构劣化，并且从第一半导体芯片100产生的热量可以通过第一导电桩330和第一导电连接结构390A被有效地向外消散。在实施例中，第一半导体芯片100和第二半导体芯片200可以以面朝下的方式安装在主板上。例如，第一半导体芯片100的第一有源表面110A和第二半导体芯片200的第二有源表面210A面朝布置焊球395的平面。焊球395可以连接到主板。
如上文所述，由于根据本实施例的半导体封装件300可以保证顺畅的散热路径(尤其是第一半导体芯片)，因此第一半导体芯片100和第二半导体芯片200的性能和可靠性可以得到保证。
图3是根据实施例的半导体封装件的侧视截面图。
参考图3，可以理解，除了第一半导体芯片100垂直地倒置之外，根据本实施例的半导体封装件300A与在图1和图2A至图2C中图示的实施例类似。倒置的第一半导体芯片100可以被称为第一半导体芯片100’。第一半导体芯片100’的再分布结构140设置成比第一互连结构120更远离第二半导体芯片200，第一接触焊盘150形成在第一半导体芯片100’的第一互连结构120上，并且第一导电桩330和第一模制层340形成在再分布结构140上。因此，除非另外特别说明，否则图1和图2A至图2C中图示的实施例的描述可以与本实施例的描述组合。
在本实施例中采用的第一半导体芯片100’可以按照先前实施例的第一半导体芯片100垂直倒置的状态安装在第二半导体芯片200上。
具体地，如图3所示，第一半导体芯片100’可以安装在第二互连结构220的一区域上，使得第一半导体衬底110的第一有源表面110A面向第二半导体芯片200。第一半导体芯片100’的再分布结构140或第一非有源表面110B可以设置成比第一互连结构120更靠近半导体封装件300A的下表面。
第一接触焊盘150可以布置在第一半导体芯片100’的第一互连结构120上以连接到第一互连层125，并且可以通过导电凸块310分别连接到第二半导体芯片200的第二接触焊盘250。第一导电桩330和第一模制层340可以形成在面向半导体封装件300A的下表面的再分布结构140上。在这种情况下，第一导电桩330可以形成为连接到再分布层145。
当第一半导体芯片100和第二半导体芯片200之间的信号端子的数目增加或者期望高的信号传输速度时，即使散热性能与先前实施例相比略微降低，仍可以有效地应用根据本实施例的半导体封装件300A。
图4A至图4F是用于图示制造图1所示的半导体封装件的方法中(用于制造第一半导体芯片)的各工艺的截面图。可以将这些工艺理解成用于制造图1所示的半导体封装件300中采用的第一半导体芯片100的工艺。
参考图4A，可以在第一晶片110W’的第一互连结构120上形成第一导电桩330，多个第一半导体芯片100U被实现在第一晶片110W’。
第一晶片110W’可以具有第一有源表面110A以及与第一有源表面110A相对的第一非有源表面110B，用于多个第一半导体芯片100U的器件被实现在第一有源表面110A。可以使用镀敷工艺在第一晶片110W’的第一有源表面110A形成连接到第一互连结构120的贯通电极130。在镀敷工艺中，可以从用作晶种层的第一有源表面110A生长金属层以形成贯通电极130。可以在第一晶片110W’的第一有源表面110A上形成具有第一互连层125的第一互连结构120，并且第一互连层125可以分别连接到贯通电极130。在用于多个第一半导体芯片100U的单位区域中，可以在第一晶片110W’上以相同的方式重复地布置第一贯通电极130和第一互连结构120(尤其是第一互连层125)。可以将这种单位区域切割成分开的第一半导体芯片。接着，可以在第一互连结构120上形成第一导电桩330。例如，可以在第一绝缘层121中形成开口以暴露第一互连层125的区域(第一互连图案122的部分区域)，并且可以使用镀敷工艺在暴露的区域形成第一导电桩330。
接着，参考图4B，可以在第一互连结构120上形成围绕每个第一导电桩330的第一模制层340。
可以在第一互连结构120上形成第一模制构件340’以覆盖第一导电桩330，并且随后可以平坦化第一模制构件340’以暴露第一导电桩330从而形成第一模制层340，第一模制层340具有与第一导电桩330的上端基本上共面的上表面。例如，第一模制构件340’可以包括诸如EMC的绝缘树脂，或者可以由诸如EMC的绝缘树脂形成。
接着，参考图4C，在将第一晶片110W’转移到载体衬底410上之后，可以对第一晶片110W’的第一非有源表面110B执行抛光工艺。
在使用粘合层415将第一晶片110W’转移到载体衬底410之后，可以执行第一晶片110W’的抛光工艺。通过执行抛光工艺直至图4B中图示的线PL1，可以获得第一晶片110W的期望厚度，并且可以从第一晶片110W’的第一非有源表面110B暴露贯通电极130的一端。可以通过化学机械抛光(CMP)工艺执行这种抛光工艺。在一些实施例中，可以通过回蚀工艺执行该抛光工艺。在一些实施例中，可以在经抛光的表面上形成后保护层(未图示)，贯通电极130的一端在后保护层被暴露。
接着，参考图4D，可以在第一晶片110W的经抛光的表面上形成连接到贯通电极130的再分布结构140，并且可以在再分布结构140上形成第一接触焊盘150。
再分布结构140可以包括多个绝缘层141和布置在多个绝缘层141上并且连接到每个贯通电极130的再分布层145。在实施例中，再分布层145可以形成为多层级结构。在多层级结构的每个层级，在形成绝缘层141之后，可以在绝缘层141中的通路形成位置中形成孔，并且可以形成再分布层145，再分布图案142和再分布通路143通过同一镀敷工艺集成在再分布层145中。通过将这一系列工艺重复与多层级结构中的层数相同的次数，可以形成期望的再分布结构140。再分布层145可以包括诸如以下导电材料或者可以由诸如以下导电材料形成：铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)以及它们的合金。在最上面绝缘层141中形成用于敞开最上面再分布层145的部分区域的开口之后，可以使用镀敷工艺形成连接到再分布层145的第一接触焊盘150。另外，可以在第一接触焊盘150上分别形成用于接合到第二半导体芯片200的导电凸块310。
接着，参考图4E，在将第一粘合膜425附接到第一晶片110W的其上形成有第一接触焊盘150的表面之后，可以将载体衬底410与第一晶片110W分离。参考图4F，在将第一晶片110W附接到第二粘合膜435并且移除第一粘合膜425之后，可以将第一晶片110W切割成多个第一半导体芯片100。在切割工艺之前，可以在再分布结构140的其上形成有第一接触焊盘150的表面上涂覆非导电膜320，以覆盖导电凸块310。
图5A至图5F是用于图示制造图1所示的半导体封装件的方法中(用于制造最终封装件)的各工艺的截面图。可以将这些工艺理解成用于使用由图4F的工艺制造的第一半导体芯片100制造在图1中图示的半导体封装件300的工艺。
参考图5A，可以制备第二晶片210W’，多个第二半导体芯片200U被实现在第二晶片210W’。
第二晶片210W’可以具有第二有源表面210A以及与第二有源表面210A相对的第二非有源表面210B，用于多个第二半导体芯片200U的器件被实现在第二有源表面210A。可以在第二晶片210W’的第二有源表面210A上形成具有第二互连层225的第二互连结构220，并且可以将第二互连层225连接到第二有源表面210A(尤其是器件)。接着，可以在第二互连结构220的第一区域A1上形成第二接触焊盘250。例如，可以在第二绝缘层221中形成开口以暴露第二互连层225的区域(部分地暴露第二互连图案222)，并且可以使用镀敷工艺在暴露的区域形成第二接触焊盘250。在这种情况下，可以在第一区域A1上安装第一半导体芯片100，并且可以在第二区域A2中形成用于连接第二半导体芯片200的I/O信号的第二导电桩(图5B的350’)。在本实施例中，尽管作为示例第二区域A2被图示为围绕第一区域A1(参见图2A至图2C)，但是本发明构思不限于此，并且第一区域A1可以位于角落附近的区域中。
接着，参考图5B，可以在第二互连结构220的第二区域A2上形成第二导电桩350。
可以将第二导电桩350形成为连接到第二互连结构220的第二互连层225。例如，可以在第二绝缘层221中形成开口以暴露第二互连层225的区域(第二互连图案222的部分区域)，并且可以使用镀敷工艺在暴露的区域形成第二导电桩350。第二导电桩350可以形成为具有足够的高度。例如，第二导电桩350可以形成为至少具有与第一半导体芯片100的上表面的高度类似的高度。
接着，参考图5C，多个第一半导体芯片100可以分别安装在第二互连结构220的第一区域A1上。
在参考图4F描述的工艺之后，可以获得多个第一半导体芯片100。在根据本工艺的安装工艺中，当施加恒定压力时，导电凸块310可以穿过非导电膜320以连接到第二接触焊盘250，并且第一接触焊盘150可以通过导电凸块310分别接合到第二接触焊盘250。随后，可以固化非导电膜320。固化的非导电膜320可以用来保护位于第一半导体芯片100与第二半导体芯片200之间的导电凸块310。在此工艺中，第一半导体芯片100的第一导电桩330可以被设置为面向上。
接着，参考图5D，可以在第二互连结构220上形成第二模制层360。第二模制层360可以围绕第一模制层340、每个第二导电桩350以及多个第一半导体芯片100中的每个半导体芯片。
可以通过如下操作执行该工艺：在第二互连结构220上形成第二模制构件360’以覆盖第一模制层340和第二导电桩350，并且随后平坦化第二模制构件360’以暴露第一导电桩330和第二导电桩350。这样获得的第二模制层360可以具有与第二导电桩350的上端基本上共面的上表面，并且第二模制层360的上表面可以与第一模制层340的上表面以及第一导电桩330的上端基本上共面。在一些实施例中，第二模制层360可以由与第一模制层340的绝缘材料不同的绝缘材料形成。即使第二模制层360与第一模制层340由相同的材料形成，由于它们仍可以通过不同的工艺形成或者可以在单独的工艺中形成，所以第一模制层340与第二模制层360之间的界面可以存在并且可以是在视觉上能够被识别的。
接着，参考图5E，可以形成布置在第一模制层340和第二模制层360上的钝化层380，并且可以形成通过钝化层380分别连接到第一导电桩330和第二导电桩350的多个导电连接结构390。接着，参考图5F，在附接到第三粘合膜445之后，可以执行切割工艺以获得多个半导体封装件300。
在本实施例中，可以在第一模制层340的上表面和第二模制层360的上表面上形成钝化层380，而不引入额外的再分布结构。因此，在与第一导电桩330和第二导电桩350交叠的区域中，可以按照一一对应的方式分别设置第一导电连接结构390A和第二导电连接结构390B。在实施例中，第一导电连接结构390A可以分别连接到第一导电桩330，并且第二导电连接结构390B可以分别连接到第二导电桩350。在实施例中，每个第一导电连接结构390A可以与对应的第一导电桩330垂直地交叠，并且每个第二导电连接结构390B可以与对应的第二导电桩350垂直地交叠。
图6A至图6E是用于图示制造图3所示的半导体封装件的方法中(用于制造第一半导体芯片)的各工艺的截面图。可以将这些工艺理解成用于制造图3所示的半导体封装件300A中采用的第一半导体芯片100’的工艺。
参考图6A，可以在第一晶片110W’的第一互连结构120上形成第一接触焊盘150，多个第一半导体芯片100U被实现在第一晶片110W’。
第一晶片110W’可以具有第一有源表面110A以及与第一有源表面110A相对的第一非有源表面110B，用于多个第一半导体芯片100U的器件被实现在第一有源表面110A。可以在第一晶片110W’的第一有源表面110A形成连接到第一互连结构120的贯通电极130。可以在第一晶片110W’的第一有源表面110A上形成具有第一互连层125的第一互连结构120，并且第一互连层125可以分别连接到贯通电极130。在用于多个第一半导体芯片100U的单位区域中，可以在第一晶片110W’上以相同的方式重复地布置第一贯通电极130和第一互连结构120(尤其是第一互连层125)。可以将这种单位区域切割成分开的第一半导体芯片。接着，可以将第一接触焊盘150形成为连接到第一互连层。例如，在最上面绝缘层121中形成用于敞开最上面互连层125的部分区域的开口之后，可以使用镀敷工艺将第一接触焊盘150连接到第一互连层125。另外，可以在第一接触焊盘150上分别形成用于接合到第二半导体芯片200的导电凸块310。
接着，参考图6B，在将第一晶片110W转移到载体衬底410上之后，可以对第一晶片110W的第一非有源表面110B执行抛光工艺，并且可以在第一晶片110W的经抛光的表面上形成连接到贯通电极130的再分布结构140。
在使用粘合层415将第一晶片110W’转移到载体衬底410之后，可以执行第一晶片110W的抛光工艺。通过执行抛光工艺直至图6A所示的线PL1’，可以获得第一晶片110W的期望厚度，并且可以从第一晶片110W的第一非有源表面110B暴露贯通电极130的一端。可以通过化学机械抛光(CMP)工艺执行这种抛光工艺。在一些实施例中，可以通过回蚀工艺执行该抛光工艺。
在实施例中，再分布层145可以形成为多层级结构。在多层级结构的每个层级，在形成绝缘层141之后，可以在绝缘层141中的通路形成位置中形成孔，并且可以形成再分布层145，再分布图案142和再分布通路143通过同一镀敷工艺集成在再分布层145中。通过将这一系列工艺重复与多层级结构的层数相同的次数，可以形成期望的再分布结构140。
接着，参考图6C，可以在再分布结构140上形成第一导电桩330，并且可以形成围绕每个第一导电桩330的第一模制层340。
可以在再分布结构140上形成第一导电桩330。例如，可以在绝缘层141中形成开口以暴露再分布层145的区域(再分布图案142的部分区域)，并且可以使用镀敷工艺在暴露的区域形成第一导电桩330。
接着，可以在再分布结构140上形成第一模制构件340’以覆盖第一导电桩330，并且随后可以平坦化第一模塑构件340’以暴露第一导电桩330从而形成第一模制层340，第一模制层340具有与第一导电桩330的上端基本上共面的上表面。例如，第一模塑构件340’可以包括诸如EMC的绝缘树脂，或者可以由诸如EMC的绝缘树脂形成。
接着，参考图6D，在将第一晶片110W附接到第一粘合膜425’之后，可以将载体衬底410从第一晶片110W的其上形成有第一接触焊盘150的表面分离。参考图6E，可以将第一晶片110W切割成多个第一半导体芯片100。在切割工艺之前，可以在第一互连结构120的其上形成有第一接触焊盘150的表面上涂覆非导电膜320以覆盖导电凸块310。
图7A至图7D是用于图示制造图3所示的半导体封装件的方法中(用于制造最终封装件)的各工艺的截面图。可以将这些工艺理解成使用图6E的工艺中制造的第一半导体芯片100’制造图3所示的半导体封装件300A的工艺。
参考图7A，可以制备第二晶片210W，多个第二半导体芯片200U被实现在第二晶片210W，并且可以在第二互连结构220的第一区域A1和第二区域A2上分别布置多个第一半导体芯片100和多个第二导电桩350’。
如参考图5A所述，第二晶片210W’可以具有第二有源表面210A以及与第二有源表面210A相对的第二非有源表面210B，用于多个第二半导体芯片200U的器件被实现在第二有源表面210A。可以在第二晶片210W’的第二有源表面210A上形成具有第二互连层225的第二互连结构220，并且可以将第二互连层225连接到第二有源表面210A(尤其是器件)。接着，可以在第二互连结构220的第一区域A1上形成第二接触焊盘250。
在第二互连结构220的第二区域A2上，可以将第二导电桩350形成为连接到第二互连层225。例如，可以在第二绝缘层221中形成开口以暴露第二互连层225的区域(第二互连图案222的部分区域)，并且可以使用镀敷工艺在暴露的区域形成第二导电桩350。
可以将在图6E的工艺中制造的多个第一半导体芯片100’安装在第二互连结构220的第一区域A1上。当恒定压力施加到多个第一半导体芯片100’时，导电凸块310可以穿过非导电膜320以连接到第二接触焊盘250，并且第一接触焊盘150可以通过导电凸块310分别接合到第二接触焊盘250。随后，可以固化非导电膜320。在此工艺中，第一半导体芯片100的第一导电桩330可以被设置为面向上。
接着，参考图7B，可以在第二互连结构220上形成第二模制层360(即，第二模具层)。第二模制层360可以围绕第一模制层340、每个第二导电桩350以及多个第一半导体芯片100中的每一个第一半导体芯片。
可以通过如下操作来执行该工艺：在第二互连结构220上形成第二模制构件360’以覆盖第一模制层340和第二导电桩350，并且随后平坦化第二模塑构件360’以暴露第一导电桩330和第二导电桩350。这样获得的第二模制层360可以具有与第二导电桩350的上端基本上共面的上表面，并且第二模制层360的上表面可以与第一模制层340的上表面以及第一导电桩330的上端基本上共面。即使第二模制层360与第一模制层340由相同的材料形成，但是由于它们可以通过不同的工艺形成或者在单独的工艺中形成，所以第一模制层340和第二模制层360之间的界面可以存在或者可以是在视觉上能够被识别的。
接着，参考图7C，可以形成布置在第一模制层340和第二模制层360上的钝化层380，并且可以形成通过钝化层380分别连接到第一导电桩330和第二导电桩350的多个导电连接结构390。接着，参考图7D，可以执行切割工艺以获得多个半导体封装件300A。
在本实施例中，可以在第一模制层340的上表面和第二模制层360的上表面上形成钝化层380，而不在第一模制层340和第二模制层360与钝化层380之间引入额外的再分布结构。因此，在与第一导电桩330和第二导电桩350交叠的区域中，可以按照一一对应的方式分别提供第一导电连接结构390A和第二导电连接结构390B。在实施例中，第一导电连接结构390A可以分别连接到第一导电桩330，并且第二导电连接结构390B可以分别连接到第二导电桩350。在实施例中，每个第一导电连接结构390A可以与对应的第一导电桩330垂直地交叠，并且每个第二导电连接结构390B可以与对应的第二导电桩350垂直地交叠。
图8是根据实施例的半导体封装件的侧视截面图。
参考图8，可以理解，除了在第一模制层340和第二模制层360与钝化层380之间采用额外的再分布结构240并且导电连接结构390的布置因额外的再分布结构240而改变之外，根据本实施例的半导体封装件300B与在图1和图2A至图2C中图示的实施例类似。因此，除非另外特别说明，否则在图1和图2A至图2C中图示的实施例的描述可以与本实施例的描述组合。
除了布置在第一半导体芯片100的一个表面(例如，非有源表面)上的第一再分布结构140之外，根据本实施例的半导体封装件300B还可以包括布置在第一模制层340和第二模制层360与钝化层380之间的第二再分布结构240。
第二再分布结构240可以包括绝缘层241以及形成在绝缘层241上的第二再分布层245。第二再分布层245可以包括第二再分布图案242以及用于第二再分布图案242的层间连接的第二再分布通路243。第二再分布结构240可以连接到第一导电桩330和第二导电桩350，以重新布置用于连接到外部电路的导电连接结构390的位置。与先前实施例类似地，导电连接结构390可以包括分别连接到第一导电桩330的第一导电连接结构390A以及分别连接到第二导电桩350的第二导电连接结构390B。然而，第一导电连接结构390A和第二导电连接结构390B可以重新布置在与关联的第一导电桩330和第二导电桩350不交叠的位置。
图9是根据实施例的半导体封装件的侧视截面图，并且图10是图9的半导体封装件沿着线II1-II1’截取的俯视截面图。
参考图9和图10，可以理解，除了采用多个第一半导体芯片100A和100B之外，根据本实施例的半导体封装件300C与在图1和图2A至图2C中图示的实施例类似。因此，除非另外特别说明，否则在图1和图2A至图2C中图示的实施例的描述可以与本实施例的描述组合。
根据本实施例的半导体封装件300C可以包括沿水平方向并排布置在第二半导体芯片200上的多个(例如，两个)第一半导体芯片100A和100B。两个第一半导体芯片100A和100B可以分别是通过图4A至图4E的工艺制造的半导体芯片。例如，两个第一半导体芯片100A和100B均可以包括再分布结构140，并且也可以各自包括第一导电桩330以及围绕每个第一导电桩330的第一模制层340。在本实施例中，两个第一半导体芯片100A和100B被图示为具有相同的形状(和相同的厚度)。然而本发明构思不限于此。在一些实施例中，可以包括具有不同形状的半导体芯片。可以在图11至图13中图示这种配置。
图11是根据实施例的半导体封装件的侧视截面图，并且图12是图11的半导体封装件沿着线II2-II2’截取的俯视截面图。
参考图11和图12，可以理解，除了沿水平方向并排安装在第二半导体芯片200上的两个第一半导体芯片100A’和100B彼此不同并且第一半导体芯片100A’和100B以及第二导电桩350的布置不对称之外，根据本实施例的半导体封装件300D与在图9和图10中图示的实施例类似。因此，除非另外指出，否则在图9和图10以及图1和图2A至图2C中图示的实施例的描述可以与本实施例的描述组合。
根据本实施例的半导体封装件300D可以包括沿水平方向并排布置在第二半导体芯片200上的两个第一半导体芯片100A’和100B，并且两个第一半导体芯片100A’和100B可以是不同类型的芯片。例如，两个第一半导体芯片100A’和100B可以被配置为用于实现不同功能的芯片。在一些实施例中，两个第一半导体芯片100A’和100B可以具有不同的尺寸，例如，不同的面积和/或厚度。
参考图11，第一半导体芯片100A’可以具有第一厚度t1，并且第一半导体芯片100B可以具有大于第一厚度t1的第二厚度t2。在这种情况下，第一导电桩330’的高度h1可以大于第一导电桩330的高度h2。如上文所述，两个第一半导体芯片100A’和100B的第一导电桩330’和330可以为了补偿第一半导体芯片100A’和100B的厚度差异t2-t1而形成为具有不同高度h1和h2，从而将最终安装高度定位在相同水平高度。
另外，在本实施例中，第一半导体芯片100A’和100B以及第二导电桩350的布置可以是不对称的。第二导电桩350可以在第二半导体芯片200的对角以不同的行布置(例如，一个左列和两个右列)，并且也可以布置在两个第一半导体芯片100A’和100B之间。同样地，第二导电桩350可以按照各种方式布置。
图13是根据实施例的半导体封装件的侧视截面图。
参考图13，可以理解，除了沿水平方向并排安装在第二半导体芯片200上的两个第一半导体芯片100A”和100B彼此不同之外，根据本实施例的半导体封装件300E与在图11和图12中图示的实施例类似。因此，除非另外说明，否则图9至图12以及图1和图2A至图2C中图示的实施例的描述可以与本实施例的描述组合。
安装在第二半导体芯片200上的两个第一半导体芯片100A”和100B可以为不同类型的芯片。例如，按照与在图11中图示的实施例类似的方式，两个第一半导体芯片100A”和100B可以具有不同的面积和/或厚度。参考图13，左侧的第一半导体芯片100A”可以具有相对于右侧的第一半导体芯片100B倒置的结构。例如，与在图3中图示的第一半导体芯片100’类似地，左侧的第一半导体芯片100A”可以设置成使得第一互连结构120面向第二半导体芯片200。左侧的第一半导体芯片100A”的第一接触焊盘150可以形成在第一互连结构120上。另外，左侧的第一半导体芯片100A”可以包括布置在再分布结构140上的第一导电桩330和第一模制层340。同样地，多个第一半导体芯片中的任意一个第一半导体芯片可以不同于其它半导体芯片被安装成倒置结构。
图14是根据实施例的半导体封装件的侧视截面图。
参考图14，可以理解，除了垂直堆叠在第二半导体芯片200上的多个第一半导体芯片100C1、100C2、100C3和100C4安装在半导体封装件300F上之外，根据本实施例的半导体封装件300F与在图1和图2A至图2C中图示的实施例类似。因此，除非另外特别说明，否则图1和图2A至图2C中图示的实施例的描述可以与本实施例的描述组合。
根据本实施例的半导体封装件300F可以包括芯片堆叠100S，芯片堆叠100S包括沿垂直方向堆叠在第二半导体芯片200上的多个第一半导体芯片100C1、100C2、100C3和100C4。在本实施例中，第一半导体芯片被图示为四个，但是本发明构思不限于此，并且可以包括两个或更多个不同数量的第二半导体芯片200。
第一半导体芯片100C1、100C2、100C3和100C4均可以包括：具有彼此相对定位的有源表面和非有源表面的第一半导体衬底110、布置在有源表面上的第一互连结构120、穿过第一半导体衬底110并且连接到第一互连结构120的贯通电极130以及布置在非有源表面上的后保护层160。另外，第一半导体芯片100C1、100C2、100C3和100C4均可以包括布置在第一互连结构120上的前接触焊盘150A和布置在后保护层160上的后接触焊盘150B，并且前接触焊盘150A和后接触焊盘150B可以通过贯通电极130彼此连接。
最上面第一半导体芯片100C1的前接触焊盘150A可以通过导电凸块310分别连接到第二半导体芯片200的第二接触焊盘250。围绕每个导电凸块310的非导电膜320(即，绝缘膜)可以设置在最上面第一半导体芯片100C1与第二半导体芯片200之间。
另外，最下面第一半导体芯片100C4可以包括布置在非有源表面上的再分布结构140。如在先前实施例中所述，再分布结构140可以包括绝缘层141和形成在绝缘层141上的再分布层145，并且再分布层145可以包括再分布图案142以及用于再分布图案142的层间连接的再分布通路143。第一半导体芯片100的第一接触焊盘150可以布置在再分布结构140上，并且可以电连接到再分布层145。
第一导电桩330以及围绕每个第一导电桩330的第一模制层340可以形成在再分布结构140上。第一模制层340可以具有与第一导电桩330的上端基本上共面的上表面。第一模制层340可以具有与芯片堆叠100S的侧表面共面的侧表面。
第二模制层360可以布置在第二互连结构220的第二区域上，并且可以形成为围绕第一半导体芯片100和每个第二导电桩350。如图14所示，第二模制层360可以具有与第二导电桩350的上端基本上共面的上表面，并且第二模制层360的上表面也可以与第一模制层340的上表面以及第一导电桩330的上端基本上共面。
在本实施例中采用的导电连接结构390可以包括分别连接到第一导电桩330的第一导电连接结构390A以及分别连接到第二导电桩350的第二导电连接结构390B。如图1所示，钝化层380可以形成为接触第一模制层340的上表面和第二模制层360的上表面，而不引入诸如再分布层(例如，RDL)的额外的再分布结构。第一导电连接结构390A和第二导电连接结构390B可以按照一一对应的方式分别设置在与第一导电桩330和第二导电桩350交叠的区域中。在实施例中，第一导电连接结构390A可以分别连接到第一导电桩330，并且第二导电连接结构390B可以分别连接到第二导电桩350。在实施例中，每个第一导电连接结构390A可以与对应的第一导电桩330垂直地交叠，并且每个第二导电连接结构390B可以与对应的第二导电桩350垂直地交叠。
尽管不限于此，但是第一半导体芯片100C1、100C2、100C3和100C4可以是诸如易失性存储器芯片和/或非易失性存储器芯片的存储器件，并且芯片堆叠100S可以是高带宽存储器(HBM)。另外，第二半导体芯片200可以是用于驱动存储器件的控制芯片。
根据实施例，可以提供半导体封装件和制造半导体封装件的方法，其具有优异的堆叠的半导体芯片之间的连接可靠性并且提高再分布结构的工艺精确度。
本发明构思的各种优点和效果不限于上述，并且将在描述特定实施例的过程中更容易地被理解。
虽然在上文已经图示和描述了各示例实施例，但是本领域的技术人员将清楚，在不背离由所附权利要求限定的本发明构思的范围的情况下可以进行调整和改动。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
第一半导体芯片，所述第一半导体芯片包括：第一半导体衬底，所述第一半导体衬底具有彼此相对的第一有源表面和第一非有源表面；第一互连结构，所述第一互连结构布置在所述第一有源表面上；贯通电极，所述贯通电极穿过所述第一半导体衬底并且连接到所述第一互连结构；再分布结构，所述再分布结构布置在所述第一非有源表面上并且连接到所述贯通电极；以及第一接触焊盘，所述第一接触焊盘布置在所述再分布结构上；
第二半导体芯片，所述第二半导体芯片包括：第二半导体衬底，所述第二半导体衬底具有彼此相对的第二有源表面和第二非有源表面；第二互连结构，所述第二互连结构布置在所述第二有源表面上并且具有其上布置有所述第一半导体芯片的第一区域和不同于所述第一区域的第二区域；以及第二接触焊盘，所述第二接触焊盘布置在所述第二互连结构的所述第一区域上并且分别接合到所述第一接触焊盘；
第一导电桩，所述第一导电桩布置在所述第一互连结构上；
第一模制层，所述第一模制层布置在所述第一互连结构上并且围绕每一个所述第一导电桩；
第二导电桩，所述第二导电桩布置在所述第二互连结构的所述第二区域上；
第二模制层，所述第二模制层布置在所述第二互连结构的所述第二区域上并且围绕所述第一半导体芯片、所述第一模制层和每一个所述第二导电桩；
钝化层，所述钝化层布置在所述第一模制层和所述第二模制层上；
第一导电连接结构，所述第一导电连接结构穿过所述钝化层并且分别连接到所述第一导电桩；以及
第二导电连接结构，所述第二导电连接结构穿过所述钝化层并且分别连接到所述第二导电桩。
2.根据权利要求1所述的半导体封装件，
其中，所述第一模制层的上表面与所述第一导电桩的上端共面。
3.根据权利要求2所述的半导体封装件，
其中，所述第二模制层的上表面与所述第二导电桩的上端以及所述第一模制层的所述上表面共面。
4.根据权利要求1所述的半导体封装件，
其中，所述第一模制层与所述第二模制层之间的界面在视觉上能够被识别。
5.根据权利要求1所述的半导体封装件，
其中，所述第一模制层和所述第二模制层包括不同的材料。
6.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
导电凸块，所述导电凸块将所述第一接触焊盘连接到所述第二接触焊盘。
7.根据权利要求6所述的半导体封装件，所述半导体封装件还包括：
非导电膜，所述非导电膜布置在所述第一半导体芯片与所述第二半导体芯片之间并且围绕每一个所述导电凸块。
8.根据权利要求1所述的半导体封装件，
其中，所述第一半导体芯片和所述第二半导体芯片均包括逻辑芯片。
9.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
第三半导体芯片，所述第三半导体芯片布置在所述第二互连结构的所述第一区域上，
其中，所述第一半导体芯片和所述第三半导体芯片沿水平方向并排布置在所述第二互连结构的所述第一区域上。
10.根据权利要求9所述的半导体封装件，
其中，所述第一半导体芯片和所述第三半导体芯片具有相同的厚度。
11.根据权利要求9所述的半导体封装件，所述半导体封装件还包括：
第三模制层，所述第三模制层布置在所述钝化层与所述第三半导体芯片之间的空间中，
其中，所述第一模制层和所述第三模制层具有不同的厚度，
其中，所述第一模制层的上表面和所述第三模制层的上表面均与所述第二模制层的上表面共面，并且
其中，所述钝化层接触所述第一模制层、所述第二模制层和所述第三模制层中的每一者的上表面。
12.根据权利要求1所述的半导体封装件，
其中，所述第一半导体芯片包括多个堆叠的半导体芯片。
13.根据权利要求12所述的半导体封装件，
其中，所述多个堆叠的半导体芯片包括存储器芯片，并且所述第二半导体芯片包括逻辑芯片。
14.根据权利要求1所述的半导体封装件，
其中，所述钝化层接触所述第一模制层和所述第二模制层中的每一者。
15.根据权利要求1所述的半导体封装件，
其中，所述第一接触焊盘和所述第二接触焊盘以第一节距布置，并且所述第二导电桩以大于所述第一节距的第二节距布置。
16.一种半导体封装件，所述半导体封装件包括：
第一半导体芯片，所述第一半导体芯片包括：第一衬底，所述第一衬底具有彼此相对定位的第一表面和第二表面，并且包括位于所述第一表面上的再分布结构；第一互连结构，所述第一互连结构布置在所述第二表面上；贯通电极，所述贯通电极穿过所述第一衬底并且将所述再分布结构连接到所述第一互连结构；以及第一接触焊盘，所述第一接触焊盘布置在所述再分布结构上；
第一导电桩，所述第一导电桩布置在所述第一互连结构上并且电连接到所述第一互连结构；
第一模制层，所述第一模制层布置在所述第一互连结构上并且具有与所述第一导电桩的上端共面的上表面；
第二半导体芯片，所述第二半导体芯片包括：第二互连结构，所述第二互连结构具有其上布置有所述第一半导体芯片的第一区域和不同于所述第一区域的第二区域；以及第二接触焊盘，所述第二接触焊盘布置在所述第二互连结构的所述第一区域上并且分别连接到所述第一接触焊盘，其中所述第一半导体芯片的所述第一表面被设置为面向所述第二互连结构；
第二导电桩，所述第二导电桩布置在所述第二互连结构的所述第二区域上并且电连接到所述第二互连结构；
第二模制层，所述第二模制层布置在所述第二互连结构的所述第二区域上，并且具有与所述第二导电桩的上端和所述第一模制层的所述上表面共面的上表面；
钝化层，所述钝化层布置在所述第一模制层和所述第二模制层上；以及
多个导电连接结构，所述多个导电连接结构穿过所述钝化层并且分别连接到所述第一导电桩和所述第二导电桩。
17.根据权利要求16所述的半导体封装件，所述半导体封装件还包括：
导电凸块，所述导电凸块连接所述第一接触焊盘和所述第二接触焊盘；以及
非导电膜，所述非导电膜布置在所述第一半导体芯片与所述第二半导体芯片之间并且围绕每一个所述导电凸块。
18.根据权利要求16所述的半导体封装件，
其中，所述多个导电连接结构包括分别连接到所述第一导电桩的第一导电连接结构和分别连接到所述第二导电桩的第二导电连接结构。
19.根据权利要求16所述的半导体封装件，
其中，所述第一互连结构和所述第二互连结构分别包括第一互连层和第二互连层，并且
其中，所述第一导电桩和所述第二导电桩分别接触所述第一互连层和所述第二互连层。
20.一种半导体封装件，所述半导体封装件包括：
第一半导体芯片，所述第一半导体芯片包括：第一衬底，所述第一衬底具有彼此相对定位的第一表面和第二表面，并且包括位于所述第一表面上的再分布结构；第一互连结构，所述第一互连结构布置在所述第二表面上；贯通电极，所述贯通电极穿过所述第一衬底并且将所述再分布结构连接到所述第一互连结构；以及第一接触焊盘，所述第一接触焊盘布置在所述第一互连结构上；
第一导电桩，所述第一导电桩布置在所述再分布结构上并且电连接到所述再分布结构；
第一模制层，所述第一模制层布置在所述再分布结构上并且具有与所述第一导电桩的上端共面的上表面；
第二半导体芯片，所述第二半导体芯片包括：第二互连结构，所述第二互连结构具有其上布置有所述第一半导体芯片的第一区域和不同于所述第一区域的第二区域；以及第二接触焊盘，所述第二接触焊盘布置在所述第二互连结构的所述第一区域上并且分别连接到所述第一接触焊盘，其中所述第一半导体芯片的所述第二表面被设置为面向所述第二互连结构；
第二导电桩，所述第二导电桩布置在所述第二互连结构的所述第二区域上并且电连接到所述第二互连结构；
第二模制层，所述第二模制层布置在所述第二互连结构的所述第二区域上，并且具有与所述第二导电桩的上端和所述第一模制层的所述上表面共面的上表面；
钝化层，所述钝化层布置在所述第一模制层和所述第二模制层上；以及
多个导电连接结构，所述多个导电连接结构穿过所述钝化层并且分别连接到所述第一导电桩和所述第二导电桩。
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