JP2008172232A - パッケージのバンプ下冶金（ｕｂｍ）構造及びそれを製造する方法 - Google Patents

パッケージのバンプ下冶金（ｕｂｍ）構造及びそれを製造する方法 Download PDF

Info

Publication number
JP2008172232A
JP2008172232A JP2008000321A JP2008000321A JP2008172232A JP 2008172232 A JP2008172232 A JP 2008172232A JP 2008000321 A JP2008000321 A JP 2008000321A JP 2008000321 A JP2008000321 A JP 2008000321A JP 2008172232 A JP2008172232 A JP 2008172232A
Authority
JP
Japan
Prior art keywords
metal layer
layer
dielectric layer
opening
redistribution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2008000321A
Other languages
English (en)
Inventor
Sychyi Fang
ファン シーチー
Wen Kun Yang
クン ヤン ウェン
Lung Tsai Chen
ルン ツァイ チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Chip Engineering Technology Inc
Silicon Storage Technology Inc
Original Assignee
Advanced Chip Engineering Technology Inc
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Chip Engineering Technology Inc, Silicon Storage Technology Inc filed Critical Advanced Chip Engineering Technology Inc
Publication of JP2008172232A publication Critical patent/JP2008172232A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03828—Applying flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05584—Four-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体パッケージにおけるバンプ下冶金（ＵＢＭ）構造に関して錫浸潤を防止するＵＢＭ手法を提供する。
【解決手段】半導体集積回路ダイのためのパッケージは、ダイの結合パッドに電気的に接続した第１の障壁層の上に形成された再分配層を含む。第２の障壁層が、再分配層の上に形成される。多重金属層が、半田ボールとの結合のために第２の障壁層の上に形成され、多重金属層は、半田ボールから再分配層への錫浸潤を防止するために第２の誘電体層の上部を覆って第２の開口部の外側に延びる延長部を有する。
【選択図】図３

Description

本発明は、半導体パッケージにおけるバンプ下冶金（ＵＢＭ）構造に関するものであり、より具体的には、錫浸潤を防止するＵＢＭ手法に関する。
集積回路（ＩＣ）が高速化及びピンカウントの増加に向かって進歩する時、小ピッチワイヤ結合構造を達成するための従来の技術は、従来のワイヤ結合技術がその限界に近づいたか又は限界に達したために、ＩＣチップ処理高速化及びＩＣチップピンカウントの増加から生じる要求に対応することができない。従って、現在の傾向は、ワイヤ結合構造の代わりに、フリップチップパッケージ及びウェハレベルパッケージ（ＷＬＰ）のような他のパッケージ構造及びアセンブリを使用することである。
一部のチップ結合技術は、チップ上の接触パッドに取り付けられた銅バンプを利用し、信号入出力向けの電気的接続を作っている。例えば、新しいパッケージ化方法としては、半導体チップがプリント回路基板のような基板上に装着されるＢＧＡ（ボールグリッドアレイ）及びＣＳＰ（チップスケールパッケージ）がある。フリップチップ結合においては、通常は、予め半導体チップの結合パッド上にバンプを形成し、次に、バンプを相互接続基板上に位置する端子に接続させ、その後、例えば熱圧縮結合を行う。「チップオングラス」として公知である装着技術は、平頂金属バンプ、例えば、銅バンプを利用してドライバチップを装着するコスト効率の高い技術として登場している。例えば、２００５年６月９日公開の米国特許出願第２００５／１２４０９３号及び２００５年１０月２７日公開の米国特許出願第２００５／２３６６９６号を参照されたい。銅バンプは、チップ結合パッドの上に形成された「バンプ下冶金（ＵＢＭ）」の層の上に銅の電着法によって形成することができる。銅バンプ（コラム）は、一般的に、チップ結合パッドの上のバンプ形成区域を定めるフォトレジスト又は他の有機樹脂材料で形成されたマスク内に形成される。
更に、ダイをフリップチップパッケージに取り付ける際の半田バンプの使用は、当業技術で公知である。このような構造においては、Ｉ／Ｏパッド又はダイパッドを配置したダイが設けられる。ダイを処理中に損傷から保護するために、光ポリマー保護層を設ける。ＵＢＭ構造をダイパッド上に配置し、半田ボールをＵＭＢ構造の上に置くか又は形成する。当業技術で公知のように、この半田ボールを使用して、ダイと「プリント回路基板（ＰＣＢ）」又は他のデバイスとの間の電気的及び機械的接続部を形成する。半田接合部の寿命に影響を与える大きな要因は、半田接合部と共に採用されるＵＢＭ構造である。しかし、既存のＵＢＭ手法は、半田接合部の信頼性を改善するためではなく、冶金パラメータ又は処理パラメータを最適化するよう設計されたものである。従来のパッケージ手法においては、錫浸潤が発生することになる。半田からの錫は、ＵＢＭの構造を通って結合パッドまで浸潤することになる。例えば、ＵＢＭインタフェースが銅を含み、かつ半田ボールが錫−鉛合金である場合、錫浸潤が恐らく発生することになる。錫浸潤が発生した場合、それによって銅金属は、脆性になってより剛性になり、パッケージレベル及び基板レベルで温度サイクル試験中の信頼性が落ちる。
図１を参照すると、従来技術の結合構造の断面図が示されている。この実施形態では、集積回路が形成されたシリコン基板ダイ１０１は、アルミニウム結合パッド１０２を有する。窒化珪素の保護層１０３が、シリコン基板１０１上に形成される。ＢＣＢ又は光開始剤（ＰＩ）の第１の誘電体層１０４が、保護層１０３上に形成される。第１の開口部が、第１の絶縁層１０４と保護層１０３に作成される。Ｔｉ／Ｃｕのような障壁金属層１０５が、第１の開口部を含めた第１の絶縁層１０４上にスパッタリングされる。銅の層１０６が、障壁金属層１０５上に電気メッキされる。次に、ニッケルの層１０７が、銅の層１０６上に電気メッキされる。次に、金１０７が、ニッケルの層１０７上に電気メッキされる。最後に、半田ボール１０９が、金の層１０８上に形成される。半田ボール１０９は、一般的に錫を含有するために、金属層１０７／１０６／１０５への錫浸潤が発生する可能性がある。温度サイクル中、錫浸潤によって金属層１０７／１０６／１０５が破断する可能性もある。
図２を参照すると、従来技術の別の結合構造の断面図が示されている。図１に示す従来技術の構造と類似のものである米国特許第７、００５、７５２号において開示されているこの実施形態では、図２に示す構造は、シリコン基板ダイ２０１を含み、そこに形成された集積回路は、アルミニウム結合パッド２０２を有する。窒化珪素の保護層２０３が、シリコン基板２０１上に形成される。ＢＣＢ又は光開始剤（ＰＩ）の第１の誘電体層２１０が、保護層２０３上に形成される。第１の開口部が、第１の絶縁層２１０と保護層２０３に作成される。Ｔｉ／Ｃｕのような障壁金属層２０５が、第１の開口部を含む第１の絶縁層２１０上にスパッタリングされる。ＴｉＷ／Ｃｕのような金属層２０６も、障壁金属層２０５上にスパッタリングされる。半田ボール２０７が、スパッタリングされた金属層２０６上に堆積される。図２に示す構造の欠点は、スパッタリングされた層２０６／２０５は、一般的に極めて薄く、金属間接続の問題を引き起こす可能性があることである。更に、半田ボールの応力は、いずれかのバッファがなければＡｌパッドに影響を与える。従って、温度サイクル中、金属は、破断する可能性がある。
米国特許出願第２００５／１２４０９６号 米国特許出願第２００５／２３６６９６号 米国特許第７、００５、７５２号
上述の欠点に鑑みて、必要とされるものは、パッケージのための新しいＵＢＭ構造と上述の欠点を解決する方法である。
半導体集積回路パッケージのための金属化構造は、結合パッドが形成された半導体集積回路ダイを有する。第１の開口部を有する第１の誘電体層が、ダイの上に形成される。第１の金属層が、第１の開口部内かつ結合パッドの上に形成され、かつ第１の誘電体層を覆って延びている。再分配金属層が、第１の開口部内かつ第１の金属層の上に形成される。多重金属層が、再分配金属層の上に形成され、多重金属層は、第１の障壁金属層と、第１の障壁金属層上に形成された第２の金属層とを含む。多重金属層は、半田ボールを支持する寸法を有し、半田ボール内の金属が再分配金属層内に移動するのを防止する。
本発明はまた、上述の半導体パッケージのためのバンプ下金属化を生成する方法に関する。
本発明の上述の目的及び他の特徴及び利点は、図面と共に以下の詳細説明を読むとより明らかになるであろう。
本発明は、ダイの半導体パッケージのためのバンプ下冶金構造及びその方法を開示する。それはまた、ウェハレベルのパッケージに適用することができる。本発明の一部のサンプル実施形態をここでより詳細に説明する。それにも関わらず、本発明は、明示的に説明するもの以外の広範囲な他の実施形態において実施することができ、かつ本発明の範囲は、特許請求の範囲において示すものから予想されるように明示的に限定されていないことを認識すべきである。
特に「ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）」での使用に適切な新しい「バンプ下冶金（ＵＢＭ）」層を本明細書において開示する。ＵＢＭは、パッケージ寿命を劇的に改善し、また、錫浸潤問題を回避するものである。半田接合部の機械的特性は、ＵＢＭ材料と半田材料の接触面積を大きして半田−ＵＭＢインタフェースの一体性を改善することによって更に改善する。従来技術の場合、これらの材料の相互拡散によってインタフェースに沿った半田疲労の可能性が小さくなる。
言うまでもなく、この手順は、ＵＢＭ構造が望ましい場合はフォトレジストの適切な定義を通じて若干修正することができる。本発明のＵＢＭ構造の例を図３及び図４に示しており、この実施形態の多くの変形が存在することが理解される。これらの構造は、ワイヤ結合用に形成されたデバイス上の半田バンプ、すなわち、結合パッドの再分配が必要であることが多い状況に有用である。
図３を参照すると、本発明によるダイのＡｌ結合パッド上のＵＢＭ構造の断面図（大きく誇張されている）が示されている。シリコン基板又はダイ１０１を設置する。ＢＰＳＧのような保護層１０３をシリコン基板１０１上に形成する。次に、例えば、ＢＣＢ、ＳＩＮＲ（シロキサンポリマー）、エポキシ、ポリイミド、又は、樹脂のような材料とすることができる弾性誘電体層１０４を、保護層１０３を部分的に覆うように堆積させる。弾性誘電体層１０４は、印刷、コーティング、又はフォトリソグラフィ法及びエッチング法を採用して部分的に弾性誘電体層を除去し、一般的にアルミニウムで作られた結合パッド１０２を露出させる第１の開口部を作成することによって形成することができる。次に、第１の障壁金属層１０５を第１の開口部内かつ結合パッド１０２の上に形成する。後の段階で導入する半田バンプの適切な配置及びピッチを提供するために、再分配層（ＲＤＬ）を第１の障壁金属層１０５上に形成することができる。本発明においては、再分配層は、銅又は銅合金の第１の層１０６と、金又は金合金の第２の層１０７とを含むことができる。例えば、層１０６は、一般的に、約５ミクロンから約２０ミクロンの範囲、好ましくは、約８ミクロンから約１５ミクロンの範囲の層厚を有し、層１０７は、一般的に、約０．０５ミクロンから０．５ミクロンの範囲、好ましくは、約０．１ミクロンから約０．２５ミクロンの範囲の層厚を有する。ＲＤＬ層１０６／１０７は、誘電体層１０４の開口部よりも広いために、ＲＤＬ層１０６／１０７は、結合パッド１０２だけに影響を与えないように半田ボール１１３に印加される力を再分配する。この力の再分配によって、温度サイクル試験中の応力が除去される。
次に、ＲＤＬ層１０６／１０７を保護するために、ＲＤＬ層１０６／１０７を部分的に覆うように弾性誘電体層１０８を堆積させる。弾性誘電体層１０８は、印刷、コーティング、又はフォトリソグラフィ法及びエッチング法を採用して部分的に弾性誘電体層１０８を除去し、ＲＤＬ層１０６／１０７を露出させる第２の開口部を作成することによって形成することができる。本方法においては、ＵＢＭの形状は、主として、パターン化された弾性誘電体層１０８によって定められる。「応力圧縮層（ＳＣＬ）」の役目をするように感光性エポキシを任意的にウェハ上に被覆することができる。
代替的に、弾性誘電体層１０８は、ＳＣＬとして採用することができる。例えば、弾性誘電体層１０８は、一般的に、約１０ミクロンから約５０ミクロンの範囲、好ましくは、約２０ミクロンから３５ミクロンの範囲の層厚を有する。代表的な実施形態では、弾性誘電体層１０８は、ＢＣＢ、ＳＩＮＲ（シロキサンポリマー）、エポキシ、ポリイミド、樹脂、希釈剤、充填材、又は光開始剤のような材料を含む。エポキシは、ビスフェノールＡジエポキシド又はビスフェノールＦジエポキシドのような芳香性エポキシであることが好ましい。有用な充填材としては、例えば、硼珪酸塩ガラス、石英、珪石、及び球体ガラスビードがある。有用な希釈剤としては、例えば、脂肪族エポキシ又は使用される芳香性エポキシより屈折率が低い脂環式エポキシがある。従って、例えば、ビスフェノールＡジエポキシドは、芳香性エポキシとして使用した場合、希釈剤は、ジグリシジル−１、２−クロロヘキサンジカルボン酸、酸化レモネン３、４−エポキシクロロヘキシルメチル、３、４−エポキシクロロヘキサンカルボン酸、又は部分アクリル化ビスフェノールＦジエポキシドのような脂肪族エポキシとすることができる。更に、様々な他のポリマーも、本発明の実施において利用することができる。
更に、上述のＳＣＬには、様々な材料を使用することができる。この役割において使用される材料は、半導体ＩＣダイ及びパッケージを半導体ダイ１００とダイ１０１を取り付けることができる支持体（例えば、ＰＣＢ）の間の熱膨張係数の差から生じる応力及び歪みから保護する役目を果たす物理的特性を有するものである。また、ＳＣＬは、半田ボール配置に向けてマスク又はステンシルの役目をすることができる。
更に、状況によっては、ＳＣＬ層に保護層の役目を務めさせることも望ましいであろう。本発明により使用されるデバイスにおけるＳＣＬ層に使用される材料は、Ｓｉ３Ｎ４、ＳｉＯＮであることが好ましく、及び／又はＳｉＯ２を使用することもできる。本明細書で説明するデバイス及び方法においては、様々な材料を保護層として使用することができる。保護層は、ウェハを処理中の損傷から保護する役目をする。また、保護層は、ウェハ上の活性部位を隔離する役目をする。不動態化物質は、ダイパッドを露出させるためのフォトリソグラフィ法の使用が可能になるように「ベンゾクロロブテン（ＢＣＢ）」のような感光性材料であることが好ましい。保護層で使用される他の適切な材料としては、ポリイミド、窒化珪素、酸化珪素があるがこれらに限定されない。有効なＳＣＬとして機能するために、ＳＣＬは、隣接ダイの熱膨張係数にほぼ同等の熱膨張係数を有することが一般的に必要である。
次に、多層ＵＢＭ構造を形成する。代表的な実施形態では、本発明の多層ＵＢＭ構造は、障壁シード金属層１０９と多重金属層を含む。障壁シード金属層１０９は、弾性誘電体層１０８上と、ＲＤＬの副層又はパッド（ＲＤＬがない場合）上とにスパッタリングすることができる。一実施形態では、障壁シード金属層１０９は、フォトリソグラフィ法及びエッチング法によって設け、所定のパターンを形成する。層１０９は、Ｔｉ含有及びＣｕ含有層であることが好ましい。例えば、Ｔｉ含有層１０９は、様々な材料又は合金ベースであることができ、様々な材料又は合金には、Ｔｉ、Ｔａ、Ｔｉ−Ｗ合金、Ｔｉ−Ｎ合金、又はＴａ−Ｎ合金が含まれるが、これらに限定されない。更に、障壁シード金属層１０９は、一般的に、約０．５ミクロンから約１ミクロンの範囲、好ましくは、約０．６ミクロンから約０．８ミクロンの範囲の層厚を有する。換言すると、層１０７に対するＵＢＭの付着を容易にするために、様々な材料及び材料の組合せを本明細書で説明する方法の実施において使用することができる。また、この目的のために使用される材料は、ＵＢＭを形成するのに使用される電気メッキ作業に向けて障壁シード金属層１０９を設けるなどの他の機能に役立たせることができる。
一実施形態では、Ｃｕ／Ｎｉ／Ａｕ層１１０から１１２を電気メッキする前にフォトレジストパターン化段階を実行する。換言すると、フォトレジストパターンを弾性誘電体層１０８又は障壁シード金属層１０９上に形成する。しかし、必要に応じて及びフォトレジスト層が十分な厚みである場合、それは、半田付け及びリフローの後に、ここでもまた化学的剥離によって又は他の適切な手段によって除去することができる。一実施形態では、フォトレジストパターンは、所定のＵＢＭパターンがＵ字形を成すように障壁シード金属層１０９を部分的に覆う。ＵＢＭパターンを形成するフォトレジストの後、電気メッキＣｕ／Ｎｉ／Ａｕ層１１０から１１２を選択的に露出Ｔ／／Ｃｕ障壁シード金属層１０９区域だけに堆積させる。障壁シード金属層１０９及び／又は多重層１１０から１１２は、弾性誘電体層１０８の開口部の外側に延び、かつ弾性誘電体層１０８の上面にある延長部１０８ａを有する。弾性誘電体層１０８上の延長部１０８ａの長さは、約１０ミクロンから５０ミクロンである。延長部１０８ａは、半田ボール１１３からの錫がＲＤＬ層１０６／１０７内に浸潤するのを防止するために利用される。特に、延長部１０８ａの長さは、半田ボール１１３からの錫が浸潤又は移動して障壁シード金属層１０９及び多重層１１０から１１２を通ってＲＤＬ層１０６／１０７に入ったりしないように、それが半田ボール１１３を支持するような長さである。障壁シード金属層１０９の組成は、錫が障壁シード金属層１０９を通過させないような組成である。これは、図３に示すように、ＲＤＬ層１０６／１０７よりも長い障壁シード層１０９及び多重層１１０から１１２の寸法によって達成することができる。その場合、すなわち、半田ボール１１３からの錫が外側に浸潤又は移動して障壁シード金属層１０９及び多重層１１０から１１２を過ぎて第２の誘電体層１０８に入った場合、ＲＤＬ層１０６／１０７の中には浸潤又は移動しない。要するに、障壁シード層１０９及び多重層１１０から１１２の長さは、半田ボール１０８ａからの錫に対する防御物の役目を果たす。代替的に、図３に示すように、延長部１０８ａの長さは、第２の誘電体層１０８に入る半田ボール１１３からの錫を入れる大きさであるような長さである。このようにして、延長部１０８ａの「左」の部分は、ＲＤＬ層１０６／１０７全体を保護するのに十分な長さではないが、延長部１０８ａは、第２の誘電体層１０８に入ろうとする半田ボール１１３からの錫を「入れる」のに十分な長さである。従って、特許請求の範囲で使用される時の「前記半田ボール内の金属が前記再分配金属層に移動するのを防止する」という言い回しは、上述の概念の両方を包含するものである。長さ１０８ａは、フォトレジストの開口部寸法によって定めることができる。
上述したものと同様に、本明細書で開示する形式のＵＢＭ構造の金属層の構造において様々な材料を使用することができる。代表的な実施形態では、本発明の多層金属層構造は、３つの金属層１１０、１１１、１１２を含む。第１の金属層１１０は、銅溶液で製造することができる。従って、第１の金属層１１０は、銅溶液を使用して電気メッキ法を採用することによって形成することができる。例えば、第１の金属層１１０は、一般的に、約２ミクロンから約５ミクロンの範囲、好ましくは、約２．５ミクロンから約３．５ミクロンの範囲の層厚を有する。純粋な銅は、既知の方法を用いて殆どあらゆる望ましい厚みに容易に電気メッキすることができるために特に好ましい。固有の低い内部応力を有する銅構造は、電気メッキ法によって形成することができる。これとは対照的に、ニッケルのような他の金属は、内部応力によって引き起こされる変形又は構造な不具合の発生なく、本発明によって考えられている厚みまで第２の金属層１１１を形成することができる。
同様に、第２の金属層１１１は、ニッケル溶液を使用して電気メッキ法を採用することによって形成することができる。更に、第２の金属層１１１は、一般的に、約２ミクロンから約５ミクロンの範囲、好ましくは、約２．５ミクロンから約３．５ミクロンの範囲の層厚を有する。また、銅は、リフロー中に、一般的に使用されるＳｎ−Ｐｂ半田と容易に相互拡散し、半田ＵＢＭインタフェースに沿った破砕を低減する金属間区域を形成する。更に、銅は、比較的高い引張り歪みを有し、これは、発生する応力破壊が、ダイ又はＵＢＭ構造内ではなく、半田接合部の半田部分に発生することを保証する。次に、金のような別の金属が、第３の最上金属層１１２を形成する。同様に、最上金属層１１２は、金溶液を使用して電気メッキ法を採用することによって形成することができる。代表的な実施形態では、最上金属層１１２は、一般的に、約０．１ミクロンから０．５ミクロンの範囲、好ましくは、約０．１５ミクロンから約０．３５ミクロンの範囲の層厚を有する。
銅、ニッケル、及び金に加えて、本明細書で開示するＵＢＭ構造の構成において、いくつかの他の金属を使用することができる。これらの金属としては、Ａｇ、Ｃｒ、Ｓｎ、及び銅とのこれらの材料の合金を含むこれらの金属の様々な合金がある。本明細書で説明するＵＢＭ構造の一部の実施形態では、ＵＢＭは、多層構造を有する。従って、例えば、一部の実施形態では、このような多層ＵＢＭとして、Ｔｉ／Ｃｕ−Ｃｕ−Ｎｉ構造又はＴｉ／Ｃｕ−Ｃｕ−Ｎｉ−Ａｕ構造があるが、これらに限定されない。
次に、溶剤の適用を通じて又は他の適切な手段により、フォトレジストパターンは、その後剥離され、障壁シード層１０９及び金属層１１０、１１１、１１２がＵＭＢ構造を形成する。従って、ＵＢＭ構造（１０９から１１２）が、結合パッド１０２の上に形成される。上記で示すように、ＵＢＭ構造は、実質的にＵ字形であり、特に、ＵＢＭ構造の延長部１０８ａ（ＵＢＭ被覆区域）ではそうであり、弾性誘電体層１０８を覆う延長部１０８ａの長さは、錫浸潤を回避するために約１０ミクロンから５０ミクロンである。
本明細書で説明する方法及びデバイスにおいては、採用されるＵＢＭ構造は、本明細書で説明する考察事項に合致した様々な形状を取ることができる。好ましくは、ＵＢＭは、内面を有することになり、これは、丸味を帯び、かつ碗状であるか、又は円筒形又は間柱状であり、半田組成物の適切な受け部を形成する。ただし、本明細書で説明するようなＳＣＬの使用は、様々なＵＢＭ形状及び寸法の構造を提供するものである。
半田金属ボール１１３をＵＢＭ構造上に配置する。適切な溶剤を使用して、半田適用に向けてＵＢＭの表面を準備することができる。次に、ボール降下、スクリーン印刷、又は、他の適切な方法によって半田組成物１１３を付加することができる。次に、半田バンプ１１３が得られるように半田組成物でリフロー半田付けを行う。次に、得られる構造を洗浄して、必要に応じて硬化させる。
上述の処理は、非常にきれいであり、ウェハ処理に適合したものである。ＵＢＭ構造（１０９から１１２）上への半田バンプ１１３の配置は、標準的な公知の処理を通じて達成することができ、従って、収率は良好である。層内に存在する場合がある空隙又は割れへの溶融半田の押し出しがないので、半田移動又は電気的不全は、発生しない。ＲＤＬとＵＢＭ構造の間の付着の問題もない。上述の処理によって、低コストで高信頼性のウェハレベルパッケージが得られる。また、これらの処理は、ウェハ処理に適合して全ウェハに対して行われる製造工程を用いる公知の良好なパッケージを供給する方法を提供する。
本明細書で開示する構造又は方法と共に様々な半田を使用することができると考えられる。有用な半田としては、共晶半田と非共晶半田の両方があり、室温で固体、液体、ペースト、又は粉体の形態とすることができる。このような半田は、Ｓｎ−Ｐｂ、Ｓｎ−Ｐｂ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ−Ｎｉ、Ｓｎ−Ｓｂ、Ｓｎ−Ｐｂ−Ａｇ−Ｓｂ、Ｓｎ−Ｐｂ−Ｓｂ、Ｓｎ−Ｂｉ−Ａｇ−Ｃｕ、及びＳｎ−Ｃｕを含む様々な材料又は合金ベースとすることができる。
上述の図の結果が示すように、別の設計特性に悪影響を与えることなく１つの設計特性を最適化することは、必ずしも可能とは限らない。従って、例えば、設計上は半田接合部信頼性が非常に高いかもしれないが、ＵＢＭ構造内に発生する応力が高いために、実質的に失敗になる恐れがあり得る。良好な設計を図３に示している。この分析で分るように、本明細書で提案するパッケージは、長寿命を有すると予想される。また、従来のバンプ設計の欠点を克服している。
以上、本明細書で開示する構造及び方法の一部の特定的な実施形態を詳細に説明した。しかし、上述の方法及び構造の異なる特徴のいくつかの変形が可能である。これらの可能性の一部を以下に説明する。本明細書で説明するように、様々な形状及び寸法のＵＢＭを作成するための感光性ポリマーを有利に利用する様々な方法を提供した。これらの方法を用いて製造することができる様々な構造も提供した。本明細書で開示する方法を用いると、半田接合部の機械特性の一部を改善することが判明しているＵＢＭを作成することができる。また、本明細書で開示する方法を用いると、ＵＢＭ上への半田ボールの配置を助けるＵＢＭを作成することができる。上述の様々な特徴は、単独であれ、組合せであれ、パッケージ信頼性及び寿命に大きな有用な影響を与えることが見出されている。
図４を参照すると、本発明によるパッケージのＲＤＬトレース上のＵＢＭ構造の別の断面図が示されている。注意点として、これは、ＲＤＬトレース上のＵＢＭ構造の別の位置の図である。図４に示す番号２０１から２１３は、図３に示して説明した番号１０１から１１３に直接１対１で対応している。
本発明は、高信頼性、錫浸潤の回避、ＳＭＴ半田接合部、特にＬＧＡの改善、及びＴ／Ｃ応力除去の改善といった利点を有する。更に、本発明は、従来のパッケージ及びウェハレベルパッケージなどに適用することができる。
本発明の以上の説明は、例示的であり、限定的であることを意図していない。従って、本発明の範囲から逸脱することなく上述の実施形態に対して様々な追加、置換、及び修正を行うことができることが認められるであろう。従って、本発明の範囲は、特許請求の範囲に関連して解釈すべきである。
従来技術の冶金構造の一実施形態の概略図である。 従来技術の冶金構造の別の実施形態の概略図である。 本発明によるダイのアルミニウムパッド上のバンプ下冶金構造の概略図である。 本発明によるパッケージのＲＤＬ金属層上のバンプ下冶金構造の概略図である。
符号の説明
１０１ シリコン基板
１０３ 保護層
１０４ 弾性誘電体層
１１３ 半田ボール

Claims (20)

  1. 半導体集積回路パッケージのための金属化構造であって、
    結合パッドが形成された半導体集積回路ダイと、
    前記ダイの上の第１の開口部が形成された第１の誘電体層と、
    前記第１の開口部内かつ前記結合パッドの上に形成され、前記第１の誘電体層を覆って延びる第１の金属層と、
    前記第１の開口部内かつ前記第１の金属層の上に形成された再分配金属層と、
    前記再分配金属層の上に形成された多重金属層と、
    を含み、
    前記多重金属層は、第１の障壁金属層、及び該第１の障壁金属層上に形成された第２の金属層を含み、該多重金属層は、半田ボールを支持する寸法を有し、該半田ボール内の金属が前記再分配金属層内に移動するのを防止する、
    ことを特徴とする構造。
  2. 前記第１の誘電体層及び前記再分配金属層の上にあって、該再分配金属層を露出させる第２の開口部を有する第２の誘電体層を更に含み、
    前記多重金属層は、前記第２の開口部に堆積され、前記再分配金属層と接触しており、
    前記多重金属層は、更に、前記第２の誘電体層を覆って延びている、
    ことを特徴とする請求項１に記載の構造。
  3. 前記第１の金属層は、チタン、銅、及びその組合せを含むことを特徴とする請求項１に記載の構造。
  4. 前記再分配金属層は、銅を含む第１の金属層及び金を含む第２の金属層を含むことを特徴とする請求項１に記載の構造。
  5. 前記第１の障壁金属層は、前記第２の開口部内かつ前記再分配金属層の上に形成されることを特徴とする請求項２に記載の構造。
  6. 前記第１の障壁金属層は、チタン、銅、及びその組合せを含むことを特徴とする請求項５に記載の構造。
  7. 前記第１の誘電体層は、希釈剤、充填材、光開始剤、ＢＣＢ、ＳＩＮＲ（シロキサンポリマー）、エポキシ、ポリイミド、又は樹脂から選択された材料であることを特徴とする請求項１に記載の構造。
  8. 前記第２の誘電体層は、希釈剤、充填材、光開始剤、ＢＣＢ、ＳＩＮＲ（シロキサンポリマー）、エポキシ、ポリイミド、又は樹脂から選択された材料であることを特徴とする請求項２に記載の構造。
  9. 前記半田ボール内の前記金属は、錫含有材料であることを特徴とする請求項２に記載の構造。
  10. 前記多重金属層は、前記第２の誘電体層を覆って前記第２の開口部の外側に延びる部分を有することを特徴とする請求項１に記載の構造。
  11. 半導体パッケージのためのバンプ下金属化を生成する方法であって、
    結合パッドが形成されたダイを有する基板を準備する段階と、
    前記基板の上に第１の誘電体層を形成する段階と、
    前記第１の誘電体層の一部分を除去し、前記結合パッドを露出させる第１の開口部を生成する段階と、
    前記第１の開口部内かつ前記パッドの上に前記第１の誘電体層を覆って延びる第１の金属層を堆積させる段階と、
    前記第１の開口部にかつ前記第１の金属層の上に再分配金属層を形成する段階と、
    前記再分配金属層の上に多重金属層を形成する段階と、
    を含み、
    前記多重金属層は、第１の障壁金属層、及び該第１の障壁金属層上に形成された第２の金属層を含み、該多重金属層は、半田ボールを支持する寸法を有し、該半田ボール内の金属が前記再分配金属層内に移動するのを防止する、
    ことを特徴とする方法。
  12. 前記第１の金属層は、チタン、銅、及びその組合せを含むことを特徴とする請求項１１に記載の方法。
  13. 前記再分配金属層は、銅を含む第１の金属層及び金を含む第２の金属層を含むことを特徴とする請求項１２に記載の方法。
  14. 前記再分配金属層を形成する段階の後に第２の誘電体層を前記第１の誘電体層の上に形成する段階を更に含むことを特徴とする請求項１３に記載の方法。
  15. 前記第２の誘電体層を形成する段階の後に、該第２の誘電体層の一部分を除去して前記再分配金属層を露出させる第２の開口部を生成する段階を更に含むことを特徴とする請求項１４に記載の方法。
  16. 前記第２の誘電体層の一部分を前記第２の開口部から除去した後に、該第２の開口部内かつ前記再分配金属層の上に第１の障壁金属層を形成する段階を更に含むことを特徴とする請求項１５に記載の方法。
  17. 前記第１の障壁金属層は、チタン、銅、及びその組合せを含むことを特徴とする請求項１６に記載の方法。
  18. 前記第１の誘電体層は、希釈剤、充填材、光開始剤、ＢＣＢ、ＳＩＮＲ（シロキサンポリマー）、エポキシ、ポリイミド、又は樹脂から選択された材料であることを特徴とする請求項１１に記載の方法。
  19. 前記第２の誘電体層は、希釈剤、充填材、光開始剤、ＢＣＢ、ＳＩＮＲ（シロキサンポリマー）、エポキシ、ポリイミド、又は樹脂から選択された材料であることを特徴とする請求項１４に記載の方法。
  20. 前記多重金属層は、前記第２の誘電体層を覆って前記第２の開口部の外側に延びる部分を有することを特徴とする請求項１５に記載の方法。
JP2008000321A 2007-01-12 2008-01-07 パッケージのバンプ下冶金（ｕｂｍ）構造及びそれを製造する方法 Abandoned JP2008172232A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/653,725 US20080169539A1 (en) 2007-01-12 2007-01-12 Under bump metallurgy structure of a package and method of making same

Publications (1)

Publication Number Publication Date
JP2008172232A true JP2008172232A (ja) 2008-07-24

Family

ID=39617111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008000321A Abandoned JP2008172232A (ja) 2007-01-12 2008-01-07 パッケージのバンプ下冶金（ｕｂｍ）構造及びそれを製造する方法

Country Status (4)

Country Link
US (1) US20080169539A1 (ja)
JP (1) JP2008172232A (ja)
CN (1) CN101241889A (ja)
TW (1) TW200832643A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894814A (zh) * 2009-02-24 2010-11-24 宇芯先进技术有限公司 焊料凸块ubm结构
JP2011134942A (ja) * 2009-12-25 2011-07-07 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US8338286B2 (en) 2010-10-05 2012-12-25 International Business Machines Corporation Dimensionally decoupled ball limiting metalurgy
US9431367B2 (en) 2012-08-29 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor package

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI337386B (en) 2007-02-16 2011-02-11 Chipmos Technologies Inc Semiconductor device and method for forming packaging conductive structure of the semiconductor device
TWI353644B (en) * 2007-04-25 2011-12-01 Ind Tech Res Inst Wafer level packaging structure
US7629246B2 (en) * 2007-08-30 2009-12-08 National Semiconductor Corporation High strength solder joint formation method for wafer level packages and flip applications
US8293587B2 (en) 2007-10-11 2012-10-23 International Business Machines Corporation Multilayer pillar for reduced stress interconnect and method of making same
US20090160052A1 (en) * 2007-12-19 2009-06-25 Advanced Chip Engineering Technology Inc. Under bump metallurgy structure of semiconductor device package
US20090200675A1 (en) 2008-02-11 2009-08-13 Thomas Goebel Passivated Copper Chip Pads
US8058163B2 (en) * 2008-08-07 2011-11-15 Flipchip International, Llc Enhanced reliability for semiconductor devices using dielectric encasement
US9093448B2 (en) 2008-11-25 2015-07-28 Lord Corporation Methods for protecting a die surface with photocurable materials
CN102224583B (zh) * 2008-11-25 2014-09-10 洛德公司 使用光固化性材料保护晶片表面的方法
US20100155937A1 (en) * 2008-12-24 2010-06-24 Hung-Hsin Hsu Wafer structure with conductive bumps and fabrication method thereof
US7985671B2 (en) * 2008-12-29 2011-07-26 International Business Machines Corporation Structures and methods for improving solder bump connections in semiconductor devices
US20100167466A1 (en) * 2008-12-31 2010-07-01 Ravikumar Adimula Semiconductor package substrate with metal bumps
TWI421989B (zh) * 2009-05-21 2014-01-01 Adl Engineering Inc 多重金屬層導線結構及其形成方法
US8198133B2 (en) * 2009-07-13 2012-06-12 International Business Machines Corporation Structures and methods to improve lead-free C4 interconnect reliability
US8003515B2 (en) * 2009-09-18 2011-08-23 Infineon Technologies Ag Device and manufacturing method
US8084871B2 (en) * 2009-11-10 2011-12-27 Maxim Integrated Products, Inc. Redistribution layer enhancement to improve reliability of wafer level packaging
US8304867B2 (en) * 2010-11-01 2012-11-06 Texas Instruments Incorporated Crack arrest vias for IC devices
TWI541964B (zh) * 2010-11-23 2016-07-11 矽品精密工業股份有限公司 半導體基板之製法
US9030019B2 (en) * 2010-12-14 2015-05-12 Infineon Technologies Ag Semiconductor device and method of manufacture thereof
US20120326299A1 (en) * 2011-06-24 2012-12-27 Topacio Roden R Semiconductor chip with dual polymer film interconnect structures
TWI449141B (zh) * 2011-10-19 2014-08-11 Richtek Technology Corp 晶圓級晶片尺度封裝元件以及其製造方法
CN103151275A (zh) * 2011-12-06 2013-06-12 北京大学深圳研究生院 倒装芯片金凸点的制作方法
US8558229B2 (en) * 2011-12-07 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for packaged chip
CN102496603A (zh) * 2011-12-19 2012-06-13 南通富士通微电子股份有限公司 一种芯片级封装结构
TW201423879A (zh) * 2012-12-10 2014-06-16 Chipbond Technology Corp 半導體製程及其結構
US9142501B2 (en) * 2013-03-14 2015-09-22 International Business Machines Corporation Under ball metallurgy (UBM) for improved electromigration
US9084378B2 (en) * 2013-03-14 2015-07-14 International Business Machines Corporation Under ball metallurgy (UBM) for improved electromigration
US9620580B2 (en) * 2013-10-25 2017-04-11 Mediatek Inc. Semiconductor structure
US20150228594A1 (en) * 2014-02-13 2015-08-13 Qualcomm Incorporated Via under the interconnect structures for semiconductor devices
US9472515B2 (en) * 2014-03-11 2016-10-18 Intel Corporation Integrated circuit package
US10115692B2 (en) 2016-09-14 2018-10-30 International Business Machines Corporation Method of forming solder bumps
CN108022897A (zh) 2016-11-01 2018-05-11 财团法人工业技术研究院 封装结构及其制作方法
CN108022896A (zh) 2016-11-01 2018-05-11 财团法人工业技术研究院 一种芯片封装结构及其制作方法
CN117219530A (zh) * 2017-02-27 2023-12-12 诺威有限公司 用于预测e-测试结构性能的方法
KR102572367B1 (ko) 2017-11-28 2023-08-30 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
US11380637B2 (en) * 2020-06-09 2022-07-05 Texas Instruments Incorporated Efficient redistribution layer topology

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268072A (en) * 1992-08-31 1993-12-07 International Business Machines Corporation Etching processes for avoiding edge stress in semiconductor chip solder bumps
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
TWI229930B (en) * 2003-06-09 2005-03-21 Advanced Semiconductor Eng Chip structure
US7005752B2 (en) * 2003-10-20 2006-02-28 Texas Instruments Incorporated Direct bumping on integrated circuit contacts enabled by metal-to-insulator adhesion
US7459781B2 (en) * 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101894814A (zh) * 2009-02-24 2010-11-24 宇芯先进技术有限公司 焊料凸块ubm结构
JP2011134942A (ja) * 2009-12-25 2011-07-07 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US8952538B2 (en) 2009-12-25 2015-02-10 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
US9893029B2 (en) 2009-12-25 2018-02-13 Socionext Inc. Semiconductor device and method for manufacturing the same
US11004817B2 (en) 2009-12-25 2021-05-11 Socionext Inc. Semiconductor device and method for manufacturing the same
US8338286B2 (en) 2010-10-05 2012-12-25 International Business Machines Corporation Dimensionally decoupled ball limiting metalurgy
US9431367B2 (en) 2012-08-29 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor package
US9960125B2 (en) 2012-08-29 2018-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor package
US10276516B2 (en) 2012-08-29 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package
US10672723B2 (en) 2012-08-29 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package
US11362046B2 (en) 2012-08-29 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package

Also Published As

Publication number Publication date
TW200832643A (en) 2008-08-01
CN101241889A (zh) 2008-08-13
US20080169539A1 (en) 2008-07-17

Similar Documents

Publication Publication Date Title
JP2008172232A (ja) パッケージのバンプ下冶金（ｕｂｍ）構造及びそれを製造する方法
US6455408B1 (en) Method for manufacturing semiconductor devices having redistribution patterns with a concave pattern in a bump pad area
KR100319813B1 (ko) 유비엠 언더컷을 개선한 솔더 범프의 형성 방법
US7977789B2 (en) Bump with multiple vias for semiconductor package and fabrication method thereof, and semiconductor package utilizing the same
KR100454381B1 (ko) 반도체 장치 및 그 제조 방법
US6407459B2 (en) Chip scale package
US8742580B2 (en) Method of wire bonding over active area of a semiconductor circuit
US20080054461A1 (en) Reliable wafer-level chip-scale package solder bump structure in a packaged semiconductor device
US20060038291A1 (en) Electrode structure of a semiconductor device and method of manufacturing the same
US20080251927A1 (en) Electromigration-Resistant Flip-Chip Solder Joints
KR101611772B1 (ko) 반도체 디바이스를 패키징하는 방법 및 장치
US20090160052A1 (en) Under bump metallurgy structure of semiconductor device package
EP1387402A2 (en) Wafer-level method for fine-pitch, high aspect ratio chip interconnect
US20090130840A1 (en) Protected Solder Ball Joints in Wafer Level Chip-Scale Packaging
US20060246706A1 (en) Conductive bump structure for semiconductor device and fabrication method thereof
US11894330B2 (en) Methods of manufacturing a semiconductor device including a joint adjacent to a post
WO2003098688A2 (en) Structural design of under bump metallurgy for high reliability bumped packages
US20100117231A1 (en) Reliable wafer-level chip-scale solder bump structure
CN111508919A (zh) 半导体装置及半导体装置的制作方法
US20070120268A1 (en) Intermediate connection for flip chip in packages
CN106856178B (zh) 半导体装置及其制造方法
WO2007064073A1 (en) Bump with multiple vias for semiconductor package, method of fabrication method thereof, and semiconductor package using the same
CN101194361A (zh) 层序列及制造层序列的方法
US6723630B2 (en) Solder ball fabrication process
JP3836449B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20090728

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090728