CN112349679B - 集成电路的连线网络、集成电路、芯片及电子设备 - Google Patents

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Abstract

本申请实施例公开了一种集成电路的连线网络、集成电路、芯片及电子设备，属于微电子技术领域。本申请提供的连线网络中包括在竖直方向上层叠设置的金属层、中间隔断层、重布线层、电源凸点和接地凸点，金属层中的导线延伸的方向与重布线层中导线延伸的方向之间的夹角小于90度且大于0度，由于重布线层中的导线与金属层中的导线不等于90度，也即重布线层中的导线能够作为导通逻辑元件到凸点之间水平方向和垂直方向两个方向上的导线，由于重布线层中的导线的电阻小于相同长度的金属层中的导线的电阻，因此，本申请提供的连线网络能够降低集成电路的走线电阻，减少集成电路上的电压降，从而降低了集成电路的延时，提高了集成电路的性能。

Description

集成电路的连线网络、集成电路、芯片及电子设备
技术领域
本申请实施例涉及微电子技术领域，特别涉及一种集成电路的连线网络、集成电路、芯片及电子设备。
背景技术
随着现代电子工业的发展，对芯片的需求也日益增长。在芯片制造中，较高的走线电阻导致芯片中出现电压降的现象，从而导致芯片逻辑门的开关速度变慢，影响芯片的性能。
相关技术中，芯片制造商在加工芯片时，将设置bump(凸点)盘。各个相邻的bump之间的间距将按照最小允许间距设置，以便芯片中的逻辑元件通过尽可能短的连线距离，接通电路。
发明内容
本申请实施例提供了一种集成电路的连线网络、集成电路、芯片及电子设备，可以解决的问题。所述技术方案如下：
根据本申请的一方面内容，提供了一种集成电路的连线网络，所述连线网络包括在竖直方向上层叠设置的金属层、中间隔断层、重布线层、接地凸点和电源凸点；
所述金属层中的第一导线沿第一方向排布，所述第一导线通过所述中间隔断层提供的通孔与所述重布线层中的第二导线相连，所述第二导线包括电源凸点引出的导线和接地凸点引出的导线，所述电源凸点用于连接电源(Voltage Drain Drain，VDD)，所述接地凸点用于接地(VSS)；
所述重布线层中的所述第二导线沿第二方向排布，所述第一方向和所述第二方向之间的夹角小于90度且大于0度；
所述金属层的下方设置连接逻辑单元的电性接口，所述电性接口用于向所述逻辑单元供电。
根据本申请的另一方面内容，提供了一种集成电路，所述集成电路包括本申请提供的连线网络。
根据本申请的另一方面内容，提供了一种芯片，所述芯片包括本申请提供的集成电路，该集成电路是完成封装的集成电路。
根据本申请的另一方面内容，提供了一种电子设备，所述电子设备包括本申请提供的芯片。
本申请提供一种集成电路的连线网络，该连线网络中包括在竖直方向上层叠设置的金属层、中间隔断层、重布线层和凸点，金属层中的导线延伸的方向与重布线层中导线延伸的方向之间的夹角小于90度且大于0度，由于重布线层中的导线与金属层中的导线不等于90度，也即重布线层中的导线能够作为导通逻辑元件到凸点之间水平方向和垂直方向两个方向上的导线，由于重布线层中的导线的电阻小于相同长度的金属层中的导线的电阻，因此，本申请提供的连线网络能够降低集成电路的走线电阻，减少集成电路上的电压降，从而降低了集成电路的延时，提高了集成电路的性能。
附图说明
为了更清楚地介绍本申请实施例中的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请一个示例性实施例提供的一种电子设备的示意图；
图2是基于图1所提供的一种芯片的示意图；
图3是基于图2所提供的一种集成电路的竖直方向剖面示意图；
图4是基于图2所提供的一种集成电路的俯视透视示意图；
图5是本申请实施例示出的一种重布线层导线种类的示意图；
图6是本申请实施例提供的一种重布线层(RDL)和凸点(bump)的布局示意图；
图7是基于图6所示实施例提供的一种凸点(bump)和重布线层(RDL)中的第二导线结构示意图；
图8是一种连线网络的设计版图；
图9是另一种连线网络的设计版图；
图10是本申请实施例提供的一种连线网络的设计版图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。此外，在本申请的描述中，除非另有说明，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
芯片，作为微电子技术领域中核心的部件，制造过程中需要尽可能优化其电学性能。其中，芯片生产制造的过程中，可以先制造得到没有封装的裸片(集成电路)，在裸片完成封装之后，得到封装后的集成电路。在封装后的集成电路完成测试之后，该完成封测的芯片即可投入使用。需要说明的是，没有封装的裸片可以包括提供导线的连线网络和逻辑元件部分两大部分。若以凸点(bump)盘作为一个裸片的最顶层，则从凸点盘向下，依次为RDL(Re-Distribution Layer，重布线层)、中间隔断层和金属层。之后，金属层和逻辑元件部分中间还可以有一层中间隔断层。若逻辑元件部分中的逻辑元件的数量较大时，则可以在连线网络中层叠较多层金属层。例如，金属层可以是10层、14层或20层等数字，本申请实施例对此不作限定。当金属层是10层时，裸片中从底层向顶层为金属层编号，可以是M0、M1、M2、M3、M4、M5、M6、M7、M8、M9和M10。
下面简单介绍芯片的生产过程，以示本案中的集成电路的连线网络的制造过程。
在制造芯片最开始，需要获取制造原料。一种可能的方式中，沙漠中的沙砾可以作为最初始的制造原料。
在挖掘采集到沙砾后，运输车可以将运载的沙砾运送到工厂中。工厂的大功率吸砂管道能够将车的翻斗中的沙砾吸取，吸到熔炉中。熔炉中放置足量的碳。在熔炉提供高温的环境中，沙砾被还原成纯度较高的冶金硅锭。可选地，纯度可以是98％。
在后续的工序中，工厂将对冶金硅锭继续进行精炼。冶金硅锭经过反复地酸化和蒸馏，被提纯为99.9999999％的纯硅锭。
随后，工厂将对纯硅锭进行“直拉法”的工艺。在该工艺中，纯硅锭被机械臂夹持一边旋转上升，一边冷却。之后，纯硅锭被制成为单晶硅棒。
在得到单晶硅棒后，工厂将对其进行裁切。由于单晶硅棒的头部和尾部的性能不好。因此，在裁切工艺中，工厂将单晶硅棒的头部和尾部裁切去除，得到单晶硅棒的中间部分。
随后，工厂将对单晶硅棒的中间部分进行外径研磨，将单晶硅棒的中间部分磨研成指定的尺寸。可选地，常见的直径可以是8英寸或12英寸。若以毫米为计量单位，则指定的直径可以是200毫米或者300毫米。需要说明的是，单晶硅棒的直径越大，最终单个芯片生产成本越低，相应的加工技术要求也越高。因此，在该环节中，工厂将根据加工技术和成本控制选择合适的尺寸。
当单晶硅棒被磨至指定直径后，该单晶硅棒将被切片，得到晶圆。示意性的，当单晶硅棒的直径是12英寸时，晶圆的厚度通常是0.8毫米，公差不大于±0.02毫米。
在得到晶圆后，工厂需要对晶圆抛光。示意性的，抛光工艺要求晶圆在被处理后，表面粗糙度控制在0.1微米～0.2微米左右。
在一种制造工艺中，25片晶圆可以作为一组被处理的对象，被统一的工序加工。需要说明的是，晶圆在之后的运输过程以及制造过程中，处于无尘环境中。示意性的处理方式中，晶圆的运输和制造处于真空的环境中。
表面氧化是晶圆的第一步处理。晶圆被送进烤炉中，在精确的温度和气体环境中，晶圆的表面形成均匀的氧化膜。
涂布光刻胶是晶圆的第二步处理。晶圆的表面被均匀喷淋光刻胶。光刻胶能够保护晶圆不被刻蚀试剂腐蚀掉。同时，光刻胶被紫外线照射后将变质，随后可被水冲洗掉。
光刻显影是晶圆的第三步处理。在该处理环节中，光刻机通过紫外线和掩膜的配合，将设计好的微电路投影在晶圆上，光刻胶将变成电路的形状。其中，逻辑单元也将同时被刻出。
湿法蚀刻是晶圆的第四步处理。在该处理环节中，晶圆将浸入蚀刻试剂中，晶圆中没有被光刻胶保护的部分，表面氧化膜将被腐蚀掉，裸露出硅基底。
随着集成电路成功转录到晶圆上，晶圆上的其它光刻胶将不再有用。工厂将晶圆上的其它光刻胶彻底清洗干净。
需要说明的是，光刻和蚀刻的制程工艺与最终制成芯片的性能息息相关。制程工艺雕刻的越精细，芯片的性能越好。也即，光刻线宽越细，同面积的芯片的性能越好。
在经过湿法蚀刻以及清洗之后，晶圆将被进行离子注入工艺。在离子注入工艺中，晶圆裸露的在外硅基底将被注入掺杂离子，从而晶圆的表层极性进行了改变。随后，晶圆将经过热处理，使得注入后的离子稳定下来，进而，工厂得到了表面具有数十亿乃至数百亿微小的晶体管的晶圆。
在本申请实施例中，上述过程可以得到晶圆的逻辑元件部分。晶圆需要在通过沉积镀铜的工艺，为晶圆堆叠制造连线网络。
在沉积镀铜的工艺中，晶圆将被放置在一真空的腔体中，腔体中还放置有铜靶材。惰性气体离子束轰击铜靶材，铜靶材中的铜原子将在真空腔体中弥散开。晶圆上将沉积一层铜，从而完成镀铜。
在晶圆完成镀铜后，将再次经历表面磨削、光刻、蚀刻等过程，将镀好的金属层(铜层)分割成细小的导线，形成一层电性的连线网络。该连线网络的作用是将逻辑元件(晶体管)连接起来。
上述过程中，连线网络中可以包括金属层(铜金属)、中间隔断层、重布线层和凸点。本申请实施例示出的连线网络，即是在该环节制作的。需要说明的是，重布线层的材料可以使用铝材。
在完成连线网络和逻辑元件部分的制造后，工厂将得到没有封装的晶圆。在通常的分工中，上述过程可以在晶圆制造厂中生产完成。后续的封装和测试可以在单独的工厂中完成。
在封装工艺中，晶圆首先被切割成集成电路裸片。集成电路裸片可以是矩形的片状物体。
首先，集成电路裸片将通过电路测试。通过电路测试的裸片，将通过板上芯片、引线键合、树脂密封和加装散热片等工序完成封装。
其次，完成封装后的芯片将进行最终的测试，经过测试的芯片将装箱出货，成为电子部件投入使用。
在本领域中，一个芯片的时延决定其运算性能。比如，若一个时延为a的芯片的主频是2GHz。当其时延增大至1.1a时，该芯片的主频降至1.8GHz。当一个芯片的时延增加时，其主频将会降低，从而运算能力受到影响。因此，在芯片的逻辑元件部分和加工工艺保持不变的前提下，设计人员需要较低的芯片电压降。而较小的走线电阻有助于维持较低的芯片电压降。故，本申请通过提供一种新设计的连线网络来降低芯片的走线电阻，从而维持较低的芯片电压降。
从另一个角度而言，芯片电压降是指出现在集成电路中电源和地网络上电压下降或升高的一种显示。随着半导体工艺的演进，金属互联线(金属层的第一导线)的宽度越来越窄，导致其电阻值上升，所以在整个芯片范围内存在一定的电压降。电压降的大小取决于从电源凸点到所计算的逻辑门(逻辑单元)之间的等效电阻的大小。当电压降低后，逻辑门的开关速度将变慢，造成芯片性能下降。因此，为了提高芯片的性能，本申请将通过下列连线网络的设计，将电压降控制较小的范围之内。避免本领域中的一些电压降过大的场景导致的芯片功能错误的问题。
在针对连线网络的改进上，本申请针对凸点盘和RDL绕线的方式提供的新的架构，从而降低连线网络上的等效电阻，降低芯片内部的电压降。
示例性地，本申请实施例所示的集成电路的连线网络，可以应用在电子设备中，该电子设备中设置有芯片。该芯片是经过封装的集成电路，集成电路包括连线网络和逻辑元件部分。电子设备服务器或者终端设备，终端设备可以包括手机、平板电脑、膝上型电脑、台式电脑、电脑一体机、服务器、工作站、电视、机顶盒、智能眼镜、智能手表、数码相机、MP4播放终端、MP5播放终端、学习机、点读机、电纸书、电子词典、车载终端、虚拟现实(VirtualReality，VR)播放终端或增强现实(Augmented Reality，AR)播放终端等。
请参见图1，图1是本申请一个示例性实施例提供的一种电子设备的示意图，如图1所示，该电子设备100包括电源110和芯片120。
在本申请中，电源110用于向芯片120供电，以便该芯片120完成数据处理或者数据存储。芯片120既可以是处理器，也可以是存储器。
示意性的，处理器可以包括一个或者多个处理核心。处理器利用各种接口和线路连接整个电子设备100内的各个部分，通过运行或执行存储在存储器内的指令、程序、代码集或指令集，以及调用存储在存储器内的数据，执行电子设备100的各种功能和处理数据。可选的，处理器可以采用数字信号处理(Digital Signal Processing，DSP)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)、可编程逻辑阵列(Programmable LogicArray，PLA)中的至少一种硬件形式来实现。处理器可集成中央处理器(CentralProcessing Unit，CPU)、图像处理器(Graphics Processing Unit，GPU)和调制解调器等中的一种或几种的组合。其中，CPU主要处理操作系统、用户界面和应用程序等；GPU用于负责显示屏所需要显示的内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到处理器中，单独通过一块芯片进行实现。
示意性的，存储器可以包括随机存储器(Random Access Memory，RAM)，也可以包括只读存储器(Read-Only Memory，ROM)。可选的，该存储器包括非瞬时性计算机可读介质(non-transitory computer-readable storage medium)。存储器可用于存储指令、程序、代码、代码集或指令集。存储器可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于至少一个功能的指令(比如触控功能、声音播放功能、图像播放功能等)、用于实现下述各个方法实施例的指令等；存储数据区可存储下面各个方法实施例中涉及到的数据等。
请参考图2，图2是基于图1所提供的一种芯片的示意图。在图2中，芯片120包括封装壳体121和集成电路122。其中，封装壳体121通过凸点盘向集成电路122供电。
请参考图3，图3是基于图2所提供的一种集成电路的竖直方向剖面示意图。在图3中，集成电路122包括连线网络31和逻辑元件部分32。在图3中，方向ba是本申请所示的竖直方向，其中，点a、点b和点c均位于重布线层上。第一方向和第二方向所在的平面与金属层、中间隔断层或重布线层中的任一平面平行。也即，竖直方向与第一方向和第二方向共同所在的平面垂直。
连线网络31可以在方向ba上从逻辑元件部分32所在的一侧，向上逐层叠加设置金属层31a、中间隔断层31b、重布线层31c和凸点31d。需要说明的是，本申请可以根据逻辑元件部分32所需要的金属连线的长度，自由设置金属层31a和中间隔断层31b的具体层数，以便满足芯片的功能需求。
例如，金属层31a和中间隔断层31b可以间隔反复各设置5层，以满足芯片的功能需求。在一种可能的设置方式中，逻辑元件部分的晶体管数量越多，所需要的金属层数也将越多。
请参考图4，图4是基于图2所提供的一种集成电路的俯视透视示意图。在图4中，从集成电路的顶层向下，依次设置有凸点、重布线层重布线层、中间隔断层、金属层和逻辑元件部分。由于透视关系的原因，图4中仅示出了金属层31a中的第一导线410、重布线层31c中的第二导线420，以及凸点。其中，凸点31d包括电源凸点431和接地凸点432。需要说明的是，图4中的第一导线410示意性地标注出部分，剩余与被标注部分平行的导线也同样是第一导线。类似的，图4中的第二导线420示意性地标注出部分，剩余与被标准部分相同走向方向和结构的部分，也属于第二导线420。
在本申请实施例中，所述金属层中的第一导线沿第一方向排布，所述第一导线通过所述中间隔断层提供的通孔与所述重布线层中的第二导线相连，所述第二导线包括电源凸点引出的导线和接地凸点引出的导线，所述电源凸点用于连接电源，所述接地凸点用于接地；
所述重布线层中的所述第二导线沿第二方向排布，所述第一方向和所述第二方向之间的夹角小于90度且大于0度。在图4中，第一方向是ac所示的方向，第二方向是ad所示的方向，角cad小于90度且大于0度。
所述金属层的下方设置连接逻辑单元的电性接口，所述电性接口用于向所述逻辑单元供电。需要说明的是，金属层的下方指的是靠近逻辑单元部分的一侧。
需要说明的是，请参见图5，图5是本申请实施例示出的一种重布线层导线种类的示意图。在图5中，第二导线包括第一子导线510和第二子导线520。需要说明的是，第二导线包括两种形态。
第一种形态是条状形态，该形态下的第二导线的延伸方向是条状形态的较长端延伸的方向。
第二种形态是弯折的导线段。该弯折的导线段包括与凸点连接的连接段和与连接段连接的延伸段。其中，延伸段延伸的方向是第二导线的延伸方向。
第一子导线510与电源凸点431相连，第二子导线520与接地凸点432相连。
可选地，在图5所示的设计中，第一子导线510与第二子导线520之间的间距相等。该间距可以是导线之间允许的最小间距。示意性地，根据当前工艺的制造能力来确定最小间距。
可选地，在图5所示的设计中，电源凸点431和接地凸点432沿第一方向交替排布。例如，在第一方向ac上，第一个是电源凸点431、第二个是接地凸点432、第三个是电源凸点431…。电源凸点431和接地凸点432沿第三方向交替排布。其中，第三方向和第一方向互相垂直。例如，在第三方向上，第一个是电源凸点431、第二个是接地凸点432、第三个是电源凸点431…。
可选地，针对凸点之间的距离。本申请可以将电源凸点和接地凸点均匀地设置，也可以将电源凸点和接地凸点之间的距离设置为m。在本申请的一个实施例中，根据预定条件(例如制造工艺)来确定各个凸点之间的可以实现的最小距离，并将其确定为m。示意性地，对于本申请所示的任意一个电源凸点或接地凸点而言，其与周围的电源凸点或接地凸点之间的距离是m。
在一种可能的凸点排布方式中，沿所述第一方向上相邻的所述电源凸点和所述接地凸点之间的间距等于m。
在另一种可能的凸点排布方式中，沿所述第三方向上相邻的所述电源凸点和所述接地凸点之间的间距等于m。
需要说明的是，上述两种凸点排布方式，在制造连线网络时可以择一使用，也可以两个方案都使用。
在一种可能的第一方向和第二方向的夹角设计中，该夹角的角度是45度。在该设计方案中，连线网络能够提供相对而言较低的走线电阻。
在一种可能的连线网络的材料特性中，第一导线的阻性比值参数大于所述第二导线的所述阻性比值参数，所述阻性比值参数等于材料的电阻率与截面积之比。例如，第一导线是铜材料，阻性比值参数等于铜的电阻率与当前第一导线的截面积之比，比如该数值是3。第二导线是铝材料，阻性比值参数等于铝的电阻率与当前第二导线的截面积之比，比如该数值是2。在该场景中，本申请所示的方案能够令导线尽可能在RDL层导通，避免在金属层的走线，从而降低逻辑元件的走线电阻。
可选地，在RDL层，若干个电源凸点之间可以通过第一子导线互相连通。同时，若干个接地凸点可以通过中间隔断层提供的通孔和第一导线互相连通。需要说明的是，上述相同类型的凸点连通的原因在于，相同类型的凸点需要保持相同的电位，以保障整个集成电路的性能稳定。在本申请中，相同类型的凸点用于指示具有相同功能的凸点。
为了介绍一种第二导线的各种可能的形态，下边将结合图6进行说明。
请参见图6，图6是本申请实施例提供的一种重布线层(RDL)和凸点(bump)的布局示意图。需要说明的是，在工程设计中，本申请实施例用于指示连线网络的图案又可称之为版图。
在图6中，包括6个凸点。6个凸点中包括3个电源凸点和3个接地凸点。其中，电源凸点和接地凸点交替排布。每一个凸点上均匀设置8个导电点。一种可能的工艺中，凸点被制成底面为正八边形立体。另一种可能的工艺中，凸点被制成底面为圆形的立体。又一种可能的工艺中，凸点被制成底面不规则的立体。
其中，3个电源凸点包括电源凸点611、电源凸点612和电源凸点613。3个接地凸点包括接地凸点621、接地凸点622和接地凸点623。在该连接方式中，电源凸点通过第一子导线互相连通，接地凸点通过第二子导线互相连通。
以电源凸点612为例，对从电源凸点引出的第二导线的形态进行说明。
请参见图7，图7是基于图6所示实施例提供的一种凸点(bump)和重布线层(RDL)中的第二导线结构示意图。在图7中，电源凸点612和接地凸点所引出的第二导线的结构类似，在图7中以电源凸点612为例进行介绍。电源凸点612中引出8个第二导线，该第二导线是第一子导线。需要说明的是，在该结构中，第一自导线包括条形件、T型件和弯折件三种结构。下边分别进行介绍。
在电源凸点612中，包括条形件711和条形件712一共两个。条形件的外形可以是矩形片状，截面积最大的一个面贴附在中间隔断层上。在本场景中，条形件用于连接电源凸点612和其它电源凸点。其中，条形件711的延伸方向和条形件712相同，均处于第二方向。可选地，条形件711和条形件712处于同一条直线上。
在电源凸点612中，包括T型件721和T型件722一共两个。T型件的外形与英文大写字母T的形状类似。该T型件包括法向枝和切向枝。其中，法向枝是7211，切相枝是7212。T型件721通过法向枝7211与电源凸点612连通。T型件的切相枝7212与法向枝7211相连。
需要说明的是，T型件721设置的方向是法向枝7211的延伸方向，在本实施例中，T型件721设置的方向与第二方向相互垂直。
在电源凸点612中，包括弯折件731、弯折件732、弯折件733和弯折件734。每一个弯折件的外形类似。以弯折件731为例，该弯折件包括引出段7311和延伸段7312。可选地，引出段7311和延伸段7312之间的夹角是135度。
其中，引出段7311用于连接电源凸点612和延伸段7312。延伸段7312的延伸方向与第二方向是同一方向。在其它的应用场景中，引出段还可以同于连接接地凸点和延伸段。
作为一种电源凸点与第二导线的设置方案，第二导线与电源凸点之间的连接点在电源凸点底面的边上均匀设置。
作为一种接地凸点与第二导线的设置方案，第二导线与接地凸点之间的连接点在接地凸点底面的边上均匀设置。
综上所述，本申请提供的集成电路的连线网络，能够令金属层中的金属导线所在的第一方向和重布线层中的第二导线所在的第二方向之间的夹角小于90度且大于0度，使得原本在金属层中第一导线的完成走线的部分，可以通过重布线层中的第二导线完成。在第一导线单位长度的电阻大于第二导线单位长度的电阻时，有效降低了连线网络的电阻，从而降低了连线网络所在集成电路的时延，进而提高了集成电路的主频，实现了在集成电路逻辑元件不做更改的前提下提升性能的效果。
可选地，上述连线网络能够在现有制程工艺不变化的前提下，提升连线网络所在集成电路的性能，有助于在制造设备不变的前提下提升集成电路的性能。
可选地，设置上述集成电路的芯片同样能够提升主频，实现芯片在逻辑元件部分不作更改的前提下，提升性能的效果。
可选地，设置上述芯片的电子设备，能够在逻辑元件部分不作更改且整体工艺无变化的前提下，提升处理性能。
上述介绍示出了本申请提供的集成电路的连线网络、集成电路、芯片和电子设备整体的结构框架。下面将通过一个实际的场景比对，来论述本申请提供的连线网络对于芯片性能的提升。
请参考图8，图8是一种连线网络的设计版图。在图8中，包括金属层的第一导线810、重布线层的第二导线820、接地凸点831和电源凸点832。
其中，金属层可以是M13层。第一导线810在图8中是垂直方向的导线。在图8所示的区域中，最下层是逻辑元件设置的区域。逻辑元件能够通过连线网络分别连接电源VDD和接地端VSS。也即，逻辑元件分别通过连接电源凸点实现与VDD的连接，以及通过连接接地凸点实现与VSS的连接。
在图8所示的区域中，点840是区域中获得供电最远的位置。在本领域中，RDL层的第二导线820一般采用铝(Al，Aluminium)材料，金属层的第一导线810一般采用铜(Cu，cuprum)材料。
其中，电阻的计算公式为
在电阻的计算公式中，R是电阻；L是导体长度；ρ是导体电阻率；A是截面积。需要说明的是，截面积A正比于导线的厚度。在气温是20℃的条件下，铝的电阻率ρ是0.0027欧姆*毫米，铜的电阻率是0.0018欧姆*毫米。在本领域中给定的材料厚度中，RDL层厚度是金属层的3倍。在本例中，根据电阻的计算公式，可知，在相同的导线的长度下，金属层的第一导线的电阻是重布线层的第二导线的电阻的2倍。通过公式表示，可参见如下：
其中，以金属层是M13层为例，表示作为金属层的M13层的阻性比值参数；表示重布线层RDL层的阻性比值参数，第一导线的阻性比值参数是第二导线的阻性比值参数的2倍。
在图8中，最上方一排3个是电源凸点832，中间一排3个是接地凸点831，最下方一排3个是电源凸点832。各个凸点之间采用工艺生产的设计规则要求的最小间距。示意性的，设定该最小间距为d。接地凸点831到最远点点840的走线距离是d，电源凸点832到最远点点840的走线距离也是d。
详细而言，电源凸点832到最远点点840包括d/2长的第一导线810，以及，d/2长的第二导线820。同样的，接地凸点831到最远点点840包括d/2长的第一导线810，以及，d/2长的第二导线820。因此，针对设置在点840上的逻辑元件，其所对应的连线网络上的电阻是R1，计算方式请参见下列公式。
请参见图9，图9是另一种连线网络的设计版图。在图9中，包括金属层的第一导线910、重布线层的第二导线920、接地凸点931和电源凸点932。横向类似图8的设置方式，第一排均是电源凸点932，第二排均是接地凸点931，第三排均是电源凸点932。在垂直方向上，请参见图9，采用交错的方式设置。凸点和凸点之间仍旧采用工艺规定的最小间距。
在图9中，电源凸点932到最远点点940的距离是接地凸点931到最远点点940的距离是/>其中，电源凸点932经过的是第一导线910，接地凸点931经过的是第二导线920。因此，针对设置在点940上的逻辑元件，其所对应的连线网络上的电阻是R2，计算方式请参见下列公式。
结合图8和图9所使用的方案，可知，R2小于R1，使用图9所示方案的连线网络将提供更小的走线电阻，从而令所在的集成电路性能更好。
请参见图10，图10是本申请实施例提供的一种连线网络的设计版图。在图10中，提供了不同于图8和图9所示的凸点(bump)排列与重布线层(RDL)绕线结构。
在图10中，包括金属层的第一导线1010、重布线层的第二导线1020、接地凸点1031和电源凸点1032。其中，接地凸点1031和电源凸点1032交错摆放，凸点之间采用工艺规定的最小间距，假设该最小间距是d。在图10所示的方式中，第一导线1010的方向和第二导线1020的方向之间的夹角呈45度。RDL层连线能够均匀覆盖住逻辑单元。图中的点1040是接地凸点1031和电源凸点1032同时覆盖的最远点位置。
针对点1040位置上的逻辑元件，其可以仅通过RDL上的第二导线1020，就完成上电的效果。假设点1040位置上的逻辑元件对应的连线网络上的电阻是R3，计算方式请参见下列公式。
基于图8、图9和图10方案的介绍，可知，本申请提供的图10所示的方案对应的电阻最小。
综上所述，本申请提供的bump布局和绕线结构，在占用同样的绕线资源的情况下，能够降低连线网络的电阻，从而降低逻辑单元的电压降，有助于芯片维持正确的时序，提高芯片的性能和稳定性。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本申请的能够实现的示例性的实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种集成电路的连线网络，其特征在于，所述连线网络包括在竖直方向上层叠设置的金属层、中间隔断层、重布线层、电源凸点和接地凸点；
所述金属层中的第一导线沿第一方向排布，所述第一导线通过所述中间隔断层提供的通孔与所述重布线层中的第二导线相连，所述第二导线包括所述电源凸点引出的导线和所述接地凸点引出的导线，所述电源凸点用于连接电源，所述接地凸点用于接地，所述第一导线的阻性比值参数大于所述第二导线的阻性比值参数，所述阻性比值参数等于材料的电阻率与截面积之比，所述电源凸点和所述接地凸点沿所述第一方向交替排布，所述电源凸点和所述接地凸点沿第三方向交替排布，所述第三方向与所述第一方向互相垂直，沿所述第一方向上相邻的所述电源凸点和所述接地凸点之间的间距等于m，且沿所述第三方向上相邻的所述电源凸点和所述接地凸点之间的间距等于m；
所述重布线层中的所述第二导线沿第二方向排布，所述第一方向和所述第二方向之间的夹角是45度；
所述金属层的下方设置连接逻辑单元的电性接口，所述电性接口用于向所述逻辑单元供电。
2.根据权利要求1所述的连线网络，其特征在于，所述第二导线包括互相平行的第一子导线和第二子导线，所述第一子导线是所述电源凸点引出的导线，所述第二子导线是所述接地凸点引出的导线，所述第一子导线的延伸方向和所述第二子导线的延伸方向互相平行。
3.根据权利要求2所述的连线网络，其特征在于，所述第一子导线和所述第二子导线之间的间距相等。
4.根据权利要求2至3任一所述的连线网络，其特征在于，
所述电源凸点通过所述第一子导线互相连通；
和/或，
所述接地凸点通过所述第二子导线互相连通。
5.根据权利要求1至3任一所述的连线网络，其特征在于，所述第二导线与所述接地凸点的连接点在所述接地凸点底面的边上均匀设置；
和/或，
所述第二导线与所述电源凸点的连接点在所述电源凸点底面的边上均匀设置。
6.根据权利要求5所述的连线网络，其特征在于，所述第二导线包括条形件、T型件和弯折件；
所述条形件用于连接相同类型的凸点，所述条形件设置的方向和所述T型件设置的方向互相垂直，其中，所述条形件设置的方向是所述第二方向；
所述弯折件包括引出段和延伸段，所述引出段用于连接所述接地凸点和所述延伸段，或所述引出段用于连接所述电源凸点和所述延伸段，其中，所述延伸段的延伸方向是所述第二方向。
7.一种集成电路，其特征在于，所述集成电路中包括如权利要求1至6任一所述的连线网络。
8.一种芯片，其特征在于，所述芯片包括如权利要求7所述的集成电路，所述集成电路是完成封装的集成电路。
9.一种电子设备，其特征在于，所述电子设备包括如权利要求8所述的芯片。
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