JPS61140149A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体集積回路装置に関し、特にＩ［な配線部
における信頼性の向上、特性の向上を図ったマスタスラ
イスＬＳＩに好適な半導体集積回路装置に関するもので
ある。

〔背景技術〕

近年における半導体集積回路装置の高集積化に伴なって
回路素子パターンが微細化され、これと共に配線部の格
子間隔（配線ピッチ）や配線幅の微細化も進められてき
ているにのため、多層に形成した配線間での相互接続を
行なうスルーホール寸法も微細化され、半導体装置にお
ける動作スピードの低下やマイグレーション等の問題が
生じる原因となっている。

すなわち、スルーホールの微細化により上、下層配線の
接触面積が低減し、配線抵抗がスルーホール部で大とな
って動作スピードが低下される。

また、スルーホールが微細になれば上層配線のカバレッ
ジ性が悪くなり、電流密度の増大によりスルーホール部
での断線等のマイグレーションが発生する。

このため、従来の半導体装置では、スルーホールを所定
の寸法以上に保って配線パターンを設計しているが、こ
れまでのように上、下層の配線の交差部において交差領
域内においてのみスルーホールを形成する構成では、ス
ルーホールによって配線幅や配線ピッチの低減が制約さ
れ、半導体装置の高集積化の障害になっている。

なお１日経マグロウヒル社発行「日経エレクトロニクス
（別冊マイクロデバイセズ）Ｊ　１９８０年１月２３日
号Ｐ１２１には、交差部の配線を太き（したもの、スル
ーホールを配線幅よりも大きくしたもの等が記載されて
いるが、前者は配線の微細化の点で、後者はマイグレー
ション（特にスルーホール位置ずれに伴なう段差部の断
切れ）の点で、夫々前記問題を一挙に解消することはで
きない。

〔発明の目的〕

本発明の目的は、配線幅や配線ピッチを大きくすること
なくスルーホールの大型化を図り、かつこれと共にスル
ーホールにおけるマイグレーションを防止して、動作ス
ピード等の性能向上や信頼性の向上を実現する半導体集
積回路装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単な説明すれば、下記のとおりである。

すなわち、パターン形成する配線の交差部を平面空領域
に向って拡幅し、かっこの拡幅方向に向っての配線幅や
配線ピッチの増大を防止して高集積化を確保する一方で
、スルーホール部における抵抗の増大やマイグレーショ
ンを防止し、性能の向上、信頼性の向上を達成できるも
のである。

〔実施例〕

第１図および第２図は本発明をゲートアレイに適用した
実施例を示し、特に配線部をのみ示す平面図と断面図で
ある。すなわち、図外の素子パターンを形成した半導体
基板１の主面上には５ｉ０２　ｒＰＳＧ等の絶縁膜２を
形成し、その上に第１Ａ１１層５、パッシベーション膜
６を順次形成して２層の配線構造を形成する。そして、
第１ＡＱ層３を第２ＡＱ層５の相互接続を行なうため１
両ＡＱ層の交差部位において層間絶縁膜４にスルーホー
ル７を開設し、このスルーホール７を通して第２ＡＱ層
５を第１ＡＱ層３に直接接続させている。

この場合、ゲートアレイでは論理ゲート間に設けたチャ
ネル領域上に前記各配線層３，５が形成されるのは言う
までもない。

この配線構造において、本例では第２Ａｆｉ層５の一部
配線５１は、第１図下方に隣接する配線が存在せず空領
域となっているため、スルーホール７１を形成する交差
部を空領域（図示下方）に向って、更に言えばこれと直
角に交差する第１ＡＩ２層３１の延長方向に向って拡幅
している。そして。

スルーホール７１はこの拡幅部５２に向かって延長させ
、全体を長方形状に形成してその面積の拡大を図ってい
る。一方、第２ＡＱ層５の他の配線５３と第１ＡＩ２層
３の−の配線３２との交差部では、第２Ａλ層配線５３
の図示上方と、第１ＡＩ２層配！１３２の図示左方に夫
々空領域が存在しているため、第２ＡΩ層配線５３は上
方に向って拡幅部５４を形成し、第１ＡＱ層配線３２は
左方に向って拡幅部３３を形成している。そして、スル
ーホール７２は上方および左方の各拡幅部５４，３３に
向って延長形成し、全体をＬ字状にしてその面積の増大
を図っている。

なお、かかる配線パターンの形成は、ゲートアレイに形
成する配線パターンを計算処理によって設計する際に、
各配線の配列とスルーホール位置とから空領域を求め、
これに基づいて前記拡幅部とスルーホールの形状、寸法
を自動配線処理（モディファイ処理）によりパターン形
成しているのである。

したがって、以上ま構成によれば、第３図にこれまでの
配線構造を比較図示するように（対応する部位には添字
ａを付した同一符号を付している）、同一の配線幅、配
線ピッチで配線を構成しても、拡幅部５２，５４．３３
を形成したことによりスルーホール７１．７２の面積を
従来スルーホール７Ｌａ、７２ａよりも大きくすること
ができる。

勿論、スルーホール７１．７２の大面積化のために拡幅
部５２，５４．３３を形成しても、これらは空領域に向
って形成したものであることから、配線の微細化の障害
になることはない。

この結果、スルーホール７１．７２の大面積化により第
１ＡＱ層３と第２ＡＱ層５間のスルーホールにおける抵
抗を低減でき、動作スピードの向上を達成できる。また
、スルーホールの大面積化により第２Ａｆｆｉ層５のス
ルーホールにおけるカバレッジ性が良好になり、段切れ
等によるマイグレーションを改善できる。これにより、
性能および信頼性の高い半導体集積回路装置を得ること
ができる。

なお、第４図のように、四方に空領域が存在する場合に
は、第２ＡＱ層３４と第２ＡＩ２層５５の夫々に上下、
左右の拡幅部３５．３６と５６．５７を形成でき、スル
ーホール７３を十字状の大きな面積に形成できる。勿論
、図示は省略するがＴ字状のスルーホールを形成するこ
とも可能である。

〔効果〕

（１）多層配線のスルーホール形成部位を空領域に向っ
て拡幅し、この拡幅方向に向ってスルーホールを拡大し
ているので、配線全体の幅やピッチを増大することなく
スルーホールを大面積化でき、スルーホールにおける配
線の接続抵抗の低減、上層配線のカバレッジ性の改善を
達成できる。

（２）接続瀬抗を低減することにより、装置の動作スピ
ードを向上でき、高性能の半導体装置を得るこができる
。

（３）カバレッジ性を向上できるので、スルーホールに
おける断面等マイグレーションを防止でき。

信頼性の高い半導体装置を得ることができる。

（４）拡幅部は配線の空領域に向って形成しているので
配線相互間での短絡等の不具合が生じることはない。

以上本発明者によってなされた発明を実施にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば３層以上の配線
構造にも適用でき。

また上下層配線の交差方向に応じて拡幅部やスルーホー
ルの形状は種々に変更できる。

〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
した場合について説明したが、それに限定されるもので
はなく、半導体集積回路装置の全体に適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例に平面図、 第２図は第１図■−■線断面図、 第３図は従来の平面図、 第４図は変形例の平面図である。 １・・・半導体基板、３・・・第１ＡＩ２層、４層間絶
縁膜、７・・・スルーホール、３１．３２・・・第１Ａ
μ配線、３３・・・拡幅部、３４・・・第１ＡＩ２配線
、３５゜３６・・・拡幅部、５１．５３・・・第２ＡＭ
配線、５２゜５４・・・拡幅部、５５・・・第２八〇配
線、５６．５７・・・拡幅部、７１．７２・・・スルー
ホール。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、多層に形成した配線を層間絶縁膜に形成したスルー
   ホールを通して相互に接続する配線構造を有する半導体
   集積回路装置であって、前記スルーホールを形成する配
   線の交差部を平面の空領域に向って拡幅し、この拡幅方
   向に向ってスルーホールを延長拡大することを特徴とす
   る半導体集積回路装置。 ２、互に直交する上、下層の配線を一方を他方の長さ方
   向に向って拡幅し、長方形状のスルーホールを形成して
   なる特許請求の範囲第１項記載の半導体集積回路装置。 ３、上、下層の配線の双方を互に他方の長さ方向に向っ
   て拡幅し、Ｌ字ないし十字状のスルーホールを形成して
   なる特許請求の範囲第１項記載の半導体集積回路装置。