JPH05304221A - 大電流集積回路 - Google Patents

大電流集積回路

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JPH05304221A
JPH05304221A JP5026699A JP2669993A JPH05304221A JP H05304221 A JPH05304221 A JP H05304221A JP 5026699 A JP5026699 A JP 5026699A JP 2669993 A JP2669993 A JP 2669993A JP H05304221 A JPH05304221 A JP H05304221A
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JP
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wiring layer
transistor
phase
low
insulating film
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JP5026699A
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Akio Kitamura
明夫 北村
Yukio Yano
幸雄 矢野
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

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Abstract

(57)【要約】 【目的】交差型多層配線構造を有してトランジスタ形成
領域間に別の配線を配置を可能な配線構造とする。 【構成】行方向および列方向に配置された各集合トラン
ジスタ１０１〜１０６のうち、第１相ローサイドランジ
スタ１０１とこれに隣接する第１相ハイサイドトランジ
スタ１０４とは、前記トランジスタ１０１の上側で導電
接続する上側配線相１１２から、前記トランジスタ１０
４の近傍で層間絶縁膜に設けられた接続孔を介してトラ
ンジスタ１０４の下側配線層１１５に導電接続され、ま
た、前記第１相ローサイドランジスタ１０１と第１相ロ
ーサイドトランジスタ１０２とは、それらに下側配線層
としてそれぞれ導電接続する配線層１９と、各配線層１
９に層間絶縁膜を介してその上側に配置された配線層１
１１によって架橋されて導電性接続している配線構造を
有することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ｎ相ハーフブリッジ回
路を備える大電流集積回路に関し、特に、トランジスタ
形成領域に対する配線構造に関する。
【０００２】
【従来の技術】近年のＦＡ，ＯＡ機器などの分野におけ
る小型化，低価格化，高機能化および高信頼化などの実
現は、構成部品のサイズ、機能および性能などの向上に
因るところが大きく、さらに一層の向上が期待される。
たとえば、パーソナルコンピューターなどに搭載される
ハードディスク装置においては、数年の間に２. ５イン
チサイズから１．８インチサイズに小型化されることは
確実である。このようなハードディスク装置に用いるＬ
ＳＩに対しては、ドライバ部とコントロール部とがワン
チップ化され、しかも、ドライバ部が処理可能な電流と
して１Ａを超えるものさえも必要になってくる。従っ
て、ディスクドライブの制御用ＩＣなどの大電流集積回
路におけるオン抵抗は、ＩＣの処理電流とサイズとの関
係などを規定する重要な因子であるため、トランジスタ
形成領域の配置や配線層の構造なども、前述の状況を踏
まえて構成する必要がある。
【０００３】この必要を充たす大電流集積回路として、
図４に示す配線構造を有する回路が考えられる。この図
示の回路は、３相モータ駆動制御用３相ハーフブリッジ
回路を有する集積回路である。この回路の回路図を示し
たのが図５である。これらの図において、第１〜３相の
各集合トランジスタ２０１〜２０３および第１〜３相の
各集合トランジスタ２０４〜２０６からなる各集合トラ
ンジスタ対が、列方向および行方向に格子状に配置さ
れ、層間絶縁膜１１０により被覆されている。前記集合
トランジスタ（以下単にトランジスタ）２０１〜２０３
は、回路のハイサイドに配列され、前記集合トランジス
タ（以下単にトランジスタ）２０４〜２０６は、回路の
ローサイドに配列されている。図６に断面構造を示すよ
うに、これらのトランジスタは、周知のように、半導体
基板１００表面にイオンを拡散させることにより形成さ
れたもので、その表面には、前記したように、層間絶縁
膜１１０が被覆されている。この層間絶縁膜１１０に複
数のスルーホール（接続孔）１１０ａを形成し、これら
接続孔１１０ａを介して後述の各上下配線層が基板１０
０上の各集合トランジスタ内ではソースはソース，ドレ
インはドレインの各電極領域に接続され、集合トランジ
スタ間では図５に示される配線接続されている。以下、
トランジスタ２０１〜２０３をハイサイドトランジスタ
２０１〜２０３と記し、トランジスタ２０４〜２０６を
ローサイドトランジスタ２０４〜２０６と記す。これら
のトランジスタのうち第１ハイサイドトランジスタ２０
１の一方側の電極領域（ソース領域）およびローサイド
トランジスタ２０４の一方側の電極領域（ドレイン領
域）に対しては、行方向に配置された第１相出力用配線
層２０９（図４で一点鎖線で示す）が導電接続してお
り、その端部には第１相出力用パッド２１４を有してい
る。同様に、第２相および第３相ハイサイドトランジス
タ２０２，２０３の一方側の電極領域（ソース領域）お
よびローサイドトランジスタ２０５，２０６の一方側の
電極領域（ドレイン領域）に対して、第２相および第３
相出力用配線層２１０，２１１（図４でそれぞれ一点鎖
線）が導電接続しており、それらの端部には、第２相お
よび第３相出力用パッド２１５，２１６をそれぞれ有し
ている。さらに、各ハイサイドトランジスタ２０１〜２
０３の他方側の電極領域（ドレイン領域）に対しては、
列方向に延びるハイサイド共通端子配線層２０８（図４
で二点鎖線）が導電接続しており、その端部には、ハイ
サイド共通端子用パッド２１２を有する。一方、各ロー
サイドトランジスタ２０４〜２０６の他方側の電極領域
（ソース領域）に対しては、列方向に配置されたローサ
イド共通端子配線層２０７（図４で二点鎖線）が導電接
続しており、その端部には、ローサイド共通端子用パッ
ド２１３を有している。ここで、各配線層は、層間絶縁
膜１１０中にエッチングにより形成した空間に形成され
ており、層間絶縁膜１１０中にあって、各共通端子配線
層２０７，２０８は、第１〜第３相出力用配線層２０９
〜２１１に対して交差型多層配線構造の上層側配線層に
なっている。この配線構造における下層配線層２０９の
部分の斜視図を示したのが、図７である。図に示すよう
に、下層配線層は、層間絶縁膜１１０のスルーホール１
１０ａ周辺を除いて一面に形成されている。従って、こ
の下層配線層における配線は、スルーホール１１０ａ周
辺を避けて導通している。
【０００４】この構成の配線構造によれば、第１〜３相
出力用配線層２０９〜２１１および各共通端子配線層２
０７，２０８の引き回し距離が短く、配線層抵抗が小さ
いので、オン抵抗を低減することができる。しかしなが
ら、上記の配線構造においては、下層配線層２０９〜２
１１と上層配線層２０７，２０８とが高密度に形成され
て、半導体基板表面を占有しているため、第１〜３相ハ
イサイドトランジスタ２０１〜２０３および第１〜３相
ローサイドトランジスタ２０４〜２０６の形成領域付近
に新たな配線層を設けることができず、大電流集積回路
の回路設計における自由度が小さいという問題がある。
たとえば、第１〜３相ハイサイドトランジスタ２０１〜
２０３と第１〜３相ローサイドトランジスタ２０４〜２
０６との素子間における半導体基板の表面側は、下層側
配線層たる第１〜３相出力用配線層２０９〜２１１で覆
われているため、これらの素子間領域にアイソレーショ
ンコンタクトを行うことができないという設計上の制約
がある。この回路設計の自由度としては、上層配線層ま
たは下層配線層に対するソースおよびドレインの接続を
逆にする場合しかない。
【０００５】また、第１〜３相出力用配線層（下層配線
層）２０９〜２１１と各共通端子配線層（上層配線層）
２０７，２０８とは各トランジスタ形成領域の表面側で
交差型多層配線構造を構成している。図４のＣ−Ｃ´線
に沿う断面を示した図６に見るように、例えばトランジ
スタ２０１のドレインを上層配線層２０８に接続するた
めにはまず、ドレインを下層配線層２０９に接続し、ス
ルーホール１１０ａを通して上層配線層２０８に接続し
なければならない。従来の回路構成では、前記したよう
にハイサイドトランジスタ２０１において、ソースが下
層配線層に接続しているときは、隣のドレインは上層配
線層に接続している。したがって、ソースコンタクト領
域がドレインコンタクト領域より大きい場合には、ロー
サイドトランジスタ２０４では、広いコンタクト領域を
有するソースが上層配線層２０７に接続しなければなら
ないため、ドレインに接続する下層配線層２０９部分の
配線幅が狭くなり、その部分の配線抵抗が増大する。
【０００６】
【発明が解決しようとする課題】本発明の課題は、交差
型多層配線構造を有する大電流集積回路において、トラ
ンジスタ形成領域間に別の配線層を配置可能な配線構造
を実現することにある。さらに、ソース・ドレインの配
線層を、１層目，２層目に任意に選択でき、配線抵抗を
低減することにある。
【０００７】
【課題を解決するための手段】上記課題を解決する本発
明の大電流集積回路の第１の構成は、半導体基板の表面
側に、ｎ相ハーフブリッジ回路を構成するハイサイド側
のトランジスタとローサイド側のトランジスタとからな
るトランジスタ対が行方向に配置されるとともに、これ
らトランジスタ対が列方向にｎ対配置され、これらトラ
ンジスタは層間絶縁膜により被覆され、前記行方向に延
びて前記ハイサイドトランジスタおよび前記ローサイド
トランジスタの一方側の電極領域に導電接続する各相毎
の出力用配線層が形成され、前記列方向に延びて対応す
る各トランジスタの他方側の電極領域に導電接続するハ
イサイド共通端子配線層およびローサイド共通端子配線
層が形成され、前記出力用配線層と前記共通配線層と
は、前記層間絶縁膜を介して交差型多層配線構造を形成
し、前記各相の出力用配線層、前記ハイサイド共通端子
配線層および前記ローサイド共通端子配線層のうちいず
れかの配線層が、隣接する二つのトランジスタ形成領域
の一方側のトランジスタ形成領域に上層側配線相として
形成されるとともに、他方側のトランジスタ形成領域で
は、このトランジスタ形成領域近傍で前記層間絶縁膜に
形成した接続孔を介して上記上層側配線層に導電接続す
る下層側配線層として形成されていることを特徴とす
る。
【０００８】ここで、前記各相の出力用配線層、前記ハ
イサイド共通端子配線層およびローサイド端子配線層の
うちの残りの配線層が、隣接する二つのトランジスタ形
成領域のいずれの側においても下層側配線層として形成
されるとともに、これらのトランジスタ形成領域の前記
層間絶縁膜の表面側に接続用配線層が形成され、前記各
トランジスタ形成領域近傍の前記層間絶縁膜に形成した
接続孔を介して前記接続用配線層に前記各下層側配線層
が導電接続されていてもよい。
【０００９】また、本発明の大電流集積回路の第２の構
成は、半導体基板の表面側にｎ相ハーフブリッジ回路を
構成するハイサイド側のトランジスタとローサイド側の
トランジスタとからなるトランジスタ対が行方向に配置
されるとともに、これらトランジスタ対が列方向にｎ対
配置され、これらトランジスタは層間絶縁膜により被覆
され、前記行方向に延びて前記ハイサイドトランジスタ
および前記ローサイドトランジスタの一方側の電極領域
に導電接続する各相毎の出力用配線層が形成され、前記
列方向に延びて対応する各トランジスタの他方側の電極
領域に導電接続するハイサイド共通端子配線層およびロ
ーサイド共通端子配線層が形成され、前記出力用配線層
と前記共通配線層とは、前記層間絶縁膜を介して交差型
多層配線構造を形成し、前記各相の出力用配線層、前記
ハイサイド共通端子配線層およびローサイド端子配線層
のうちのいずれかの配線層が、隣接する二つのトランジ
スタ形成領域のいずれの側においても下層側配線層とし
て形成されるとともに、これらのトランジスタ形成領域
の前記層間絶縁膜の表面側に接続用配線層が形成され、
前記各トランジスタ形成領域近傍の前記層間絶縁膜に形
成した接続孔を介して前記接続用配線層に前記各下層側
配線層が導電接続されていることを特徴とする。
【００１０】ここで、前記各相の出力用配線層、前記ハ
イサイド共通端子配線層および前記ローサイド共通端子
配線層のうちの残りの配線層が、隣接する二つのトラン
ジスタ形成領域の一方側のトランジスタ形成領域に上層
配線層として形成されるとともに、他方側のトランジス
タ形成領域では、このトランジスタ形成領域近傍で前記
層間絶縁膜に形成した接続孔を介して前記上層側配線層
に導電接続する下層側配線層として形成されていてもよ
い。
【００１１】
【作用】上記第１の構成の大電流集積回路、すなわち、
各相の出力用配線層，ハイサイド共通端子配線層または
ローサイド共通端子配線層が、隣接する二つのトランジ
スタ形成領域の一方側のトランジスタ形成領域に上層側
配線層として形成されている一方、他方側のトランジス
タ形成領域に下層側配線層として形成されている大電流
集積回路においては、一方側のトランジスタ形成領域に
上層側配線層として形成されている配線層は、他方側の
トランジスタ形成領域近傍まで上層側配線層として形成
され、この近傍位置にある層間絶縁膜の接続孔を介し
て、他方側のトランジスタ形成領域で下層側配線層とな
っている。そのため、隣接し合うトランジスタ形成領域
間において、他方側のトランジスタ形成領域近傍にのみ
下層側配線層が存在し、一方側のトランジスタ形成領域
には下層側配線層が存在しない。隣接し合う一方側およ
び他方側のトランジスタ形成領域間で、たとえば、アイ
ソレーションコンタクトを行って、これらのトランジス
タ間の絶縁分離をより確実な構造とすることなどもで
き、回路設計における自由度が高い。
【００１２】また、上記第２の構成の大電流集積回路、
すなわち、各相の出力用配線層，ハイサイド共通端子配
線層またはローサイド共通端子配線層が、隣接する二つ
のトランジスタ形成領域のいずれの側でも下層側配線層
として形成されている大電流集積回路においては、隣接
する二つのトランジスタ形成領域の下層側配線層同士
は、トランジスタ形成領域間において、層間絶縁膜の表
面側に形成された接続用配線層によってか架橋された構
造で導電接続している。そのため、トランジスタ形成領
域間において、トランジスタ形成領域近傍にのみ下層側
配線層が存在し、隣接トランジスタ間の接続用配線層の
下方位置には下層側配線層が存在しない。それ故、各相
出力用配線層，ハイサイドトランジスタ共通端子配線層
およびローサイドトランジスタ共通配線層の引回し距離
が短い構造のまま、隣接し合う一方側および他方側のト
ランジスタ形成領域間、すなわち、接続用配線層の下方
位置で、たとえば、アイソレーションコンタクトを行っ
て、これらのトランジスタ形成領域間の絶縁分離をより
確実な構造とすることなどもでき、回路設計における自
由度が高い。
【００１３】しかも、上記の第１の構成および第２の構
成を講じたいずれの大電流集積回路においても、下層側
配線層はトランジスタ形成領域近傍の層間絶縁膜の接続
孔形成位置まで拡張された状態にある。そのため、この
トランジスタ形成領域の表面側においては、上層側配線
層と下層側配線層とが互いにトランジスタに対する接続
位置を制約し合うことがなく、対応するトランジスタの
一方側または他方側の電極領域に広い面積を確保した状
態で導電接続するため、接続部における配線抵抗を低減
することができる。すなわち、一つのトランジスタ形成
領域において、ソースおよびドレインを上層配線層と下
層配線層のどちらにも接続することができるので、ソー
スおよびドレインの各配線をより少なくなるように選択
することができる。
【００１４】
【実施例】以下、添付図面に基づいて、本発明の一実施
例を説明する。図１はハードディスクドライブの制御用
ＩＣ（大電流集積回路）の配線構造を示す概略平面図で
ある。この制御用ＩＣチップは３相ハーフブリッジ回路
が構成されている。なお、図において、一点鎖線で示す
配線層は、半導体基板上の層間絶縁膜１１０の下層側に
形成された下層側アルミニウム配線層を示し、二点鎖線
で示す配線層は、層間絶縁膜１１の上層側に形成された
上層側アルミニウム配線層を示す。
【００１５】この図に示すように、各負荷に対応する第
１〜第３相ローサイドトランジスタ１０１〜１０３およ
び第１〜第３相ハイサイドトランジスタ１０４〜１０６
は、いずれも、ローサイドトランジスタおよびハイサイ
ドトランジスタが対になって、行方向に配置されてい
る。そして、各相のトランジスタ対は、ローサイドトラ
ンジスタ同士およびハイサイドトランジスタ同士が隣接
する状態で列方向に配置されている。
【００１６】また、図１のＡ−Ａ´線に沿う断面を示し
た図２に見るように、第１相ローサイドトランジスタ１
０１の一方側の電極領域（ドレイン領域）および第１相
ハイサイドトランジスタ１０４の一方側の電極領域（ソ
ース領域）に対しては、行方向に配置された第１相出力
用配線層２１が導電接続しており、その端部には、第１
相出力用パッド１２１を有している。同様に、第２相お
よび第３相ローサイドトランジスタ１０２，１０３の一
方側の電極領域（ドレイン領域）および第２相および第
３相ハイサイドトランジスタ１０５，１０６の一方側の
電極領域（ソース領域）に対しても、行方向に配置され
た第２相および第３相出力用配線層２２，２３が導電接
続しており、それらの端部には、第２相および第３相出
力用パッド１２２，１２３を有している。さらに、図１
のＢ−Ｂ´線に沿う断面を示した図３に見るように、第
１〜第３相ローサイドトランジスタ１０１〜１０３の他
方側の電極領域（ソース領域）に対しては、列方向に延
びるローサイド共通端子配線層１９が導電接続してお
り、その端部には、ローサイド共通端子用パッド１１９
を有する。同様に、第１〜第３相ハイサイドトランジス
タ１０４〜１０６の他方側の電極領域（ドレイン領域）
に対しても、列方向に配置されたハイサイド共通端子配
線層２０が導電接続しており、その端部には、ハイサイ
ド共通端子用パッド１２０を有している。
【００１７】上記第１相出力用配線層２１は、第１相ロ
ーサイド出力用配線層１１２と、第１相ハイサイド出力
用配線層１１５とから構成されている。第１相ローサイ
ド出力用配線層１１２は、層間絶縁膜１１０の上層側に
形成されており、第１相出力用パッド１２１に導電接続
されるとともに、層間絶縁膜１１０の接続孔１１０ｃを
通り、後述の下層側（金属）配線を介して第１相ローサ
イドトランジスタ１０１の一方側の電極領域（ドレイン
領域）に導電接続されている。第１相ハイサイド出力用
配線層１１５は、層間絶縁膜１１０の下層側に形成され
ており、第１相ハイサイドトランジスタ１０４の一方側
の電極領域（ソース領域）に導電接続され、第１相ハイ
サイドトランジスタ１０４の形成領域から第１相ローサ
イドトランジスタ１０１の側に張り出している。層間絶
縁膜１１０の前記第１相ハイサイド出力用配線層１１５
の張り出し領域１１５ａの真上の第１相ハイサイドトラ
ンジスタ１０４の近傍に位置する部分には、接続孔１１
０ａが形成されている。上層にある前記第１相ローサイ
ド出力用配線層１１２は、この接続孔１１０ａを介し
て、下層の第１相ハイサイド出力用配線層１１５と導電
接続している。
【００１８】同様に、第２相出力用配線層２２は、第２
相ローサイド出力用配線層１１３と、第２相ハイサイド
出力用配線層１１６とから構成されており、第３相出力
用配線層２３は、第３相出力用ローサイド出力用配線層
１１４と、第３相ハイサイド出力用配線層１１７とから
構成されている。第２相および第３相ローサイド出力用
配線層１１３，１１４は、それぞれ、層間絶縁膜１１０
の上層側に形成されており、第２相および第３相出力用
パッド１２２，１２３に導電接続されるとともに第２
相，第３相ローサイドトランジスタ１０２，１０３の一
方側の電極領域（ドレイン領域）に導電接続されてい
る。第２相および第３相ハイサイド出力用配線層１１
６，１１７は、それぞれ、層間絶縁膜１１０の下層側に
形成されており、第２相および第３相ハイサイドトラン
ジスタ１０５，１０６の一方側の電極領域（ソース領
域）にそれぞれ導電接続し、第２相および第３相ハイサ
イドトランジスタ１０５，１０６の形成領域から第２相
および第３相ハイサイドトランジスタ１０２，１０３側
に張り出している。これらの上層にある第２相および第
３相ローサイド出力用配線層１１３，１１４と下層にあ
る第２相および第３相ハイサイド出力用配線層１１６，
１１７とは、前記第１相出力用配線層２１における接続
構造と同様に、層間絶縁膜１１０の接続孔１１０ａを介
して、第２相および第３相ハイサイドトランジスタ１０
５，１０６の近傍で導電接続されている。
【００１９】また、ローサイド共通端子配線層１９は、
層間絶縁膜１１０の下層側に形成されてローサイド共通
端子用パッド１１９および第１相ローサイドトランジス
タ１０１の他方側の電極領域（ソース領域）に層間絶縁
膜１１０の接続孔を介して導電接続する第１相ローサイ
ド共通端子配線層１０７と、層間絶縁膜１１０の下層側
に形成されて第２相ローサイドトランジスタ１０２の他
方側の電極領域（ソース領域）に層間絶縁膜１１０の接
続孔を介して導電接続する第２相ローサイド共通端子配
線層１０８と、層間絶縁膜１１０の下層側に形成されて
第３相ローサイドトランジスタ１０３の他方側の電極領
域（ソース領域）に層間絶縁膜１１０の接続孔を介して
導電接続する第３相ローサイド共通端子配線層１０９と
を有し、これらのいずれの第１〜３相ローサイド共通端
子配線層１０７〜１０９も、隣接するローサイドトラン
ジスタの側に張り出した状態に形成されている。そし
て、第１相ローサイド共通端子配線層１０７と第２相ロ
ーサイド共通端子配線層１０８とは、図３に見るよう
に、それぞれの張り出し領域１０７ａ，１０８ａの直上
に位置する層間絶縁膜１１０の接続孔１１０ｂを介して
下層側に導電接続するローサイド接続用配線層１１１に
より架橋された状態で導電接続している。同様に、第２
相ローサイド共通端子配線層１０８も、ローサイド接続
用配線層１１１を介して第３相ローサイド共通端子配線
層１０９に導電接続している。
【００２０】これに対して、ハイサイド共通端子配線層
２０は、図１，図２に示すように、層間絶縁膜１１０の
上層側に一体に形成された電源配線層として形成され、
層間絶縁膜１１０の各接続孔（不図示）を介して、第１
〜第３相ハイサイドトランジスタ１０４〜１０６の他方
側の電極領域（ドレイン領域）に導電接続している。従
って、本例の大電流集積回路の配線構造においては、第
１〜３相出力用配線層２１〜２３は、ローサイドトラン
ジスタ１０１〜１０３の形成領域上では、ローサイド共
通端子配線層１９の第１〜３相ローサイド共通端子配線
層１０７〜１０９に対して交差型配線構造の上層側配線
層になっている。一方、ハイサイドトランジスタ１０４
〜１０６の形成領域上では、ハイサイド共通端子配線層
２０に対して、交差型配線構造の下層側配線層になって
いる。ここで、第１〜３相出力用配線層２１〜２３は、
図２に示すように、第１〜３相ローサイドトランジスタ
１０１〜１０３の形成領域近傍では、層間絶縁膜１１０
の表面側に形成された交差型多層配線構造の上層側配線
層として形成され、第１〜３相ハイサイドトランジスタ
１０４〜１０６の形成領域近傍の接続孔１１０ａから第
１〜３相ハイサイドトランジスタ１０４〜１０６の形成
領域までのみが下層側配線層になっている。従って、隣
接する二つのトランジスタ形成領域間、すなわち、第１
〜３相ローサイドトランジスタ１０１〜１０３の形成領
域（一方側トランジスタ形成領域）と、第１〜３相ハイ
サイドトランジスタ１０４〜１０６の形成領域（他方側
トランジスタ形成領域）との間において、第１〜３相ハ
イサイドトランジスタ１０４〜１０６の形成領域（他方
側トランジスタ形成領域）近傍には下層側配線層が存在
するが、第１〜３相ローサイドトランジスタ１０１〜１
０３の形成領域（一方側のトランジスタ形成領域）近傍
には下層側配線層が存在しない。隣接し合う第１〜３相
ローサイドトランジスタ１０１〜１０３の形成領域と、
第１〜３相ハイサイドトランジスタ１０４〜１０６の形
成領域との間で、たとえば、図２に点線で示すように、
アイソレーションコンタクトＣi を行って、この領域間
を充分にグランド電位にまで落とすことによって、これ
らのトランジスタ形成領域間の絶縁分離をより確実な構
造にすることができる。その他、本例大電流集積回路で
は、各トランジスタ形成領域間に信号線用配線等を引き
回すこともでき、回路設計における自由度が高い。
【００２１】また、ローサイド共通端子配線層１９は、
第１〜３相ローサイドトランジスタ１０１〜１０３の形
成領域上において、第１〜３相出力用配線層２１〜２３
の第１〜３相ローサイド出力用配線層１１２〜１１４に
対して交差型配線構造の下層側配線層になっている。そ
して、第１相ローサイド共通端子配線層１０７と第２相
ローサイド共通端子配線層１０８とは、層間絶縁膜１１
０の表面側に形成されたローサイド接続用配線層１１１
によって架橋接続された状態にある。また、第２相ロー
サイド共通端子配線層１０８も、第３相ローサイド共通
端子配線層１０９に対して層間絶縁膜１１０の表面側に
形成されたローサイド接続用配線層１１１によって架橋
接続された状態にある。このため、第１〜３相ローサイ
ドトランジスタ１０１〜１０３の形成領域およびその近
傍にのみ、下層側配線層（第１〜３相ローサイド共通端
子配線層１０７，１０８，１０９）が存在し、各隣接ロ
ーサイドトランジスタ間は、すなわち、ローサイド接続
用配線層１１１の下方位置には、下層側配線層が存在し
ない。
【００２２】隣接し合う一方側および他方側のローサイ
ドトランジスタ形成領域間、すなわち、ローサイド接続
用配線層１１１の下方位置で、たとえば、図３に点線で
示すように、アイソレーションコンタクトＣi を行っ
て、これらのトランジスタ形成領域間の絶縁膜分離をよ
り確実な構造とすることができる。このように本例の大
電流集積回路では、回路設計における自由度が高い。
【００２３】さらに、第１〜３相出力用配線層２１〜２
３においては、いずれも、第１〜３相ローサイド出力用
配線層１１２〜１１４が、第１〜３相ハイサイドトラン
ジスタ１０４〜１０６の一方側の電極領域（ソース領
域）に位置している第１〜３相ハイサイド出力用配線層
１１５〜１１７に対して導電接続しており、ここで、ロ
ーサイド及びハイサイドトランジスタにおいて、ソース
電極形成面積がドレイン電極形成領域よりも大きい場
合、ソース電極領域を下層側配線層に、ドレイン電極領
域を、ドレイン用下層側配線層、接続孔を介して上層側
配線層に導電接続することにより、ドレイン用下層配線
層面積を小さくでき、（ソース用）下層配線層面積を大
きくできるため、下層側配線抵抗を低減することができ
る。このとき、ローサイド出力用配線層（ドレイン）は
上層側配線層であり、ハイサイドトランジスタ近傍で接
続孔を介して下層側配線層である、ハイサイド出力用配
線層（ソース）に導電接続されている。
【００２４】また、全く逆に、ドレイン電極形成面積が
ソース電極形成面積より大きい場合、ハイサイド出力用
配線層（ソース）が上層側配線層となり、ローサイドト
ランジスタ近傍で、接続孔を介して、下層側配線層であ
るローサイド出力用配線層（ドレイン）に導電接続する
ことにより、下層側配線抵抗を低減することができる。
このように、ソース電極用配線層，ドレイン電極用配線
層を上層，下層に任意に形成することができる。
【００２５】なお、上記の実施例は、本発明の代表的な
構造を示したものであり、たとえば、ローサイドトラン
ジスタとハイサイドトランジスタの形成位置関係、これ
らのトランジスタのソース領域およびドレイン領域に対
する共通端子配線層または出力用配線層の対応関係など
については、限定のないものであり、大電流集積回路の
用途、他の回路部分の構成などによって、最適な条件に
設定されるべき性質のものである。また、トランジスタ
形成領域間の利用についても、アイソレーションコンタ
クトの他にも、たとえば、信号線の追加なども可能であ
り、限定のないものである。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
交差型多層配線構造の大電流集積回路において、トラン
ジスタ形成領域間に別の配線層を配置することができ、
さらにソース・ドレインの配線層を、１層目、２層目に
任意に選択でき、それにより配線抵抗を低減することが
できる。
【図面の簡単な説明】
【図１】本発明の実施例に係る大電流集積回路の要部を
示す概略平面図である。
【図２】図１のＡ−Ａ´線に沿う概略断面図である。
【図３】図１のＢ−Ｂ´線に沿う概略断面図である。
【図４】従来の大電流集積回路の要部を示す概略平面図
である。
【図５】従来の大電流集積回路の回路図である。
【図６】図４のＣ−Ｃ´線に沿う断面構成図である。
【図７】図４における下層配線層のみを示した斜視図で
ある。
【符号の説明】
１９ ローサイド共通端子配線層 ２０ ハイサイド共通端子配線層 ２１ 第１相出力用配線層 ２２ 第２相出力用配線層 ２３ 第３相出力用配線層 １０１ 第１相ローサイドトランジスタ １０２ 第２相ローサイドトランジスタ １０３ 第３相ローサイドトランジスタ １０４ 第１相ハイサイドトランジスタ １０５ 第２相ハイサイドトランジスタ １０６ 第３相ハイサイドトランジスタ １０７ 第１相ローサイド共通端子配線層 １０７ａ 張り出し領域 １０８ａ 張り出し領域 １０８ 第２相ローサイド共通端子配線層 １０９ 第３相ローサイド共通端子配線層 １１０ 層間絶縁膜 １１０ａ 接続孔 １１０ｂ 接続孔 １１０ｃ 接続孔 １１１ ローサイド接続用配線 １１２ 第１相ローサイド出力用配線層 １１３ 第２相ローサイド出力用配線層 １１４ 第３相ローサイド出力用配線層 １１５ 第１相ハイサイド出力用配線層 １１５ａ 張り出し領域 １１６ 第２相ハイサイド出力配線層 １１７ 第３相ハイサイド出力用配線層 １１９ ローサイド共通端子用パッド １２０ ハイサイド共通端子用パッド １２１ 第１相出力用パッド １２２ 第２相出力用パッド １２３ 第３相出力用パッド Ｃi アイソレーションコンタクト

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の表面側に、ｎ相ハーフブリッ
    ジ回路を構成するハイサイド側のトランジスタとローサ
    イド側のトランジスタとからなるトランジスタ対が行方
    向に配置されるとともに、これらトランジスタ対が列方
    向にｎ対配置され、 これらトランジスタは層間絶縁膜により被覆され、 前記行方向に延びて前記ハイサイドトランジスタおよび
    前記ローサイドトランジスタの一方側の電極領域に導電
    接続する各相毎の出力用配線層が形成され、 前記列方向に延びて対応する各トランジスタの他方側の
    電極領域に導電接続するハイサイド共通端子配線層およ
    びローサイド共通端子配線層が形成され、 前記出力用配線層と前記共通配線層とは、前記層間絶縁
    膜を介して交差型多層配線構造を形成し、 前記各相の出力用配線層、前記ハイサイド共通端子配線
    層および前記ローサイド共通端子配線層のうちのいずれ
    かの配線層が、隣接する二つのトランジスタ形成領域の
    一方側のトランジスタ形成領域に上層側配線層として形
    成されるとともに、他方側のトランジスタ形成領域で
    は、このトランジスタ形成領域近傍で前記層間絶縁膜に
    形成した接続孔を介して上記上層側配線層に導電接続す
    る下層側配線層として形成されていることを特徴とする
    大電流集積回路。
  2. 【請求項２】前記各相の出力用配線層、前記ハイサイド
    共通端子配線層およびローサイド端子配線層のうちの残
    りの配線層が、隣接する二つのトランジスタ形成領域の
    いずれの側においても下層側配線層として形成されると
    ともに、これらのトランジスタ形成領域の前記層間絶縁
    膜の表面側に接続用配線層が形成され、前記各トランジ
    スタ形成領域近傍の前記層間絶縁膜に形成した接続孔を
    介して前記接続用配線層に前記各下層側配線層が導電接
    続されていることを特徴とする請求項１に記載の大電流
    集積回路。
  3. 【請求項３】半導体基板の表面側に、ｎ相ハーフブリッ
    ジ回路を構成するハイサイド側のトランジスタとローサ
    イド側のトランジスタとからなるトランジスタ対が行方
    向に配置されるとともに、これらトランジスタ対が列方
    向にｎ対配置され、 これらトランジスタは層間絶縁膜により被覆され、 前記行方向に延びて前記ハイサイドトランジスタおよび
    前記ローサイドトランジスタの一方側の電極領域に導電
    接続する各相毎の出力用配線層が形成され、 前記列方向に延びて対応する各トランジスタの他方側の
    電極領域に導電接続するハイサイド共通端子配線層およ
    びローサイド共通端子配線層が形成され、 前記出力用配線層と前記共通配線層とは、前記層間絶縁
    膜を介して交差型多層配線構造を形成し、 前記各相の出力用配線層、前記ハイサイド共通端子配線
    層および前記ローサイド端子配線層のうちのいずれかの
    配線層が、隣接する二つのトランジスタ形成領域のいず
    れの側においても下層側配線層として形成されるととも
    に、これらのトランジスタ形成領域の前記層間絶縁膜の
    表面側に接続用配線層が形成され、前記各トランジスタ
    形成領域近傍の前記層間絶縁膜に形成した接続孔を介し
    て前記接続用配線層に前記各下層側配線層が導電接続さ
    れていることを特徴とする大電流集積回路。
  4. 【請求項４】前記各相の出力用配線層、前記ハイサイド
    共通端子配線層およびローサイド共通端子配線層のうち
    の残りの配線層が、隣接する二つのトランジスタ形成領
    域の一方側のトランジスタ形成領域に上層側配線層とし
    て形成されるとともに、他方側のトランジスタ形成領域
    では、このトランジスタ形成領域近傍で前記層間絶縁膜
    に形成した接続孔を介して前記上層側配線層に導電接続
    する下層側配線層として形成されていることを特徴とす
    る請求項３に記載の大電流集積回路。
JP5026699A 1992-02-28 1993-02-16 大電流集積回路 Pending JPH05304221A (ja)

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