JPS59121973A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59121973A JPS59121973A JP57228715A JP22871582A JPS59121973A JP S59121973 A JPS59121973 A JP S59121973A JP 57228715 A JP57228715 A JP 57228715A JP 22871582 A JP22871582 A JP 22871582A JP S59121973 A JPS59121973 A JP S59121973A
- Authority
- JP
- Japan
- Prior art keywords
- breaking
- insulating film
- memory
- drain
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（↑） 発明の技術分野
本発明は半導体記憶装置に係り、特に絶縁膜の静電破壊
によって選択書き込みを行うリードオンリメモリ （Ｒ
ＯＭ）に関する。
によって選択書き込みを行うリードオンリメモリ （Ｒ
ＯＭ）に関する。
（２） 技術の背景
書き込み可能なＲＯＭ （ＰＲＯＭ）には種々のものが
提案されてヒユーズ溶断型ＦＲＯＭのように記憶媒体の
非可逆的な抵抗値変化を利用するものとＦ Ａ Ｍ Ｏ
Ｓ （Ｆｌｏａｔｉｎｇ−ｇａｔｅ ａｖａｌａｎｃｈ
ｅ １ｎｊｅｃ−ｔｉｏｎ ＭＯＳ）やＭＮ ＯＳ （
Ｍｅｔａｌ ｎ１ｔｒｉｄｅ ｏｘｉｄｅｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ）のようにＭＯＳ）ランジスタの闇値
変化を利用するもの等が提案されているがＭＯ５ＬＳＩ
の高簗積化、高性能化を計るためにパターンが微細化さ
れ、メモリ容量も２５６にビットから１Ｍビットへと移
行しつつあり面積の縮少化が望まれている。
提案されてヒユーズ溶断型ＦＲＯＭのように記憶媒体の
非可逆的な抵抗値変化を利用するものとＦ Ａ Ｍ Ｏ
Ｓ （Ｆｌｏａｔｉｎｇ−ｇａｔｅ ａｖａｌａｎｃｈ
ｅ １ｎｊｅｃ−ｔｉｏｎ ＭＯＳ）やＭＮ ＯＳ （
Ｍｅｔａｌ ｎ１ｔｒｉｄｅ ｏｘｉｄｅｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ）のようにＭＯＳ）ランジスタの闇値
変化を利用するもの等が提案されているがＭＯ５ＬＳＩ
の高簗積化、高性能化を計るためにパターンが微細化さ
れ、メモリ容量も２５６にビットから１Ｍビットへと移
行しつつあり面積の縮少化が望まれている。
（３） 従来技術と問題点
本出願人は先に絶縁膜に静電破壊を起させて選択書き込
みを行なう記憶回路を提案して高集積化に寄与するよう
な半導体装置を得ている。
みを行なう記憶回路を提案して高集積化に寄与するよう
な半導体装置を得ている。
このような記憶回路の動作原理を第１図乃至第３図につ
いて詳記する。
いて詳記する。
第１図は叙上の静電破壊を起させて選択書き込みを行う
記憶セルの原理的構成を示すものであり第２図はブレー
クダウン電圧曲線を、第３図は記憶セルの等価回路を示
し、第１図においてシリコン等の基板１に二酸化シリコ
ン（ＳｉＯ２）等の絶縁膜２を形成し、該絶縁膜２上に
アルミニウム（ＡＡ）等の電極３を設けて該電極３と基
板１間に電圧源４より電圧を加えた場合に第２図に示す
ように電流Ｉと電圧Ｖとの関係はブレークダウン電圧Ｖ
ＢＤに達すると電流は急激に増大し絶縁膜２内に放電現
象と同様の現象を生じて電極と基板間は導通状態となる
。
記憶セルの原理的構成を示すものであり第２図はブレー
クダウン電圧曲線を、第３図は記憶セルの等価回路を示
し、第１図においてシリコン等の基板１に二酸化シリコ
ン（ＳｉＯ２）等の絶縁膜２を形成し、該絶縁膜２上に
アルミニウム（ＡＡ）等の電極３を設けて該電極３と基
板１間に電圧源４より電圧を加えた場合に第２図に示す
ように電流Ｉと電圧Ｖとの関係はブレークダウン電圧Ｖ
ＢＤに達すると電流は急激に増大し絶縁膜２内に放電現
象と同様の現象を生じて電極と基板間は導通状態となる
。
このようなブレークダウン現象を積極的に利用したもの
が静電破壊を起させて選択書き込みを行うようにした記
憶セルであるが実際には酸化膜等では絶縁性が高いので
基板１のシリコンをポリシリコンとし、該ポリシリコン
に不純物をドープするとブレークダウン電圧ＶＢＤを普
通の２０ＶＤ下に選択することが出来る。記憶セルとし
ては第３図の等価回路に示すようにＭｏＳトランジスタ
５のドレインまたはソース側にキャパシタンス６を絶縁
膜３で構成させたものである。
が静電破壊を起させて選択書き込みを行うようにした記
憶セルであるが実際には酸化膜等では絶縁性が高いので
基板１のシリコンをポリシリコンとし、該ポリシリコン
に不純物をドープするとブレークダウン電圧ＶＢＤを普
通の２０ＶＤ下に選択することが出来る。記憶セルとし
ては第３図の等価回路に示すようにＭｏＳトランジスタ
５のドレインまたはソース側にキャパシタンス６を絶縁
膜３で構成させたものである。
紙上の構成によるとキャパシタンス形成位置を適当に選
択しないと高集積化のための障害となる（４） 発明の
目的 本発明は上記従来の欠点に鑑み、キヤ）＜シタンスをソ
ースまたはドレインの電極コンタクト窓に選択して高密
度化、高集積化の計れる半導体記１．Ｑ装置を提供する
ことを目的とするものである。
択しないと高集積化のための障害となる（４） 発明の
目的 本発明は上記従来の欠点に鑑み、キヤ）＜シタンスをソ
ースまたはドレインの電極コンタクト窓に選択して高密
度化、高集積化の計れる半導体記１．Ｑ装置を提供する
ことを目的とするものである。
（５） 発明の構成
そしてこの目的は本発明によれば半導体基板しこ形成さ
れたソース及びドレイン領域を有するトランジスタと、
該ソース及びドレイン領域の一方番こ接続された導電体
と、該導電体上に形成された絶縁膜を有し、該絶縁膜を
有し、該絶縁膜を電気０勺に破壊して情報の書込みを行
うようにしたメモＩＪセルを有することを特徴とする半
導体記憶装置Ｇこよって達成される。
れたソース及びドレイン領域を有するトランジスタと、
該ソース及びドレイン領域の一方番こ接続された導電体
と、該導電体上に形成された絶縁膜を有し、該絶縁膜を
有し、該絶縁膜を電気０勺に破壊して情報の書込みを行
うようにしたメモＩＪセルを有することを特徴とする半
導体記憶装置Ｇこよって達成される。
（６）発明の実施例
以下２本発明の一実施例を第４図乃至第７図る二ついて
説明する。
説明する。
第４図は本発明の半導体記憶装置の平面図、第５図は第
４図のＡ−Ａ断面矢視図であり、第４図及び第５図に於
いて、シリコン管の基板７上に第３図で示すような第１
のＭｏ３）ランジスタのソース５３′、ドレイン５Ｄ、
及び第２のＭＯＳトランジスタ５８′、ドレイン５Ｄ’
の拡散層が形成され基板膜上のフィルド酸化膜８は第４
図に示すように網目状にパターニングされた活性領域９
の 。
４図のＡ−Ａ断面矢視図であり、第４図及び第５図に於
いて、シリコン管の基板７上に第３図で示すような第１
のＭｏ３）ランジスタのソース５３′、ドレイン５Ｄ、
及び第２のＭＯＳトランジスタ５８′、ドレイン５Ｄ’
の拡散層が形成され基板膜上のフィルド酸化膜８は第４
図に示すように網目状にパターニングされた活性領域９
の 。
間に残され、活性領域９はヒ素（Ａｓ）等がイオン注入
されている。第３図に示されるようなＭＯＳ）ランジス
タ５とキャパシタンス６よりなる１つの記憶セル１０は
第４図に於いて１点鎖線で示される領域が記憶セル１０
．１０’となり。
されている。第３図に示されるようなＭＯＳ）ランジス
タ５とキャパシタンス６よりなる１つの記憶セル１０は
第４図に於いて１点鎖線で示される領域が記憶セル１０
．１０’となり。
これらが縦及び横にマトリックス状に多数配列されてい
る。
る。
ゲート５Ｇ、５Ｇ’は各記憶セルのソース及びドレイン
間に第４図で横方向に延設置１，１１’され、１つの記
憶セル１０．１０’の例えばドレイン拡散Ｎ５Ｄ、５Ｄ
’のコンタクト窓部１３゜１３′にドープド多結晶シリ
コン１２．１２’を形成するか、ノンドープ多結晶シリ
コンを形成後にイオン注入等でドープドして酸化膜を１
０００人厚程形成形成する。この酸化膜よりなる絶縁膜
１４゜１４′と基板７間に電圧を印加することで絶縁膜
を破壊させるか否かでキャパシタンスを破壊させるかそ
のままにして置くかで０．または１の状態を表す。ゲー
ト延設部ｉｔ、ｔｔ’はワードライ：／１５．１５’と
なり、第４図における活性領域９の縦方向に沿ってアル
ミニウム（Ａβ）等のビットライン１６が形成される。
間に第４図で横方向に延設置１，１１’され、１つの記
憶セル１０．１０’の例えばドレイン拡散Ｎ５Ｄ、５Ｄ
’のコンタクト窓部１３゜１３′にドープド多結晶シリ
コン１２．１２’を形成するか、ノンドープ多結晶シリ
コンを形成後にイオン注入等でドープドして酸化膜を１
０００人厚程形成形成する。この酸化膜よりなる絶縁膜
１４゜１４′と基板７間に電圧を印加することで絶縁膜
を破壊させるか否かでキャパシタンスを破壊させるかそ
のままにして置くかで０．または１の状態を表す。ゲー
ト延設部ｉｔ、ｔｔ’はワードライ：／１５．１５’と
なり、第４図における活性領域９の縦方向に沿ってアル
ミニウム（Ａβ）等のビットライン１６が形成される。
ビ・ノドライン１６に並行にＡｓｓライン１７が同じく
Ａ７！等で形成され、ソース５Ｓ、５Ｓ’と活性領域９
は連通され、ソースのコンタクトはＶｓｓライン上に設
けたソースコンタクト１８．１８’部分より取り出され
る。
Ａ７！等で形成され、ソース５Ｓ、５Ｓ’と活性領域９
は連通され、ソースのコンタクトはＶｓｓライン上に設
けたソースコンタクト１８．１８’部分より取り出され
る。
上記ビットライン１６とＶｓｓラインは図示しないがワ
ードライン１５．１５’上に形成したＰＳＧ （リンシ
リカガラス）膜上に形成されている。
ードライン１５．１５’上に形成したＰＳＧ （リンシ
リカガラス）膜上に形成されている。
上記構成においてワードライン１６を選択してＶｓｓラ
イン１７を接地すると共にビットライン１６に耐電圧以
上の電圧を印加することでドレインン拡散層５Ｄ上のコ
ンタクト部分に形成した絶縁膜１４が導通状態となり書
き込みがなされる。
イン１７を接地すると共にビットライン１６に耐電圧以
上の電圧を印加することでドレインン拡散層５Ｄ上のコ
ンタクト部分に形成した絶縁膜１４が導通状態となり書
き込みがなされる。
第６図及び第７図は本発明の他の実施例を示すもので第
６図は平面図、第７図は第６図のＢ−Ｂ断面矢視図であ
り、第４図及び第５図と同一部分には同一符号を付して
重複説明を省略するも、第４図及び第５図の場合は第１
及び第２の記憶セル１０．１０’の相対向するドレイン
拡散領域５Ｄ５Ｄ’部分は互に分離されているか第７図
の場合はトレイン拡散領域５Ｄ、５Ｄ’は一体に拡散さ
れ、ピントライン１６は第４図に示す如く第１及び第２
の記憶セル１０．１０’に共通でなく、隣接する第１の
ビットライン１６ａから第１の記憶セルのドレインコン
タクト窓部１３を通して第１のビットラインに返り、第
２のビットライン１６ｂから隣接する第ｎの記憶セルの
ドレインコンタク下−τ部」−３ｎを通して第２の記憶
セルのドレインコンタクト窓部１３′を通して第２のビ
ットライン１６ｂに返るようにビットラインを別々に形
成したものである。
６図は平面図、第７図は第６図のＢ−Ｂ断面矢視図であ
り、第４図及び第５図と同一部分には同一符号を付して
重複説明を省略するも、第４図及び第５図の場合は第１
及び第２の記憶セル１０．１０’の相対向するドレイン
拡散領域５Ｄ５Ｄ’部分は互に分離されているか第７図
の場合はトレイン拡散領域５Ｄ、５Ｄ’は一体に拡散さ
れ、ピントライン１６は第４図に示す如く第１及び第２
の記憶セル１０．１０’に共通でなく、隣接する第１の
ビットライン１６ａから第１の記憶セルのドレインコン
タクト窓部１３を通して第１のビットラインに返り、第
２のビットライン１６ｂから隣接する第ｎの記憶セルの
ドレインコンタク下−τ部」−３ｎを通して第２の記憶
セルのドレインコンタクト窓部１３′を通して第２のビ
ットライン１６ｂに返るようにビットラインを別々に形
成したものである。
（７） 発明の効果
以上詳細に説明したように１本発明の半導体装置によれ
ば簡単な構造であるため高集積化が可能であり、さらに
絶縁膜の破壊を行って記憶の有無を決定する極めて簡単
な構造であるから再現性が良く製造し易い特徴がある。
ば簡単な構造であるため高集積化が可能であり、さらに
絶縁膜の破壊を行って記憶の有無を決定する極めて簡単
な構造であるから再現性が良く製造し易い特徴がある。
また、ＦＡＭＯ３等に比べて書き込み電圧を極めて低く
することができる。ＦＡＭＯ３のように書き込み時に高
い電圧を用いる基板の電源電圧以上の電圧を加えるため
の特別の回路を必要とし。
することができる。ＦＡＭＯ３のように書き込み時に高
い電圧を用いる基板の電源電圧以上の電圧を加えるため
の特別の回路を必要とし。
回路を設けることによる面積の制限があり、高い電圧が
周囲の記憶セルにも影響を与える等の問題をなくすこと
ができる。また１本発明は破壊電圧は多結晶シリコンに
ドープするドーズ量をコントロールしたり絶縁膜の厚み
をコントロールすることでＦＡＭＯ５に比べて低い書き
込み電圧を自由に選択出来る特徴を有するものである。
周囲の記憶セルにも影響を与える等の問題をなくすこと
ができる。また１本発明は破壊電圧は多結晶シリコンに
ドープするドーズ量をコントロールしたり絶縁膜の厚み
をコントロールすることでＦＡＭＯ５に比べて低い書き
込み電圧を自由に選択出来る特徴を有するものである。
第１図は従来の静電破壊を起させて選択書き込みを行う
記憶セルの原理図、第２図は第１図のブレークダウン電
圧を説明するための電圧−電流曲線図、第３図は第１図
の記憶セルを示す等価回路第４図は本発明の一実施例を
示す半導体装置の平面図、第５図は第４図のＩｔ −Ａ
断面矢視図、第６図は本発明の他の実施例を示す半導体
装置の平面図、第７図は第６図のＢ−Ｂ断面矢視図であ
る。 １・・・基板、 ２・・・絶縁膜、 ３・・・電極
、 ４・・・電圧源、 ５・・・ＭＯＳ、 ６
・・・キャパシタンス、 ７・・・シリコン基板、
８・・・フィルド酸化膜、９・・・活性領域、
１０．１０’ ・・・第１及び第２の記憶セル、
１１．１１’ ・・・ゲート領域、 １２．１２’
・・・多結晶シリコ７＃ １３．１３’ ・・
・トレインコンタクト窓部、 １４．１４’ ・・
・絶縁膜、１５．１５’ ・ ・・ワードライン、
１６゜１６ａ、１６ｂ・・・ビットライン、
１７・・・Ｖｓｓライン。 笛 ｌ 関 Ｖ２ＯＶ→ ２３図
記憶セルの原理図、第２図は第１図のブレークダウン電
圧を説明するための電圧−電流曲線図、第３図は第１図
の記憶セルを示す等価回路第４図は本発明の一実施例を
示す半導体装置の平面図、第５図は第４図のＩｔ −Ａ
断面矢視図、第６図は本発明の他の実施例を示す半導体
装置の平面図、第７図は第６図のＢ−Ｂ断面矢視図であ
る。 １・・・基板、 ２・・・絶縁膜、 ３・・・電極
、 ４・・・電圧源、 ５・・・ＭＯＳ、 ６
・・・キャパシタンス、 ７・・・シリコン基板、
８・・・フィルド酸化膜、９・・・活性領域、
１０．１０’ ・・・第１及び第２の記憶セル、
１１．１１’ ・・・ゲート領域、 １２．１２’
・・・多結晶シリコ７＃ １３．１３’ ・・
・トレインコンタクト窓部、 １４．１４’ ・・
・絶縁膜、１５．１５’ ・ ・・ワードライン、
１６゜１６ａ、１６ｂ・・・ビットライン、
１７・・・Ｖｓｓライン。 笛 ｌ 関 Ｖ２ＯＶ→ ２３図
Claims (2)
- （１）半導体基板に形成されたソース及びドレイン領域
を有するトランジスタと、該ソース及びドレイン領域の
一方に接続された導電体と、該導電体上に形成された絶
縁膜を有し、該絶縁膜を電気的に破壊して情報の書込み
を行うようにしたメモリセルを有することを特徴とする
半導体記憶装置。 - （２）該導電体が、不純物がドープされた多結晶シリコ
ン膜であることを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228715A JPS59121973A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228715A JPS59121973A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121973A true JPS59121973A (ja) | 1984-07-14 |
Family
ID=16880675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228715A Pending JPS59121973A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461259A (en) * | 1992-02-28 | 1995-10-24 | Fuji Electric Co., Ltd. | High-current integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691466A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Selective writing possible semiconductor element |
-
1982
- 1982-12-28 JP JP57228715A patent/JPS59121973A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691466A (en) * | 1979-12-25 | 1981-07-24 | Fujitsu Ltd | Selective writing possible semiconductor element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461259A (en) * | 1992-02-28 | 1995-10-24 | Fuji Electric Co., Ltd. | High-current integrated circuit |
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