JP2859481B2 - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリ装置
に関する。
に関する。
【０００２】
【従来の技術】従来の不揮発性メモリ装置は、図５
（ａ）、及びそのＢ−Ｂ’断面の図５（ｂ）に示すよう
に、素子分離絶縁膜３２と活性領域３１’と酸化膜３３
が形成されたシリコン基板上にゲート電極３４、ソース
３５及びドレイン３６からなるセレクトトランジスタを
形成し、ドレイン上の酸化膜３３を除去し代わりにフュ
ーズ用絶縁膜３７を形成し、この上に電極用ポリシリコ
ン層３８を形成し、所定セルのフューズ用絶縁膜３７を
電気的に絶縁破壊することによって不可逆的に導通状態
となるアンチフューズ(Anti Fuse) 膜を形成して作製さ
れている。この不揮発性メモリのセルは１セル当たり１
トランジスタ及び１ヒューズの２素子より成っている。
（ａ）、及びそのＢ−Ｂ’断面の図５（ｂ）に示すよう
に、素子分離絶縁膜３２と活性領域３１’と酸化膜３３
が形成されたシリコン基板上にゲート電極３４、ソース
３５及びドレイン３６からなるセレクトトランジスタを
形成し、ドレイン上の酸化膜３３を除去し代わりにフュ
ーズ用絶縁膜３７を形成し、この上に電極用ポリシリコ
ン層３８を形成し、所定セルのフューズ用絶縁膜３７を
電気的に絶縁破壊することによって不可逆的に導通状態
となるアンチフューズ(Anti Fuse) 膜を形成して作製さ
れている。この不揮発性メモリのセルは１セル当たり１
トランジスタ及び１ヒューズの２素子より成っている。
【０００３】また書き込み時は、ワード線であるセレク
トトランジスタのゲート電極３４に電圧を印加してセレ
クトトランジスタをＯＮさせ、ビット線であるポリシリ
コン層３８に読み出し時よりも高い電圧を印加すること
によりフューズ用絶縁膜３７が破壊され、ビット線から
セレクトトランジスタのチャネル領域を通り、共通ソー
ス領域に電流が流れる。
トトランジスタのゲート電極３４に電圧を印加してセレ
クトトランジスタをＯＮさせ、ビット線であるポリシリ
コン層３８に読み出し時よりも高い電圧を印加すること
によりフューズ用絶縁膜３７が破壊され、ビット線から
セレクトトランジスタのチャネル領域を通り、共通ソー
ス領域に電流が流れる。
【０００４】
【発明が解決しようとする課題】上記従来の不揮発性メ
モリ装置は、書き込み時の電流が大きい程読み出し時の
抵抗が小さいことが知られている(DIELECTRIC BASED AN
TIFUSE FOR LOGIC AND MEMORY ICs(IEDM 88)) 。また、
この不揮発性メモリ装置は、セレクトトランジスタとア
ンチフューズ膜とが動作時に電気的に直列になるため読
み出し書き込み共に制御用トランジスタが電流をコント
ロールする。
モリ装置は、書き込み時の電流が大きい程読み出し時の
抵抗が小さいことが知られている(DIELECTRIC BASED AN
TIFUSE FOR LOGIC AND MEMORY ICs(IEDM 88)) 。また、
この不揮発性メモリ装置は、セレクトトランジスタとア
ンチフューズ膜とが動作時に電気的に直列になるため読
み出し書き込み共に制御用トランジスタが電流をコント
ロールする。
【０００５】この電流は、式 ＩD ＝１／２・Ｗ／Ｌ・μｅｆｆ・ＣOX（ＶGS−Ｖth）
2 に従う。 ただし、ＩD はドレイン電流、Ｗはゲート巾、Ｌはゲー
ト長、μｅｆｆは移動度、Ｃ OX はゲート容量、ＶGSはゲ
ート電圧、Ｖthはしきい値電圧である。この電流を増加
させるためにはセレクトトランジスタのＷを大きくする
こと、Ｌを小さくすること等の方法があるが、前者はメ
モリセルサイズの増加を招き、後者はセレクトトランジ
スタの耐圧低下を生じるため、容易には実行できないと
いう問題がある。
2 に従う。 ただし、ＩD はドレイン電流、Ｗはゲート巾、Ｌはゲー
ト長、μｅｆｆは移動度、Ｃ OX はゲート容量、ＶGSはゲ
ート電圧、Ｖthはしきい値電圧である。この電流を増加
させるためにはセレクトトランジスタのＷを大きくする
こと、Ｌを小さくすること等の方法があるが、前者はメ
モリセルサイズの増加を招き、後者はセレクトトランジ
スタの耐圧低下を生じるため、容易には実行できないと
いう問題がある。
【０００６】この発明は、上記問題を解決するためにな
されたものであって、メモリセルサイズを大きくするこ
となく、書き込み及び読み出し抵抗を低減でき、耐圧低
下のない不揮発性メモリ装置を提供しようとするもので
ある。
されたものであって、メモリセルサイズを大きくするこ
となく、書き込み及び読み出し抵抗を低減でき、耐圧低
下のない不揮発性メモリ装置を提供しようとするもので
ある。
【０００７】
【課題を解決するための手段】この発明によれば、電気
的に絶縁膜を破壊することによりデータの書き込みを行
うアンチフェーズメモリにおいて、書き込み時にセレク
トトランジスタのドレイン領域とビット線との間の絶縁
膜が破壊されてセレクトトランジスタに電流が流れる
際、隣接するメモリセルのセレクトトランジスタにも電
流が流れるように、メモリセル間に補助トランジスタを
設けたことを特徴とする不揮発性メモリ装置が提供され
る。
的に絶縁膜を破壊することによりデータの書き込みを行
うアンチフェーズメモリにおいて、書き込み時にセレク
トトランジスタのドレイン領域とビット線との間の絶縁
膜が破壊されてセレクトトランジスタに電流が流れる
際、隣接するメモリセルのセレクトトランジスタにも電
流が流れるように、メモリセル間に補助トランジスタを
設けたことを特徴とする不揮発性メモリ装置が提供され
る。
【０００８】図１は本発明の等価回路を示す図である。
書き込み時には書き込みを行いたいメモリセルのワード
線を選択し、書き込みを行いたいビット線のみに電圧を
印加すると、選択されたメモリセルのフューズ用絶縁膜
８ａ，８ｂ又は８ｃが絶縁破壊され、セレクトトランジ
スタに電流が流れる。この時、補助トランジスタのしき
い値電圧をセレクトトランジスタのゲート５ａ，５ｂ又
は５ｃに印加される電圧より低くなるようにしておけ
ば、補助トランジスタを通って隣接するトランジスタに
も電流が流れ、これによりセレクトトランジスタのＯＮ
電流を見かけ上増加させることになり、書き込み電流を
増加させることができる。
書き込み時には書き込みを行いたいメモリセルのワード
線を選択し、書き込みを行いたいビット線のみに電圧を
印加すると、選択されたメモリセルのフューズ用絶縁膜
８ａ，８ｂ又は８ｃが絶縁破壊され、セレクトトランジ
スタに電流が流れる。この時、補助トランジスタのしき
い値電圧をセレクトトランジスタのゲート５ａ，５ｂ又
は５ｃに印加される電圧より低くなるようにしておけ
ば、補助トランジスタを通って隣接するトランジスタに
も電流が流れ、これによりセレクトトランジスタのＯＮ
電流を見かけ上増加させることになり、書き込み電流を
増加させることができる。
【０００９】この時、書き込みセルに隣接するメモリセ
ルが同時に書き込み又は読み出し状態にならないことが
必要である。例えば、図１でビット線７ａを選択すると
フューズ用絶縁膜８ａが破壊され、セレクトトランジス
タ１０ａへ電流が流れると同時に補助トランジスタ９ａ
を通してセレクトトランジスタ１０ｂにも電流が流れる
が、この時、フューズ用絶縁膜８ｂが破壊されないよ
う、セレクトトランジスタ１０ｂのドレイン側電位とビ
ット線７ｂとの電位差が、フューズ用絶縁膜の絶縁耐圧
よりも小さくなるようにセレクトトランジスタと補助ト
ランジスタとのＯＮ抵抗比を調整しておく必要がある。
また補助トランジスタは、メモリセルの読み出し時にお
いてはＯＦＦするように、しきい値を調整しておく。
ルが同時に書き込み又は読み出し状態にならないことが
必要である。例えば、図１でビット線７ａを選択すると
フューズ用絶縁膜８ａが破壊され、セレクトトランジス
タ１０ａへ電流が流れると同時に補助トランジスタ９ａ
を通してセレクトトランジスタ１０ｂにも電流が流れる
が、この時、フューズ用絶縁膜８ｂが破壊されないよ
う、セレクトトランジスタ１０ｂのドレイン側電位とビ
ット線７ｂとの電位差が、フューズ用絶縁膜の絶縁耐圧
よりも小さくなるようにセレクトトランジスタと補助ト
ランジスタとのＯＮ抵抗比を調整しておく必要がある。
また補助トランジスタは、メモリセルの読み出し時にお
いてはＯＦＦするように、しきい値を調整しておく。
【００１０】本発明のような補助トランジスタを設ける
には、図５の従来構造においてビット線（電極用ポリシ
リコン層３８）間の素子分離領域に電流が流れるように
するのがよい。具体的には、素子分離領域の補助トラ
ンジスタとなる部分のチャネルストッパをなくすか或い
は、イオン注入により補助トランジスタのしきい値を制
御する方法、素子分離領域の補助トランジスタとなる
部分の絶縁膜の厚さを、セレクトトランジスタのゲート
絶縁膜厚程度に薄くする方法がある。
には、図５の従来構造においてビット線（電極用ポリシ
リコン層３８）間の素子分離領域に電流が流れるように
するのがよい。具体的には、素子分離領域の補助トラ
ンジスタとなる部分のチャネルストッパをなくすか或い
は、イオン注入により補助トランジスタのしきい値を制
御する方法、素子分離領域の補助トランジスタとなる
部分の絶縁膜の厚さを、セレクトトランジスタのゲート
絶縁膜厚程度に薄くする方法がある。
【００１１】
【作用】メモリセル間に配設された補助トランジスタ
が、フェーズ用絶縁膜が破壊されてセレクトトランジス
タに電流が流れる際、隣接するメモリセルのセレクトト
ランジスタにも電流を流して見かけ上の書き込み電流を
増大することにより読み出し抵抗を低減する。
が、フェーズ用絶縁膜が破壊されてセレクトトランジス
タに電流が流れる際、隣接するメモリセルのセレクトト
ランジスタにも電流を流して見かけ上の書き込み電流を
増大することにより読み出し抵抗を低減する。
【００１２】
【実施例】この発明の実施例を図面を用いて説明する。 実施例１ この発明の第１の実施例を図２に示す。図２（ａ）は平
面図であり、図２（ｂ）はそのＸ−Ｘ’断面、図２
（ｃ）はＹ−Ｙ’断面である。ただし、１はシリコン基
板、２は素子分離絶縁膜、３は活性領域、３’，３''は
ソース・ドレイン領域、４はゲート絶縁膜、５はワード
線（ゲートポリシリコン層）、７，７ｂはビット線（電
極ポリシリコン層）、８，８ｂはアンチフューズ部であ
る。
面図であり、図２（ｂ）はそのＸ−Ｘ’断面、図２
（ｃ）はＹ−Ｙ’断面である。ただし、１はシリコン基
板、２は素子分離絶縁膜、３は活性領域、３’，３''は
ソース・ドレイン領域、４はゲート絶縁膜、５はワード
線（ゲートポリシリコン層）、７，７ｂはビット線（電
極ポリシリコン層）、８，８ｂはアンチフューズ部であ
る。
【００１３】本発明は書き込み時のみ補助トランジスタ
を使用し電流の増加を計ることにより、面積を小さくし
たまま書き込み抵抗を下げるものである。すなわち図２
に示すように隣り合ったメモリセル間の素子分離部に書
き込み時にはＯＮし、読み出し時にはＯＦＦするような
高Ｖthトランジスタを補助トランジスタとしてもうけ
る。ワードラインをそのゲートとすることで書き込み時
ワードラインに高電圧を印加した時この補助トランジス
タをＯＮし大電流を流すものである。高Ｖthトランジス
タはＶth調整用イオン注入によりその部分のみのＶthの
増加を行う。またその部分のゲート酸化膜を厚くする等
の方法があるが、どちらでもあるいは両方かね合わせて
もよい。
を使用し電流の増加を計ることにより、面積を小さくし
たまま書き込み抵抗を下げるものである。すなわち図２
に示すように隣り合ったメモリセル間の素子分離部に書
き込み時にはＯＮし、読み出し時にはＯＦＦするような
高Ｖthトランジスタを補助トランジスタとしてもうけ
る。ワードラインをそのゲートとすることで書き込み時
ワードラインに高電圧を印加した時この補助トランジス
タをＯＮし大電流を流すものである。高Ｖthトランジス
タはＶth調整用イオン注入によりその部分のみのＶthの
増加を行う。またその部分のゲート酸化膜を厚くする等
の方法があるが、どちらでもあるいは両方かね合わせて
もよい。
【００１４】図２（ａ）において、例えばビットライン
７ｂが選択されて書き込みの電流が流された際、フェー
ズ絶縁膜８ｂが破壊され矢印のように電流が流れる。ま
たＷ 1 は、補助トランジスタのゲート巾を示す。 実施例２ 本発明の第２の実施例を図３に示す。図３（ａ）はメモ
リセルの平面図であり、図３（ｂ）はＡ−Ａ’断面、図
３（ｃ）はＢ−Ｂ’断面、図３（ｄ）はＣ−Ｃ’断面で
ある。
７ｂが選択されて書き込みの電流が流された際、フェー
ズ絶縁膜８ｂが破壊され矢印のように電流が流れる。ま
たＷ 1 は、補助トランジスタのゲート巾を示す。 実施例２ 本発明の第２の実施例を図３に示す。図３（ａ）はメモ
リセルの平面図であり、図３（ｂ）はＡ−Ａ’断面、図
３（ｃ）はＢ−Ｂ’断面、図３（ｄ）はＣ−Ｃ’断面で
ある。
【００１５】ただし、１１はシリコン基板、１２は素子
分離絶縁膜、１３は活性領域、１３’はソース領域、１
３''はドレイン領域、１４はゲート絶縁膜、１５はゲー
ト電極（ゲートポリシリコン層）、１６は層間絶縁膜、
１７はビット線（電極ポリシリコン層）、１８はアンチ
フューズ部である。このようなメモリセル構造におい
て、一つのワード線で選択されるメモリセルのゲート電
極１５は従来と同様に共通に設けらているが、その形状
はくし型であり、Anti Fuse 部はその凹部に形成され
る。そして、Anti Fuse 部を覆ってワード線と垂直にビ
ット線１７が形成されている。一つのワード線を共有す
るトランジスタと、片方に隣接するワード線を共有する
トランジスタとはソース領域１３’を共有し、ワード線
間に共有ソースラインが形成されている。また、他方に
隣接するワード線を共有するトランジスタとは絶縁分離
されている。このような構造にすることにより、図３
（ｃ）で示されるAnti-fuse 型メモリセルだけでなく、
図３（ｄ）で示される補助トランジスタができ、メモリ
セルへの書き込み時に、この補助トランジスタを通して
ワード線方向に隣接するメモリセルへも電流が流れる。
分離絶縁膜、１３は活性領域、１３’はソース領域、１
３''はドレイン領域、１４はゲート絶縁膜、１５はゲー
ト電極（ゲートポリシリコン層）、１６は層間絶縁膜、
１７はビット線（電極ポリシリコン層）、１８はアンチ
フューズ部である。このようなメモリセル構造におい
て、一つのワード線で選択されるメモリセルのゲート電
極１５は従来と同様に共通に設けらているが、その形状
はくし型であり、Anti Fuse 部はその凹部に形成され
る。そして、Anti Fuse 部を覆ってワード線と垂直にビ
ット線１７が形成されている。一つのワード線を共有す
るトランジスタと、片方に隣接するワード線を共有する
トランジスタとはソース領域１３’を共有し、ワード線
間に共有ソースラインが形成されている。また、他方に
隣接するワード線を共有するトランジスタとは絶縁分離
されている。このような構造にすることにより、図３
（ｃ）で示されるAnti-fuse 型メモリセルだけでなく、
図３（ｄ）で示される補助トランジスタができ、メモリ
セルへの書き込み時に、この補助トランジスタを通して
ワード線方向に隣接するメモリセルへも電流が流れる。
【００１６】セルの選択はワードライン（ゲート電極）
及びビットライン(Anti Fuse電極)により行われる。ワ
ードラインが０ＶのときにはセレクトトランジタはＯＦ
Ｆであり、また隣接セル間はセル間トランジタＯＦＦの
ため分離されている。ワードラインに電圧が印加された
時はセレクトトランジタと同時にセル間のトランジタも
ＯＮとなる。このときビットラインに電圧が印加される
と、アンチフューズ膜が破壊され、ビットラインにより
共通ソースに電流が流れる。この動作は従来のアンチフ
ューズ ROMと同様であるが、電流の流れる経路が従来の
セルのように、そのセルのセレクトトランジスタのみで
はなく、セル間のトランジタを経由し、隣接するセルの
セレクトトランジタ、あるいはさらにその隣接するセル
のセレクトトランジタにも生じる。このことは見かけ
上、セレクトトランジタのＯＮ電流が増加されることに
なり、セルサイズを増加させることなく読み出し電流、
書き込み電流とも増加させることが可能となる。 実施例３ また、アンチフューズ部をセルフアラインで形成した本
発明の第３の実施例を図４に示す。ただし、２３は活性
領域、２５はゲート電極（ワード線）、２５ａは素子分
離用ゲート電極、２７はビットライン、２８及び２８ａ
はアンチフューズ部である。
及びビットライン(Anti Fuse電極)により行われる。ワ
ードラインが０ＶのときにはセレクトトランジタはＯＦ
Ｆであり、また隣接セル間はセル間トランジタＯＦＦの
ため分離されている。ワードラインに電圧が印加された
時はセレクトトランジタと同時にセル間のトランジタも
ＯＮとなる。このときビットラインに電圧が印加される
と、アンチフューズ膜が破壊され、ビットラインにより
共通ソースに電流が流れる。この動作は従来のアンチフ
ューズ ROMと同様であるが、電流の流れる経路が従来の
セルのように、そのセルのセレクトトランジスタのみで
はなく、セル間のトランジタを経由し、隣接するセルの
セレクトトランジタ、あるいはさらにその隣接するセル
のセレクトトランジタにも生じる。このことは見かけ
上、セレクトトランジタのＯＮ電流が増加されることに
なり、セルサイズを増加させることなく読み出し電流、
書き込み電流とも増加させることが可能となる。 実施例３ また、アンチフューズ部をセルフアラインで形成した本
発明の第３の実施例を図４に示す。ただし、２３は活性
領域、２５はゲート電極（ワード線）、２５ａは素子分
離用ゲート電極、２７はビットライン、２８及び２８ａ
はアンチフューズ部である。
【００１７】ワード線間に素子分離用のゲート電極を設
け、ワード線と素子分離用のゲート電極（常に０Ｖ）と
の間にアンチフューズ部を設けたので、アンチフューズ
部の巾は電極間のスペースで規定され、アラインメント
ずれに対する面積の変動がなくなる。（従来は、活性領
域に対してワード線のアライメントずれが起こると、ア
ンチフューズ部の巾が狭くなる。）セルの選択はワード
ライン（ゲート電極）及びビットライン（アンチフュー
ズ電極) により行われる。ワードラインが０ｖのときに
はセレクトトランジスタはＯＦＦでありビットラインに
は電流は流れない。ワードラインに電圧が印加された時
は、共通セレクトトランジスタがＯＮとなる。このとき
ビットラインに電圧が印加されると、アンチフューズ膜
が破壊されビットラインより共通ソースに電流が流れ
る。この動作は従来のアンチフューズ ROMと同様である
が電流の流れる経路が従来のセルのようにセレクトトラ
ンジスタではなく、巾の大きな共通セレクトトランジス
タを流れる。
け、ワード線と素子分離用のゲート電極（常に０Ｖ）と
の間にアンチフューズ部を設けたので、アンチフューズ
部の巾は電極間のスペースで規定され、アラインメント
ずれに対する面積の変動がなくなる。（従来は、活性領
域に対してワード線のアライメントずれが起こると、ア
ンチフューズ部の巾が狭くなる。）セルの選択はワード
ライン（ゲート電極）及びビットライン（アンチフュー
ズ電極) により行われる。ワードラインが０ｖのときに
はセレクトトランジスタはＯＦＦでありビットラインに
は電流は流れない。ワードラインに電圧が印加された時
は、共通セレクトトランジスタがＯＮとなる。このとき
ビットラインに電圧が印加されると、アンチフューズ膜
が破壊されビットラインより共通ソースに電流が流れ
る。この動作は従来のアンチフューズ ROMと同様である
が電流の流れる経路が従来のセルのようにセレクトトラ
ンジスタではなく、巾の大きな共通セレクトトランジス
タを流れる。
【００１８】これにより、セルサイズを増加させること
なく読み出し電流、書き込み電流を増加させることが可
能となる。この状態では１ビットのみの書き込み読み出
しであるがセルブロックを必要分だけ作成すれば任意ビ
ット読み出しができる。また図に示すように面積は活性
領域の巾及びゲート電極の巾に依存し、アライメントず
れにかかわらず一定となる。
なく読み出し電流、書き込み電流を増加させることが可
能となる。この状態では１ビットのみの書き込み読み出
しであるがセルブロックを必要分だけ作成すれば任意ビ
ット読み出しができる。また図に示すように面積は活性
領域の巾及びゲート電極の巾に依存し、アライメントず
れにかかわらず一定となる。
【００１９】
【発明の効果】この発明によれば、メモリセルのサイズ
を大きくすることなく、書き込み及び読み出し抵抗を低
減でき耐圧低下のない不揮発性メモリ装置を提供するこ
とができる。
を大きくすることなく、書き込み及び読み出し抵抗を低
減でき耐圧低下のない不揮発性メモリ装置を提供するこ
とができる。
【図１】この発明の不揮発性メモリ装置の等価回路の図
である。
である。
【図２】この発明の実施例で作製した不揮発性メモリ装
置の説明図である。
置の説明図である。
【図３】この発明の実施例で作製した不揮発性メモリ装
置の説明図である。
置の説明図である。
【図４】従来の不揮発性メモリ装置の説明図である。
【図５】従来の不揮発性メモリ装置の説明図である。
１ シリコン基板 ２ 素子分離絶縁膜 ３ 活性領域 ３’ ソース ４ ゲート絶縁膜 ５ ゲートポリシリコン層 ５’ セレクトトランジスタのゲート ６ 層間絶縁膜 ７ 電極ポリシリコン層 ８ アンチフューズ部 ９ 補助トランジスタ １０ セレクトトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−61156（ＪＰ，Ａ) 特表 昭63−503262（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/10 431
Claims (2)
- 【請求項１】 電気的に絶縁膜を破壊することによりデ
ータの書き込み行うアンチフューズメモリにおいて、書
き込み時にセレクトトランジスタのドレイン領域とビッ
ト線との間の絶縁膜が破壊されてセレクトトランジスタ
に電流が流れる際、隣接するメモリセルのセレクトトラ
ンジスタにも電流が流れるように、メモリセル間に補助
トランジスタを設けたことを特徴とする不揮発性メモリ
装置。 - 【請求項２】 セレクトトランジスタのゲート電極と該
セレクトトランジスタに接続される補助トランジスタの
ゲート電極とが同一導電層で形成されていることを特徴
とする請求項１の不揮発性メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP752492A JP2859481B2 (ja) | 1992-01-20 | 1992-01-20 | 不揮発性メモリ装置 |
| US07/981,851 US5278784A (en) | 1992-01-20 | 1992-11-24 | Non-volatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP752492A JP2859481B2 (ja) | 1992-01-20 | 1992-01-20 | 不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198819A JPH05198819A (ja) | 1993-08-06 |
| JP2859481B2 true JP2859481B2 (ja) | 1999-02-17 |
Family
ID=11668167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP752492A Expired - Fee Related JP2859481B2 (ja) | 1992-01-20 | 1992-01-20 | 不揮発性メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5278784A (ja) |
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