JP2580752B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、不揮発性半導体記憶装置に関し、特に低電
圧で読出可能な電気的にプログラム可能な読出専用メモ
リ装置（以下、単にEPROM）の構造に関する。
［従来の技術］ 従来、この種の不揮発性MOS半導体装置には、第2A図
及至第2B図に示される構造が最も一般的に用いられてお
り、浮遊ゲート６と制御ゲート５が自己整合的に形成さ
れ、浮遊ゲート６の両側が、ソース３およびドレイン４
と拡散層の横方向拡がり分オーバーラップしている構造
である。その書込方法は、前記制御ゲートに正の書込用
電圧を印加すると同時に、正のドレイン電圧を印加して
ドレイン４近傍に発生するホットエレクトロンの一部を
浮遊ゲート６に注入することによって行い、消去は紫外
光（UV）を照射することによって、浮遊ゲート６内の電
子を励起させ、Si−SiO2間のバリヤ高さ3.2eVを越える
エネルギーを与え、浮遊ゲート６外へ放出させることに
よって行っている。
ところで、前述の構造の場合にはその書込スピードを
速くするためにチャネル領域の濃度を高くしてあるの
で、通常の読出動作の時には、その高い閾値電圧によ
り、アクセス時のセルのオン電流が小さく、従ってアク
セス時間が長くなるという欠点を持っている。これを改
善した構造例として第３図（ISSCC '88 Digest of tech
nical papersのP.144〜145に掲載）に示す構造も提案さ
れている。この構造では書込用と読出用のトランジスタ
を各々別個に分けて各々のチャネル領域7,8の濃度に変
化を与え読出用トランジスタの閾値電圧を書込用トラン
ジスタのそれよりも低く設定してアクセス時のオン電流
を多くし高速読出を実現させている。
［発明が解決しようとする問題点］ しかし、上述した従来の不揮発性MOS半導体記憶装置
は、特にその読出動作時の電源電圧上、大きな制約を受
ける。すなわち、前述した従来例のEPROMはいずれも書
込前後にかかわらず常にエンハンスメント型チャネルの
領域で使用され、読出電源電圧（以下、VCCと称す）は
以下の範囲内（Ｉ）式で選択、ないしは逆にあらかじめ
求められた使用電源電圧VCCに対してセルの書込前後の
閾値電圧をプロセス上で設定する。
すなわち、VTM 0を書込前の閾値電圧に対応する電圧と
し、VTM Wを書込後の閾値電圧に対応する電圧としたと
き、 ０＜VTM 0＜VCC＜VTM W ……（Ｉ）式 この時に、問題となるのは（VCC−VTM 0）であり、こ
の差が非常に小さい場合、例えば、VCC＝1.5V系で用い
ようとする場合には、VTM 0を可能な限り小さく設定する
必要がある。この場合、第2A図及至第2B図に示す従来例
において、VTM 0を低くすべく基板濃度を下げるならば、
サブスレショルド電流を抑えるため、ゲート長も長くせ
ねばならず、書込スピードが規格（通常1msec以下）を
満足できなくなり、実際上困難である。
また第３図のような従来例の場合には、書込用トラン
ジスタと読出用トランジスタの特性を各々独立に設定で
きるので従来例（第2A図及至第2B図）のような書き込み
特性に支障をきたすことはないが、読み出し用トランジ
スタの閾値電圧VTM 0を下げようとしたとき、この構造の
場合選択トランジスタを持っていないので、デブレショ
ン型にはできない。それ故、VTM 0をエンハンスメント領
域内で極力小さく、すなわちOVに近づけねばセンスアン
プを駆動させるに十分なオン電流を得られない。従って
例えば1.5Vを電源電圧として使用する場合、従来例のよ
うなEPROMでは非常に難しいということになる。
［発明の従来技術に対する相違点］ 上述した従来の不揮発性MOS半導体記憶装置に対し、
本発明はセルを書込読出用トランジスタと読出用トラン
ジスタに分け浮遊ゲートを共有するという点では、第３
図に示す従来例と同じであるが、特に読出用トランジス
タにおいて制御ゲートの一部を浮遊ゲートよりソースま
たはドレイン方向へ延在させて第１ゲート絶縁膜と接し
たゲート電極構造とするとにより、浮遊ゲート下のチャ
ネル領域をデプレション型として読出時のオン電流を十
分確保し、かつ制御ゲートの一部が第１ゲート絶縁膜と
接した所のチャネル領域を読出電源電圧系内でオンする
閾値電圧に設定したエンハンスメント型の選択トランジ
スタ領域とするという相違点を有する。
［問題点を解決するための手段］ 本発明の要旨は第１導電型半導体基板の表面部に第２
導電型ソース拡散層を共有して相互に並列に配置される
１対のチャネル領域と、該１対のチャネル領域で隔離さ
れて上記ソース領域の反対側に各々設けられた第２導電
型ドレイン領域を有し、上記半導体基板表面部上に、上
記１対のチャネル領域にわたり同一膜厚を有する第１ゲ
ート絶縁膜を介して両チャネル領域にまたがって設けら
れた多結晶シリコン浮遊ゲート電極と、上記浮遊ゲート
電極上に第２ゲート絶縁膜を介してチャネル方向と垂直
な方向に延びる多結晶シリコン制御ワード線とを設けた
２つのトランジスタで単位ビットを構成する不揮発性は
動態記憶装置において、上記２つのトランジスタのうち
一方を前記浮遊ゲート電極と制御ゲートワード線をチャ
ネル方向において自己整合的に形成されたゲート電極構
造を持つエンハンスメント型の書込専用トランジスタと
し、他方を制御ゲートの一部が直接第１ゲート絶縁膜に
接してかつ読み出し電源電圧よりも小さい閾値電圧に設
定されたエンハンスメント型の第１チャネル領域と、前
記制御ゲート下に第２ゲート絶縁膜を介して浮遊ゲート
が重なってなるゲート電極を有し、かつデプレション型
である第２チャネル領域を直列に配置してなるトランジ
スタを読出専用トランジスタとして構成したことであ
る。
［実施例］ 次に本発明の実施例について図面を参照して説明す
る。
第1A図及至第1C図は本発明の第１実施例の平面図及び
互いに異なる位置における断面図であり、第1D図はその
等価回路図である。本実施例は読出トランジスタの構成
として、制御ゲート５の一部をドレイン側４へ延在し
て、ドレイン４に近い側に一層多結晶シリコンゲートチ
ャネル領域９を設け、これをこのセルの読出用の選択ト
ランジスタとし、さらに前記選択トランジスタと直列に
浮遊ゲート６を有する二層多結晶とシリコンゲートチャ
ネル領域８を設けて、これら両チャネル領域で読出トラ
ンジスタを構成する。一方書込読出用トランジスタは第
1A図に示すように前記読出トランジスタ領域と並行して
配置され、浮遊ゲート６は読み出しトランジスタのそれ
と共有している。この構造を具体的に使用電源電圧1.5V
で動作させる場合、各々のトランジスタの閾値電圧の設
定は、例えば書き込みトランジスタについては書込読出
スピードを最適化するために、通常使用電源電圧1.5V以
上の閾値電圧に設定し、読出トランジスタにおいては前
記チャネル領域９は電源電圧1.5Vでオンする。例えば0.
5Vに設定する。一方チャネル領域８については、デプレ
ション型にチャネルドープしておき、VCC＝1.5Vの時の
チャネル電流IDSが数百μＡとなるように設定する（例
えば、第５図に示すように約200μＡのIDSが流れる）。
次にその書き込み及び読出動作について説明する。書
込読出動作は従来方法と同じく、書込電圧例えば12.5V
を制御ゲートワード線５に印加した状態で書込読出用ト
ランジスタのディジット線10に所定の電圧をパルス印加
することにより浮遊ゲート６にホートエレクトロンが注
入される。これにより、負に帯電した浮遊ゲート６は読
出トランジスタと共有されているため、読出トランジス
タからみた閾値電圧も高くなり、VCC＝1.5Vの時IDSも数
μＡと減少する。例えば第５図から明らかなように約10
μＡとなる。
読出動作時においては、第1D図に示すように、Mijセ
ルを選択する場合、ワード線Wiおよびディジット数Dr j
を選択することによってMijのオン電流値を見て、セン
スアンプにより、書込読出状態であるか非書込読出状態
であるかを識別する。
第4A図及至第4B図は本発明の第２実施例の平面図及び
縦断面図である。本実施例は前述の第１実施例と読出ト
ランジスタ部の構造が異なっており制御ゲート５の一部
行の延在方向がソース側３であり、ソース寄りに一層多
結晶シリコンゲートチャネル領域９を設け、これをセル
の読出用選択トランジスタとし、浮遊ゲート６の存在す
る二層多結晶シリコンゲートチャネル領域８をドレイン
寄りに、前記選択トランジスタと直列に設けて読出トラ
ンジスタを構成した例である。
この実施例では選択トランジスタがソース側に配置さ
れるため、制御ゲート電圧が浮遊ゲート６を介さず直接
基板にかかるので、同じ基板濃度に対し第１実施例より
も閾値電圧が若干低くなる。また製造上においても読出
トランジスタのドレイン部は浮遊ゲート多結晶シリコン
層を覆せた状態で、制御ゲートと自己整合的に形成でき
るので、ドライエッチングの際、ドレイン拡散層基板に
与えるダメージが小さく、接合リークを低減できる利点
がある。
［発明の効果］ 以上、説明したように、本発明は単位ビットセルをソ
ース及び浮遊ゲートを共有する書込読出用及び読出用の
２つのトランジスタに分けて構成し、特に読出トランジ
スタにおいて、制御ゲートの一部が直接第１ゲート絶縁
膜に接して、かつ読出電源電圧よりも十分小さい閾値電
圧に設定されたエンハンスメント型のチャネル領域９
と、前記制御ゲートの一部の下に第２ゲート絶縁膜を介
して浮遊ゲート６が重なったゲート電極を有し、かつデ
プレション型であるチャネル領域８を直列に配置した構
造にすることにより、書込スピードを遅くすることな
く、低電源電圧系でも読出すことが可能で、しかもデプ
レション型であるため、読出時のオン電流が十分大きい
ため、アクセススピードも速くすることができる効果が
ある。
【図面の簡単な説明】
第1A図は本発明の第１実施例の平面図、第1B図は第1A図
におけるＡ−Ａ′線断面図、第1C図は第1A図におけるＢ
−Ｂ′線断面図、第1D図は第１実施例の等価回路図、第
2A図は従来例の平面図、第2B図は第2A図におけるＣ−
Ｃ′線断面図、第３図は２つのトランジスタで単位ビッ
トを構成するタイプの従来例の平面図、第4A図は第２実
施例の平面図、第4B図は第4A図におけるＤ−Ｄ′線断面
図、第５図は本発明の実施例における読出トランジスタ
の制御ゲート電圧とチャネルオン電流との関係を示した
グラフである。 １……Ｐ型半導体基板、 ２……フィールド絶縁膜、 ３……ソースｎ型拡散層、 ４……ドレイン（コンタクト）、 ５……制御ゲートワード線、 ６……浮遊ゲート、 ７……書込用Trチャネル領域、 ８……読出用Tr二層多結晶シリコンゲートチャネル領
域、 ９……読出用Tr一層多結晶シリコンゲートチャネル領
域、 10……書込用ディジット線、 11……層間絶縁膜、 12……第１ゲート絶縁膜、 13……第２ゲート絶縁膜、 14……読出用ディジット線。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型半導体基板の表面部に第２導電
    型ソース拡散層を共有して相互に並列に配置される１対
    のチャネル領域と、該１対のチャネル領域で隔離されて
    上記ソース領域の反対側に各々設けられた第２導電型ド
    レイン領域を有し、上記半導体基板表面部上に、上記１
    対のチャネル領域にわたり同一膜厚を有する第１ゲート
    絶縁膜を介して両チャネル領域にまたがって設けられた
    多結晶シリコン浮遊ゲート電極と、上記浮遊ゲート電極
    上に第２ゲート絶縁膜を介してチャネル方向と垂直な方
    向に延びる多結晶シリコン制御ワード線とを設けた２つ
    のトランジスタで単位ビットを構成する不揮発性半導体
    記憶装置において、上記２つのトランジスタのうち一方
    を前記浮遊ゲート電極と制御ゲートワード線をチャネル
    方向において自己整合的に形成されたゲート電極構造を
    持つエンハンスメント型の書込専用トランジスタとし、
    他方を制御ゲートの一部が直接第１ゲート絶縁膜に接し
    てかつ読み出し電源電圧よりも小さい閾値電圧に設定さ
    れたエンハンスメント型の第１チャネル領域と、前記制
    御ゲート下に第２ゲート絶縁膜を介して浮遊ゲートが重
    なってなるゲート電極を有し、かつデプレション型であ
    る第２チャネル領域を直列に配置してなるトランジスタ
    を読出専用トランジスタとして構成したことを特徴とす
    る不揮発性半導体記憶装置。
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