JPH0444365A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性半導体記憶装置に関し、特に電気的
に消去・書込み可能な不揮発性半導体記憶装置（ＥＥＦ
ＲＯＭ）のメモリセル構造に関するものである。

［従来の技術］ 第５図は従来の一括消去が可能なフラッシュＥＥＰＲＯ
Ｍのブロック図であり、第６図はそのメモリセルアレイ
内の１つのメモリセルの断面構造を示す図である。

図において、メモリセルアレイ１０には、第６図に示さ
れた断面構造のメモリセルが、マトリクス状に行方向お
よび列方向に配列される。メモリセルのドレイン領域２
はビット線１４に、コントロールゲート３１はワード線
１２に各々接続されている。ワード線１２はＸデコーダ
１５の出力が与えられる。ビット線１４はＹゲート１６
に接続される。Ｙゲート１６はＹデコーダ１７によって
制御され、ビット線１４とセンスアンプ／書込みバッフ
ァ１８との接続を制御する。Ｘデコーダ１５およびＹデ
コーダ１７は、アドレスバッファ１９の出力を受け１本
のワード線および１組のＹゲートを選択する。メモリセ
ルアレイ１０への書込みデータおよびメモリセルアレイ
１０からの読出しデータは人出力バッファ２０を介して
入出力される。

次にこのＥＥＦＲＯＭの動作について説明する。

書込み動作は、通常のＥＦＲＯＭと同様に行なわれる。

すなわち、メモリセルを構成するメモリトランジスタの
ドレイン２およびフントロールゲート３１に高電圧パル
スが印加され、ソース３は接地される。ドレイン２の近
傍でアバランシェ崩壊により発生したホットエレクトロ
ンが、フローティングゲート３０に注入され、その結果
コントロールゲート３１から見たメモリトランジスタの
しきい値は高くなる。

一方、メモリセルアレイ１０に記憶されたデータの消去
は一括して行なわれる。すべてのメモリセルのソース３
に高電圧が印加され、コントロールゲート３１は接地さ
れる。これによって、フローティングゲート３０とソー
ス３間の酸化膜３２に高電界が付与されるので、トンネ
ル電流が流れフローティングゲート３０に蓄積された電
子が除去される。この結果、コントロールゲート３１か
ら見たメモリトランジスタのしきい値は低くなる。

すなわちＥＦＲＯＭにおいて紫外線を照射した状態と同
じになる。

しかしながら、紫外線照射によりフローティングゲート
に蓄積された電子を励起し、フローティングゲートから
電子を除去した場合は、フローティングゲートが電気的
に中性になれば電子の放出は終了する。一方ＥＥＦＲＯ
Ｍでは、トンネル現象を利用するので、電子がフローテ
ィングゲートから過剰に引抜かれ、フローティングゲー
トが正に帯電することが起こり得る（以下「過消去」と
いう）。

フローティングゲート３０が正に帯電すると、メモリト
ランジスタのしきい値は負になってしまうので、そのメ
モリセルを含むビット線に接続するメモリセルについて
は、書込みも読出しもてきなくなってしまう。なぜなら
そのメモリトランジスタは選択非選択にかかわらずオン
状態となっているので、このトランジスタを介して常に
リーク電流が流れてしまうからである。

さらに、書込み時にビット線に高電圧を印加した場合、
非選択メモリトランジスタのフローティングゲートの電
位が上昇しているので、このメモリトランジスタを介し
てのリーク電流（ドレインリーク）により高電圧が低下
し、書込み効率が低下する。

［発明が解決しようとする課題］ 従来の不揮発性半導体記憶装置のメモリセルは以上のよ
うに構成されているので、過消去やドレインリークが生
じて製品の信頼性を低下させるという問題があった。

この発明は上記のような課題を解決するためになされた
ものであり、過消去の問題が起こらず、書込み効率の高
い不揮発性半導体記憶装置を提供することを目的とする
。

［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、主面を有す
る第１導電型式の半導体基板と、半導体基板の主面に所
定距離離れて形成された、第１導電型式と逆の導電型式
である第２導電型式の第１の不純物領域および第２の不
純物領域と、第１の不純物領域と第２の不純物領域との
間の領域の一部の領域上であって、絶縁膜を介して形成
される第１の導電体と、第１の不純物領域と第２の不純
物領域との間の領域であって、前記一部の領域以外の領
域上に絶縁膜を介して形成され、電子の注入および引抜
きが行なわれる第２の導電体と、第２の導電体上に絶縁
膜を介して形成される第３の導電体とを備えたものであ
る。

［実施例］ 第１図はこの発明の第１の実施例による不揮発性半導体
記憶装置のメモリセル構造の断面構造図である。

Ｐ型半導体基板１の主面に所定距離離れて、Ｎ型の不純
物領域であるドレイン領域２およびソース領域３が形成
される。ドレイン２とソース３とに挾まれた領域の一部
上に絶縁膜７を介してポリシリコンより形成されるゲー
ト電極４が形成される。ドレイン２とソース３とに挾ま
れた領域の他の部分の領域上には、絶縁膜８を介してポ
リシリコンよりなるフローティングゲート５が形成され
、さらにその上に絶縁膜９を介してポリシリコンよりな
るコントロールゲート６が形成される。ここで、ゲート
電極４は選択トランジスタのゲート電極を構成して、ワ
ード線に接続され、コントロールゲート６はコントロー
ルゲート線に各々接続される。ゲート電極４．７０−テ
ィングゲート５およびコントロールゲート６は、各々第
１層目、第２層目および第３層目のポリシリコン形成工
程でこれをパターニングすることによって形成される。

以下、このメモリセルの消去および書込み動作について
説明する。

消去動作としては、ソース拡散領域３に第１の高電圧パ
ルスを印加し、コントロールゲート６および選択トラン
ジスタのゲート電極４を接地することにより、フローテ
ィングゲート５に蓄積されていた電子を引抜くことによ
って行なう。

書込み動作としては、ドレイン拡散領域２に第２の高電
圧パルス、選択トランジスタのゲート電極４に第３の高
電圧パルス、コントロールゲート６に第４の高電圧パル
スを印加し、ソース３を接地する。そして、ドレイン２
の近傍でアバランシェ崩壊により生じたホットエレクト
ロンをフローティングゲート５に注入することによって
行なう。

このように選択トランジスタのゲート電極４をソース３
およびドレイン２の間の領域の一部の領域上方に設けた
ことにより、過消去によりフローティングゲートが正に
帯電しても、その非選択時には、選択トランジスタはオ
フ状態となっているのでリーク電流は発生しない。

また、書込み時も同様に非選択のメモリセルの選択トラ
ンジスタはオフ状態となっているので、ドレインリーク
も生じない。

さらに、選択トランジスタのゲート電極４とコントロー
ルゲート６とに高電圧を印加しても、これらには電流が
ほとんど流れないので、その高電圧は同一チップ上に設
けた昇圧回路により発生することができる。したがって
、書込み時に最適な注入効率が得られるように、選択ト
ランジスタとコントロールゲートとに印加する高電圧パ
ルスの電圧を調整することが可能である。

第２図はこの発明の第２の実施例による不揮発性半導体
記憶装置のメモリセル構造を示す断面図である。

図において基本的な構成は先の実施例で示した第１図の
構造と同様であるが、それと異なる点は、フローティン
グゲート５と半導体基板１との間に形成される絶縁膜８
の厚さが、ゲート電極４と半導体基板１との間に形成さ
れる絶縁膜７の厚さに比べて薄いことである。これによ
って、書込み時において注入効率をさらに上げることが
可能となる。

第３図は第１および第２の実施例によるメモリセル構造
を採用した不揮発性半導体記憶装置のブロック図である
。

以下、従来例の不揮発性半導体記憶装置を示す第５図の
ブロック図と異なる点について主に説明する。

図において第５図と異なる点は、メモリセルアレイ１０
内のメモリセル１１の各々にコントロールゲート線１３
が各々接続していることと、メモリセルアレイ１０の周
辺にコントロールゲート線デコーダ２３が設けられ、こ
れにアドレスバッファ１９に入力されたアドレスデータ
がＸデコーダ１５およびＹデコーダ１７とともに入力さ
れることである。

このようにして、コントロールゲート線デコーダ２３に
入力されたデータに基づいて、所定のコントロールゲー
ト線の電位が制御される。

ところで、第１および第２の実施例では、消去時にソー
ス拡散領域に高電圧パルスを印加するように構成されて
いるため、ソース領域のＰＮ接合耐圧を高くしなければ
ならない。一方、ドレイン側では書込み時の注入効率を
上げるため耐圧を下げる必要がある。

したがって、ソース領域とドレイン領域の不純初濃度を
変える必要があり、すなわち注入プロファイルを非対称
にしなければならない。ソース領域およびドレイン領域
の不純物濃度を変えるということは、不純物の注入工程
を２度行なう必要があることを意味する。そのために必
要なマスク合わせによって所定のマージンをとる必要が
あり、メモリセルのセルサイズを小さくすることが困難
である。その結果、不揮発性半導体記憶装置の集積度の
向上にとって不都合となっていた。

第４図は、このような観点からなされたこの発明の第３
の実施例による不揮発性半導体記憶装置のメモリセル構
造を示す図である。

図において、Ｎ型半導体基板１の主面にＰ型ウェル１０
が形成される。ウェル１０の主面には、Ｎ型の不純物領
域よりなるドレイン領域２およびソース領域３が形成さ
れる。ソース領域３およびドレイン領域２に挾まれた領
域上に形成されるゲート電極４、フローティングゲート
５およびコントロールゲート６の構造は、第１の実施例
による構造と同一であるので、ここでの説明は繰返さな
い。

次に、このメモリセル構造の、消去／書込み動作につい
て説明する。

消去動作としては、Ｐ型ウェル１０に、第１の高電圧パ
ルスを印加し、コントロールゲート６および選択トラン
ジスタのゲート電極４を接地する。

これにより、フローティングゲート５に蓄積されていた
電子を引抜くことにより消去を行なう。

書込み動作としては、ドレイン２に第２の高電圧パルス
、選択用トランジスタのゲート電極４に第３の高電圧パ
ルス、コントロールゲート６に第４の高電圧パルスを印
加し、ソース３を接地することによって行なう。これに
よって、ドレイン２の近傍でアバランシェ崩壊により生
じたホットエレクトロンがフローティングゲートに注入
されて書込み動作が行なわれる。

以上のようにこの実施例においては、フローティングゲ
ート５に蓄積された電子を引抜く場合、ウェル１０に高
電圧を印加することによって行なう。したがって、ソー
ス領域３のＰＮ接合耐圧を高くする必要はなく、その結
果、ソース領域３とドレイン領域２の不純物濃度を変え
る必要はない。

すなわち、ソース領域３とドレイン領域２は一度の不純
物注入工程で形成することができ、特別なマスク合わせ
の必要性がなくなり、不要なマージンをとる必要がない
。そのため、第１の実施例に比べ、メモリセルのセルサ
イズを小さくすることができ、装置の高集積化に寄与す
ることができる。

なお、この第３の実施例によるメモリセル構造を採用し
た不揮発性半導体記憶装置のブロック構成は、先の第１
および第２の実施例と同様に第３図のブロック図を適用
することができる。

また、上記実施例では、不純物の導電型式を特定してい
るが、これらの導電型式のいずれもが反対の導電型式で
あってもこの発明の思想を適用することができる。

［発明の効果コ この発明は以上説明したとおり、第１の導電体を第１の
不純物領域と第２の不純物領域との間の一部の領域上に
形成したので、消去時における過消去の問題か生じず、
また、書込み時におけるドレインリークによる無駄な電
流か発生せす、書込みおよび消去動作において信頼性か
向上する。

【図面の簡単な説明】

第１図はこの発明の一実施例によるメモリセル構造の断
面構造図、第２図はこの発明の第２の実施例によるメモ
リセル構造の断面図、第３図は第１および第２の実施例
によるメモリセルを採用した場合の不揮発性半導体記憶
装置のブロック図、第４図はこの発明の第３の実施例に
よるメモリセル構造を示す断面図、第５図は従来の不揮
発性半導体記憶装置のブロック図、第６図は従来のメモ
リセル構造の断面図である。 図において、１は半導体基板、２はドレイン、３はソー
ス、４はゲート電極、５はフローティングゲート、６は
コントロールゲート、７ないし９は絶縁膜、１０はメモ
リセルアレイ、１１はメモリセル、１２はワード線、１
３はコントロールゲート線、１４はビット線である。 なお、各図中同一符号は同一または相当部分を示す。 （ほか２名） 第３ 図 第 図 第 図 第 図 第５ 図 第 図

Claims (1)

1. 【特許請求の範囲】 主面を有する第１導電型式の半導体基板と、前記半導体
   基板の主面に所定距離離れて形成された、前記第１導電
   型式と逆の導電型式である第２導電型式の第１の不純物
   領域および第２の不純物領域と、 前記第１の不純物領域と前記第２の不純物領域との間の
   領域の一部の領域上であって、絶縁膜を介して形成され
   る第１の導電体と、 前記第１の不純物領域と前記第２の不純物領域との間の
   領域であって、前記一部の領域以外の領域上に絶縁膜を
   介して形成され、電子の注入および引抜きが行なわれる
   第２の導電体と、 前記第２の導電体上に絶縁膜を介して形成される第３の
   導電体とを備えた、不揮発性半導体記憶装置。